TWI480877B - 記憶單元及控制系統 - Google Patents

記憶單元及控制系統 Download PDF

Info

Publication number
TWI480877B
TWI480877B TW102140823A TW102140823A TWI480877B TW I480877 B TWI480877 B TW I480877B TW 102140823 A TW102140823 A TW 102140823A TW 102140823 A TW102140823 A TW 102140823A TW I480877 B TWI480877 B TW I480877B
Authority
TW
Taiwan
Prior art keywords
memory array
control signal
access module
data
controller
Prior art date
Application number
TW102140823A
Other languages
English (en)
Other versions
TW201519238A (zh
Inventor
Jiyun Wei Lin
Original Assignee
Silicon Motion Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Motion Inc filed Critical Silicon Motion Inc
Priority to TW102140823A priority Critical patent/TWI480877B/zh
Priority to CN201310756252.2A priority patent/CN104636262A/zh
Priority to US14/304,045 priority patent/US20150134921A1/en
Application granted granted Critical
Publication of TWI480877B publication Critical patent/TWI480877B/zh
Publication of TW201519238A publication Critical patent/TW201519238A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Description

記憶單元及控制系統
本發明係有關於一種記憶單元，特別是有關於一種可提供一特定資料的記憶單元。
記憶單元經常應用於電子裝置中，用以儲存資料。記憶單元可分為揮發性記憶體與非揮發性記憶體。常見的揮發性記憶體包括動態隨機存取記憶體(DRAM)以及靜態隨機存取記憶體(SRAM)。非揮發生記憶體包括，唯讀記憶體(ROM)、可規化式唯讀記憶體(PROM)、可擦可規化式唯讀記憶體(EPROM)、可電擦可規化式唯讀記憶體(EEPROM)以及快閃記憶體(Flash memory)。
一般而言，當一外部控制器欲擷取記憶單元所儲存的一特定資料(如記憶單元所儲存的資料裡的一最大資料)時，由於外部控制器不知該特定資料的所在位址，因此，無法提供一擷取位址。在沒有擷取位址的情況下，記憶單元只能依序輸出本身所儲存的資料。外部控制器根據記憶單元所輸出的資料，判斷是否為該特定資料。因此，外部控制器需要花費很長的時間，才能得到該特定資料。
本發明提供一種儲存單元，耦接一控制器，用以接收一第一控制信號以及一第二控制信號，並包括一記憶陣列、 一第一存取模組以及一第二存取模組。記憶陣列用以儲存資料。第一存取模組根據第一控制信號存取記憶陣列所儲存的資料。第二存取模組根據第二控制信號處理記憶陣列所儲存的資料，用以產生一搜尋結果，並提供搜尋結果予控制器。當第一及第二存取模組分別接收到第一及第二控制信號時，第一及第二存取模組同時運作。
本發明另提供一種控制系統，包括一控制器以及一儲存單元。控制器發出一第一控制信號以及一第二控制信號。儲存單元接收第一及第二控制信號，並包括一記憶陣列、一第一存取模組以及一第二存取模組。記憶陣列用以儲存資料。第一存取模組根據第一控制信號存取記憶陣列所儲存的資料。第二存取模組根據第二控制信號處理記憶陣列所儲存的資料，用以產生一搜尋結果，並提供搜尋結果予控制器。當第一及第二存取模組分別接收到第一及第二控制信號時，第一及第二存取模組同時運作。
為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
100A、100B‧‧‧控制系統
110A、110B、200‧‧‧記憶單元
120A、120B‧‧‧控制器
111A、112A、111B、112B、210、220‧‧‧存取模組
113A、113B、230‧‧‧記憶陣列
211‧‧‧選擇器
221‧‧‧比對單元
222‧‧‧運算單元
223‧‧‧搜尋表格
224‧‧‧位元運算單元
225‧‧‧位元處理單元
ctrl1、ctrl2、ctrl‧‧‧控制信號
wdat1、wdat‧‧‧外部資料
rdat1、rdat‧‧‧讀取資料
rdat2‧‧‧搜尋結果
SMI‧‧‧比對資訊
第1A及1B圖為本發明之控制系統之可能實施例。
第2圖為本發明之記憶單元之一可能實施例。
第1A圖為本發明之控制系統之示意圖。如圖所示，控制系統100A包括一記憶單元110A以及一控制器120A。控制 器120A用以將資料寫入記憶單元110A或是讀取記憶單元110A所儲存的資料。在一可能實施例中，控制器120A讀取記憶單元110A所儲存的一特定資料。舉例而言，假設控制器120A欲讀取記憶憶單元110A所儲存的一最大資料。在此例中，記憶單元110A根據控制器120A所提供的一設定條件(如控制信號ctrl2)，對本身所儲存的資料進行處理，用以搜尋本身所儲存的最大資料，並將搜尋結果(如rdat2)提供予控制器120A。
在其它實施例中，控制器120A透過另一設定條件，讀取記憶單元110A所儲存的一最小資料、或是記憶單元110A所儲存的所有資料的一平均值、或是資料分佈狀態。在一可能實施例中，當記憶單元110A提供一特定資料予控制器120A時，記憶單元110A連同該特定資料的所在位置一併提供予控制器120A。
本發明並不限定記憶單元110A的種類。在一可能實施例中，儲存單元110A係為一揮發性記憶體，如靜態隨機存取記憶體(SRAM)。在其它實施例中，儲存單元110A為其它種類的揮發性或非揮發性記憶體。在本實施例中，記憶單元110A包括存取模組111A、112A以及一記憶陣列113A。
存取模組111A根據控制信號ctrl1存取記憶陣列113A所儲存的資料。在一可能實施例中，控制信號ctrl1具有一位址資訊，存取模組111A根據該位址資訊，對記憶陣列113A的特定位址進行存取。本發明並不限定存取模組111A的電路架構。只要能夠存取記憶陣列的電路架構，均可作為存取模組111A。
在一可能實施例中，存取模組111A根據控制信號ctrl1對記憶陣列113A進行一寫入動作或是一讀取動作。當存取模組111A對記憶陣列113A進行一寫入動作時，存取模組111A將一外部資料wdat1寫入記憶陣列113A中。在一可能實施例中，存取模組111A先對外部資料wdat1進行編碼，再將編碼後的結果儲存於記憶陣列113A中。在另一可能實施例中，當存取模組111A對記憶陣列113A進行一讀取動作時，存取模組111A讀取記憶陣列113A所儲存的資料，並輸出一讀取資料rdat1予控制器120A。
存取模組112A根據控制信號ctrl2處理記憶陣列113A所儲存的資料，用以產生一搜尋結果rdat2，並提供搜尋結果rdat2予控制器120A。在一可能實施例中，控制信號ctrl2可能相同或不同於控制信號ctrl1。在其它實施例中，控制信號ctrl2係為一設定條件，存取模組112A根據控制信號ctrl2搜尋記憶陣列113A所儲存的一特定資料、或是處理記憶陣列113A所儲存的資料，用以提供一平均值或是資料分佈情況。
本發明並不限定存取模組112A的電路架構。在一可能實施例中，存取模組112A利用數位方式，讀取記憶陣列113A所儲存的資料，並進行一搜尋比對動作，用以找出一特定資料。在其它實施例中，只要能夠處理記憶陣列113A所儲存的資料的電路架構，均可作為存取模組112A。
在一可能實施例中，存取模組112A係對記憶陣列113A所儲存的資料進行一收斂運算，用以產生一搜尋結果rdat2，如一特定資料、一最大資料或是一最小資料。在另一可 能實施例中，存取模組112A處理記憶陣列113A所儲存的資料，用以得到一資料平均值或是一資料分佈資訊。在其它實施例中，搜尋結果rdat2包含特定資料以及特定資料的位址資訊。
當存取模組111A對記憶陣列113A進行一寫入動作或是一讀取動作時，若存取模組112A也接收到控制信號ctrl2，則存取模組112A可同時對記憶陣列113A進行一讀取動作。同樣地，當存取模組112A對記憶陣列113A進行一讀取動作時，若存取模組111A也接收到控制信號ctrl1，則存取模組111A同時對記憶陣列113A進行一寫入動作或是一讀取動作。因此，控制器120A不但可得到特定位址的資料，也可得到記憶陣列113A所儲存的一特定資訊。
在一可能實施例中，在一第一期間，控制器120A發出控制信號ctrl2，用以讀取記憶單元110A所儲存的一特定資料。在一第二期間，控制器120A為一等待狀態。在此期間，存取模組112A根據控制信號ctrl2處理記憶陣列113A所儲存的資料，用以產生一搜尋結果rdat2。在一第三期間，控制器120A接收搜尋結果rdat2。
在一可能實施例中，在第二期間，控制器120A發出控制信號ctrl1。當控制信號ctrl1與一讀取動作有關時，存取模組111A在第二及第三期間之至少一者，根據控制信號ctrl1讀取記憶陣列113A。在第二及第三期間之至少一者，存取模組111A輸出一讀取結果rdat1予控制器120A。當控制信號ctrl1與一寫入動作有關時，存取模組111A根據控制信號ctrl1將外部資料wdat1寫入記憶陣列113A。
第1B圖為本發明之控制系統之另一可能實施例中。在本實施例中，存取模組111B及112B對控制信號ctrl進行解碼，再根據解碼結果存取處理記憶陣列113B。在一可能實施例中，當解碼結果為一第一狀態時，表示控制器120B欲將一外部資料wdat寫入記憶陣列113B。因此，存取模組111B將外部資料wdat寫入記憶陣列113B。
在另一可能實施例中，當解碼結果為一第二狀態時，表示控制器120B欲讀取記憶陣列113B的一特定位址的資料。在此例中，存取模組111B根據該特定位址，讀取記憶陣列113B，並將讀取資料rdat提供予控制器120B。
在其它實施例中，當解碼結果為一第三狀態時，表示控制器120B欲讀取記憶陣列113B的一特定資料。因此，存取模組112B搜尋或處理記憶陣列113B所儲存的資料，用以產生一搜尋結果，並將搜尋結果作為讀取資料rdat提供予控制器120B。
第2圖為本發明之記憶單元之一可能實施例。如圖所示，記憶單元200包括存取模組210、220以及記憶陣列230。本發明並不限定存取模組210的電路架構。在本實施例中，存取模組210包括一選擇器211，如多工器。選擇器211耦接記憶陣列230的每一位元胞(bit cell)。選擇器211根據控制信號ctrl1將一外部資料wdat1寫入記憶陣列230。在另一實施例中，選擇器211根據控制信號ctrl1，讀取記憶陣列230的每一位元胞所儲存的資料，並輸出讀取結果rdat1。
在本實施例中，存取模組220包括一比對單元221、 一運算單元222以及一搜尋表格223。比對單元221對控制信號ctrl2進行解碼，用以產生一比對資訊SMI。運算單元222耦接記憶陣列230，用以讀取記憶陣列230所儲存的資料，並根據比對資訊SMI處理運算記憶陣列230所儲存的資料。在一可能實施例中，運算單元222具有複數比對器，用以將運算記憶陣列230所儲存的資料與比對資訊SMI相比較，用以找出一特定資料一、最大值或是一最小。
在本實施例中，運算單元222包括一位元運算單元224以及一位元處理單元225。位元運算單元224根據比對資訊SMI，處理記憶陣列230所儲存的資料。在一可能實施例，位元運算單元224係對記憶陣列230所儲存的資料進行一收斂運算。位元處理單元225處理位元運算單元224所輸出的運算結果，並將處理結果儲存於搜尋表格223中。在一可能實施例中，搜尋表格223可能儲存一資料平均值、一資料分佈狀態、一特定資料、一最大資料及一最小資料之至少一者。
一外部控制器(如120A或120B)根據搜尋表格223所儲存的資訊，便可快速地得到一特定資料。再者，該外部控制器亦可提供一特定位址，使存取模組210根據該特定位址，讀取記憶陣列230所儲存的資料或是將一外部資料寫入記憶陣列230。因此，記憶單元200可提供一特定位址的資料予外部控制器，亦可根據外部控制器所提供的一設定條件，提供相對應的特定資料予外部控制器。
除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。 此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100A‧‧‧控制系統
110A‧‧‧記憶單元
120A‧‧‧控制器
111A、112A‧‧‧存取模組
113A‧‧‧記憶陣列
ctrl1、ctrl2‧‧‧控制信號
wdat1‧‧‧外部資料
rdat1‧‧‧讀取資料
rdat2‧‧‧搜尋結果

Claims (18)

  1. 一種記憶單元，耦接一控制器，用以接收一第一控制信號以及一第二控制信號，並包括：一記憶陣列，用以儲存資料；一第一存取模組，根據該第一控制信號存取該記憶陣列所儲存的資料；以及一第二存取模組，根據該第二控制信號處理該記憶陣列所儲存的資料，用以產生一搜尋結果，並提供該搜尋結果予該控制器，其中當第一及第二存取模組分別接收到該第一及第二控制信號時，該第一及第二存取模組同時運作，該第一控制信號不同於該第二控制信號。
  2. 如申請專利範圍第1項所述之記憶單元，其中當第一及第二存取模組分別接收到該第一及第二控制信號時，該第一存取模組根據該第一控制信號接收一外部資料，並對該外部資料進行編碼，用以產生一編碼資料，再將該編碼資料寫入該記憶陣列，該第二存取模組根據該第二控制信號讀取該記憶陣列。
  3. 如申請專利範圍第1項所述之記憶單元，其中第一及第二存取模組分別接收到該第一及第二控制信號時，該第一存取模組根據該第一控制信號讀取該記憶陣列，該第二存取模組根據該第二控制信號讀取該記憶陣列。
  4. 如申請專利範圍第1項所述之記憶單元，其中在一第一期間，該控制器發出該第二控制信號，在一第二期間，該控制器等待該第二存取模組發出該搜尋結果並發出該第一控制信 號，在一第三期間，該控制器接收該搜尋結果。
  5. 如申請專利範圍第4項所述之記憶單元，其中在該第二及第三期間之至少一者，該第一存取模組根據該第一控制信號讀取該記憶陣列，並輸出一讀取結果予該控制器。
  6. 如申請專利範圍第4項所述之記憶單元，其中在該第二及第三期間之至少一者，該控制器提供一外部資料，該第一存取模組根據該第一控制信號將該外部資料寫入該記憶陣列。
  7. 如申請專利範圍第1項所述之記憶單元，其中該第二存取模組包括一運算單元，該運算單元係根據一收斂運算處理該記憶陣列所儲存的資料。
  8. 如申請專利範圍第7項所述之記憶單元，其中該運算單元具有複數比對器，用以比對該記憶陣列所儲存的資料。
  9. 如申請專利範圍第1項所述之記憶單元，其中該搜尋結果包括一搜尋資料以及該搜尋資料位於該記憶陣列的一位址。
  10. 一種控制系統，包括：一控制器，發出一第一控制信號以及一第二控制信號；以及一儲存單元，接收該第一及第二控制信號，並包括：一記憶陣列，用以儲存資料；一第一存取模組，根據該第一控制信號存取該記憶陣列所儲存的資料；以及一第二存取模組，根據該第二控制信號處理該記憶陣列所儲存的資料，用以產生一搜尋結果，並提供該搜尋結果予 該控制器，其中當第一及第二存取模組分別接收到該第一及第二控制信號時，該第一及第二存取模組同時運作，該第一控制信號不同於該第二控制信號。
  11. 如申請專利範圍第10項所述之控制系統，其中當第一及第二存取模組分別接收到該第一及第二控制信號時，該第一存取模組根據該第一控制信號接收一外部資料，並對該外部資料進行編碼，用以產生一編碼資料，再將該編碼資料寫入該記憶陣列，該第二存取模組根據該第二控制信號讀取該記憶陣列。
  12. 如申請專利範圍第10項所述之控制系統，其中第一及第二存取模組分別接收到該第一及第二控制信號時，該第一存取模組根據該第一控制信號讀取該記憶陣列，該第二存取模組根據該第二控制信號讀取該記憶陣列。
  13. 如申請專利範圍第10項所述之控制系統，其中在一第一期間，該控制器發出該第二控制信號，在一第二期間，該控制器等待該第二存取模組發出該搜尋結果並發出該第一控制信號，在一第三期間，該控制器接收該搜尋結果。
  14. 如申請專利範圍第13項所述之控制系統，其中在該第二及第三期間之至少一者，該第一存取模組根據該第一控制信號讀取該記憶陣列，並輸出一讀取結果予該控制器。
  15. 如申請專利範圍第13項所述之控制系統，其中在該第二及第三期間之至少一者，該控制器提供一外部資料，該第一存取模組根據該第一控制信號將該外部資料寫入該記憶陣列。
  16. 如申請專利範圍第10項所述之控制系統，其中該第二存取模組包括一運算單元，該運算單元係根據一收斂運算處理該記憶陣列所儲存的資料。
  17. 如申請專利範圍第16項所述之控制系統，其中該運算單元具有複數比對器，用以比對該記憶陣列所儲存的資料
  18. 如申請專利範圍第10項所述之控制系統，其中該搜尋結果包括一搜尋資料以及該搜尋資料位於該記憶陣列的一位址，並且該儲存單元係為一靜態隨機存取記憶體(SRAM)。
TW102140823A 2013-11-11 2013-11-11 記憶單元及控制系統 TWI480877B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW102140823A TWI480877B (zh) 2013-11-11 2013-11-11 記憶單元及控制系統
CN201310756252.2A CN104636262A (zh) 2013-11-11 2013-12-30 存储单元及控制系统
US14/304,045 US20150134921A1 (en) 2013-11-11 2014-06-13 Storage unit and control system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102140823A TWI480877B (zh) 2013-11-11 2013-11-11 記憶單元及控制系統

Publications (2)

Publication Number Publication Date
TWI480877B true TWI480877B (zh) 2015-04-11
TW201519238A TW201519238A (zh) 2015-05-16

Family

ID=53044842

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102140823A TWI480877B (zh) 2013-11-11 2013-11-11 記憶單元及控制系統

Country Status (3)

Country Link
US (1) US20150134921A1 (zh)
CN (1) CN104636262A (zh)
TW (1) TWI480877B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020003719A1 (en) * 2000-07-04 2002-01-10 Hitachi, Ltd. Semiconductor integrated circuit device and information processing device employing semiconductor integrated circuit device
US20050268072A1 (en) * 2001-05-15 2005-12-01 Zahid Najam Apparatus and method for interconnecting a processor to co-processors using shared memory
US20060092680A1 (en) * 2003-04-30 2006-05-04 Renesas Technology Corp. Semiconductor memory device
US20070160213A1 (en) * 2006-01-06 2007-07-12 Mehmet Un Efficient handling of messages, data and keys in media access layers for network communications
US20080005541A1 (en) * 2006-06-12 2008-01-03 Sony Corporation Information-processing apparatus and activation method and program thereof
US20090207642A1 (en) * 2008-02-20 2009-08-20 Renesas Technology Corp. Semiconductor signal processing device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097664A (en) * 1999-01-21 2000-08-01 Vantis Corporation Multi-port SRAM cell array having plural write paths including for writing through addressable port and through serial boundary scan
JP4914034B2 (ja) * 2005-06-28 2012-04-11 セイコーエプソン株式会社 半導体集積回路
EP1901292A3 (en) * 2006-09-08 2008-12-03 Samsung Electronics Co, Ltd Fusion memory device and method
US7881090B2 (en) * 2009-03-16 2011-02-01 Netlogic Microsystems, Inc. Content addressable memory (CAM) array capable of implementing read or write operations during search operations

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020003719A1 (en) * 2000-07-04 2002-01-10 Hitachi, Ltd. Semiconductor integrated circuit device and information processing device employing semiconductor integrated circuit device
US20050268072A1 (en) * 2001-05-15 2005-12-01 Zahid Najam Apparatus and method for interconnecting a processor to co-processors using shared memory
US20060092680A1 (en) * 2003-04-30 2006-05-04 Renesas Technology Corp. Semiconductor memory device
US20070160213A1 (en) * 2006-01-06 2007-07-12 Mehmet Un Efficient handling of messages, data and keys in media access layers for network communications
US20080005541A1 (en) * 2006-06-12 2008-01-03 Sony Corporation Information-processing apparatus and activation method and program thereof
US20090207642A1 (en) * 2008-02-20 2009-08-20 Renesas Technology Corp. Semiconductor signal processing device

Also Published As

Publication number Publication date
TW201519238A (zh) 2015-05-16
US20150134921A1 (en) 2015-05-14
CN104636262A (zh) 2015-05-20

Similar Documents

Publication Publication Date Title
KR102193682B1 (ko) 선택적 ecc 기능을 갖는 반도체 메모리 장치
US9558805B2 (en) Memory modules and memory systems
KR102067029B1 (ko) 반도체 메모리 장치 및 메모리 시스템
US9620193B2 (en) Semiconductor memory devices, memory systems including refresh control circuit and method of performing weak refresh operation on the weak pages thereof
KR101974108B1 (ko) 리프레쉬 어드레스 생성기, 이를 포함하는 휘발성 메모리 장치 및 휘발성 메모리 장치의 리프레쉬 방법
US9087614B2 (en) Memory modules and memory systems
US20150199234A1 (en) Memory device, memory system, and method of operating memory device
US9460816B2 (en) Semiconductor memory devices and memory systems including the same
KR102344834B1 (ko) 솔리드 스테이트 드라이브 및 이를 포함하는 컴퓨팅 시스템
US10389380B2 (en) Efficient data path architecture for flash devices configured to perform multi-pass programming
US10067681B2 (en) Memory chip, memory system, and method of accessing the memory chip
KR102048407B1 (ko) 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
US20140237177A1 (en) Memory module and memory system having the same
US20140140153A1 (en) Repair control circuit and semiconductor memory device including the same
KR20140108379A (ko) 리프레쉬 어드레스 생성기 및 이를 포함하는 휘발성 메모리 장치
US9449673B2 (en) Memory device and memory system having the same
US10866850B2 (en) Memory device for guaranteeing a mapping table and method thereof
US10437692B2 (en) Memory module, memory system including the same and operation method thereof
TWI480877B (zh) 記憶單元及控制系統
US10515674B2 (en) Devices and systems to reduce the number of memory type range registers (MTRRS) used to map processor-associated memory
KR20160065468A (ko) 솔리드 스테이트 드라이브의 동작 방법
KR20140065320A (ko) 리페어 제어 회로 및 이를 포함하는 반도체 메모리 장치
US20040177256A1 (en) Semiconductor apparatus
US9111586B2 (en) Storage medium and transmittal system utilizing the same
KR20110041613A (ko) Ｄｒａｍ 인터페이스와 공유 메모리 영역을 통한 비휘발성 메모리 장치와 자기 기록 매체에 접근할 수 있는 장치