KR102048407B1 - 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치 - Google Patents

리프레쉬 어드레스 생성기 및 휘발성 메모리 장치 Download PDF

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Abstract

리프레쉬 어드레스 생성기는 리프레쉬 어드레스 카운팅부, 리프레쉬 어드레스 테이블, 및 어드레스 선택부를 포함한다. 리프레쉬 어드레스 카운팅부는 리프레쉬 요청 신호에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성하고, 상기 카운팅 신호의 적어도 하나의 비트를 어드레스 선택 신호로 출력하고, 상기 카운팅 신호의 나머지 비트들을 제1 리프레쉬 어드레스로 출력한다. 리프레쉬 어드레스 테이블은 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀의 로우 어드레스를 저장하고, 상기 제1 리프레쉬 어드레스의 적어도 일부 비트들에 상응하는 라인에 저장된 상기 로우 어드레스를 제2 리프레쉬 어드레스로 출력한다. 어드레스 선택부는 상기 어드레스 선택 신호에 응답하여 상기 리프레쉬 어드레스 카운팅부로부터 제공된 상기 제1 리프레쉬 어드레스 또는 상기 리프레쉬 어드레스 테이블로부터 제공된 상기 제2 리프레쉬 어드레스를 선택적으로 출력한다.

Description

리프레쉬 어드레스 생성기 및 휘발성 메모리 장치{REFRESH ADDRESS GENERATOR AND VOLATILE MEMORY DEVICE}
본 발명은 휘발성 메모리 장치에 관한 것으로서, 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기, 및 휘발성 메모리 장치에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)와 같은 휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 수행한다. 휘발성 메모리 장치의 메모리 셀이 표준에서 정의된 리프레쉬 주기보다 짧은 데이터 보유 시간(Retention Time)을 가지는 경우, 상기 메모리 셀을 포함하는 메모리 셀 로우는 리던던시 셀(Redundancy Cell) 로우로 교체되어야 한다. 한편, 메모리 셀의 사이즈가 감소됨에 따라, 리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 메모리 셀의 수가 증가하고, 이에 따라, 리던던시 셀의 수가 증가하여야 하는 문제가 있다.
본 발명의 일 목적은 휘발성 메모리 장치의 표준에 따른 리프레쉬 시간 간격을 유지하면서 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있는 리프레쉬 어드레스 생성기를 제공하는 것이다.
본 발명의 또 다른 목적은 휘발성 메모리 장치의 표준에 따른 리프레쉬 시간 간격을 유지하면서 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있는 휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 리프레쉬 어드레스 생성기는 리프레쉬 어드레스 카운팅부, 리프레쉬 어드레스 테이블 및 어드레스 선택부를 포함한다. 상기 리프레쉬 어드레스 카운팅부는 리프레쉬 요청 신호에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성하고, 상기 카운팅 신호의 적어도 하나의 비트를 어드레스 선택 신호로 출력하고, 상기 카운팅 신호의 나머지 비트들을 제1 리프레쉬 어드레스로 출력한다. 상기 리프레쉬 어드레스 테이블는 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀의 로우 어드레스를 저장하고, 상기 제1 리프레쉬 어드레스의 적어도 일부 비트들에 상응하는 라인에 저장된 상기 로우 어드레스를 제2 리프레쉬 어드레스로 출력한다. 상기 어드레스 선택부는 상기 어드레스 선택 신호에 응답하여 상기 리프레쉬 어드레스 카운팅부로부터 제공된 상기 제1 리프레쉬 어드레스 또는 상기 리프레쉬 어드레스 테이블로부터 제공된 상기 제2 리프레쉬 어드레스를 선택적으로 출력한다.
일 실시예에서, 상기 리프레쉬 어드레스 카운팅부는 M+1 비트들(M은 1 이상의 자연수)을 가지는 상기 카운팅 신호를 생성하고, 상기 어드레스 선택 신호로서 상기 카운팅 신호의 최하위 비트(Least Significant Bit; LSB)를 출력하고, 상기 제1 리프레쉬 어드레스로서 상기 카운팅 신호의 상위 M 비트들을 출력할 수 있다.
일 실시예에서, 상기 리프레쉬 어드레스 카운팅부에 의해 생성되는 상기 제1 리프레쉬 어드레스는, 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 시간 간격(Refresh Time Interval; tREFI)의 두 배에 상응하는 시간마다 순차적으로 증가 또는 감소하고, 상기 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기(Refresh Period; tREF)의 두 배에 상응하는 주기를 가질 수 있다.
일 실시예에서, 상기 리프레쉬 어드레스 카운팅부에 의해 생성되는 상기 어드레스 선택 신호는 상기 리프레쉬 요청 신호가 인가될 때마다 제1 로직 레벨에서 제2 로직 레벨로 또는 상기 제2 로직 레벨에서 상기 제1 로직 레벨로 토글되고, 상기 어드레스 선택부는, 상기 리프레쉬 어드레스 카운팅부로부터 제공된 상기 제1 리프레쉬 어드레스를 이용하는 카운터 기반 리프레쉬 및 상기 리프레쉬 어드레스 테이블로부터 제공된 상기 제2 리프레쉬 어드레스를 이용하는 테이블 기반 리프레쉬가 교번하여 수행되도록, 상기 어드레스 선택 신호에 응답하여 상기 제1 리프레쉬 어드레스 및 상기 제2 리프레쉬 어드레스를 교번하여 출력할 수 있다.
일 실시예에서, 데이터 보유 시간이 tREF / 2^K 이상이고, tREF / 2^(K-1) 미만(tREF는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기이고, K는 0 이상의 정수)인 메모리 셀의 로우 어드레스가 상기 리프레쉬 어드레스 테이블의 일정 간격 이격된 2^K 개의 라인들에 저장될 수 있다.
일 실시예에서, 데이터 보유 시간이 tREF 이상이고, 2*tREF 미만(tREF는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기)인 메모리 셀의 로우 어드레스는 상기 리프레쉬 어드레스 테이블의 한 개의 라인에 저장되고, 데이터 보유 시간이 tREF / K 이상이고, tREF / (K-1) 미만(K는 2 이상의 정수)인 메모리 셀의 로우 어드레스는 상기 리프레쉬 어드레스 테이블의 일정 간격 이격된 K 개의 라인들에 저장될 수 있다.
일 실시예에서, 상기 리프레쉬 어드레스 테이블은, 상기 리프레쉬 어드레스 테이블의 각 라인의 어드레스를 나타내는 테이블 어드레스 필드, 및 상기 제2 리프레쉬 어드레스가 저장되는 리프레쉬 어드레스 필드를 포함할 수 있다.
일 실시예에서, 상기 제1 리프레쉬 어드레스는 M 개의 비트들(M은 2 이상의 자연수)을 가지고, 상기 테이블 어드레스 필드는 M-1 개의 비트들을 가지며, 상기 리프레쉬 어드레스 필드는 M 개의 비트들을 가지고, 상기 리프레쉬 어드레스 생성기를 포함하는 휘발성 메모리 장치의 각 메모리 뱅크에서 매 리프레쉬 사이클마다 2^(L-M) 개(L은 상기 휘발성 메모리 장치의 로우 어드레스의 비트 수로서 M 이상의 자연수)의 메모리 셀 로우들이 리프레쉬될 수 있다.
일 실시예에서, 상기 제1 리프레쉬 어드레스는 M 개의 비트들(M은 2 이상의 자연수)을 가지고, 상기 테이블 어드레스 필드는 M-1 개의 비트들을 가지며, 상기 리프레쉬 어드레스 필드는 L 개의 비트들(L은 로우 어드레스의 비트 수로서 M 이상의 자연수)을 가지고, 상기 제1 리프레쉬 어드레스가 출력될 때, 상기 리프레쉬 어드레스 생성기를 포함하는 휘발성 메모리 장치의 각 메모리 뱅크에서 2^(L-M) 개의 메모리 셀 로우들이 리프레쉬되고, 상기 제2 리프레쉬 어드레스가 출력될 때, 상기 휘발성 메모리 장치의 각 메모리 뱅크에서 1 개의 메모리 셀 로우가 리프레쉬될 수 있다.
일 실시예에서, 상기 리프레쉬 어드레스 테이블은, 상기 리프레쉬 어드레스 테이블의 각 라인에 상기 제2 리프레쉬 어드레스가 저장되었는지 여부를 나타내는 마스터 데이터 필드를 더 포함하고, 상기 제1 리프레쉬 어드레스의 적어도 일부 비트들에 상응하는 라인의 상기 마스터 데이터 필드가 상기 제2 리프레쉬 어드레스가 저장되지 않았음을 나타내는 경우, 상기 제2 리프레쉬 어드레스를 이용한 테이블 기반 리프레쉬가 수행되지 않을 수 있다.
일 실시예에서, 상기 리프레쉬 어드레스 필드에는 상기 제2 리프레쉬 어드레스가 디코딩되어 저장될 수 있다.
일 실시예에서, 상기 어드레스 선택부는, 상기 어드레스 선택 신호에 응답하여 상기 제1 리프레쉬 어드레스 또는 상기 제2 리프레쉬 어드레스를 선택적으로 출력하는 멀티플렉서를 포함할 수 있다.
일 실시예에서, 상기 리프레쉬 어드레스 생성기를 포함하는 휘발성 메모리 장치의 각 메모리 뱅크마다 적어도 하나의 상기 리프레쉬 어드레스 테이블이 구비될 수 있다.
일 실시예에서, 상기 휘발성 메모리 장치의 각 메모리 뱅크는 복수의 서브-어레이들로 구분되고, 상기 서브-어레이들 각각마다 하나의 상기 리프레쉬 어드레스 테이블이 구비되며, 상기 서브-어레이들 각각은 상응하는 리프레쉬 어드레스 테이블을 이용하여 테이블 기반 리프레쉬를 수행할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 휘발성 메모리 장치는 메모리 셀 어레이 및 리프레쉬 어드레스 생성기를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 리프레쉬 어드레스 생성기는 리프레쉬 요청 신호에 응답하여 카운팅 동작을 수행하는 리프레쉬 어드레스 카운팅부, 및 상기 복수의 메모리 셀들 중 데이터 보유 시간이 소정의 시간 보다 짧은 메모리 셀의 로우 어드레스를 저장하는 리프레쉬 어드레스 테이블을 포함하고, 상기 리프레쉬 어드레스 카운팅부로부터 제공된 제1 리프레쉬 어드레스를 이용한 카운터 기반 리프레쉬 및 상기 리프레쉬 어드레스 테이블로부터 제공된 제2 리프레쉬 어드레스를 이용한 테이블 기반 리프레쉬가 교번하여 수행되도록 상기 제1 리프레쉬 어드레스와 상기 제2 리프레쉬 어드레스를 교번하여 출력한다.
본 발명의 실시예들에 따른 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치는 카운터 기반 리프레쉬 및 테이블 기반 리프레쉬를 교번하여 수행함으로써 휘발성 메모리 장치의 표준에 따른 리프레쉬 시간 간격을 유지하면서 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있다.
또한, 본 발명의 실시예들에 따른 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치는 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행함으로써 리던던시 셀 로우로 교체되어야 하는 메모리 셀 로우의 수를 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 일반화된 리프레쉬 레버리징(Generalized Refresh Leveraging)을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 일반화된 리프레쉬 레버리징에 따른 리프레쉬 동작을 나타내는 도면이다.
도 3은 데이터 보유 시간(Retention Time)에 따른 메모리 셀 로우들의 분포를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 휘발성 메모리 장치의 리프레쉬 방법을 나타내는 순서도이다.
도 6은 본 발명의 일 실시예에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이다.
도 7은 도 6의 리프레쉬 어드레스 생성기에 의한 리프레쉬 동작을 나타내는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이다.
도 9는 도 8의 리프레쉬 어드레스 생성기에 포함된 로직 회로의 일 예를 나타내는 회로도이다.
도 10a는 도 8의 리프레쉬 어드레스 생성기에 의한 카운터 기반 리프레쉬의 일 예를 나타내는 도면이고, 도 10b는 도 8의 리프레쉬 어드레스 생성기에 의한 테이블 기반 리프레쉬의 일 예를 나타내는 도면이다.
도 11은 본 발명의 또 다른 실시예에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이다.
도 12는 도 11의 리프레쉬 어드레스 생성기에 의한 리프레쉬 동작을 나타내는 도면이다.
도 13은 본 발명의 또 다른 실시예에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이다.
도 14는 도 13의 리프레쉬 어드레스 생성기에 의한 리프레쉬 동작의 일 예를 나타내는 도면이다.
도 15는 도 13의 리프레쉬 어드레스 생성기에 의한 리프레쉬 동작의 다른 예를 나타내는 도면이다.
도 16은 본 발명의 또 다른 실시예에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이다.
도 17은 본 발명의 일 실시예에 따른 휘발성 메모리 장치의 테스트 방법을 나타내는 순서도이다.
도 18은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 휘발성 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 20은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 일반화된 리프레쉬 레버리징(Generalized Refresh Leveraging)을 나타내는 순서도이고, 도 2는 본 발명의 실시예들에 따른 일반화된 리프레쉬 레버리징에 따른 리프레쉬 동작을 나타내는 도면이며, 도 3은 데이터 보유 시간(Retention Time)에 따른 메모리 셀 로우들의 분포를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 휘발성 메모리 장치의 리프레쉬 방법에서, 전체 메모리 셀 로우들에 대한 로우 어드레스들을 순차적으로 출력하는 리프레쉬 어드레스 카운팅부를 이용한 카운터 기반 리프레쉬의 리프레쉬 주기를 증가시킨다(S110). 실시예에 따라, 상기 카운터 기반 리프레쉬의 상기 리프레쉬 주기는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기(Refresh Period, tREF)의 임의의 배수로 증가될 수 있다.
일 실시예에서, 도 2에 도시된 바와 같이, 상기 카운터 기반 리프레쉬의 상기 리프레쉬 주기는 상기 표준에서 정의된 리프레쉬 주기(tREF)의 두 배(2*tREF)로 증가될 수 있다. 예를 들어, 종래의 휘발성 메모리 장치에서는, M 개의 카운터들(M은 1 이상의 자연수)을 포함하는 리프레쉬 어드레스 카운팅부가 표준에서 정의된 리프레쉬 시간 간격(Refresh Time Interval, tREFI)으로 N 개(N은 2^M)의 리프레쉬 어드레스들(RA1, RA2, RA3, …, RAN-1, RAN)을 순차적으로 출력하였으나, 본 발명의 실시예들에 따른 리프레쉬 어드레스 카운팅부는, 상기 종래의 M 개의 카운터들에 종래의 최하위 비트(Least Significant Bit; LSB) 카운터보다 한 비트 낮은 LSB-1 카운터를 추가한 M+1개의 카운터들을 포함함으로써, 상기 표준에서 정의된 리프레쉬 시간 간격(tREFI)의 두 배(2*tREFI)의 간격으로 N개의 리프레쉬 어드레스들(RA1, RA2, RA3, …, RAN-1, RAN)을 순차적으로 출력할 수 있다. 이에 따라, 일 실시예에 따른 휘발성 메모리 장치에서, 하나의 메모리 셀 로우에 대하여 표준에서 정의된 리프레쉬 주기(tREF)의 두 배(2*tREF)마다 한번씩 상기 카운터 기반 리프레쉬가 수행될 수 있다.
이와 같이 전체 메모리 셀 로우들에 대한 리프레쉬 동작들을 순차적으로 수행하는 카운터 기반 리프레쉬의 리프레쉬 주기 또는 리프레쉬 시간 간격이 증가되면, 상기 휘발성 메모리 장치의 표준에 따라 주기적으로 수행되는 리프레쉬 동작들 또는 리프레쉬 사이클들 중 적어도 일부가 수행되지 않고, 상기 수행되지 않은 리프레쉬 동작들 또는 리프레쉬 사이클들을 데이터 보유 시간이 상대적으로 짧은 메모리 셀 로우에 제공할 수 있다. 한편, 이러한 카운터 기반 리프레쉬의 리프레쉬 주기 또는 리프레쉬 시간 간격의 증가는 전체 메모리 셀 로우로부터 상기 리프레쉬 동작들 또는 리프레쉬 사이클들을 “빌리는 것(Borrowing)”이라 불릴 수 있다.
또한, 본 발명의 실시예들에 따른 휘발성 메모리 장치의 리프레쉬 방법에서, 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀의 로우 어드레스를 저장하는 리프레쉬 어드레스 테이블을 이용한 테이블 기반 리프레쉬가 수행될 수 있다(S130). 상기 데이터 보유 시간이 짧은 메모리 셀 로우의 로우 어드레스는 상기 메모리 셀 로우의 상기 데이터 보유 시간에 따라 상기 리프레쉬 어드레스 테이블의 소정의 개수의 라인들에 저장될 수 있고, 상기 로우 어드레스가 저장된 라인들의 개수만큼 상기 메모리 셀 로우에 대한 테이블 기반 리프레쉬가 수행될 수 있다.
일 실시예에서, 도 3을 참조하면, 데이터 보유 시간이 tREF 이상(tREF는 상기 표준에서 정의된 리프레쉬 주기)이고, 2*tREF 미만인 메모리 셀 로우들(290) 각각의 로우 어드레스는 상기 리프레쉬 어드레스 테이블의 하나의 라인에 저장될 수 있고, 메모리 셀 로우들(290) 각각에 대한 상기 테이블 기반 리프레쉬는 tREF 마다 한 번 수행될 수 있다. 또한, 데이터 보유 시간이 tREF/2 이상이고, tREF 미만인 메모리 셀 로우들(270) 각각의 로우 어드레스는 상기 리프레쉬 어드레스 테이블의 두 개의 라인들에 저장될 수 있고, 메모리 셀 로우들(270) 각각에 대한 테이블 기반 리프레쉬는 tREF 마다 두 번 수행될 수 있다. 또한, 데이터 보유 시간이 tREF/4 이상이고, tREF/2 미만인 메모리 셀 로우들(250) 각각의 로우 어드레스는 상기 리프레쉬 어드레스 테이블의 네 개의 라인들에 저장될 수 있고, 메모리 셀 로우들(250) 각각에 대한 테이블 기반 리프레쉬는 tREF 마다 네 번 수행될 수 있다. 또한, 데이터 보유 시간이 tREF/2^K 이상(K는 2 이상의 정수)이고, tREF/2^(K-1) 미만인 메모리 셀 로우들(230) 각각의 로우 어드레스는 상기 리프레쉬 어드레스 테이블의 2^K 개의 라인들에 저장될 수 있고, 메모리 셀 로우들(230) 각각에 대한 테이블 기반 리프레쉬는 tREF 마다 2^K 번 수행될 수 있다. 한편, 데이터 보유 시간이 2*tREF 이상인 메모리 셀 로우들은, 상기 카운터 기반 리프레쉬만이 수행되더라도 저장된 데이터를 보유할 수 있으므로, 상기 리프레쉬 어드레스 테이블에 저장되지 않을 수 있다. 또한, 데이터 보유 시간이 tREF/2^K 미만인 메모리 셀 로우들(210)은 리던던시 셀 로우들로 대체될 수 있다.
다른 실시예에서, 데이터 보유 시간이 tREF / I 이상이고, tREF / (I-1) 미만(I는 2 이상의 정수)인 메모리 셀 로우의 로우 어드레스는 상기 리프레쉬 어드레스 테이블의 일정 간격 이격된 I 개의 라인들에 저장될 수 있고, 상기 메모리 셀 로우에 대한 테이블 기반 리프레쉬는 tREF 마다 I 번 수행될 수 있다. 예를 들어, 데이터 보유 시간이 tREF / 3 이상이고, tREF / 2 미만인 메모리 셀 로우는 상기 리프레쉬 어드레스 테이블의 일정 간격 이격된 3 개의 라인들에 저장될 수 있고, 상기 메모리 셀 로우에 대한 테이블 기반 리프레쉬는 tREF 마다 3 번 수행될 수 있다.
실시예에 따라, 상기 리프레쉬 어드레스 테이블은 임의의 개수의 라인들을 포함할 수 있다. 일 실시예에서, 상기 리프레쉬 어드레스 카운팅부가 N개의 리프레쉬 어드레스들(RA1, RA2, RA3, …, RAN-1, RAN)을 출력하는 경우, 상기 리프레쉬 어드레스 테이블은 N/2 개의 리프레쉬 어드레스들(TA1, TA2, … TAN/2)이 각각 저장된 N/2 개의 라인들을 가질 수 있다. 이 경우, 상기 리프레쉬 어드레스 테이블은 상기 표준에서 정의된 리프레쉬 시간 간격(tREFI)의 두 배(2*tREFI)의 간격으로 N/2 개의 리프레쉬 어드레스들(TA1, TA2, … TAN/2)을 출력할 수 있고, 이에 따라, 상기 리프레쉬 어드레스 테이블에 저장된 각 메모리 셀 로우에 대한 테이블 기반 리프레쉬가 상기 표준에서 정의된 리프레쉬 주기(tREF)로 수행될 수 있다.
한편, 이와 같이 상기 데이터 보유 시간이 짧은 메모리 셀 로우에 대한 상기 테이블 기반 리프레쉬 어드레스의 수행은 전체 메모리 셀 로우들로부터 빌린(Borrowing) 상기 리프레쉬 동작들 또는 상기 리프레쉬 사이클들을 상기 데이터 보유 시간이 짧은 메모리 셀 로우에 “투자하는 것(Investing)”이라 불릴 수 있다.
또한, 본 발명의 실시예들에 따른 휘발성 메모리 장치의 리프레쉬 방법에서, 상기 카운터 기반 리프레쉬 및 상기 테이블 기반 리프레쉬가 교번하여 수행될 수 있다(S150). 예를 들어, 도 2에 도시된 바와 같이, 상기 리프레쉬 어드레스 카운팅부로부터 출력된 리프레쉬 어드레스들(RA1, RA2, …, RAN/2, RAN/2+1, …, RAN)을 이용한 상기 카운터 기반 리프레쉬들의 사이에 상기 리프레쉬 어드레스 테이블로부터 출력된 리프레쉬 어드레스들(TA1, TA2, …, TAN/2)을 이용한 상기 테이블 기반 리프레쉬들이 삽입될 수 있다. 이 때, 상기 카운터 기반 리프레쉬와 상기 테이블 기반 리프레쉬가 상기 표준에서 정의된 리프레쉬 시간 간격(tREFI)으로 교번하여 수행될 수 있다. 이와 같이, 본 발명의 실시예들에 따른 휘발성 메모리 장치의 리프레쉬 방법에서, 상기 휘발성 메모리 장치의 표준에 따른 리프레쉬 시간 간격(tREFI)이 유지되므로 리프레쉬 전류 및 리프레쉬 전력의 증가 없이 각각의 메모리 셀들의 데이터 보유 특성에 적응적으로 리프레쉬 동작이 수행될 수 있다.
한편, 이와 같이 상기 카운터 기반 리프레쉬 및 상기 테이블 기반 리프레쉬를 교번하여 수행하는 것은 상기 카운터 기반 리프레쉬 및 상기 테이블 기반 리프레쉬를 “인터리빙하는 것(Interleaving)”이라 불릴 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 휘발성 메모리 장치의 리프레쉬 방법에서, 전체 메모리 셀 로우들에 대한 카운터 기반 리프레쉬의 리프레쉬 주기를 증가시키고(즉, Borrowing), 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀 로우에 대한 테이블 기반 리프레쉬를 수행하며(즉, Investing), 상기 카운터 기반 리프레쉬 및 상기 테이블 기반 리프레쉬를 교번하여 수행함으로써(즉, Interleaving), 상기 휘발성 메모리 장치의 표준에 따른 리프레쉬 시간 간격을 유지하면서 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작이 수행될 수 있다.
한편, 이와 같이 전체 메모리 셀 로우들로부터 리프레쉬 동작 또는 리프레쉬 사이클을 빌려(Borrowing) 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀 로우에 투자하고(Investing), 전체 메모리 셀 로우들에 대한 카운터 기반 리프레쉬 및 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀 로우에 대한 테이블 기반 리프레쉬를 교번하여 수행하는 것(Interleaving)은 “일반화된 리프레쉬 레버리징(Generalized Refresh Leveraging)”이라 불릴 수 있다.
본 발명의 실시예들에 따른 일반화된 리프레쉬 레버리징에 의해, 리프레쉬 전류(예를 들어, 오토 리프레쉬 전류(IDD5) 또는 셀프 리프레쉬 전류(IDD6))의 증가 없이, 또한 리프레쉬 전력 소모의 증가 없이 상기 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀 로우에 대한 리프레쉬 동작을 상기 표준에서 정의된 리프레쉬 주기(tREF)보다 짧은 주기로 수행할 수 있고, 상기 메모리 셀 로우가 리던던시 셀 로우로 대체되지 않을 수 있다. 이에 따라, 휘발성 메모리 장치의 리던던시 셀 어레이 및 리던던시 회로의 사이즈를 감소시킬 수 있다.
한편, 도 2에는 상기 카운터 기반 리프레쉬의 리프레쉬 주기가 두 배로 증가된 예가 도시되어 있으나, 실시예에 따라, 상기 카운터 기반 리프레쉬의 리프레쉬 주기는 임의의 정수 배 또는 실수 배로 증가될 수 있다. 예를 들어, 카운터 기반 리프레쉬의 리프레쉬 주기가 4 배로 증가된 경우, 한 번의 카운터 기반 리프레쉬가 수행될 때마다 세 번의 테이블 기반 리프레쉬가 수행될 수 있다. 또 다른 예에서, 카운터 기반 리프레쉬의 리프레쉬 주기가 4/3 배로 증가된 경우, 세 번의 카운터 기반 리프레쉬가 수행될 때마다 한 번의 테이블 기반 리프레쉬가 수행될 수 있다.
또한, 도 2에는 상기 리프레쉬 어드레스 카운팅부가 N개의 리프레쉬 어드레스들(RA1, RA2, RA3, …, RAN-1, RAN)을 출력할 때 상기 리프레쉬 어드레스 테이블이 N/2 개의 라인들을 가지고 tREF의 주기로 N/2 개의 리프레쉬 어드레스들(TA1, TA2, … TAN/2)을 출력하는 예가 도시되어 있으나, 실시예에 따라, 상기 리프레쉬 어드레스 테이블에 포함된 라인들의 수는 다양할 수 있다. 예를 들어, 상기 리프레쉬 어드레스 카운팅부가 N개의 리프레쉬 어드레스들(RA1, RA2, RA3, …, RAN-1, RAN)을 출력할 때, 상기 리프레쉬 어드레스 테이블은 N/4개의 라인들을 가짐으로써 tREF/2의 주기로 N/4 개의 리프레쉬 어드레스들을 출력할 수 있다. 다른 예에서, 상기 리프레쉬 어드레스 카운팅부가 N개의 리프레쉬 어드레스들(RA1, RA2, RA3, …, RAN-1, RAN)을 출력할 때, 상기 리프레쉬 어드레스 테이블은 N개의 라인들을 가짐으로써 2*tREF의 주기로 N 개의 리프레쉬 어드레스들을 출력할 수 있다.
도 4는 본 발명의 실시예들에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이다.
도 4를 참조하면, 리프레쉬 어드레스 생성기(300)는 리프레쉬 어드레스 카운팅부(310), 리프레쉬 어드레스 테이블(330) 및 어드레스 선택부(350)를 포함할 수 있다.
리프레쉬 어드레스 카운팅부(310)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성할 수 있다. 실시예에 따라, 리프레쉬 요청 신호(REF_REQ)는 호스트 장치로부터 주기적으로 인가되는 리프레쉬 커맨드에 응답하여 생성되거나, 휘발성 메모리 장치에 포함된 빌트-인 타이머에 의해 생성될 수 있다. 리프레쉬 어드레스 카운팅부(310)는 상기 카운팅 신호의 적어도 하나의 비트를 어드레스 선택 신호(ASS)로 출력하고, 상기 카운팅 신호의 나머지 비트들을 제1 리프레쉬 어드레스(RA)로 출력할 수 있다.
일 실시예에서, 리프레쉬 어드레스 카운팅부(310)는 M+1 비트들(M은 1 이상의 자연수)을 가지는 상기 카운팅 신호를 생성하고, 어드레스 선택 신호(ASS)로서 상기 카운팅 신호의 최하위 비트(Least Significant Bit; LSB)를 출력하고, 제1 리프레쉬 어드레스(RA)로서 상기 카운팅 신호의 상위 M 비트들을 출력할 수 있다. 제1 리프레쉬 어드레스(RA)의 LSB가 상기 카운팅 신호의 LSB+1 비트에 상응하므로, 제1 리프레쉬 어드레스(RA)는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 시간 간격(tREFI)의 두 배에 상응하는 시간마다 순차적으로 증가 또는 감소하고, 상기 표준에서 정의된 리프레쉬 주기(tREF)의 두 배에 상응하는 주기를 가질 수 있다. 또한, 어드레스 선택 신호(ASS)가 상기 카운팅 신호의 LSB에 상응하므로, 어드레스 선택 신호(ASS)는 리프레쉬 요청 신호(REF_REQ)가 인가될 때마다 제1 로직 레벨에서 제2 로직 레벨로 또는 상기 제2 로직 레벨에서 상기 제1 로직 레벨로 토글될 수 있다.
리프레쉬 어드레스 테이블(330)은 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀의 로우 어드레스를 저장할 수 있다. 예를 들어, 리프레쉬 어드레스 테이블(330)은 데이터 보유 시간이 상기 표준에서 정의된 리프레쉬 주기(tREF)의 두 배보다 짧은 메모리 셀의 로우 어드레스를 저장할 수 있다. 상기 데이터 보유 시간이 상기 표준에서 정의된 리프레쉬 주기(tREF)의 두 배보다 짧은 메모리 셀의 로우 어드레스는 리프레쉬 어드레스 테이블(330)에 상기 데이터 보유 시간에 따라 소정의 횟수만큼 저장될 수 있다.
일 실시예에서, 데이터 보유 시간이 tREF / 2^K 이상이고, tREF / 2^(K-1) 미만(tREF는 상기 표준에서 정의된 리프레쉬 주기이고, K는 0 이상의 정수)인 메모리 셀의 로우 어드레스가 리프레쉬 어드레스 테이블(330)의 일정 간격 이격된 2^K 개의 라인들에 저장될 수 있다. 다른 실시예에서, 데이터 보유 시간이 tREF / K 이상이고, tREF / (K-1) 미만(K는 2 이상의 정수)인 메모리 셀의 로우 어드레스가 리프레쉬 어드레스 테이블(330)의 일정 간격 이격된 K 개의 라인들에 저장될 수 있다.
리프레쉬 어드레스 테이블(330)은 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들을 테이블 어드레스로서 수신하고, 상기 테이블 어드레스가 지시하는 라인에 저장된 상기 로우 어드레스를 제2 리프레쉬 어드레스(TA)로 출력할 수 있다. 예를 들어, 리프레쉬 어드레스 테이블(330)은 리프레쉬 어드레스 카운팅부(310)로부터 M 비트들을 가지는 제1 리프레쉬 어드레스(RA)의 하위 M-1 비트들(즉, 상기 카운팅 신호의 LSB+1 비트 내지 MSB-1 비트)를 상기 테이블 어드레스로서 수신할 수 있고, 제1 리프레쉬 어드레스(RA)의 상기 하위 M-1 비트들에 상응하는 라인에 저장된 상기 로우 어드레스를 제2 리프레쉬 어드레스(TA)로서 출력할 수 있다.
일 실시예에서, 리프레쉬 어드레스 테이블(330)은, 리프레쉬 어드레스 테이블(330)의 각 라인의 어드레스를 나타내는 테이블 어드레스 필드, 상기 데이터 보유 시간이 상기 소정의 시간보다 짧은 메모리 셀의 로우 어드레스, 즉 제2 리프레쉬 어드레스(TA)가 저장되는 리프레쉬 어드레스 필드를 포함할 수 있다. 실시예에 따라, 상기 리프레쉬 어드레스 필드에는 디코딩되지 않은 제2 리프레쉬 어드레스(TA)가 저장되거나, 디코딩된 제2 리프레쉬 어드레스(TA)가 저장될 수 있다. 리프레쉬 어드레스 테이블(330)은 제1 리프레쉬 어드레스(RA)의 상기 적어도 일부 비트들과 일치하는 테이블 어드레스가 저장된 상기 테이블 어드레스 필드를 가지는 라인의 상기 리프레쉬 어드레스 필드에 저장된 제2 리프레쉬 어드레스(TA)를 출력할 수 있다.
실시예에 따라, 리프레쉬 어드레스 카운팅부(310)로부터 제공되는 제1 리프레쉬 어드레스(RA)가 M 개의 비트들을 가지고, 상기 휘발성 메모리 장치의 로우 어드레스가 L 개의 비트들을 가질 때(L은 M 이상의 자연수), 상기 리프레쉬 어드레스 필드는 M 개의 비트들 내지 L 개의 비트들을 가질 수 있다. 예를 들어, 상기 리프레쉬 어드레스 필드가 M 개의 비트들을 가지는 경우, 제1 리프레쉬 어드레스(RA)를 이용한 카운터 기반 리프레쉬가 수행될 때, 상기 휘발성 메모리 장치의 각 메모리 뱅크에서 매 리프레쉬 사이클마다 2^(L-M) 개의 메모리 셀 로우들이 리프레쉬될 수 있고, 제2 리프레쉬 어드레스(TA)를 이용한 테이블 기반 리프레쉬가 수행될 때 또한, 상기 휘발성 메모리 장치의 각 메모리 뱅크에서 매 리프레쉬 사이클마다 2^(L-M) 개의 메모리 셀 로우들이 리프레쉬될 수 있다. 다른 예에서, 상기 리프레쉬 어드레스 필드가 L 개의 비트들을 가지는 경우, 제1 리프레쉬 어드레스(RA)를 이용한 카운터 기반 리프레쉬가 수행될 때, 상기 휘발성 메모리 장치의 각 메모리 뱅크에서 매 리프레쉬 사이클마다 2^(L-M) 개의 메모리 셀 로우들이 리프레쉬될 수 있고, 제2 리프레쉬 어드레스(TA)를 이용한 테이블 기반 리프레쉬가 수행될 때, 상기 휘발성 메모리 장치의 각 메모리 뱅크에서 한 개의 메모리 셀 로우가 리프레쉬될 수 있다. 이 경우, 상기 테이블 기반 리프레쉬가 수행될 때 상기 휘발성 메모리 장치의 전력 소모가 감소될 수 있다.
일 실시예에서, 리프레쉬 어드레스 테이블(330)은, 리프레쉬 어드레스 테이블(330)의 각 라인에 제2 리프레쉬 어드레스(TA)가 저장되었는지 여부를 나타내는 마스터 데이터 필드를 더 포함할 수 있다. 이 경우, 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들에 상응하는 라인의 상기 마스터 데이터 필드가 상기 제2 리프레쉬 어드레스가 저장되지 않았음을 나타내는 경우, 제2 리프레쉬 어드레스(TA)를 이용한 테이블 기반 리프레쉬가 수행되지 않을 수 있다. 이에 따라, 상기 테이블 기반 리프레쉬가 스킵됨으로써 상기 휘발성 메모리 장치의 전력 소모가 더욱 감소될 수 있다.
일 실시예에서, 리프레쉬 어드레스 테이블(330)은 휘발성 메모리 장치에 한 개가 구비될 수 있다. 이 경우, 상기 휘발성 메모리 장치의 복수 개의 메모리 뱅크들에서 동일한 로우 어드레스를 가지는 메모리 셀 로우들에 대한 테이블 기반 리프레쉬가 실질적으로 동시에 수행될 수 있다. 다른 실시예에서, 리프레쉬 어드레스 테이블(330)은 상기 휘발성 메모리 장치의 각 메모리 뱅크마다 적어도 하나의 리프레쉬 어드레스 테이블(330)이 구비될 수 있다. 이 경우, 각각 메모리 뱅크들에서 서로 다른 로우 어드레스들을 가지는 메모리 셀 로우들에 대한 테이블 기반 리프레쉬가 수행될 수 있고, 또한, 각각의 리프레쉬 어드레스 테이블(330)의 상기 마스터 데이터 필드에 저장된 값에 따라 상기 메모리 뱅크들 중 적어도 일부의 메모리 뱅크에서 상기 테이블 기반 리프레쉬가 스킵될 수 있다. 또 다른 실시예에서, 상기 휘발성 메모리 장치의 각 메모리 뱅크는 복수의 서브-어레이들로 구분되고, 상기 서브-어레이들 각각마다 하나의 리프레쉬 어드레스 테이블(330)이 구비될 수 있다. 이 경우, 상기 서브-어레이들 각각은 상응하는 리프레쉬 어드레스 테이블(330)을 이용하여 테이블 기반 리프레쉬를 수행함으로써, 각각의 리프레쉬 어드레스 테이블(330)의 상기 마스터 데이터 필드에 저장된 값에 따라 상기 서브-어레이들 중 적어도 일부의 서브-어레이에서 상기 테이블 기반 리프레쉬가 스킵될 수 있다.
실시예에 따라, 리프레쉬 어드레스 테이블(330)은 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 전기적 프로그래머블 퓨즈 메모리 등과 같은 원-타임 프로그래머블 메모리로 구현되거나, MRAM(Magnetic Random Access Memory), RRAM(Resistance Random Access Memory), PRAM(Phase Change Random Access Memory), 플래시 메모리(Flash Memory) 등과 같은 비휘발성 메모리로 구현될 수 있다.
어드레스 선택부(350)는 어드레스 선택 신호(ASS)에 응답하여 리프레쉬 어드레스 카운팅부(310)로부터 제공된 제1 리프레쉬 어드레스(RA) 또는 리프레쉬 어드레스 테이블(330)로부터 제공된 제2 리프레쉬 어드레스(TA)를 선택적으로 출력할 수 있다. 일 실시예에서, 어드레스 선택부(350)는 어드레스 선택 신호(ASS)에 응답하여 제1 리프레쉬 어드레스(RA) 또는 제2 리프레쉬 어드레스(TA)를 선택적으로 출력하는 멀티플렉서를 포함할 수 있다.
일 실시예에서, 어드레스 선택 신호(ASS)는 리프레쉬 요청 신호(REF_REQ)가 인가될 때마다 토글될 수 있고, 어드레스 선택부(350)는 어드레스 선택 신호(ASS)에 응답하여 로우 디코더에 제1 리프레쉬 어드레스(RA) 및 제2 리프레쉬 어드레스(TA)를 교번하여 출력할 수 있다. 이에 따라, 리프레쉬 어드레스 카운팅부(310)로부터 제공된 제1 리프레쉬 어드레스(RA)를 이용하는 카운터 기반 리프레쉬 및 리프레쉬 어드레스 테이블(330)로부터 제공된 제2 리프레쉬 어드레스(TA)를 이용하는 테이블 기반 리프레쉬가 교번하여 수행될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 리프레쉬 어드레스 생성기(300)는 제1 리프레쉬 어드레스(RA) 및 제2 리프레쉬 어드레스(TA)를 교번하여 출력함으로써 리프레쉬 어드레스 생성기(300)를 포함하는 휘발성 메모리 장치가 제1 리프레쉬 어드레스(RA)를 이용하는 카운터 기반 리프레쉬 및 제2 리프레쉬 어드레스(TA)를 이용하는 테이블 기반 리프레쉬가 교번하여 수행하도록 할 수 있다. 또한, 상기 테이블 기반 리프레쉬 및 상기 카운터 기반 리프레쉬가 상기 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 시간 간격(tREFI)을 유지하면서 수행되므로, 본 발명의 실시예들에 따른 리프레쉬 어드레스 생성기(300)를 포함하는 휘발성 메모리 장치는 리프레쉬 표준을 유지하면서 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있다.
도 5는 본 발명의 실시예들에 따른 휘발성 메모리 장치의 리프레쉬 방법을 나타내는 순서도이다.
도 4 및 도 5를 참조하면, 리프레쉬 어드레스 카운팅부(310)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성하고, 상기 카운팅 신호의 적어도 하나의 비트를 어드레스 선택 신호(ASS)로 출력하고, 상기 카운팅 신호의 나머지 비트들을 제1 리프레쉬 어드레스(RA)로 출력할 수 있다(S410).
리프레쉬 어드레스 테이블(330)은 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀의 로우 어드레스를 저장하고, 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들에 상응하는 라인에 저장된 상기 로우 어드레스를 제2 리프레쉬 어드레스(TA)로 출력할 수 있다(S430).
어드레스 선택부(350)는 어드레스 선택 신호(ASS)에 응답하여 리프레쉬 어드레스 카운팅부(310)로부터 제공된 제1 리프레쉬 어드레스(RA) 또는 리프레쉬 어드레스 테이블(330)로부터 제공된 제2 리프레쉬 어드레스(TA)를 선택적으로 출력할 수 있다(S450). 이에 따라, 리프레쉬 어드레스 카운팅부(310)를 포함하는 휘발성 메모리 장치에서, 리프레쉬 어드레스 카운팅부(310)로부터 제공된 제1 리프레쉬 어드레스(RA)를 이용한 카운터 기반 리프레쉬 및 리프레쉬 어드레스 테이블(330)로부터 제공된 제2 리프레쉬 어드레스(TA)를 이용한 테이블 기반 리프레쉬가 교번하여 수행될 수 있다. 또한, 본 발명의 실시예들에 따른 리프레쉬 어드레스 생성기(300)를 포함하는 휘발성 메모리 장치의 리프레쉬 방법에서, 상기 휘발성 메모리 장치의 표준에 따른 리프레쉬 시간 간격을 유지하면서 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있다.
도 6은 본 발명의 일 실시예에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이다.
도 6을 참조하면, 리프레쉬 어드레스 생성기(300a)는 리프레쉬 어드레스 카운팅부(310a), 리프레쉬 어드레스 테이블(330a) 및 어드레스 선택부(350a)를 포함할 수 있다.
리프레쉬 어드레스 카운팅부(310a)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호(CNT[0], CNT[1], CNT[2], …, CNT[M])를 생성하고, 카운팅 신호(CNT[0], CNT[1], CNT[2], …, CNT[M])의 적어도 하나의 비트(CNT[0])를 어드레스 선택 신호(ASS)로 출력하고, 카운팅 신호(CNT[0], CNT[1], CNT[2], …, CNT[M])의 나머지 비트들(CNT[1], CNT[2], …, CNT[M])을 제1 리프레쉬 어드레스(RA)로 출력할 수 있다. 일 실시예에서, 리프레쉬 어드레스 카운팅부(310a)는, M 개의 카운터들을 가지는 종래의 리프레쉬 어드레스 카운팅부와 비교하여, 종래의 LSB 카운터보다 한 비트 낮은 카운터(311a), 즉 LSB-1 카운터(311a)를 더 포함할 수 있다. 이에 따라, M 개의 상위 비트 카운터들(313a, 315a, 317a)에 의해 생성되는 제1 리프레쉬 어드레스(RA)의 주기가 두 배로 증가될 수 있다. 예를 들어, 리프레쉬 어드레스 카운팅부(310a)는 직렬 연결된 제1 내지 제M+1 카운터들(311a, 313a, 315a, 317a)을 포함할 수 있다.
제1 카운터(311a)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 제1 비트(CNT[0])를 생성하고, 제2 카운터(313a)는 제1 비트(CNT[0])에 응답하여 제2 비트(CNT[1])를 생성하며, 제3 카운터(315a)는 제2 비트(CNT[1])에 응답하여 제3 비트(CNT[2])를 생성하고, 제M 카운터(317a)는 제M 비트에 응답하여 제M+1 비트(CNT[M])를 생성할 수 있다. 일 실시예에서, 제1 카운터(311a)에 의해 생성된 제1 비트(CNT[0])는 어드레스 선택 신호(ASS)로서 출력되고, 제2 내지 제M+1 카운터들(313a, 315a, 317a)에 의해 생성된 제2 내지 제M+1 비트들(CNT[1], CNT[2], …, CNT[M])은 제1 리프레쉬 어드레스(RA)로서 출력될 수 있다. 이 경우, 어드레스 선택 신호(ASS)는 리프레쉬 요청 신호(REF_REQ)가 인가될 때마다 제1 로직 레벨에서 제2 로직 레벨로 또는 상기 제2 로직 레벨에서 상기 제1 로직 레벨로 토글될 수 있다. 또한, 제2 내지 제M+1 카운터들(313a, 315a, 317a)이 리프레쉬 요청 신호(REF_REQ)의 주기의 두 배에 상응하는 주기를 가지는 제1 비트(CNT[0])를 카운팅하여 제1 리프레쉬 어드레스(RA)를 생성하므로, 제1 리프레쉬 어드레스(RA)는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 시간 간격(tREFI)의 두 배에 상응하는 시간마다 순차적으로 증가 또는 감소할 수 있고, 상기 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)의 두 배에 상응하는 주기를 가질 수 있다.
리프레쉬 어드레스 테이블(330a)은 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀의 로우 어드레스를 저장할 수 있다. 일 실시예에서, 데이터 보유 시간이 tREF / 2^K 이상이고, tREF / 2^(K-1) 미만(tREF는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기이고, K는 0 이상의 정수)인 메모리 셀의 로우 어드레스가 리프레쉬 어드레스 테이블(330a)의 일정 간격 이격된 2^K 개의 라인들에 저장될 수 있다. 예를 들어, 메모리 셀 로우의 데이터 보유 시간(즉, 상기 메모리 셀 로우에 포함된 메모리 셀들 중 최소 데이터 보유 시간을 가진 메모리 셀의 데이터 보유 시간)이 tREF / 4 이상이고, tREF / 2 미만인 경우, 상기 메모리 셀 로우의 로우 어드레스는 리프레쉬 어드레스 테이블(330a)의 일정 간격 이격된 4 개의 라인들에 저장될 수 있다. 예를 들어, 상기 4 개의 라인들은 리프레쉬 어드레스 테이블(330a)을 4 등분한 간격만큼 서로 이격될 수 있다. 이에 따라, 상기 메모리 셀 로우에 대한 테이블 기반 리프레쉬가 상기 데이터 보유 시간과 같거나 짧은 tREF / 4의 주기로 수행됨으로써, 상기 메모리 셀 로우가 저장된 데이터를 유지할 수 있다.
다른 실시예에서, 데이터 보유 시간이 tREF 이상이고, 2*tREF 미만인 메모리 셀의 로우 어드레스는 리프레쉬 어드레스 테이블(330a)의 한 개의 라인에 저장되고, 데이터 보유 시간이 tREF / I 이상이고, tREF / (I-1) 미만(I는 2 이상의 정수)인 메모리 셀의 로우 어드레스는 리프레쉬 어드레스 테이블(330a)의 일정 간격 이격된 I 개의 라인들에 저장될 수 있다. 예를 들어, 메모리 셀 로우의 데이터 보유 시간이 tREF / 3 이상이고, tREF / 2 미만인 경우, 상기 메모리 셀 로우의 로우 어드레스는 리프레쉬 어드레스 테이블(330a)의 일정 간격 이격된 3 개의 라인들에 저장될 수 있다. 예를 들어, 상기 3 개의 라인들은 리프레쉬 어드레스 테이블(330a)을 3 등분한 간격만큼 서로 이격될 수 있다. 이에 따라, 상기 메모리 셀 로우에 대한 테이블 기반 리프레쉬가 상기 데이터 보유 시간과 같거나 짧은 tREF / 3의 주기로 수행됨으로써, 상기 메모리 셀 로우가 저장된 데이터를 유지할 수 있다.
리프레쉬 어드레스 테이블(330a)은, 리프레쉬 어드레스 테이블(330a)의 각 라인의 어드레스를 나타내는 테이블 어드레스(TADDR) 필드(331a), 및 제2 리프레쉬 어드레스(TA)가 저장되는 리프레쉬 어드레스 필드(333a)를 포함할 수 있다. 리프레쉬 어드레스 테이블(330a)은 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들을 테이블 어드레스(TADDR)로서 수신하고, 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들과 테이블 어드레스(TADDR) 필드(331a)에 저장된 테이블 어드레스(TADDR)을 비교할 수 있다. 일 실시예에서, 제1 리프레쉬 어드레스(RA)는 M 개의 비트들(M은 2 이상의 자연수)을 가지고, 테이블 어드레스 필드(331a)는 M-1 개의 비트들을 가질 수 있다. 이 경우, 리프레쉬 어드레스 테이블(330a)은 테이블 어드레스(TADDR)로서 제1 리프레쉬 어드레스(RA)의 하위 M-1 비트들, 즉 카운팅 신호의 제2 내지 제M 비트들(CNT[1], CNT[2], …, CNT[M-1])을 수신할 수 있다. 리프레쉬 어드레스 테이블(330a)은 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들과 일치하는 테이블 어드레스(TADDR)를 저장하는 라인의 리프레쉬 어드레스 필드(333a)에 저장된 제2 리프레쉬 어드레스(TA)를 출력할 수 있다.
리프레쉬 어드레스 테이블(330a)은, 리프레쉬 어드레스 테이블(330a)의 각 라인에 제2 리프레쉬 어드레스(TA)가 저장되었는지 여부를 나타내는 마스터 데이터(MD) 필드(335a)를 더 포함할 수 있다. 이 때, 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들에 상응하는 라인의 마스터 데이터(MD) 필드(335a)가 제2 리프레쉬 어드레스(TA)가 저장되지 않았음을 나타내는 경우, 제2 리프레쉬 어드레스(TA)를 이용한 테이블 기반 리프레쉬가 스킵될 수 있다.
어드레스 선택부(350a)는 어드레스 선택 신호(ASS)에 응답하여 리프레쉬 어드레스 카운팅부(310a)로부터 제공된 제1 리프레쉬 어드레스(RA) 또는 리프레쉬 어드레스 테이블(330a)로부터 제공된 제2 리프레쉬 어드레스(TA)를 선택적으로 출력할 수 있다. 예를 들어, 어드레스 선택부(350a)는 어드레스 선택 신호(ASS)에 응답하여 제1 리프레쉬 어드레스(RA) 또는 제2 리프레쉬 어드레스(TA)를 선택적으로 출력하는 제1 멀티플렉서(351a)를 포함할 수 있다. 제1 멀티플렉서(351a)는 어드레스 선택 신호(ASS)가 제1 로직 레벨을 가질 때 제2 리프레쉬 어드레스(TA)를 출력하고, 어드레스 선택 신호(ASS)가 제2 로직 레벨을 가질 때 제1 리프레쉬 어드레스(RA)를 출력할 수 있다.
일 실시예에서, 어드레스 선택 신호(ASS)로서 제공되는 카운팅 신호의 제1 비트(CNT[0])는 리프레쉬 요청 신호(REF_REQ)가 인가될 때마다 토글될 수 있고, 어드레스 선택부(350a)는 리프레쉬 요청 신호(REF_REQ)가 인가될 때마다 토글되는 어드레스 선택 신호(ASS)에 응답하여 로우 디코더에 제1 리프레쉬 어드레스(RA) 및 제2 리프레쉬 어드레스(TA)를 교번하여 출력할 수 있다. 이에 따라, 리프레쉬 어드레스 카운팅부(310a)로부터 제공된 제1 리프레쉬 어드레스(RA)를 이용하는 카운터 기반 리프레쉬 및 리프레쉬 어드레스 테이블(330a)로부터 제공된 제2 리프레쉬 어드레스(TA)를 이용하는 테이블 기반 리프레쉬가 교번하여 수행될 수 있다.
어드레스 선택부(350a)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 제1 멀티플렉서(351a)로부터 출력된 리프레쉬 어드레스 또는 호스트 장치로부터 제공된 로우 어드레스(A)를 선택적으로 출력하는 제2 내지 제4 멀티플렉서들(353a, 355a, 357a)을 더 포함할 수 있다. 제2 내지 제4 멀티플렉서들(353a, 355a, 357a)은 리프레쉬 요청 신호(REF_REQ)가 제1 로직 레벨을 가질 때 로우 어드레스(ROW_ADDR)로서 제1 멀티플렉서(351a)로부터 출력된 리프레쉬 어드레스를 출력하고, 리프레쉬 요청 신호(REF_REQ)가 제2 로직 레벨을 가질 때 로우 어드레스(ROW_ADDR)로서 호스트 장치로부터 제공된 로우 어드레스(A)를 출력할 수 있다.
일 실시예에서, 상기 휘발성 메모리 장치의 로우 어드레스(ROW_ADDR) 및 상기 호스트 장치로부터 제공된 로우 어드레스(A)는 L 비트들을 가지고, 제1 리프레쉬 어드레스(RA) 및 제2 리프레쉬 어드레스(TA) 각각은 상기 L 비트들 중 하위 M 비트들에 상응할 수 있다(L은 M 이상의 자연수). 제2 멀티플렉서(353a)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 제1 멀티플렉서(351a)로부터 출력된 리프레쉬 어드레스 또는 상기 호스트 장치로부터 제공된 로우 어드레스(A)의 하위 M 비트들(A[M:1]))을 로우 디코더에 제공되는 로우 어드레스(ROW_ADDR)의 하위 M 비트들(ROW_ADDR[M:1])로서 출력할 수 있다. 또한, 제3 멀티플렉서(355a)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 로직 하이 레벨 또는 상기 호스트 장치로부터 제공된 로우 어드레스(A)의 상위 L-M 비트들(A[L:M+1]))을 로우 어드레스(ROW_ADDR)의 상위 L-M 비트들(ROW_ADDR[L:M+1])로서 출력할 수 있고, 제4 멀티플렉서(357a)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 로직 하이 레벨 또는 상기 호스트 장치로부터 제공된 로우 어드레스(A)의 반전된 상위 L-M 비트들(/A[L:M+1]))을 로우 어드레스(ROW_ADDR)의 반전된 상위 L-M 비트들(/ROW_ADDR[L:M+1])로서 출력할 수 있다. 따라서, 어드레스 선택부(350a)는, 리프레쉬 요청 신호(REF_REQ)가 제2 로직 레벨(예를 들어, 로직 로우 레벨)을 가질 때 상기 호스트 장치로부터 제공된 로우 어드레스(A)에 상응하는 하나의 메모리 셀 로우를 지시하는 로우 어드레스(ROW_ADDR)를 출력할 수 있고, 리프레쉬 요청 신호(REF_REQ)가 제1 로직 레벨(예를 들어, 로직 하이 레벨)을 가질 때 제1 리프레쉬 어드레스(RA) 또는 제2 리프레쉬 어드레스(TA)에 상응하는 하위 M 비트들(ROW_ADDR[M:1])과 함께 로직 하이 레벨들을 가지는 상위 L-M 비트들(ROW_ADDR[L:M+1]) 및 반전된 상위 L-M 비트들(/ROW_ADDR[L:M+1])을 포함하는 로우 어드레스(ROW_ADDR)를 출력할 수 있다. 이에 따라, 일반 동작(예를 들어, 기입 동작 또는 독출 동작)시 호스트 장치로부터 제공된 로우 어드레스(A)에 상응하는 하나의 메모리 셀 로우가 활성화될 수 있고, 휘발성 메모리 장치가 제1 리프레쉬 어드레스(RA)에 기초한 카운터 기반 리프레쉬 또는 제2 리프레쉬 어드레스(TA)에 기초한 테이블 기반 리프레쉬를 수행할 때는, 제1 리프레쉬 어드레스(RA) 또는 제2 리프레쉬 어드레스(TA)에 상응하는 2^(L-M) 개의 메모리 셀 로우들이 활성화되고, 상기 2^(L-M) 개의 메모리 셀 로우들이 하나의 리프레쉬 사이클에서 리프레쉬될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 리프레쉬 어드레스 생성기(300a)는 제1 리프레쉬 어드레스(RA) 및 제2 리프레쉬 어드레스(TA)를 교번하여 출력함으로써 리프레쉬 어드레스 생성기(300a)를 포함하는 휘발성 메모리 장치가 제1 리프레쉬 어드레스(RA)를 이용하는 카운터 기반 리프레쉬 및 제2 리프레쉬 어드레스(TA)를 이용하는 테이블 기반 리프레쉬가 교번하여 수행하도록 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 리프레쉬 어드레스 생성기(300a)를 포함하는 휘발성 메모리 장치는 표준에 따른 리프레쉬 시간 간격을 유지하면서 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있다.
도 7은 도 6의 리프레쉬 어드레스 생성기에 의한 리프레쉬 동작을 나타내는 도면이다.
도 6 및 도 7을 참조하면, 리프레쉬 어드레스 카운팅부(310a)는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)의 두 배에 상응하는 주기로 N 개의 제1 리프레쉬 어드레스들(RA1, RA2, …, RAN/2, RAN/2+1, RAN/2+2, …, RAN)을 순차적으로 출력하고, 리프레쉬 요청 신호(REF_REQ)가 인가될 때마다 토글되는 어드레스 선택 신호(ASS)를 출력할 수 있다.
리프레쉬 어드레스 테이블(330a)은 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들에 응답하여 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀의 로우 어드레스를 제2 리프레쉬 어드레스(TA)로 출력할 수 있다. 리프레쉬 어드레스 테이블(330a)은 N/2 개의 라인들을 가지고, 표준에서 정의된 리프레쉬 주기(tREF)로 N/2 개의 제2 리프레쉬 어드레스들(TA1, TA2, …, TAN/2)을 출력할 수 있다.
어드레스 선택부(350a)는 리프레쉬 요청 신호(REF_REQ)가 인가될 때마다 토글되는 어드레스 선택 신호(ASS)에 응답하여 리프레쉬 어드레스 카운팅부(310a)로부터 제공된 제1 리프레쉬 어드레스(RA) 및 리프레쉬 어드레스 테이블(330a)로부터 제공된 제2 리프레쉬 어드레스(TA)를 교번하여 출력할 수 있다. 이에 따라, 리프레쉬 어드레스 카운팅부(310a)를 포함하는 휘발성 메모리 장치는 리프레쉬 요청 신호(REF_REQ)가 인가될 때마다 제1 리프레쉬 어드레스(RA)를 이용한 카운터 기반 리프레쉬 및 제2 리프레쉬 어드레스(TA)를 이용한 테이블 기반 리프레쉬를 교번하여 수행할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 리프레쉬 어드레스 생성기(300a)를 포함하는 휘발성 메모리 장치는 표준에 따른 리프레쉬 시간 간격(tREFI)을 유지하면서 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있다.
일 실시예에서, 리프레쉬 어드레스 테이블(330a)은 각 라인에서 제2 리프레쉬 어드레스(TA)의 저장 여부를 나타내는 마스터 데이터(MD)를 저장하는 마스터 데이터 필드(335a)를 포함할 수 있다. 이 경우, 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들에 상응하는 라인의 마스터 데이터(MD) 필드(335a)가 제2 리프레쉬 어드레스(TA)가 저장되지 않았음을 나타내면, 제2 리프레쉬 어드레스(TA)를 이용한 테이블 기반 리프레쉬가 스킵될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 리프레쉬 어드레스 테이블(330a)의 두 번째 라인의 마스터 데이터 필드(335a)의 마스터 데이터(MD)가 제2 리프레쉬 어드레스(TA)가 저장되지 않았음을 나타내는 경우, 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들이 상기 두 번째 라인을 지시하고, 어드레스 선택 신호(ASS)가 테이블 기반 리프레쉬가 수행되어야 함을 나타내는 제1 로직 레벨을 가지더라도, 테이블 기반 리프레쉬(TA2)가 스킵될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 리프레쉬 어드레스 생성기(300a)를 포함하는 휘발성 메모리 장치의 전력 소모가 감소될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이고, 도 9는 도 8의 리프레쉬 어드레스 생성기에 포함된 로직 회로의 일 예를 나타내는 회로도이다.
도 8을 참조하면, 리프레쉬 어드레스 생성기(300b)는 리프레쉬 어드레스 카운팅부(310b), 리프레쉬 어드레스 테이블(330b) 및 어드레스 선택부(350b)를 포함할 수 있다. 도 8의 리프레쉬 어드레스 테이블(330b)은, 로우 어드레스의 전체 L 비트들을 중 하위 M 비트들을 가지는 제2 리프레쉬 어드레스(TA)를 저장하는 도 6의 리프레쉬 어드레스 테이블(330a)과는 달리, L 비트들을 가지는 제2 리프레쉬 어드레스(TA)를 저장할 수 있다.
리프레쉬 어드레스 카운팅부(310b)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호(CNT[0], CNT[1], CNT[2], …, CNT[M])를 생성하고, 카운팅 신호(CNT[0], CNT[1], CNT[2], …, CNT[M])의 적어도 하나의 비트(CNT[0])를 어드레스 선택 신호(ASS)로 출력하고, 카운팅 신호(CNT[0], CNT[1], CNT[2], …, CNT[M])의 나머지 비트들(CNT[1], CNT[2], …, CNT[M])을 제1 리프레쉬 어드레스(RA)로 출력할 수 있다. 예를 들어, 리프레쉬 어드레스 카운팅부(310b)는 직렬 연결된 제1 내지 제M+1 카운터들(311b, 313b, 315b, 317b)을 포함할 수 있다. 제1 카운터(311b)로부터 출력되는 어드레스 선택 신호(ASS)는 리프레쉬 요청 신호(REF_REQ)가 인가될 때마다 제1 로직 레벨에서 제2 로직 레벨로 또는 상기 제2 로직 레벨에서 상기 제1 로직 레벨로 토글될 수 있다. 또한, 제2 내지 제M+1 카운터들(313b, 315b, 317b)로부터 출력되는 제1 리프레쉬 어드레스(RA)는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)의 두 배에 상응하는 주기를 가질 수 있다.
리프레쉬 어드레스 테이블(330b)은 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀의 로우 어드레스를 저장할 수 있고, 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들에 상응하는 라인에 저장된 상기 로우 어드레스를 제2 리프레쉬 어드레스(TA)로 출력할 수 있다. 리프레쉬 어드레스 테이블(330b)은, 리프레쉬 어드레스 테이블(330b)의 각 라인의 어드레스를 나타내는 테이블 어드레스(TADDR) 필드(331b), 및 제2 리프레쉬 어드레스(TA)가 저장되는 리프레쉬 어드레스 필드(333b)를 포함할 수 있다. 리프레쉬 어드레스 테이블(330b)은 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들과 일치하는 테이블 어드레스(TADDR)를 저장하는 라인의 리프레쉬 어드레스 필드(333b)에 저장된 제2 리프레쉬 어드레스(TA)를 출력할 수 있다. 리프레쉬 어드레스 테이블(330b)은, 리프레쉬 어드레스 테이블(330b)의 각 라인에 제2 리프레쉬 어드레스(TA)가 저장되었는지 여부를 나타내는 마스터 데이터(MD) 필드(335b)를 더 포함할 수 있다.
어드레스 선택부(350b)는 어드레스 선택 신호(ASS)에 응답하여 리프레쉬 어드레스 카운팅부(310b)로부터 제공된 제1 리프레쉬 어드레스(RA) 또는 리프레쉬 어드레스 테이블(330b)로부터 제공된 제2 리프레쉬 어드레스(TA)를 선택적으로 출력하는 제1 멀티플렉서(351b)를 포함할 수 있다. 어드레스 선택부(350b)는 리프레쉬 요청 신호(REF_REQ)가 인가될 때마다 토글되는 어드레스 선택 신호(ASS)에 응답하여 제1 리프레쉬 어드레스(RA) 및 제2 리프레쉬 어드레스(TA)를 교번하여 출력함으로써, 리프레쉬 어드레스 카운팅부(310b)로부터 제공된 제1 리프레쉬 어드레스(RA)를 이용하는 카운터 기반 리프레쉬 및 리프레쉬 어드레스 테이블(330b)로부터 제공된 제2 리프레쉬 어드레스(TA)를 이용하는 테이블 기반 리프레쉬가 교번하여 수행될 수 있다. 한편, 제1 멀티플렉서(351b)는 제1 입력 단자에서 L 비트들을 가지는 제2 리프레쉬 어드레스(TA)를 수신하고, 제2 입력 단자에서 하위 M 비트들로서 제1 리프레쉬 어드레스(RA)와 함께 상위 L-M 비트들로서 하이 레벨 신호(H[L:M+1])를 수신할 수 있다.
어드레스 선택부(350b)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 제1 멀티플렉서(351b)로부터 출력된 리프레쉬 어드레스 또는 호스트 장치로부터 제공된 로우 어드레스(A)를 선택적으로 출력하는 제2 멀티플렉서(353b)를 더 포함할 수 있다.
일 실시예에서, 상기 휘발성 메모리 장치의 로우 어드레스(ROW_ADDR) 및 상기 호스트 장치로부터 제공된 로우 어드레스(A)는 L 비트들을 가지고, 리프레쉬 어드레스 카운팅부(310b)로부터 제공되는 제1 리프레쉬 어드레스(RA)는 상기 L 비트들 중 하위 M 비트들에 상응하며, 리프레쉬 어드레스 테이블(330b)로부터 제공되는 제2 리프레쉬 어드레스(TA)는 상기 L 비트들에 상응할 수 있다. 어드레스 선택부(350b)는, 리프레쉬 요청 신호(REF_REQ)가 제2 로직 레벨(예를 들어, 로직 로우 레벨)을 가질 때, 상기 호스트 장치로부터 제공된 로우 어드레스(A[L:1])를 로우 디코더에 제공되는 로우 어드레스(ROW_ADDR[L:1])로서 출력할 수 있다. 이에 따라, 일반 동작(예를 들어, 기입 동작 또는 독출 동작) 시에는 호스트 장치로부터 제공된 로우 어드레스(A)에 상응하는 하나의 메모리 셀 로우가 활성화될 수 있다.
한편, 리프레쉬 요청 신호(REF_REQ)가 제1 로직 레벨(예를 들어, 로직 하이 레벨)을 가지고, 어드레스 선택 신호(ASS)가 제2 로직 레벨(예를 들어, 로직 로우 레벨)을 가질 때, 어드레스 선택부(350b)는 제1 리프레쉬 어드레스(RA)에 상응하는 하위 M 비트들(ROW_ADDR[M:1]), 로직 하이 레벨을 가지는 상위 L-M 비트들(ROW_ADDR[L:M+1]), 및 로직 하이 레벨을 가지는 반전된 상위 L-M 비트들(/ROW_ADDR[L:M+1])을 포함하는 로우 어드레스(ROW_ADDR)를 출력할 수 있다. 이에 따라, 휘발성 메모리 장치는 제1 리프레쉬 어드레스(RA)에 상응하는 2^(L-M) 개의 메모리 셀 로우들이 활성화할 수 있고, 하나의 리프레쉬 사이클에서 상기 2^(L-M) 개의 메모리 셀 로우들에 대한 카운터 기반 리프레쉬를 수행할 수 있다. 한편, 어드레스 선택부(350b)는, 로우 어드레스(ROW_ADDR[L:1])로서 제1 리프레쉬 어드레스(RA) 및 하위 레벨 신호(H[L:M+1])을 출력할 때, 반전된 상위 L-M 비트들(/ROW_ADDR[L:M+1])을 생성하기 위한 로직 회로(360b)를 더 포함할 수 있다.
예를 들어, 도 9를 참조하면, 로직 회로(360b)는 인버터(361b), 제1 NAND 게이트(363b) 및 제2 NAND 게이트(365b)를 포함할 수 있다. 인버터(361b)는 어드레스 선택 신호(ASS), 즉 카운팅 신호의 LSB(CNT[0])을 반전시킬 수 있다. 제1 NAND 게이트(363b)는 인버터(361b)의 출력 신호 및 리프레쉬 요청 신호(REF_REQ)에 NAND 연산을 수행할 수 있다. 제2 NAND 게이트(365b)는 제1 NAND 게이트(363b)의 출력 신호 및 로우 어드레스의 상위 L-M 비트들(ROW_ADDR[L:M+1])에 NAND 연산을 수행할 수 있다. 한편, 카운터 기반 리프레쉬가 수행될 때, 어드레스 선택 신호(ASS)는 로직 로우 레벨을 가질 수 있고, 리프레쉬 요청 신호(REF_REQ)는 로직 하이 레벨을 가질 수 있다. 이 경우, 인버터(361b)는 로직 하이 레벨의 출력 신호를 출력할 수 있고, 제1 NAND 게이트(363b)는 상기 로직 하이 레벨의 인버터(361b)의 출력 신호 및 로직 하이 레벨의 리프레쉬 요청 신호(REF_REQ)에 응답하여 로직 로우 레벨의 출력 신호를 생성할 수 있다. 제2 NAND 게이트(365b)는 상기 로직 로우 레벨의 제1 NAND 게이트(363b)의 출력 신호에 응답하여 로직 하이 레벨의 반전된 상위 L-M 비트들(/ROW_ADDR[L:M+1])을 출력할 수 있다. 한편, 일반 동작이 수행되거나, 테이블 기반 리프레쉬가 수행될 때, 제1 NAND 게이트(363b)는 로직 로우 레벨의 출력 신호를 생성할 수 있고, 이에 따라, 제2 NAND 게이트(365b)는 상위 L-M 비트들(ROW_ADDR[L:M+1])과 상반된 값을 가지는 반전된 상위 L-M 비트들(/ROW_ADDR[L:M+1])을 출력할 수 있다.
또한, 리프레쉬 요청 신호(REF_REQ)가 제1 로직 레벨(예를 들어, 로직 하이 레벨)을 가지고, 어드레스 선택 신호(ASS)가 제1 로직 레벨(예를 들어, 로직 하이 레벨)을 가질 때, 어드레스 선택부(350b)는 제2 리프레쉬 어드레스(TA)에 상응하는 로우 어드레스(ROW_ADDR[L:1])를 출력할 수 있다. 이에 따라, 휘발성 메모리 장치는 적어도 하나의 메모리 뱅크에서 제2 리프레쉬 어드레스(TA)에 상응하는 1 개의 메모리 셀 로우를 활성화할 수 있고, 하나의 리프레쉬 사이클에서 상기 1 개의 메모리 셀 로우에 대한 테이블 기반 리프레쉬를 수행할 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 리프레쉬 어드레스 생성기(300b)는 제1 리프레쉬 어드레스(RA) 및 제2 리프레쉬 어드레스(TA)를 교번하여 출력함으로써 리프레쉬 어드레스 생성기(300b)를 포함하는 휘발성 메모리 장치가 제1 리프레쉬 어드레스(RA)를 이용하는 카운터 기반 리프레쉬 및 제2 리프레쉬 어드레스(TA)를 이용하는 테이블 기반 리프레쉬가 교번하여 수행하도록 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 리프레쉬 어드레스 생성기(300b)를 포함하는 휘발성 메모리 장치는 표준에 따른 리프레쉬 시간 간격을 유지하면서 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있다. 또한, 본 발명의 다른 실시예에 따른 리프레쉬 어드레스 생성기(300b)는 로우 어드레스(ROW_ADDR)의 전체 비트들에 상응하는 제2 리프레쉬 어드레스(TA)를 저장함으로써, 각 메모리 뱅크마다 하나의 메모리 셀 로우에 대한 테이블 기반 리프레쉬가 수행되도록 수 있다. 이에 따라, 리프레쉬 어드레스 생성기(300b)를 포함하는 휘발성 메모리 장치의 전력 소모가 감소될 수 있다.
도 10a는 도 8의 리프레쉬 어드레스 생성기에 의한 카운터 기반 리프레쉬의 일 예를 나타내는 도면이고, 도 10b는 도 8의 리프레쉬 어드레스 생성기에 의한 테이블 기반 리프레쉬의 일 예를 나타내는 도면이다.
도 8 및 도 10a를 참조하면, 리프레쉬 어드레스 카운팅부(310b)는 M 비트들 가지는 제1 리프레쉬 어드레스(RA)를 출력할 수 있고, 어드레스 선택부(350b)는 제1 리프레쉬 어드레스(RA)에 상응하는 하위 M 비트들(ROW_ADDR[M:1]), 로직 하이 레벨을 가지는 상위 L-M 비트들(ROW_ADDR[L:M+1]), 및 로직 하이 레벨을 가지는 반전된 상위 L-M 비트들(/ROW_ADDR[L:M+1])을 포함하는 로우 어드레스(ROW_ADDR)를 출력할 수 있다. 이에 따라, 각 메모리 뱅크에서 제1 리프레쉬 어드레스(RA)에 상응하는 하위 M 비트들(ROW_ADDR[M:1])을 가지는 2^(L-M) 개의 워드 라인들(WL1, WL2, WL3, WL4)이 활성화될 수 있고, 2^(L-M) 개의 워드 라인들(WL1, WL2, WL3, WL4)에 상응하는 메모리 셀 로우들에 대한 카운터 기반 리프레쉬가 하나의 리프레쉬 사이클에서 수행될 수 있다.
도 8 및 도 10b를 참조하면, 리프레쉬 어드레스 테이블(330b)은 로우 어드레스(ROW_ADDR)의 전체 비트들에 상응하는 L 비트들을 가지는 제2 리프레쉬 어드레스(TA)를 저장할 수 있다. 제2 리프레쉬 어드레스(TA)를 이용한 테이블 기반 리프레쉬가 수행될 때, 각 메모리 뱅크에서 제2 리프레쉬 어드레스(TA)에 상응하는 하나의 워드 라인(WL)이 활성화될 수 있고, 하나의 워드 라인(WL)에 상응하는 하나의 메모리 셀 로우에 대한 테이블 기반 리프레쉬가 하나의 리프레쉬 사이클에서 수행될 수 있다. 이와 같이, 하나의 리프레쉬 사이클에서 하나의 메모리 셀 로우에 대한 테이블 기반 리프레쉬가 수행되므로, 휘발성 메모리 장치의 전력 소모가 감소될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이고, 도 12는 도 11의 리프레쉬 어드레스 생성기에 의한 리프레쉬 동작을 나타내는 도면이다.
도 11을 참조하면, 리프레쉬 어드레스 생성기(300c)는 리프레쉬 어드레스 카운팅부(310c), 복수의 리프레쉬 어드레스 테이블들(330c, 340c) 및 복수의 어드레스 선택부들(350c, 370c)을 포함할 수 있다. 도 11의 리프레쉬 어드레스 생성기(300c)는 각 메모리 뱅크(510c, 520c)마다 하나의 리프레쉬 어드레스 테이블(330c, 340c) 및/또는 어드레스 선택부(350c, 370c)를 포함할 수 있다.
리프레쉬 어드레스 카운팅부(310c)는 리프레쉬 요청 신호에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성하고, 상기 카운팅 신호의 적어도 하나의 비트를 어드레스 선택 신호(ASS)로 출력하고, 상기 카운팅 신호의 나머지 비트들을 제1 리프레쉬 어드레스(RA)로 출력할 수 있다.
리프레쉬 어드레스 테이블(330c, 340c)은 각 메모리 뱅크(510c, 520c)마다 구비될 수 있다. 예를 들어, 제1 메모리 뱅크(510c)에 제1 리프레쉬 어드레스 테이블(330c)이 구비되고, 제2 메모리 뱅크(520c)에 제2 리프레쉬 어드레스 테이블(340c)이 구비될 수 있다. 제1 리프레쉬 어드레스 테이블(330c)은 제1 메모리 뱅크(510c)의 메모리 셀 로우들 중 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀 로우의 로우 어드레스의 적어도 일부 비트들을 저장하고, 제2 리프레쉬 어드레스 테이블(340c)은 제2 메모리 뱅크(520c)의 메모리 셀 로우들 중 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀 로우의 로우 어드레스의 적어도 일부 비트들을 저장할 수 있다. 제1 리프레쉬 어드레스 테이블(330c)은 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들에 응답하여 제1 메모리 뱅크(510c)의 메모리 셀 로우에 대한 제2 리프레쉬 어드레스(TA_1)를 출력하고, 제2 리프레쉬 어드레스 테이블(340c)은 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들에 응답하여 제2 메모리 뱅크(520c)의 메모리 셀 로우에 대한 제2 리프레쉬 어드레스(TA_2)를 출력할 수 있다.
어드레스 선택부(350c, 370c)는 각 메모리 뱅크(510c, 520c)마다 구비될 수 있다. 예를 들어, 제1 메모리 뱅크(510c)에 제1 어드레스 선택부(350c)가 구비되고, 제2 메모리 뱅크(520c)에 제2 어드레스 선택부(370c)가 구비될 수 있다. 제1 어드레스 선택부(350c)는 어드레스 선택 신호(ASS)에 응답하여 리프레쉬 어드레스 카운팅부(310c)로부터 제공된 제1 리프레쉬 어드레스(RA) 또는 제1 리프레쉬 어드레스 테이블(330c)로부터 제공된 제2 리프레쉬 어드레스(TA_1)를 선택적으로 출력할 수 있고, 제2 어드레스 선택부(370c)는 어드레스 선택 신호(ASS)에 응답하여 리프레쉬 어드레스 카운팅부(310c)로부터 제공된 제1 리프레쉬 어드레스(RA) 또는 제2 리프레쉬 어드레스 테이블(340c)로부터 제공된 제2 리프레쉬 어드레스(TA_2)를 선택적으로 출력할 수 있다.
이와 같이, 리프레쉬 어드레스 테이블(330c, 340c)이 각 메모리 뱅크(510c, 520c)마다 구비됨으로써, 각각의 메모리 뱅크(510c, 520c)들은 서로 다른 로우 어드레스들을 가지는 메모리 셀 로우들에 대한 테이블 기반 리프레쉬를 수행할 수 있다. 이에 따라, 각 메모리 뱅크(510c, 520c)에서 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀 로우만이 리프레쉬될 수 있다. 또한, 리프레쉬 어드레스 테이블(330c, 340c)이 각 메모리 뱅크(510c, 520c)마다 구비됨으로써, 각각의 리프레쉬 어드레스 테이블(330c, 340c)의 마스터 데이터 필드에 저장된 값에 따라 메모리 뱅크들(510c, 520c) 중 적어도 일부의 메모리 뱅크에서 상기 테이블 기반 리프레쉬가 스킵될 수 있다.
예를 들어, 도 12에 도시된 바와 같이, 리프레쉬 어드레스 카운팅부(310c)에서 제공된 제1 리프레쉬 어드레스(RA)가 리프레쉬 어드레스 테이블들(330c, 340c)의 첫 번째 라인들을 지시하고, 어드레스 선택 신호(ASS)가 테이블 기반 리프레쉬가 수행됨을 나타낼 때, 제1 리프레쉬 어드레스 테이블(330c)의 첫 번째 라인의 마스터 데이터는 제2 리프레쉬 어드레스(TA1_1)가 저장되어 있지 않음을 나타낼 수 있고, 제2 리프레쉬 어드레스 테이블(340c)의 첫 번째 라인의 마스터 데이터는 제2 리프레쉬 어드레스(TA1_2)가 저장되어 있음을 나타낼 수 있다. 이 경우, 제2 메모리 뱅크(520c)에서는 테이블 기반 리프레쉬가 수행될 수 있고, 제1 메모리 뱅크(510c)에서는 테이블 기반 리프레쉬가 스킵될 수 있다. 또한, 제1 리프레쉬 어드레스(RA)가 리프레쉬 어드레스 테이블들(330c, 340c)의 두 번째 라인들을 지시하고, 어드레스 선택 신호(ASS)가 테이블 기반 리프레쉬가 수행됨을 나타낼 때, 제1 리프레쉬 어드레스 테이블(330c)의 두 번째 라인의 마스터 데이터는 제2 리프레쉬 어드레스(TA2_1)가 저장되어 있음을 나타낼 수 있고, 제2 리프레쉬 어드레스 테이블(340c)의 두 번째 라인의 마스터 데이터는 제2 리프레쉬 어드레스(TA2_2)가 저장되어 있지 않음을 나타낼 수 있다. 이 경우, 제1 메모리 뱅크(510c)에서는 테이블 기반 리프레쉬가 수행될 수 있고, 제2 메모리 뱅크(520c)에서는 테이블 기반 리프레쉬가 스킵될 수 있다.
상술한 바와 같이, 본 발명의 또 다른 실시예에 따른 리프레쉬 어드레스 생성기(300c)는 제1 리프레쉬 어드레스(RA) 및 제2 리프레쉬 어드레스(TA_1, TA_2)를 교번하여 출력함으로써 리프레쉬 어드레스 생성기(300c)를 포함하는 휘발성 메모리 장치가 제1 리프레쉬 어드레스(RA)를 이용하는 카운터 기반 리프레쉬 및 제2 리프레쉬 어드레스(TA_1, TA_2)를 이용하는 테이블 기반 리프레쉬가 교번하여 수행하도록 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 리프레쉬 어드레스 생성기(300c)를 포함하는 휘발성 메모리 장치는 표준에 따른 리프레쉬 시간 간격을 유지하면서 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있다. 또한, 본 발명의 또 다른 실시예에 따른 리프레쉬 어드레스 생성기(300c)는 각각의 메모리 뱅크들(510c, 520c)에 상응하는 복수의 리프레쉬 어드레스 테이블들(330c, 340c)을 포함할 수 있다. 이에 따라, 각각의 메모리 뱅크(510c, 520c)들에서 서로 다른 로우 어드레스들을 가지는 메모리 셀 로우들에 대한 테이블 기반 리프레쉬가 수행될 수 있고, 메모리 뱅크들(510c, 520c) 중 적어도 일부의 메모리 뱅크에서 상기 테이블 기반 리프레쉬가 스킵됨으로써 전력 소모가 감소될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이다.
도 13을 참조하면, 리프레쉬 어드레스 생성기(300d)는 리프레쉬 어드레스 카운팅부(310d), 복수의 리프레쉬 어드레스 테이블들(332d, 334d, 342d, 344d) 및 복수의 어드레스 선택부들을 포함할 수 있다. 도 13의 리프레쉬 어드레스 생성기(300d)는 각 메모리 뱅크(510d, 520d)마다 복수의 리프레쉬 어드레스 테이블(332d, 334d, 342d, 344d) 및/또는 복수의 어드레스 선택부들을 포함할 수 있다.
리프레쉬 어드레스 카운팅부(310d)는 리프레쉬 요청 신호에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성하고, 상기 카운팅 신호의 적어도 하나의 비트를 어드레스 선택 신호(ASS)로 출력하고, 상기 카운팅 신호의 나머지 비트들을 제1 리프레쉬 어드레스(RA)로 출력할 수 있다.
리프레쉬 어드레스 테이블(332d, 334d, 342d, 344d)은 각 메모리 뱅크(510d, 520d)의 각 서브-어레이마다 구비될 수 있다. 예를 들어, 제1 메모리 뱅크(510d)의 제1 서브-어레이에 제1 리프레쉬 어드레스 테이블(332d)이 구비되고, 제1 메모리 뱅크(510d)의 제2 서브-어레이에 제2 리프레쉬 어드레스 테이블(334d)이 구비될 수 있다. 또한, 제2 메모리 뱅크(520d)의 제1 서브-어레이에 제3 리프레쉬 어드레스 테이블(342d)이 구비되고, 제2 메모리 뱅크(520d)의 제2 서브-어레이에 제4 리프레쉬 어드레스 테이블(344d)이 구비될 수 있다. 이에 따라, 각 서브-어레이는 상응하는 리프레쉬 어드레스 테이블(332d, 334d, 342d, 344d)을 이용하여 테이블 기반 리프레쉬를 수행함으로써, 각 서브-어레이에서 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀 로우만이 리프레쉬될 수 있다. 또한, 각 메모리 뱅크(510d, 520d)의 서브-어레이들 중 적어도 일부의 서브-어레이에서 상기 테이블 기반 리프레쉬가 스킵됨으로써 전력 소모가 감소될 수 있다.
도 14는 도 13의 리프레쉬 어드레스 생성기에 의한 리프레쉬 동작의 일 예를 나타내는 도면이다.
도 14를 참조하면, 메모리 뱅크(510d)는 제1 로우 디코더(RD1-1, 511d)가 연결된 제1 서브-어레이, 및 제2 로우 디코더(RD1-2, 512d)가 연결된 제2 서브-어레이로 구분될 수 있다. 상기 제1 서브-어레이에 제1 리프레쉬 어드레스 테이블(332d)이 구비되고, 상기 제2 서브-어레이에 제2 리프레쉬 어드레스 테이블(334d)이 구비될 수 있다. 상기 제1 서브-어레이는 제1 리프레쉬 어드레스 테이블(332d)에 저장된 제2 리프레쉬 어드레스(TA1-1)가 지시하는 적어도 하나의 워드 라인(WL1, WL2)을 활성화하고, 적어도 하나의 워드 라인(WL1, WL2)에 상응하는 적어도 하나의 메모리 셀 로우에 대한 테이블 기반 리프레쉬를 수행할 수 있다. 또한, 상기 제2 서브-어레이는 제2 리프레쉬 어드레스 테이블(334d)에 저장된 제2 리프레쉬 어드레스(TA1-2)가 지시하는 적어도 하나의 워드 라인(WL3, WL4)을 활성화하고, 적어도 하나의 워드 라인(WL3, WL4)에 상응하는 적어도 하나의 메모리 셀 로우에 대한 테이블 기반 리프레쉬를 수행할 수 있다. 이와 같이, 각 서브-어레이는 상응하는 리프레쉬 어드레스 테이블(332d, 334d)을 이용하여 테이블 기반 리프레쉬를 수행함으로써, 각 서브-어레이에서 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀 로우만이 리프레쉬될 수 있다.
도 15는 도 13의 리프레쉬 어드레스 생성기에 의한 리프레쉬 동작의 다른 예를 나타내는 도면이다.
도 15를 참조하면, 메모리 뱅크(510d)는 제1 로우 디코더(RD1-1, 516d)가 연결된 제1 서브-어레이, 제2 로우 디코더(RD1-2, 517d)가 연결된 제2 서브-어레이, 제3 로우 디코더(RD1-3, 518d)가 연결된 제3 서브-어레이, 및 제4 로우 디코더(RD1-4, 519d)가 연결된 제4 서브-어레이로 구분될 수 있다. 상기 제1 서브-어레이에 제1 리프레쉬 어드레스 테이블(336d)이 구비되고, 상기 제2 서브-어레이에 제2 리프레쉬 어드레스 테이블(337d)이 구비되며, 상기 제3 서브-어레이에 제3 리프레쉬 어드레스 테이블(338d)이 구비되고, 상기 제4 서브-어레이에 제4 리프레쉬 어드레스 테이블(339d)이 구비될 수 있다. 상기 제1 서브-어레이는 제1 리프레쉬 어드레스 테이블(336d)에 저장된 제2 리프레쉬 어드레스(TA1-1)가 지시하는 워드 라인(WL1)을 활성화하고, 워드 라인(WL1)에 상응하는 메모리 셀 로우에 대한 테이블 기반 리프레쉬를 수행할 수 있다. 또한, 상기 제2 서브-어레이는 제2 리프레쉬 어드레스 테이블(337d)에 저장된 제2 리프레쉬 어드레스(TA1-2)가 지시하는 워드 라인(WL2)을 활성화하고, 워드 라인(WL2)에 상응하는 메모리 셀 로우에 대한 테이블 기반 리프레쉬를 수행할 수 있다. 또한, 제1 리프레쉬 어드레스(RA)에 상응하는 제3 리프레쉬 어드레스 테이블(338d)의 라인에 저장된 마스터 데이터가 제2 리프레쉬 어드레스가 저장되어 있지 않음을 나타내는 경우, 상기 제3 서브-어레이는 테이블 기반 리프레쉬를 스킵할 수 있다. 또한, 상기 제4 서브-어레이는 제4 리프레쉬 어드레스 테이블(339d)에 저장된 제2 리프레쉬 어드레스(TA1-4)가 지시하는 워드 라인(WL4)을 활성화하고, 워드 라인(WL4)에 상응하는 메모리 셀 로우에 대한 테이블 기반 리프레쉬를 수행할 수 있다. 이와 같이, 각 서브-어레이는 상응하는 리프레쉬 어드레스 테이블(336d, 337d, 338d, 339d)을 이용하여 테이블 기반 리프레쉬를 수행함으로써, 각 서브-어레이에서 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀 로우만이 리프레쉬될 수 있다. 또한, 각 메모리 뱅크(510d)의 서브-어레이들 중 적어도 일부의 서브-어레이에서 상기 테이블 기반 리프레쉬가 스킵됨으로써 전력 소모가 감소될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 리프레쉬 어드레스 생성기를 나타내는 블록도이다.
도 16을 참조하면, 리프레쉬 어드레스 생성기(300e)는 리프레쉬 어드레스 카운팅부(310e), 적어도 하나의 리프레쉬 어드레스 테이블(330e, 340e) 및 적어도 하나의 어드레스 선택부(350e, 370e)를 포함할 수 있다. 도 16의 적어도 하나의 리프레쉬 어드레스 테이블(330e, 340e)은 디코딩된 제2 리프레쉬 어드레스(DTA_1, DTA2)를 저장할 수 있다
리프레쉬 어드레스 카운팅부(310e)는 리프레쉬 요청 신호에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성하고, 상기 카운팅 신호의 적어도 하나의 비트를 어드레스 선택 신호(ASS)로 출력하고, 상기 카운팅 신호의 나머지 비트들을 제1 리프레쉬 어드레스(RA)로 출력할 수 있다.
리프레쉬 어드레스 카운팅부(310e)로부터 출력되는 제1 리프레쉬 어드레스(RA)는 로우 어드레스 멀티플렉서(560)에 인가될 수 있다. 로우 어드레스 멀티플렉서(560)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 제1 리프레쉬 어드레스(RA) 또는 호스트 장치로부터 제공되는 로우 어드레스(A)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(560)로부터 출력되는 제1 리프레쉬 어드레스(RA) 또는 호스트 장치로부터 제공되는 로우 어드레스(A)는 로우 디코더(580)에 인가될 수 있다. 로우 디코더(580)는 제1 리프레쉬 어드레스(RA) 또는 호스트 장치로부터 제공되는 로우 어드레스(A)를 디코딩하여, 디코딩된 로우 어드레스(DRA)를 출력할 수 있다. 일 실시예에서, 휘발성 메모리 장치의 로우 어드레스는 L 비트들을 가지고, 제1 리프레쉬 어드레스(RA)는 상기 L 비트들보다 적은 수의 M 비트들을 가질 수 있다. 이 경우, 로우 디코더(580)가 제1 리프레쉬 어드레스(RA)를 수신할 때, 로우 디코더(580)는 전체 L 비트들의 로우 어드레스 중 하위 M 비트들만을 디코딩할 수 있다.
리프레쉬 어드레스 테이블(330e, 340e)은 휘발성 메모리 장치에서 하나가 구비되거나, 각 메모리 뱅크(510e, 520e)마다 구비될 수 있다. 예를 들어, 제1 메모리 뱅크(510e)에 제1 리프레쉬 어드레스 테이블(330e)이 구비되고, 제2 메모리 뱅크(520e)에 제2 리프레쉬 어드레스 테이블(340e)이 구비될 수 있다. 제1 리프레쉬 어드레스 테이블(330e)은 제1 메모리 뱅크(510e)의 메모리 셀 로우의 디코딩된 로우 어드레스를 저장하고, 제2 리프레쉬 어드레스 테이블(340e)은 제2 메모리 뱅크(520e)의 메모리 셀 로우의 디코딩된 로우 어드레스를 저장할 수 있다. 제1 리프레쉬 어드레스 테이블(330e)은 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들에 응답하여 제1 메모리 뱅크(510e)의 메모리 셀 로우에 대한 디코딩된 제2 리프레쉬 어드레스(DTA_1)를 출력하고, 제2 리프레쉬 어드레스 테이블(340e)은 제1 리프레쉬 어드레스(RA)의 적어도 일부 비트들에 응답하여 제2 메모리 뱅크(520e)의 메모리 셀 로우에 대한 디코딩된 제2 리프레쉬 어드레스(DTA_2)를 출력할 수 있다.
어드레스 선택부(350e, 370e)는 휘발성 메모리 장치에서 하나가 구비되거나, 각 메모리 뱅크(510e, 520e)마다 구비될 수 있다. 예를 들어, 제1 메모리 뱅크(510e)에 제1 어드레스 선택부(350e)가 구비되고, 제2 메모리 뱅크(520e)에 제2 어드레스 선택부(370e)가 구비될 수 있다. 제1 어드레스 선택부(350e)는 어드레스 선택 신호(ASS)에 응답하여 로우 디코더(580)로부터 출력된 디코딩된 로우 어드레스(DRA) 또는 제1 리프레쉬 어드레스 테이블(330e)로부터 제공된 디코딩된 제2 리프레쉬 어드레스(DTA_1)를 선택적으로 출력할 수 있고, 제2 어드레스 선택부(370e)는 어드레스 선택 신호(ASS)에 응답하여 로우 디코더(580)로부터 출력된 디코딩된 로우 어드레스(DRA) 또는 제2 리프레쉬 어드레스 테이블(340e)로부터 제공된 디코딩된 제2 리프레쉬 어드레스(DTA_2)를 선택적으로 출력할 수 있다.
이와 같이, 리프레쉬 어드레스 테이블(330e, 340e)이 디코딩된 제2 리프레쉬 어드레스(DTA_1, DTA_2)을 저장함으로써, 각 메모리 뱅크(510e, 520e)의 리프레쉬 어드레스 테이블(330e, 340e)로부터 출력된 제2 리프레쉬 어드레스(DTA_1, DTA_2)에 대한 별도의 디코더가 구비되지 않을 수 있다.
도 17은 본 발명의 일 실시예에 따른 휘발성 메모리 장치의 테스트 방법을 나타내는 순서도이다.
도 17을 참조하면, 휘발성 메모리 장치에 포함된 메모리 셀 로우들에 대한 데이터 보유 시간이 테스트된다. 데이터 보유 시간이 tREF / 2^K 미만(tREF는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기이고, K는 0 이상의 정수)인 메모리 셀 로우가 확인될 수 있다(S610). 메모리 셀 로우의 데이터 보유 시간이 tREF / 2^K 미만인 경우(S610: 예), 상기 메모리 셀 로우는 리페어, 즉 리던던시 셀 로우로 교체될 수 있다(S615).
또한, 데이터 보유 시간이 tREF / 2^K 이상이고, tREF / 2^(K-1) 미만인 메모리 셀 로우가 확인될 수 있다(S630). 메모리 셀 로우의 데이터 보유 시간이 tREF / 2^K 이상이고, tREF / 2^(K-1) 미만인 경우(S630: 예), 상기 메모리 셀 로우의 로우 어드레스는 리프레쉬 어드레스 테이블에 2^K 번 기입될 수 있다(S635). 한편, 상기 메모리 셀 로우의 로우 어드레스는 상기 리프레쉬 어드레스 테이블에 일정한 간격을 가지고 저장될 수 있다. 예를 들어, 상기 메모리 셀 로우의 로우 어드레스는 상기 리프레쉬 어드레스 테이블을 2^K 등분한 간격을 가진 2^K 개의 라인들에 저장될 수 있다. 이에 따라, 상기 메모리 셀 로우에 대한 테이블 기반 리프레쉬가 tREF / 2^K의 주기로 수행됨으로써, 상기 메모리 셀 로우는 저장된 데이터를 유지할 수 있다.
또한, 데이터 보유 시간이 tREF / 4 이상이고, tREF / 2 미만인 메모리 셀 로우가 확인될 수 있다(S650). 메모리 셀 로우의 데이터 보유 시간이 tREF / 4 이상이고, tREF / 2 미만인 경우(S650: 예), 상기 메모리 셀 로우의 로우 어드레스는 리프레쉬 어드레스 테이블에 4 번 기입될 수 있다(S655). 한편, 상기 메모리 셀 로우의 로우 어드레스는 상기 리프레쉬 어드레스 테이블에 일정한 간격을 가지고 저장될 수 있다. 예를 들어, 상기 메모리 셀 로우의 로우 어드레스는 상기 리프레쉬 어드레스 테이블을 4 등분한 간격을 가진 4 개의 라인들에 저장될 수 있다. 이에 따라, 상기 메모리 셀 로우에 대한 테이블 기반 리프레쉬가 tREF / 4의 주기로 수행됨으로써, 상기 메모리 셀 로우는 저장된 데이터를 유지할 수 있다.
또한, 데이터 보유 시간이 tREF / 2 이상이고, tREF 미만인 메모리 셀 로우가 확인될 수 있다(S670). 메모리 셀 로우의 데이터 보유 시간이 tREF / 2 이상이고, tREF 미만인 경우(S670: 예), 상기 메모리 셀 로우의 로우 어드레스는 리프레쉬 어드레스 테이블에 2 번 기입될 수 있다(S675). 한편, 상기 메모리 셀 로우의 로우 어드레스는 상기 리프레쉬 어드레스 테이블에 일정한 간격을 가지고 저장될 수 있다. 예를 들어, 상기 메모리 셀 로우의 로우 어드레스는 상기 리프레쉬 어드레스 테이블을 2 등분한 간격을 가진 2 개의 라인들에 저장될 수 있다. 이에 따라, 상기 메모리 셀 로우에 대한 테이블 기반 리프레쉬가 tREF / 2의 주기로 수행됨으로써, 상기 메모리 셀 로우는 저장된 데이터를 유지할 수 있다.
또한, 데이터 보유 시간이 tREF 이상이고, 2*tREF 미만인 메모리 셀 로우가 확인될 수 있다(S690). 메모리 셀 로우의 데이터 보유 시간이 tREF 이상이고, 2&tREF 미만인 경우(S690: 예), 상기 메모리 셀 로우의 로우 어드레스는 리프레쉬 어드레스 테이블에 1 번 기입될 수 있다(S695). 이에 따라, 상기 메모리 셀 로우에 대한 테이블 기반 리프레쉬가 tREF의 주기로 수행됨으로써, 상기 메모리 셀 로우는 저장된 데이터를 유지할 수 있다.
또한, 데이터 보유 시간이 2*tREF 이상인 메모리 셀 로우에 대해서는, 카운터 기반 리프레쉬만이 수행되더라도 저장된 데이터를 유지할 수 있으므로, 상기 메모리 셀 로우의 로우 어드레스가 리프레쉬 어드레스 테이블에 저장되지 않을 수 있다.
도 17에 도시된 바와 같이, 데이터 보유 시간이 짧은 메모리 셀 로우에 대한 로우 어드레스가 먼저 저장됨으로써, 상기 로우 어드레스가 상기 리프레쉬 어드레스 테이블에 일정한 간격을 가지고 기입되는 것이 보장될 수 있다.
실시예에 따라, 휘발성 메모리 장치의 테스트 방법은 다양한 단계에서 수행될 수 있다. 예를 들어, 휘발성 메모리 장치의 테스트 방법은 웨이퍼 레벨(Wafer-Level)에서 수행되거나, 패키지 레벨(Package-Level)에서 수행되거나, 모듈 레벨(Module-Level)에서 수행되거나, 시스템 레벨(System-Level)(예를 들어, 모바일 시스템에서 빌트-인 셀프 테스트(BIST))에서 수행될 수 있다.
또한, 도 17에는 tREF / 2^K 이상이고, tREF / 2^(K-1) 미만으로 메모리 셀 로우의 데이터 보유 시간을 구분한 예가 도시되어 있으나, 실시예에 따라, 데이터 보유 시간은 다양한 방식으로 구분될 수 있다. 예를 들어, 다른 실시예에서, 데이터 보유 시간이 tREF / I 이상이고, tREF / (I-1) 미만(I는 2 이상의 정수)로 구분될 수 있고, 데이터 보유 시간이 tREF / I 이상이고, tREF / (I-1) 미만인 메모리 셀의 로우 어드레스가 상기 리프레쉬 어드레스 테이블의 일정 간격 이격된 I 개의 라인들에 저장될 수 있다.
도 18은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 나타내는 블록도이다.
도 18을 참조하면, 휘발성 메모리 장치(700)는 제어 로직(710), 어드레스 레지스터(720), 뱅크 제어 로직(730), 컬럼 어드레스 래치(750), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(790), 데이터 입출력 버퍼(795), 및 리프레쉬 어드레스 생성기(300)를 포함한다. 상기 메모리 셀 어레이는 제1 내지 제4 메모리 뱅크들(780a, 780b, 780c, 780d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 메모리 뱅크들(780a, 780b, 780c, 780d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(760a, 760b, 760c, 760d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 메모리 뱅크들(780a, 780b, 780c, 780d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(770a, 770b, 770c, 770d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 메모리 뱅크들(780a, 780b, 780c, 780d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(785a, 785b, 785c, 785d)을 포함할 수 있다. 제1 내지 제4 메모리 뱅크들(780a, 780b, 780c, 780d), 제1 내지 제4 뱅크 센스 앰프들(785a, 785b, 785c, 785d), 제1 내지 제4 뱅크 로우 디코더들(760a, 760b, 760c, 760d) 및 제1 내지 제4 뱅크 컬럼 디코더들(770a, 770b, 770c, 770d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 18에는 4개의 뱅크들을 포함하는 휘발성 메모리 장치(700)의 예가 도시되어 있으나, 실시예에 따라, 휘발성 메모리 장치(700)는 임의의 수의 뱅크들을 포함할 수 있다.
또한, 실시예에 따라, 휘발성 메모리 장치(700)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다.
어드레스 레지스터(720)는 메모리 컨트롤러(미도시)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(A[L:1]) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(720)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(730)에 제공하고, 수신된 로우 어드레스(A[L:1])를 어드레스 선택부(350)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(750)에 제공할 수 있다.
뱅크 제어 로직(730)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(760a, 760b, 760c, 760d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(770a, 770b, 770c, 770d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
어드레스 선택부(350)는 어드레스 레지스터(720)로부터 로우 어드레스(A[L:1])를 수신하고, 리프레쉬 어드레스 카운팅부(310)로부터 제1 리프레쉬 어드레스(RA)를 수신하며, 리프레쉬 어드레스 테이블(330)로부터 제2 리프레쉬 어드레스(TA)를 수신할 수 있다. 어드레스 선택부(350)는 리프레쉬 요청 신호(REF_REQ) 및 어드레스 선택 신호(ASS)에 응답하여 로우 어드레스(A[L:1]), 제1 리프레쉬 어드레스(RA) 또는 제2 리프레쉬 어드레스(TA)를 선택적으로 출력할 수 있다. 어드레스 선택부(350)로부터 출력된 로우 어드레스(A[L:1]), 제1 리프레쉬 어드레스(RA) 또는 제2 리프레쉬 어드레스(TA)는 제1 내지 제4 뱅크 로우 디코더들(760a, 760b, 760c, 760d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(760a, 760b, 760c, 760d) 중 뱅크 제어 로직(730)에 의해 활성화된 뱅크 로우 디코더는 어드레스 선택부(350)로부터 출력된 로우 어드레스(A[L:1])를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 한편, 카운터 기반 리프레쉬 또는 테이블 기반 리프레쉬가 수행될 때, 제1 내지 제4 뱅크 로우 디코더들(760a, 760b, 760c, 760d) 모두가 제1 리프레쉬 어드레스(RA) 또는 제2 리프레쉬 어드레스(TA)를 디코딩하여 각각의 메모리 뱅크들에서 상기 카운터 기반 리프레쉬 또는 상기 테이블 기반 리프레쉬가 수행될 수 있다.
컬럼 어드레스 래치(750)는 어드레스 레지스터(720)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(750)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(750)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(770a, 770b, 770c, 770d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(770a, 770b, 770c, 770d) 중 뱅크 제어 로직(730)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(790)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(790)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 메모리 뱅크들(780a, 780b, 780c, 780d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 메모리 뱅크들(780a, 780b, 780c, 780d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 메모리 뱅크들(780a, 780b, 780c, 780d) 중 하나의 메모리 뱅크에서 독출될 데이터(DQ)는 상기 하나의 메모리 뱅크에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(795)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 메모리 뱅크들(780a, 780b, 780c, 780d) 중 하나의 메모리 뱅크에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(795)에 제공될 수 있다. 데이터 입출력 버퍼(795)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 메모리 뱅크에 기입될 수 있다.
제어 로직(710)은 휘발성 메모리 장치(700)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(710)은 휘발성 메모리 장치(700)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(710)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(711) 및 휘발성 메모리 장치(700)의 동작 모드를 설정하기 위한 모드 레지스터(712)를 포함할 수 있다. 예를 들어, 커맨드 디코더(711)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(710)은 동기 방식으로 휘발성 메모리 장치(700)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다. 또한, 제어 로직(710)은 리프레쉬 커맨드(REF)에 응답하여 리프레쉬 어드레스 생성기(300)가 오토 리프레쉬 동작을 수행하도록 제어하거나, 셀프 리프레쉬 진입 커맨드(SRE)에 응답하여 리프레쉬 어드레스 생성기(300)가 셀프 리프레쉬 동작을 수행하도록 제어할 수 있다.
리프레쉬 어드레스 생성기(300)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 카운팅 동작을 수행하는 리프레쉬 어드레스 카운팅부(310), 및 데이터 보유 시간이 소정의 시간 보다 짧은 메모리 셀의 로우 어드레스를 저장하는 리프레쉬 어드레스 테이블(330)을 포함할 수 있다. 또한, 리프레쉬 어드레스 생성기(300)는 리프레쉬 어드레스 카운팅부(310)로부터 제공된 제1 리프레쉬 어드레스(RA)를 이용한 카운터 기반 리프레쉬 및 리프레쉬 어드레스 테이블(330)로부터 제공된 제2 리프레쉬 어드레스(TA)를 이용한 테이블 기반 리프레쉬가 교번하여 수행되도록 제1 리프레쉬 어드레스(RA)와 제2 리프레쉬 어드레스(TA)를 교번하여 출력할 수 있다.
이에 따라, 본 발명의 실시예들에 따른 휘발성 메모리 장치(700)는, 리프레쉬 표준을 유지하면서 리프레쉬 전류 및 리프레쉬 전력 소모의 증가 없이 데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀 로우에 대한 테이블 기반 리프레쉬를 수행할 수 있다.
도 19는 본 발명의 실시예들에 따른 휘발성 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 19를 참조하면, 메모리 모듈(800)은 복수의 휘발성 메모리 장치들(700)을 포함할 수 있다. 실시예에 따라, 메모리 모듈(800)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 또는 다른 메모리 모듈일 수 있다.
메모리 모듈(800)은 메모리 컨트롤러로부터 복수의 신호선들을 통하여 커맨드, 어드레스, 및 데이터를 수신하고, 상기 커맨드, 어드레스, 및 데이터를 버퍼링하여 휘발성 메모리 장치들(700)에 제공하는 버퍼(810)를 더 포함할 수 있다.
버퍼(810)와 휘발성 메모리 장치들(700) 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(810)와 휘발성 메모리 장치들(700) 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(810)가 상기 커맨드, 어드레스, 및 데이터를 모두 버퍼링하므로, 메모리 컨트롤러는 버퍼(810)의 로드만을 구동함으로써 메모리 모듈(800)과 인터페이스 할 수 있다. 이에 따라, 메모리 모듈(800)은 보다 많은 수의 메모리 장치들 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들을 포함할 수 있다.
휘발성 메모리 장치들(700)은 카운터 기반 리프레쉬 및 테이블 기반 리프레쉬를 교번하여 수행함으로써, 휘발성 메모리 장치의 표준에 따른 리프레쉬 시간 간격(tREFI)이 유지되므로 리프레쉬 전류 및 리프레쉬 전력의 증가 없이 각각의 메모리 셀들의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있다.
도 20은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 휘발성 메모리 장치(930), 비휘발성 메모리 장치(940), 사용자 인터페이스(950) 및 파워 서플라이(960)를 포함한다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치(930)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치(930)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다. 휘발성 메모리 장치(930)는 카운터 기반 리프레쉬 및 테이블 기반 리프레쉬를 교번하여 수행함으로써, 휘발성 메모리 장치의 표준에 따른 리프레쉬 시간 간격(tREFI)이 유지되므로 리프레쉬 전류 및 리프레쉬 전력의 증가 없이 각각의 메모리 셀들의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 21은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1010), 입출력 허브(1020), 입출력 컨트롤러 허브(1030), 적어도 하나의 메모리 모듈(1040) 및 그래픽 카드(1050)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1000)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1010)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1010)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 40에는 하나의 프로세서(1010)를 포함하는 컴퓨팅 시스템(1000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1000)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1010)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1010)는 메모리 모듈(1040)의 동작을 제어하는 메모리 컨트롤러(1011)를 포함할 수 있다. 프로세서(1010)에 포함된 메모리 컨트롤러(1011)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1011)와 메모리 모듈(1040) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1040)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1011)는 입출력 허브(1020) 내에 위치할 수 있다. 메모리 컨트롤러(1011)를 포함하는 입출력 허브(1020)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1040)는 메모리 컨트롤러(1011)로부터 제공된 데이터를 저장하는 복수의 휘발성 메모리 장치들을 포함할 수 있다. 상기 휘발성 메모리 장치들은 메모리 컨트롤러(1011)로부터 제공된 리프레쉬 커맨드(REF)에 응답하여 오토 리프레쉬 동작을 수행하거나, 셀프 리프레쉬 진입 커맨드(SRE)에 응답하여 셀프 리프레쉬 동작을 수행할 수 있다. 상기 휘발성 메모리 장치들은, 카운터 기반 리프레쉬 및 테이블 기반 리프레쉬를 교번하여 수행함으로써, 휘발성 메모리 장치의 표준에 따른 리프레쉬 시간 간격(tREFI)이 유지되므로 리프레쉬 전류 및 리프레쉬 전력의 증가 없이 각각의 메모리 셀들의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행할 수 있다.
입출력 허브(1020)는 그래픽 카드(1050)와 같은 장치들과 프로세서(1010) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1020)는 다양한 방식의 인터페이스를 통하여 프로세서(1010)에 연결될 수 있다. 예를 들어, 입출력 허브(1020)와 프로세서(1010)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 21에는 하나의 입출력 허브(1020)를 포함하는 컴퓨팅 시스템(1000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1020)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1020)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1050)는 AGP 또는 PCIe를 통하여 입출력 허브(1020)와 연결될 수 있다. 그래픽 카드(1050)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1050)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1020)는, 입출력 허브(1020)의 외부에 위치한 그래픽 카드(1050)와 함께, 또는 그래픽 카드(1050) 대신에 입출력 허브(1020)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1020)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1020)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1030)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1030)는 내부 버스를 통하여 입출력 허브(1020)와 연결될 수 있다. 예를 들어, 입출력 허브(1020)와 입출력 컨트롤러 허브(1030)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1030)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1030)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1010), 입출력 허브(1020) 및 입출력 컨트롤러 허브(1030)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1010), 입출력 허브(1020) 또는 입출력 컨트롤러 허브(1030) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치 및 이를 포함하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
300: 리프레쉬 어드레스 생성기
310: 리프레쉬 어드레스 카운팅부
330: 리프레쉬 어드레스 테이블
350: 어드레스 선택부

Claims (10)

  1. 리프레쉬 요청 신호에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성하고, 상기 카운팅 신호의 적어도 하나의 비트를 어드레스 선택 신호로 출력하고, 상기 카운팅 신호의 나머지 비트들을 제1 리프레쉬 어드레스로 출력하는 리프레쉬 어드레스 카운팅부;
    데이터 보유 시간이 소정의 시간보다 짧은 메모리 셀의 로우 어드레스를 저장하고, 상기 제1 리프레쉬 어드레스의 적어도 일부 비트들에 상응하는 라인에 저장된 상기 로우 어드레스를 제2 리프레쉬 어드레스로 출력하는 리프레쉬 어드레스 테이블; 및
    상기 어드레스 선택 신호에 응답하여 상기 리프레쉬 어드레스 카운팅부로부터 제공된 상기 제1 리프레쉬 어드레스 또는 상기 리프레쉬 어드레스 테이블로부터 제공된 상기 제2 리프레쉬 어드레스를 선택적으로 출력하는 어드레스 선택부를 포함하는 리프레쉬 어드레스 생성기.
  2. 제1 항에 있어서, 상기 리프레쉬 어드레스 카운팅부는 M+1 비트들(M은 1 이상의 자연수)을 가지는 상기 카운팅 신호를 생성하고, 상기 어드레스 선택 신호로서 상기 카운팅 신호의 최하위 비트(Least Significant Bit; LSB)를 출력하고, 상기 제1 리프레쉬 어드레스로서 상기 카운팅 신호의 상위 M 비트들을 출력하는 것을 특징으로 하는 리프레쉬 어드레스 생성기.
  3. 제2 항에 있어서, 상기 리프레쉬 어드레스 카운팅부에 의해 생성되는 상기 제1 리프레쉬 어드레스는, 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 시간 간격(Refresh Time Interval; tREFI)의 두 배에 상응하는 시간마다 순차적으로 증가 또는 감소하고, 상기 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기(Refresh Period; tREF)의 두 배에 상응하는 주기를 가지는 것을 특징으로 하는 리프레쉬 어드레스 생성기.
  4. 제2 항에 있어서, 상기 리프레쉬 어드레스 카운팅부에 의해 생성되는 상기 어드레스 선택 신호는 상기 리프레쉬 요청 신호가 인가될 때마다 제1 로직 레벨에서 제2 로직 레벨로 또는 상기 제2 로직 레벨에서 상기 제1 로직 레벨로 토글되고,
    상기 어드레스 선택부는, 상기 리프레쉬 어드레스 카운팅부로부터 제공된 상기 제1 리프레쉬 어드레스를 이용하는 카운터 기반 리프레쉬 및 상기 리프레쉬 어드레스 테이블로부터 제공된 상기 제2 리프레쉬 어드레스를 이용하는 테이블 기반 리프레쉬가 교번하여 수행되도록, 상기 어드레스 선택 신호에 응답하여 상기 제1 리프레쉬 어드레스 및 상기 제2 리프레쉬 어드레스를 교번하여 출력하는 것을 특징으로 하는 리프레쉬 어드레스 생성기.
  5. 제1 항에 있어서, 데이터 보유 시간이 tREF / 2^K 이상이고, tREF / 2^(K-1) 미만(tREF는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기이고, K는 0 이상의 정수)인 메모리 셀의 로우 어드레스가 상기 리프레쉬 어드레스 테이블의 일정 간격 이격된 2^K 개의 라인들에 저장되는 것을 특징으로 하는 리프레쉬 어드레스 생성기.
  6. 제1 항에 있어서, 데이터 보유 시간이 tREF 이상이고, 2*tREF 미만(tREF는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기)인 메모리 셀의 로우 어드레스는 상기 리프레쉬 어드레스 테이블의 한 개의 라인에 저장되고,
    데이터 보유 시간이 tREF / K 이상이고, tREF / (K-1) 미만(K는 2 이상의 정수)인 메모리 셀의 로우 어드레스는 상기 리프레쉬 어드레스 테이블의 일정 간격 이격된 K 개의 라인들에 저장되는 것을 특징으로 하는 리프레쉬 어드레스 생성기.
  7. 제1 항에 있어서, 상기 리프레쉬 어드레스 테이블은,
    상기 리프레쉬 어드레스 테이블의 각 라인의 어드레스를 나타내는 테이블 어드레스 필드; 및
    상기 제2 리프레쉬 어드레스가 저장되는 리프레쉬 어드레스 필드를 포함하는 것을 특징으로 하는 리프레쉬 어드레스 생성기.
  8. 제7 항에 있어서, 상기 제1 리프레쉬 어드레스는 M 개의 비트들(M은 2 이상의 자연수)을 가지고, 상기 테이블 어드레스 필드는 M-1 개의 비트들을 가지며, 상기 리프레쉬 어드레스 필드는 M 개의 비트들을 가지고,
    상기 리프레쉬 어드레스 생성기를 포함하는 휘발성 메모리 장치의 각 메모리 뱅크에서 매 리프레쉬 사이클마다 2^(L-M) 개(L은 상기 휘발성 메모리 장치의 로우 어드레스의 비트 수로서 M 이상의 자연수)의 메모리 셀 로우들이 리프레쉬되는 것을 특징으로 하는 리프레쉬 어드레스 생성기.
  9. 제7 항에 있어서, 상기 리프레쉬 어드레스 테이블은, 상기 리프레쉬 어드레스 테이블의 각 라인에 상기 제2 리프레쉬 어드레스가 저장되었는지 여부를 나타내는 마스터 데이터 필드를 더 포함하고,
    상기 제1 리프레쉬 어드레스의 적어도 일부 비트들에 상응하는 라인의 상기 마스터 데이터 필드가 상기 제2 리프레쉬 어드레스가 저장되지 않았음을 나타내는 경우, 상기 제2 리프레쉬 어드레스를 이용한 테이블 기반 리프레쉬가 수행되지 않는 것을 특징으로 하는 리프레쉬 어드레스 생성기.
  10. 삭제
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