KR102329673B1 - 해머 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

해머 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 뱅크, 행 선택 회로 및 리프레쉬 콘트롤러를 포함한다. 상기 행 선택 회로는 상기 메모리 뱅크에 대한 액세스 동작 및 집중적으로 액세스되는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작을 수행한다. 상기 리프레쉬 콘트롤러는 상기 액세스 동작을 위한 행 활성화 시간(tRAS, row active time) 동안에 상기 해머 리프레쉬 동작을 수행하도록 상기 행 선택 회로를 제어한다. 해머 리프레쉬 동작을 액세스 동작을 위한 행 활성화 시간(tRAS) 동안에 수행함으로써 해머 리프레쉬 동작을 효율적으로 수행하고 메모리 장치 및 이를 포함하는 메모리 시스템의 성능을 향상시킬 수 있다.

Description

해머 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템{Memory device performing hammer refresh operation and memory system including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 해머 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
디램 등의 휘발성 메모리 장치에서는 누설 전류에 의해 메모리 셀에 저장된 셀 전하가 소실될 수 있다. 또한 워드라인이 액티브 상태와 프리차지 상태 사이에서 빈번하게 천이하는 경우에, 즉 워드라인이 집중적으로 액세스되는 경우에 인접 워드라인에 연결된 메모리 셀들에 영향을 미쳐 셀 전하가 더욱 빨리 소실될 수 있다. 셀 전하가 소실되어 데이터가 완전히 손상되기 전에 다시 메모리 셀의 전하를 재충전해야 하고, 이러한 셀 전하의 재충전을 리프레쉬 동작이라고 한다. 이러한 리프레쉬 동작은 셀 전하가 소실되기 전에 반복적으로 수행되어야 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 집중적으로 액세스되는 해머 어드레스와 관련된 해머 리프레쉬 동작을 효율적으로 수행할 수 있는 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 상기 해머 리프레쉬 동작을 효율적으로 수행할 수 있는 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는, 복수의 메모리 블록들을 포함하는 메모리 뱅크, 행 선택 회로 및 리프레쉬 콘트롤러를 포함한다. 상기 행 선택 회로는 상기 메모리 뱅크에 대한 액세스 동작 및 집중적으로 액세스되는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작을 수행한다. 상기 리프레쉬 콘트롤러는 상기 액세스 동작을 위한 행 활성화 시간(tRAS, row active time) 동안에 상기 해머 리프레쉬 동작을 수행하도록 상기 행 선택 회로를 제어한다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는, 상기 액세스 동작을 위한 행 어드레스 신호 및 상기 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호에 기초하여 상기 액세스 동작과 상기 해머 리프레쉬 동작의 충돌 여부를 나타내는 해머 플래그 신호를 발생할 수 있다.
일 실시예에 있어서, 상기 행 선택 회로는, 상기 해머 플래그 신호에 응답하여 상기 해머 리프레쉬 동작을 선택적으로 수행할 수 있다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는, 상기 해머 리프레쉬 동작을 위한 상기 해머 리프레쉬 어드레스 신호에 상응하는 행을 포함하는 메모리 블록이 상기 액세스 동작을 위한 상기 행 어드레스 신호에 상응하는 행을 포함하는 메모리 블록과 동일하거나 인접할 때 상기 해머 플래그 신호를 활성화할 수 있다.
일 실시예에 있어서, 상기 행 선택 회로는, 상기 해머 플래그 신호가 비활성화된 경우에는 상기 행 어드레스 신호에 상응하는 워드 라인 및 상기 해머 리프레쉬 어드레스 신호에 상응하는 워드 라인을 모두 인에이블하고, 상기 해머 플래그 신호가 활성화된 경우에는 상기 행 어드레스에 상응하는 워드 라인만을 인에이블하고 상기 해머 리프레쉬 어드레스 신호에 상응하는 워드 라인은 디스에이블할 수 있다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는, 상기 집중적으로 액세스되는 행에 상응하는 해머 어드레스에 관한 정보를 저장하고, 상기 해머 리프레쉬 동작을 나타내는 해머 리프레쉬 신호에 동기하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 상응하는 해머 리프레쉬 어드레스 신호를 발생하는 어드레스 발생기 및 상기 액세스 동작을 위한 행 어드레스 신호 및 상기 해머 리프레쉬 동작을 위한 상기 해머 리프레쉬 어드레스 신호에 기초하여 상기 액세스 동작과 상기 해머 리프레쉬 동작의 충돌 여부를 나타내는 해머 플래그 신호를 발생하는 콜리젼 콘트롤러를 포함할 수 있다.
일 실시예에 있어서, 상기 콜리젼 콘트롤러는, 액티브 코맨드의 수신 시점을 나타내는 내부 액티브 신호, 상기 행 어드레스 신호 및 상기 해머 리프레쉬 어드레스 신호에 기초하여 비교 신호를 발생하는 어드레스 비교부 및 상기 비교 신호 및 프리차지 코맨드의 수신 시점을 나타내는 내부 프리차지 신호에 기초하여 상기 해머 플래그 신호를 발생하는 플래그 신호 발생부를 포함할 수 있다.
일 실시예에 있어서, 상기 콜리젼 콘트롤러는, 상기 액티브 코맨드에 응답하여 상기 해머 플래그 신호의 활성화 시점을 결정하고, 상기 프리차지 코맨드에 응답하여 상기 해머 플래그 신호의 비활성화 시점을 결정할 수 있다.
일 실시예에 있어서, 상기 행 선택 회로는, 상기 행 어드레스 신호에 상응하는 워드 라인의 인에이블 시점을 나타내는 제1 행 인에이블 신호 및 상기 해머 리프레쉬 어드레스 신호에 상응하는 워드 라인의 인에이블 시점을 나타내는 제2 행 인에이블 신호를 발생할 수 있다.
일 실시예에 있어서, 상기 행 선택 회로는, 상기 해머 플래그 신호가 비활성화된 경우에는 상기 제1 행 인에이블 신호 및 상기 제2 행 인에이블 신호를 모두 활성화하고, 상기 해머 플래그 신호가 활성화된 경우에는 상기 제1 행 인에이블 신호만을 활성화하고 상기 제2 행 인에이블 신호를 비활성화할 수 있다.
일 실시예에 있어서, 상기 행 선택 회로는, 상기 제1 행 인에이블 신호에 응답하여 상기 행 어드레스 신호에 상응하는 워드 라인을 인에이블하는 제1 행 디코더 및 상기 제2 행 인에이블 신호에 응답하여 상기 해머 리프레쉬 어드레스 신호에 상응하는 워드 라인을 인에이블 하는 제2 행 디코더를 포함할 수 있다.
일 실시예에 있어서, 상기 행 선택 회로는, 상기 제1 행 인에이블 신호 및 상기 제2 행 인에이블 신호에 응답하여 상기 행 어드레스 신호 및 상기 해머 리프레쉬 어드레스 신호를 순차적으로 디코딩하여 출력하는 행 디코더 및 상기 행 디코더의 출력에 응답하여 상기 행 어드레스 신호에 상응하는 워드라인 및 상기 해머 리프레쉬 어드레스 신호에 상응하는 워드 라인을 순차적으로 인에이블하는 래치 회로를 포함할 수 있다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는, 액티브 코맨드의 수신 시점을 나타내는 내부 액티브 신호에 기초하여 상기 해머 리프레쉬 신호를 발생하는 타이밍 콘트롤러를 더 포함할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 콘트롤러를 포함한다. 상기 메모리 장치는, 복수의 메모리 블록들을 포함하는 메모리 뱅크, 상기 메모리 뱅크에 대한 액세스 동작 및 집중적으로 액세스되는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작을 수행하는 행 선택 회로 및 상기 액세스 동작을 위한 행 활성화 시간(tRAS, row active time) 동안에 상기 해머 리프레쉬 동작을 수행하도록 상기 행 선택 회로를 제어하는 리프레쉬 콘트롤러를 포함한다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는, 상기 액세스 동작을 위한 행 어드레스 신호 및 상기 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호에 기초하여 상기 액세스 동작과 상기 해머 리프레쉬 동작의 충돌 여부를 나타내는 해머 플래그 신호를 발생할 수 있다.
본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은 집중적으로 액세스되는 해머 어드레스와 관련된 해머 리프레쉬 동작을 액세스 동작을 위한 행 활성화 시간(tRAS, row active time) 동안에 수행함으로써 상기 해머 리프레쉬 동작을 효율적으로 수행하고 메모리 장치 및 이를 포함하는 메모리 시스템의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 해머 리프레쉬 동작의 수행 시점을 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 도 2의 메모리 시스템에 포함되는 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 4는 도 3의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 5는 도 4의 리프레쉬 콘트롤러에 포함되는 콜리젼 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 6은 도 3의 메모리 장치에 포함되는 행 선택 회로의 일 실시예를 나타내는 블록도이다.
도 7은 도 3의 메모리 장치에 포함되는 메모리 뱅크의 일 실시예를 나타내는 블록도이다.
도 8은 도 6의 행 선택 회로를 포함하는 메모리 시스템의 동작을 나타내는 타이밍도이다.
도 9는 도 3의 메모리 장치에 포함되는 행 선택 회로의 일 실시예를 나타내는 블록도이다.
도 10은 도 9의 행 선택 회로를 포함하는 메모리 시스템의 동작을 나타내는 타이밍도이다.
도 11은 도 4의 리프레쉬 콘트롤러에 포함되는 어드레스 발생기의 일 실시예를 나타내는 블록도이다.
도 12는 도 11의 어드레스 발생기에 포함되는 저장부의 일 실시예를 나타내는 도면이다.
도 13은 워드라인 사이의 커플링에 의한 데이터 손상을 설명하기 위해 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 14는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 모바일
시스템에 응용한 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 해머 리프레쉬 동작의 수행 시점을 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따라서 액세스 동작을 위한 행 활성화 시간(tRAS, row active time) 동안에 해머 리프레쉬 동작을 수행할 수 있다. 행 활성화 시간(tRAS)은 메모리 콘트롤러로부터 메모리 장치로 액티브 코맨드(ACT)가 전송되는 시점부터 프리차지 코맨드(PRE)가 전송되는 시점까지의 시간에 해당한다. 도 1에는 편의상 도시를 생략하였으나 행 활성화 시간(tRAS) 동안에는 독출 코맨드, 기입 코맨드와 같은 코맨드들이 전송될 수 있다. 다양한 메모리 장치들의 각 표준은 행 활성화 시간(tRAS)을 설정하고 액티브 코맨드(ACT)가 발행된(issued) 시점부터 적어도 행 활성화 시간(tRAS)이 경과한 후에 프리차지 코맨드(PRE)가 발행되어야 한다는 제한을 규정하고 있다.
상기 액세스 동작은 통상의 독출 동작 및/또는 기입 동작을 위하여 행 어드레스 신호에 상응하는 행 또는 워드 라인을 인에이블하는 동작을 나타낸다. 상기 해머 리프레쉬 동작은 집중적으로 액세스되는 행 또는 워드 라인과 물리적으로 인접하는 행 또는 워드 라인을 인에이블하는 동작을 나타낸다. 상기 액세스 동작은 당업자에게 잘 알려진 내용이므로 자세한 설명은 생략한다. 상기 해머 리프레쉬 동작은 도 13 등을 참조하여 후술한다.
종래에는 메모리 콘트롤러로부터 전송되는 리프레쉬 코맨드에 동기하여 해머 리프레쉬 동작을 수행하였다. 디램(DRAM)은 데이터를 저장하는 메모리 셀의 전하 누설(charge leakage) 때문에 주기적으로 리프레쉬를 해야 한다. 디램의 공정 미세화에 따라서 메모리 셀의 저장 커패시턴스가 작아지고 리프레쉬 주기가 짧아지고 있다. 또한 디램의 전체 메모리 용량이 증가함에 따라서 디램 전체를 리프레쉬하기 위해 소요되는 시간이 길어지므로 리프레쉬 주기가 더욱 짧아지고 있다. 일반적으로 디램이 리프레쉬 동작 중에 있는 동안에는 리프레쉬 동작과 액세스 동작의 충돌 때문에 메모리 콘트롤러와 같은 호스트가 메모리 장치에 액세스하는 것이 불가능하므로 이에 따른 페널티(penalty)가 점차 커지고 있다.
예를 들어, 8 Gb DDR4 디램의 경우 평균 리프레쉬 인터벌 시간(tREFi)은 7.8 us(microsecond)이고 리프레쉬 사이클 시간(tRFC)은 350 ns(nano second)이다. 이 경우 메모리 콘트롤러는 7.8 us 마다 리프레쉬 코맨드를 발생해야 하고, 리프레쉬 코맨드를 발생한 후 350 ns를 기다린 후 메모리 장치를 액세스 해야 한다. 결과적으로 메모리 콘트롤러는 350 ns/7.8 us=4.5%의 시간을 리프레쉬 동작에 사용해야 하므로 이러한 시간 손실은 메모리 시스템의 성능 저하를 초래한다. 리프레쉬 코맨드에 동기하여 해머 리프레쉬 동작을 수행하는 경우에는 평균 리프레쉬 인터벌 시간(tREFi)을 더욱 짧게 설정하여야 하고, 리프레쉬를 위한 시간 손실이 더욱 증가한다.
본 발명의 실시예들에 따른 메모리 장치는 집중적으로 액세스되는 해머 어드레스와 관련된 해머 리프레쉬 동작을 액세스 동작을 위한 행 활성화 시간(tRAS) 동안에 수행함으로써 해머 리프레쉬 동작을 효율적으로 수행하고 메모리 장치 및 이를 포함하는 메모리 시스템의 성능을 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이고, 도 3은 도 2의 메모리 시스템에 포함되는 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(200) 및 메모리 장치(400)를 포함한다. 메모리 콘트롤러(200)와 메모리 장치(400)의 각각은 상호간의 통신을 위한 인터페이스를 각각 포함한다. 상기 인터페이스들은 코맨드(CMD), 어드레스(ADDR), 클록 신호(CLK) 등을 전송하기 위한 콘트롤 버스(21) 및 데이터를 전송하기 위한 데이터 버스(22)를 통하여 연결될 수 있다. 코맨드(CMD)는 어드레스(ADDR)를 포함하는 것으로 간주될 수 있다. 메모리 콘트롤러(200)는 메모리 장치(400)를 제어하기 위한 코맨드 신호(CMD)를 발생하고, 메모리 콘트롤러(200)의 제어에 따라서 메모리 장치(400)에 데이터(DATA)가 기입되거나 메모리 장치(400)로부터 데이터(DATA)가 독출될 수 있다.
메모리 장치(400)는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러(100)를 포함한다. 리프레쉬 콘트롤러(100)는 액세스 동작을 위한 행 활성화 시간(tRAS) 동안에 해머 리프레쉬 동작을 수행하도록 메모리 장치(400)의 행 선택 회로를 제어한다. 행 활성화 시간(tRAS) 동안에 수행함으로써 상기 해머 리프레쉬 동작을 효율적으로 수행하고 메모리 장치(10) 및 이를 포함하는 메모리 시스템의 성능을 향상시킬 수 있다.
도 3을 참조하면, 메모리 장치(400)는 코맨드 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 행 선택 회로(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495) 및 리프레쉬 콘트롤러(100)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 메모리 뱅크들, 즉 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 행 선택 회로(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 행 선택 회로들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 행 선택 회로(460)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 디코더(470)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 행 선택 회로들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 행 선택 회로가 활성화되고, 복수의 뱅크 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
어드레스 레지스터(220)로부터 출력된 로우 어드레스(ROW_ADDR)는 뱅크 행 선택 회로들(460a~460h)에 각각 인가될 수 있다. 뱅크 행 선택 회로들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 행 선택 회로는 로우 어드레스(ROW_ADDR)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 행 선택 회로는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 디코더(470)는 컬럼 어드레스 래치를 포함할 수 있다. 컬럼 어드레스 래치는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
코맨드 제어 로직(410)은 메모리 장치(400)의 동작을 제어할 수 있다. 예를 들어, 코맨드 제어 로직(410)은 메모리 장치(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 코맨드 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 코맨드(CMD)를 디코딩하는 코맨드 디코더(411) 및 메모리 장치(400)의 동작을 제어하기 위한 값들을 저장하는 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다.
도 3에는 코맨드 제어 로직(410)과 어드레스 레지스터(420)가 별개의 구성 요소들인 것으로 도시되어 있으나, 코맨드 제어 로직(410)과 어드레스 레지스터(420)는 불가분적인 하나의 구성 요소로 구현될 수도 있다. 또한 도 3에는 코맨드(CMD) 및 어드레스(ADDR)가 별개의 신호로 각각 제공되는 것으로 도시되어 있으나, LPDDR5 표준 등에 제시되는 바와 같이 어드레스는 코맨드에 포함되는 것으로 간주될 수 있다.
리프레쉬 콘트롤러(100)는 메모리 장치(400)의 리프레쉬 동작을 제어하기 위한 신호들을 발생한다. 전술한 바와 같이, 본 발명의 실시예들에 따라서 리프레쉬 콘트롤러(100)는 액세스 동작을 위한 행 활성화 시간(tRAS) 동안에 해머 리프레쉬 동작을 수행하도록 행 선택 회로(460)를 제어할 수 있다.
후술하는 바와 같이, 리프레쉬 콘트롤러(100)는 액세스 동작을 위한 행 어드레스 신호 및 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호에 기초하여 상기 액세스 동작과 상기 해머 리프레쉬 동작의 충돌 여부를 나타내는 해머 플래그 신호(HFLG)를 발생할 수 있다. 행 선택 회로(460)는 해머 플래그 신호(HFLG)에 응답하여 상기 해머 리프레쉬 동작을 선택적으로 수행할 수 있다.
도 4는 도 3의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 4를 참조하면, 리프레쉬 콘트롤러(100)는 타이밍 콘트롤러(timing controller)(110), 리프레쉬 카운터(refresh counter)(120), 어드레스 발생기(address generator)(130) 및 콜리젼 콘트롤러(collision controller)(140)를 포함할 수 있다.
타이밍 콘트롤러(110)는 외부(예를 들어, 메모리 콘트롤러)로부터 제공되는 리프레쉬 코맨드(REF)의 수신 시점을 나타내는 내부 리프레쉬 신호(IREF)에 기초하여 카운터 리프레쉬 신호(CREF)를 발생할 수 있다. 또한, 타이밍 콘트롤러(110)는 액티브 코맨드(ACT)의 수신 시점을 나타내는 내부 액티브 신호(IACT)에 기초하여 해머 리프레쉬 신호(HREF)를 발생할 수 있다.
리프레쉬 카운터(120)는 카운터 리프레쉬 신호(CREF)에 동기하여, 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호(CRAD)를 발생할 수 있다. 예를 들어, 리프레쉬 카운터(120)는 카운터 리프레쉬 신호(CREF)가 활성화될 때마다 카운터 리프레쉬 어드레스 신호(CRAD)의 값을 1씩 증가시킬 수 있다. 이와 같이, 카운터 리프레쉬 어드레스 신호(CRAD)의 값을 1씩 증가시킴으로써 리프레쉬 동작을 위한 워드라인을 하나씩 순차적으로 선택할 수 있다. 본 발명의 실시예들은 해머 리프레쉬 동작과 관련된 것이므로, 이하에서는 통상의 리프레쉬 동작에 대한 설명은 생략한다.
어드레스 발생기(130)는 상기 집중적으로 액세스되는 행에 상응하는 해머 어드레스에 관한 정보를 저장할 수 있다. 또한, 어드레스 발생기(130)는 상기 해머 리프레쉬 동작을 나타내는 해머 리프레쉬 신호(HREF)에 동기하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 상응하는 해머 리프레쉬 어드레스 신호(HRAD)를 발생할 수 있다.
일 실시예에서, 어드레스 발생기(130)는 메모리 콘트롤러로부터 제공되는 액티브 코맨드의 수신 시점을 나타내는 내부 액티브 신호(IACT) 및 행 어드레스 신호(RWAD)에 기초하여 복수의 행 어드레스들 및 상기 행 어드레스들의 액세스 회수들을 각각 나타내는 액세스 카운트 값들을 상기 해머 어드레스에 관한 정보로서 저장하는 저장부(SB)를 포함할 수 있다.
콜리젼 콘트롤러(140)는 상기 액세스 동작을 위한 행 어드레스 신호(RWAD) 및 상기 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호(HRAD)에 기초하여 상기 액세스 동작과 상기 해머 리프레쉬 동작의 충돌 여부를 나타내는 해머 플래그 신호(HFLG)를 발생할 수 있다.
도 5는 도 4의 리프레쉬 콘트롤러에 포함되는 콜리젼 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 5를 참조하면, 콜리젼 콘트롤러(140)는 어드레스 비교부(address comparator)(142) 및 플래그 신호 발생부(HFLG generator)(144)를 포함할 수 있다.
도 3의 코맨드 제어 로직(410)은 액티브 코맨드(ACT)에 응답하여 액티브 코맨드(ACT)의 수신 시점을 나타내는 내부 액티브 신호(IACT)를 발생할 수 있다. 또한, 코맨드 제어 로직(410)은 프리차지 코맨드(PRE)에 응답하여 프리차지 코맨드(PRE)의 수신 시점을 나타내는 내부 프리차지 신호(IPRE)를 발생할 수 있다. 내부 액티브 신호(IACT)는 행 어드레스 신호(RWAD)에 상응하는 행(즉 워드라인)을 인에이블하기 위한 로우 액세스(row access)의 시작 타이밍을 나타내는 내부 라스(RAS: row address strobe) 신호일 수 있다.
어드레스 비교부(142)는 액티브 코맨드(ACT)의 수신 시점을 나타내는 내부 액티브 신호(IACT), 액세스 동작을 위한 행 어드레스 신호(RWAD) 및 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호(HRAD)에 기초하여 비교 신호(COM)를 발생할 수 있다. 어드레스 비교부(142)는 도 7을 참조하여 후술하는 바와 같이 행 어드레스 신호(RWAD)에 상응하는 메모리 블록과 해머 리프레쉬 어드레스 신호(HRAD)에 상응하는 메모리 블록이 센스 앰프와 같은 기입-독출 회로를 공유하는 경우에 비교 신호(COM)를 활성화할 수 있다. 예를 들어, 어드레스 비교부(142)는 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호(HRAD)에 상응하는 행을 포함하는 메모리 블록이 액세스 동작을 위한 행 어드레스 신호(RWAD)에 상응하는 행을 포함하는 메모리 블록과 동일하거나 인접할 때 비교 신호(COM)를 활성화할 수 있다.
플래그 신호 발생부(144)는 비교 신호(COM) 및 프리차지 코맨드(PRE)의 수신 시점을 나타내는 내부 프리차지 신호(IPRE)에 기초하여 해머 플래그 신호(HFLG)를 발생할 수 있다. 도 8을 참조하여 후술하는 바와 같이, 플래그 신호 발생부(144)는 비교 신호(COM)에 응답하여 해머 플래그 신호(HFLG)를 활성화 시점을 결정하고 내부 프리차지 신호(IPRE)에 응답하여 해머 플래그 신호(HFLG)를 비활성화 시점을 결정할 수 있다.
도 6은 도 3의 메모리 장치에 포함되는 행 선택 회로의 일 실시예를 나타내는 블록도이다. 도 6을 참조하여 하나의 뱅크 행 선택 회로(460a)에 대한 구성 및 동작의 예를 설명하지만, 도 3에 도시된 다른 뱅크 행 선택 회로들(460b~460h)에 대한 구성 및 동작이 실질적으로 동일한 방식으로 이해될 수 있을 것이다. 도 6에는 편의상 워드라인들(WL1~WLn)을 통하여 뱅크 행 선택 회로(460a)에 연결되는 뱅크 어레이 또는 메모리 뱅크(480a)를 함께 도시하였다.
도 6을 참조하면, 뱅크 행 선택 회로(460a)는 제1 행 디코더(RDEC1)(461a), 제2 행 디코더(RDEC2)(462a) 및 디코더 제어 블록(463a)을 포함할 수 있다.
제1 행 디코더(461a)는 액세스 어드레스 신호(AAD) 및 제1 행 인에이블 신호(REN1)에 응답하여 워드라인들(WL1~WLn) 중에서 행 어드레스 신호(RWAD), 즉 액세스 어드레스 신호(AAD)에 상응하는 하나의 워드라인을 선택할 수 있다. 제2 행 디코더(462a)는 리프레쉬 어드레스 신호(RAD) 및 제2 행 인에이블 신호(REN2)에 응답하여 워드라인들(WL1~WLn) 중에서 해머 리프레쉬 어드레스 신호(HRAD), 즉 리프레쉬 어드레스 신호(RAD)에 상응하는 하나의 워드라인을 선택할 수 있다.
디코더 제어 블록(463a)은 인에이블 제어부(ENCON), 제1 프리 디코더(PDEC1) 및 제2 프리 디코더(PDEC2)를 포함할 수 있다.
인에이블 제어부(ENCON)는 뱅크 제어 신호(BAa), 해머 리프레쉬 신호(HREF) 및 해머 플래그 신호(HFLG)에 기초하여 제1 행 인에이블 신호(REN1) 및 제2 행 인에이블 신호(REN2)를 발생한다. 제1 프리 디코더(PDEC1)는 행 어드레스 신호(RWAD) 및 제1 행 인에이블 신호(REN1)에 기초하여 액세스 어드레스 신호(AAD)를 발생한다. 제2 프리 디코더(PDEC2)는 해머 리프레쉬 어드레스 신호(HRAD) 및 제2 행 인에이블 신호(REN1)에 기초하여 리프레쉬 어드레스 신호(RAD)를 발생한다.
인에이블 제어부(ENCON)는 행 어드레스 신호(RWAD)에 상응하는 워드 라인의 인에이블 시점을 나타내는 제1 행 인에이블 신호(REN1) 및 해머 리프레쉬 어드레스 신호(HRAD)에 상응하는 워드 라인의 인에이블 시점을 나타내는 제2 행 인에이블 신호(REN2)를 발생할 수 있다.
인에이블 제어부(ENCON)는 뱅크 제어 신호(BAa)의 활성화에 응답하여 제1 행 인에이블 신호(REN1)를 활성화한다. 제1 행 인에이블 신호(REN1)가 활성화되면 제1 행 디코더(461a)는 행 어드레스 신호(RWAD), 즉 액세스 어드레스 신호(AAD)에 상응하는 워드라인을 선택하여 인에이블시킬 수 있다.
또한 인에이블 제어부(ENCON)는 해머 리프레쉬 신호(HREF)의 활성화에 응답하여 제2 행 인에이블 신호(REN2)를 선택적으로 활성화할 수 있다. 인에이블 제어부(ENCON)는 해머 플래그 신호(HFLG)가 비활성화된 경우에는 제2 인에이블 신호(REN2)를 활성화하고 해머 플래그 신호(HFLG)가 활성화된 경우에는 제2 행 인에이블 신호(REN2)를 비활성화할 수 있다. 제2 행 인에이블 신호(REN2)가 활성화되면 제2 행 디코더(462a)는 해머 리프레쉬 어드레스 신호(HRAD), 즉 리프레쉬 어드레스(RAD)에 상응하는 워드라인을 선택하여 인에이블시킬 수 있다.
실시예에 따라서, 제1 프리 디코더(PDEC1) 및 제2 프리 디코더(PDEC2)는 생략될 수 있다. 이 경우, 액세스 어드레스 신호(AAD)는 행 어드레스 신호(RWAD)에 해당하고 리프레쉬 어드레스 신호(RAD)는 해머 리프레쉬 어드레스 신호(HRAD)에 해당한다.
도 6을 참조하여 제1 행 디코더(461a) 및 제2 행 디코더(462a)가 물리적으로 분리되어 형성되는 실시예를 설명하였으나 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 도 9를 참조하여 후술하는 바와 같이, 제1 행 디코더(461a) 및 제2 행 디코더(462a)는 하나의 행 디코더로 통합될 수 있고, 상기 하나의 행 디코더가 액세스 어드레스 신호(AAD)를 먼저 수신하고 이후 리프레쉬 어드레스 신호(RAD)를 수신하는 시간 분리 멀티플렉싱(time division multiplexing) 방식이 이용될 수도 있다.
도 7은 도 3의 메모리 장치에 포함되는 메모리 뱅크의 일 실시예를 나타내는 블록도이다.
도 7을 참조하면, 메모리 뱅크(480a)는 복수의 메모리 블록들(BLK1~BLKm)을 포함할 수 있다. 도 3에 도시된 센스 앰프부(485)는 복수의 센스 앰프 회로들(SAC1~SAC4)로서 메모리 뱅크(480a)에 분산되어 배치될 수 있다. 메모리 블록들(BLK1~BLKm)의 각각은 일정한 개수의 워드라인들을 포함할 수 있다. 즉, 메모리 블록들(BLK1~BLKm)의 각각은 비트라인당 일정한 개수(예를 들어, 1024개)의 메모리 셀들을 포함할 수 있다.
도 7에 도시된 바와 같이, 센스 앰프 회로들(SAC1~SAC4)의 각각은 위쪽에 배치된 메모리 블록 및 아래쪽에 배치된 메모리 블록에 연결될 수 있다. 예를 들어, 센스 앰프 회로들(SAC1~SAC4)의 각각은 위쪽 및 아래쪽에 배치된 메모리 블록들의 홀수 번째 비트라인들(BLo)에만 연결되거나 짝수 번째 비트라인들(BLe)에만 연결될 수 있다.
이러한 구조에서는 하나의 메모리 블록에 속하는 워드라인, 즉 액세스 어드레스(AAD)에 상응하는 워드라인이 액세스 동작을 위해 선택되어 인에이블되는 경우에는 상기 메모리 블록 및 상하로 인접한 메모리 블록들에 속하는 워드라인은 동시에 선택되어 인에이블될 수 없다. 예를 들어, 제2 메모리 블록(BLK2)에 속하는 워드라인이 액세스 동작을 위해 선택된 경우에는 제1 내지 제3 메모리 블록(BLK1~BLK3)에 속하는 워드라인들은 동시에 선택될 수 없고, 이와 같이 액세스 동작과 함께 동시에 선택될 수 없는 워드라인들 즉 행들을 리프레쉬 금지 영역(refresh inhibition zone)이라 칭할 수 있다.
도 5의 콜리젼 콘트롤러(140)는 행 어드레스 신호(RWAD)와 해머 리프레쉬 어드레스 신호(HRAD)를 비교하여, 리프레쉬 어드레스 신호(RAD)가 액세스 금지 영역에 속하는 경우에는 해머 플래그 신호(HFLG)를 활성화할 수 있다. 다시 말해, 메모리 뱅크가 도 7의 구조를 갖는 경우에, 콜리젼 콘트롤러(140)는 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호(HRAD)에 상응하는 행을 포함하는 메모리 블록이 액세스 동작을 위한 행 어드레스 신호(RWAD)에 상응하는 행을 포함하는 메모리 블록과 동일하거나 인접할 때 해머 플래그 신호(HFLG)를 활성화할 수 있다.
이와 같이, 뱅크 행 선택 회로(460a)는 메모리 블록들 (BLK1~BLKm)중에서 행 어드레스 신호(RWAD), 즉 액세스 어드레스 신호(AAD)에 상응하는 액세스 메모리 블록의 행을 인에이블시키고, 메모리 블록들(BLK1~BLKm) 중에서 해머 리프레쉬 어드레스 신호(HRAD), 즉 리프레쉬 어드레스 신호(RAD)에 상응하는 리프레쉬 메모리 블록의 행을 해머 플래그 신호(HFLG)에 응답하여 선택적으로 인에이블 또는 디스에이블시킬 수 있다.
도 8은 도 6의 행 선택 회로를 포함하는 메모리 시스템의 동작을 나타내는 타이밍도이다.
도 1 내지 도 8을 참조하면, 시점 t1에서 메모리 장치(400)는 메모리 콘트롤러(200)로부터 액티브 코맨드(ACT)를 수신한다. 리프레쉬 콘트롤러(100)의 타이밍 콘트롤러(110)는 액티브 코맨드(ACT)의 수신 시점을 나타내는 내부 액티브 신호(IACT)에 기초하여 해머 리프레쉬 동작을 나타내는 해머 리프레쉬 신호(HREF)를 활성화한다. 리프레쉬 콘트롤러(100)의 콜리젼 콘트롤러(140)는 액티브 동작과 리프레쉬 동작의 충돌이 없음을 결정하고 비교 신호(COM) 및 해머 플래그 신호(HFLG)의 비활성화된 상태를 유지한다.
시점 t2에서 인에이블 제어부(ENCON)는 제1 행 인에이블 신호(REN1)를 활성화하고 제1 행 디코더(461a)는 액세스 어드레스 신호(AAD)에 상응하는 행(AA1)을 인에이블하여 액세스 동작을 개시한다. 또한 인에이블 제어부(ENCON)는 제2 행 인에이블 신호(REN2)를 활성화하고 제2 행 디코더(462a)는 해머 리프레쉬 어드레스 신호(HRAD), 즉 리프레쉬 어드레스 신호(RAD)에 상응하는 행(RA1)을 인에이블하여 해머 리프레쉬 동작을 개시한다.
시점 t1으로부터 행 활성화 시간(tRAS)이 경과한 시점 t3에서 메모리 장치(400)는 메모리 콘트롤러(200)로부터 프리차지 코맨드(PRE)를 수신하고, 인에이블된 행들(AA1, RA1)에 대한 액세스 동작 및 해머 리프레쉬 동작이 종료된다.
이와 같이, 액티브 동작과 리프레쉬 동작의 충돌이 없는 경우에는 하나의 행(AA1)에 대한 액세스 동작과 다른 하나의 행(RA1)에 대한 해머 리프레쉬 동작이 함께 수행될 수 있다.
시점 t4에서 메모리 장치(400)는 메모리 콘트롤러(200)로부터 액티브 코맨드(ACT)를 수신한다. 리프레쉬 콘트롤러(100)의 타이밍 콘트롤러(110)는 액티브 코맨드(ACT)의 수신 시점을 나타내는 내부 액티브 신호(IACT)에 기초하여 해머 리프레쉬 동작을 나타내는 해머 리프레쉬 신호(HREF)를 활성화한다. 리프레쉬 콘트롤러(100)의 콜리젼 콘트롤러(140)는 액티브 동작과 리프레쉬 동작의 충돌이 있음을 결정하고 비교 신호(COM) 및 해머 플래그 신호(HFLG)를 활성화한다.
시점 t5에서 인에이블 제어부(ENCON)는 제1 행 인에이블 신호(REN1)를 활성화하고 제1 행 디코더(461a)는 액세스 어드레스 신호(AAD)에 상응하는 행(AA2)을 인에이블하여 액세스 동작을 개시한다. 한편 인에이블 제어부(ENCON)는 해머 플래그 신호(HFLS)의 활성화에 응답하여 제2 행 인에이블 신호(REN2)의 비활성화된 상태를 유지하고, 제2 행 디코더(462a)는 해머 리프레쉬 동작을 수행하지 않는다.
시점 t4으로부터 행 활성화 시간(tRAS)이 경과한 시점 t6에서 메모리 장치(400)는 메모리 콘트롤러(200)로부터 프리차지 코맨드(PRE)를 수신하고, 인에이블된 행(AA2)에 대한 액세스 동작이 종료된다.
이와 같이, 액티브 동작과 리프레쉬 동작의 충돌이 있는 경우에는 하나의 행(AA2)에 대한 액세스 동작만이 수행되고 해머 리프레쉬 동작은 수행되지 않는다.
도 9는 도 3의 메모리 장치에 포함되는 행 선택 회로의 일 실시예를 나타내는 블록도이다. 도 9를 참조하여 하나의 뱅크 행 선택 회로(460a)에 대한 구성 및 동작의 예를 설명하지만, 도 3에 도시된 다른 뱅크 행 선택 회로들(460b~460h)에 대한 구성 및 동작이 실질적으로 동일한 방식으로 이해될 수 있을 것이다. 도 9에는 편의상 워드라인들(WL1~WLn)을 통하여 뱅크 행 선택 회로(460a)에 연결되는 뱅크 어레이 또는 메모리 뱅크(480a)를 함께 도시하였다.
도 9를 참조하면, 뱅크 행 선택 회로(460a)는 행 디코더(RDEC)(465a), 래치 회로(466a), 멀티플랙서(MUX) 및 디코더 제어 블록(467a)을 포함할 수 있다.
행 디코더(465)는 제1 행 인에이블 신호(REN1) 및 제2 행 인에이블 신호(REN2)에 응답하여 행 어드레스 신호(READ) 및 해머 리프레쉬 어드레스 신호(HRAD), 즉 액세스 어드레스 신호(AAD) 및 리프레쉬 어드레스 신호(RAD)를 순차적으로 디코딩하여 출력할 수 있다. 래치 회로(466a)는 행 디코더(465a)의 출력에 응답하여 행 어드레스 신호(RWAD)에 상응하는 워드라인 및 해머 리프레쉬 어드레스 신호(HRAD)에 상응하는 워드 라인을 순차적으로 인에이블할 수 있다.
멀티플랙서(MUX)는 제1 인에이블 신호(REN1) 및 제2 인에이블 신호(REN2)에 응답하여 액세스 어드레스 신호(AAD) 또는 리프레쉬 어드레스 신호(RAD)를 선택적으로 출력할 수 있다. 멀티플랙서(MUX)는 제1 인에이블 신호(REN1)가 활성화된 경우 액세스 어드레스 신호(AAD)를 출력 신호(MXO)로서 제공하고 제2 인에이블 신호(REN2)가 활성화된 경우 리프레쉬 어드레스 신호(RAD)를 출력 신호(MXO)로서 제공할 수 있다. 멀티플랙서(MUX)는 행 디코더(465a)에 포함될 수도 있고 디코더 제어 블록(463a)에 포함될 수도 있다.
디코더 제어 블록(463a)은 인에이블 제어부(ENCON), 제1 프리 디코더(PDEC1) 및 제2 프리 디코더(PDEC2)를 포함할 수 있다.
인에이블 제어부(ENCON)는 뱅크 제어 신호(BAa), 해머 리프레쉬 신호(HREF) 및 해머 플래그 신호(HFLG)에 기초하여 제1 행 인에이블 신호(REN1) 및 제2 행 인에이블 신호(REN2)를 발생한다. 제1 프리 디코더(PDEC1)는 행 어드레스 신호(RWAD) 및 제1 행 인에이블 신호(REN1)에 기초하여 액세스 어드레스 신호(AAD)를 발생한다. 제2 프리 디코더(PDEC2)는 해머 리프레쉬 어드레스 신호(HRAD) 및 제2 행 인에이블 신호(REN1)에 기초하여 리프레쉬 어드레스 신호(RAD)를 발생한다.
인에이블 제어부(ENCON)는 행 어드레스 신호(RWAD)에 상응하는 워드 라인의 인에이블 시점을 나타내는 제1 행 인에이블 신호(REN1) 및 해머 리프레쉬 어드레스 신호(HRAD)에 상응하는 워드 라인의 인에이블 시점을 나타내는 제2 행 인에이블 신호(REN2)를 발생할 수 있다.
인에이블 제어부(ENCON)는 뱅크 제어 신호(BAa)의 활성화에 응답하여 제1 행 인에이블 신호(REN1)를 활성화한다. 제1 행 인에이블 신호(REN1)가 활성화되면 제1 행 디코더(461a)는 행 어드레스 신호(RWAD), 즉 액세스 어드레스 신호(AAD)에 상응하는 워드라인을 선택하여 인에이블시킬 수 있다.
또한 인에이블 제어부(ENCON)는 해머 리프레쉬 신호(HREF)의 활성화에 응답하여 제2 행 인에이블 신호(REN2)를 선택적으로 활성화할 수 있다. 인에이블 제어부(ENCON)는 해머 플래그 신호(HFLG)가 비활성화된 경우에는 제2 인에이블 신호(REN2)를 활성화하고 해머 플래그 신호(HFLG)가 활성화된 경우에는 제2 행 인에이블 신호(REN2)를 비활성화할 수 있다. 제2 행 인에이블 신호(REN2)가 활성화되면 제2 행 디코더(462a)는 해머 리프레쉬 어드레스 신호(HRAD), 즉 리프레쉬 어드레스(RAD)에 상응하는 워드라인을 선택하여 인에이블시킬 수 있다.
이와 같이, 도 6의 제1 행 디코더(461a) 및 제2 행 디코더(462a)는 하나의 행 디코더로 통합될 수 있고, 상기 하나의 행 디코더가 액세스 어드레스 신호(AAD)를 먼저 수신하고 이후 리프레쉬 어드레스 신호(RAD)를 수신하는 시간 분리 멀티플렉싱(time division multiplexing) 방식이 이용될 수도 있다. 시간 분리 멀티플렉싱을 위하여 도 10을 참조하여 후술하는 바와 같이 제1 인에이블 신호(REN1) 및 제2 인에이블 신호(REN2)가 순차적으로 활성화될 수 있다.
도 10은 도 9의 행 선택 회로를 포함하는 메모리 시스템의 동작을 나타내는 타이밍도이다.
도 1 내지 5, 7, 9 및 10을 참조하면, 시점 t1에서 메모리 장치(400)는 메모리 콘트롤러(200)로부터 액티브 코맨드(ACT)를 수신한다. 리프레쉬 콘트롤러(100)의 타이밍 콘트롤러(110)는 액티브 코맨드(ACT)의 수신 시점을 나타내는 내부 액티브 신호(IACT)에 기초하여 해머 리프레쉬 동작을 나타내는 해머 리프레쉬 신호(HREF)를 활성화한다. 리프레쉬 콘트롤러(100)의 콜리젼 콘트롤러(140)는 액티브 동작과 리프레쉬 동작의 충돌이 없음을 결정하고 비교 신호(COM) 및 해머 플래그 신호(HFLG)의 비활성화된 상태를 유지한다.
시점 t2에서 인에이블 제어부(ENCON)는 제1 행 인에이블 신호(REN1)를 활성화하고 멀티플렉서(MUX)는 액세스 어드레스 신호(AAD)를 출력 신호(MXO)로서 행 디코더(465a)에 제공한다. 행 디코더(465a)는 액세스 어드레스 신호(AAD)를 디코딩하여 출력하고 래치 회로(466a)는 액세스 어드레스 신호(AAD)에 상응하는 행(AA1)을 인에이블하여 액세스 동작을 개시한다.
시점 t3에서 인에이블 제어부(ENCON)는 제2 행 인에이블 신호(REN2)를 활성화하고 멀티플렉서(MUX)는 리프레쉬 어드레스 신호(RAD)를 출력 신호(MXO)로서 행 디코더(465a)에 제공한다. 행 디코더(465a)는 리프레쉬 어드레스 신호(RAD)를 디코딩하여 출력하고 래치 회로(466a)는 리프레쉬 어드레스 신호(RAD)에 상응하는 행(RA1)을 인에이블하여 해머 리프레쉬 동작을 개시한다.
이와 같이, 제1 인에이블 신호(REN1) 및 제2 인에이블 신호(REN2)를 순차적으로 활성화함으로써 액세스 동작 및 해머 리프레쉬 동작을 순차적으로 수행할 수 있다.
시점 t1으로부터 행 활성화 시간(tRAS)이 경과한 시점 t4에서 메모리 장치(400)는 메모리 콘트롤러(200)로부터 프리차지 코맨드(PRE)를 수신하고, 인에이블된 행들(AA1, RA1)에 대한 액세스 동작 및 해머 리프레쉬 동작이 종료된다.
이와 같이, 액티브 동작과 리프레쉬 동작의 충돌이 없는 경우에는 하나의 행(AA1)에 대한 액세스 동작과 다른 하나의 행(RA1)에 대한 해머 리프레쉬 동작이 함께 수행될 수 있다.
시점 t5에서 메모리 장치(400)는 메모리 콘트롤러(200)로부터 액티브 코맨드(ACT)를 수신한다. 리프레쉬 콘트롤러(100)의 타이밍 콘트롤러(110)는 액티브 코맨드(ACT)의 수신 시점을 나타내는 내부 액티브 신호(IACT)에 기초하여 해머 리프레쉬 동작을 나타내는 해머 리프레쉬 신호(HREF)를 활성화한다. 리프레쉬 콘트롤러(100)의 콜리젼 콘트롤러(140)는 액티브 동작과 리프레쉬 동작의 충돌이 있음을 결정하고 비교 신호(COM) 및 해머 플래그 신호(HFLG)를 활성화한다.
시점 t6에서 인에이블 제어부(ENCON)는 제1 행 인에이블 신호(REN1)를 활성화하고 멀티플렉서(MUX)는 액세스 어드레스 신호(AAD)를 출력 신호(MXO)로서 행 디코더(465a)에 제공한다. 행 디코더(465a)는 액세스 어드레스 신호(AAD)를 디코딩하여 출력하고 래치 회로(466a)는 액세스 어드레스 신호(AAD)에 상응하는 행(AA2)을 인에이블하여 액세스 동작을 개시한다.
시점 t7에서 인에이블 제어부(ENCON)는 해머 플래그 신호(HFLS)의 활성화에 응답하여 제2 행 인에이블 신호(REN2)의 비활성화된 상태를 유지한다. 따라서, 리프레쉬 어드레스 신호(RAD)가 행 디코더(455a)에 제공되지 않고, 해머 리프레쉬 동작은 수행되지 않는다.
시점 t5로부터 행 활성화 시간(tRAS)이 경과한 시점 t8에서 메모리 장치(400)는 메모리 콘트롤러(200)로부터 프리차지 코맨드(PRE)를 수신하고, 인에이블된 행(AA2)에 대한 액세스 동작이 종료된다.
이와 같이, 액티브 동작과 리프레쉬 동작의 충돌이 있는 경우에는 하나의 행(AA2)에 대한 액세스 동작만이 수행되고 해머 리프레쉬 동작은 수행되지 않는다.
도 11은 도 4의 리프레쉬 콘트롤러에 포함되는 어드레스 발생기의 일 실시예를 나타내는 블록도이고, 도 12는 도 11의 어드레스 발생기에 포함되는 저장부의 일 실시예를 나타내는 도면이다.
도 11을 참조하면, 어드레스 발생기(130)는 저장부(storage block)(132), 저장 제어부(storage control block)(134) 및 매핑부(mapping block)(136)를 포함할 수 있다.
저장부(132)는 집중적으로 액세스되는 해머 어드레스에 관한 정보를 저장한다. 일 실시예에서, 저장부(132)는 도 12에 도시된 바와 같이 복수의 저장 유닛들(SU1~SUk)을 포함할 수 있다. 저장 유닛들(SU1~SUk)은 행 어드레스들을 저장하는 어드레스 레지스터들(AREG1~AREGk) 및 상기 행 어드레스들에 상응하는 액세스 카운트 값들을 각각 저장하는 카운트 레지스터들(CREG1~CREGk)을 포함할 수 있다.
저장 제어부(134)는 해머 리프레쉬 신호(HREF), 메모리 콘트롤러로부터 제공되는 액티브 신호(IACT) 및 어드레스 신호(XADD)에 기초하여 저장부(132)를 제어한다. 또한, 저장 제어부(134)는 저장부(132)에 저장된 해머 어드레스(MXADD)에 관한 정보에 기초하여 해머 어드레스(MXADD)를 제공한다.
매핑부(136)는 해머 어드레스(MXADD)에 기초하여 해머 리프레쉬 어드레스 신호(HRAD)를 발생한다. 도 13을 참조하여 설명하는 바와 같이, 해머 리프레쉬 어드레스 신호(HRAD)는 해머 어드레스(MXADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타낸다. 일 실시예에서, 매핑부(134)는 해머 리프레쉬 신호(HREF)에 응답하여 상기 인접하는 두 개의 행들 중 하나의 행에 상응하는 어드레스를 제공할 수 있다. 다른 실시예에서, 매핑부(134)는 해머 리프레쉬 신호(HREF)에 응답하여 상기 인접하는 두 개의 행들에 상응하는 어드레스들을 순차적으로 제공할 수 있다.
도 13은 워드라인 사이의 커플링에 의한 데이터 손상을 설명하기 위해 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 13에는 메모리 셀 어레이 내에서 행 방향(X)으로 신장되고(extended) 열 방향(Y)으로 인접하여 순차적으로 배열된(arranged) 3개의 워드라인들(WLs-1, WLs, WLs+1), 열 방향(Y)으로 신장되고 행 방향(X)으로 인접하여 순차적으로 배열된 3개의 비트라인들(BLp-1, BLp, BLp+1) 및 이들에 각각 결합된 메모리 셀들(MC)이 도시되어 있다.
예를 들어, 가운데 워드라인(WLs)이 집중적으로 액세스되는 해머 어드레스(MXADD)에 상응할 수 있다. 여기서 집중적으로 액세스된다는 것은 워드라인의 액티브 회수가 많거나 액티브 빈도가 높다는 것을 말한다. 해머 워드라인(WLs)이 액세스되어 액티브 및 프리차지되면, 즉 해머 워드라인(WLs)의 전압이 상승 및 하강하면, 인접 워드라인들(WLs-1, WLs+1) 사이의 커플링 현상으로 인해 인접 워드라인들(WLs-1, WLs+1)의 전압이 함께 상승 및 하강하면서 인접 워드라인들(WLs-1, WLs+1)에 연결된 메모리 셀들(MC)에 충전된 셀 전하에 영향을 미친다. 해머 워드라인(WLs)가 빈번하게 액세스될수록 인접 워드라인들(WLs-1, WLs+1)에 연결된 메모리 셀들(MC)의 셀 전하가 소실되고 저장된 데이터가 손상될 가능성이 높아진다.
도 11의 어드레스 발생기(130)는 해머 어드레스(MXADD)에 상응하는 행(WLs)과 물리적으로 인접하는 행(WLs-1, WLs+1)의 어드레스(HRAD1, HRAD2))를 나타내는 해머 리프레쉬 어드레스 신호(HRAD)를 제공하고, 이러한 해머 리프레쉬 어드레스 신호(HRAD)에 기초하여 인접 워드라인들(WLs-1, WLs+1)에 대한 리프레쉬 동작을 추가적으로 수행함으로써 메모리 셀들의 데이터 손상을 방지할 수 있다.
도 14는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 14에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 마스터 레이어로서 제1 반도체 레이어(610)와 슬레이브 레이어로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(601)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)와 제k 반도체 레이어는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들(622)을 구비한다. 예컨데, 주변 회로들(622)은 각 메모리 영역의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(610)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
제1 반도체 레이어(610)는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러(RFCON)(100)를 포함할 수 있다. 전술한 바와 같이, 리프레쉬 콘트롤러(100)는 어드레스 발생기 및 콜리젼 콘트롤러를 포함할 수 있다. 어드레스 발생기는 집중적으로 액세스되는 행에 상응하는 해머 어드레스에 관한 정보를 저장하고 해머 리프레쉬 동작을 나타내는 해머 리프레쉬 신호에 동기하여 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 상응하는 해머 리프레쉬 어드레스 신호를 발생할 수 있다. 콜리젼 콘트롤러는 액세스 동작을 위한 행 어드레스 신호 및 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호에 기초하여 상기 액세스 동작과 상기 해머 리프레쉬 동작의 충돌 여부를 나타내는 해머 플래그 신호를 발생할 수 있다. 이와 같은 리프레쉬 콘트롤러(100)를 이용하여 해머 리프레쉬 동작을 액세스 동작을 위한 행 활성화 시간(tRAS) 동안에 수행함으로써 상기 해머 리프레쉬 동작을 효율적으로 수행하고 메모리 장치 및 이를 포함하는 메모리 시스템의 성능을 향상시킬 수 있다.
도 15는 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 칩(DRAM, 730)을 포함할 수 있다. 예컨대, 반도체 메모리 칩(730)은 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 칩(730)은 상하로 적층된 복수의 반도체 다이들을 포함할 수 있다. 일 실시예에서, 도 14를 참조하여 설명한 바와 같이, 상기 반도체 다이들은 적어도 하나의 마스터 다이(731)와 적어도 하나의 슬레이브 다이(732)를 포함할 수 있다. 다른 실시예에서, 상기 반도체 다이들은 하나의 인터페이스 다이(731)와 적어도 하나의 메모리 다이 또는 슬레이브 다이(732)를 포함할 수 있다. 서로 적층된 반도체 다이들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 전술한 입력 신호들(IN1~INk), 데이터 신호(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.
도 14를 참조하여 전술한 바와 같이, 각각의 반도체 메모리 칩(730)은 본 발명의 실시예들에 따른 리프레쉬 콘트롤러(RFCON)(100)를 포함할 수 있다. 전술한 바와 같이, 리프레쉬 콘트롤러(100)는 어드레스 발생기 및 콜리젼 콘트롤러를 포함할 수 있다. 어드레스 발생기는 집중적으로 액세스되는 행에 상응하는 해머 어드레스에 관한 정보를 저장하고 해머 리프레쉬 동작을 나타내는 해머 리프레쉬 신호에 동기하여 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 상응하는 해머 리프레쉬 어드레스 신호를 발생할 수 있다. 콜리젼 콘트롤러는 액세스 동작을 위한 행 어드레스 신호 및 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호에 기초하여 상기 액세스 동작과 상기 해머 리프레쉬 동작의 충돌 여부를 나타내는 해머 플래그 신호를 발생할 수 있다. 이와 같은 리프레쉬 콘트롤러(100)를 이용하여 해머 리프레쉬 동작을 액세스 동작을 위한 행 활성화 시간(tRAS) 동안에 수행함으로써 상기 해머 리프레쉬 동작을 효율적으로 수행하고 메모리 장치 및 이를 포함하는 메모리 시스템의 성능을 향상시킬 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 16을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 메모리 장치(1230)는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러(RFCON)(100)를 포함할 수 있다. 전술한 바와 같이, 리프레쉬 콘트롤러(100)는 어드레스 발생기 및 콜리젼 콘트롤러를 포함할 수 있다. 어드레스 발생기는 집중적으로 액세스되는 행에 상응하는 해머 어드레스에 관한 정보를 저장하고 해머 리프레쉬 동작을 나타내는 해머 리프레쉬 신호에 동기하여 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 상응하는 해머 리프레쉬 어드레스 신호를 발생할 수 있다. 콜리젼 콘트롤러는 액세스 동작을 위한 행 어드레스 신호 및 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호에 기초하여 상기 액세스 동작과 상기 해머 리프레쉬 동작의 충돌 여부를 나타내는 해머 플래그 신호를 발생할 수 있다. 이와 같은 리프레쉬 콘트롤러(100)를 이용하여 해머 리프레쉬 동작을 액세스 동작을 위한 행 활성화 시간(tRAS) 동안에 수행함으로써 상기 해머 리프레쉬 동작을 효율적으로 수행하고 메모리 장치 및 이를 포함하는 메모리 시스템의 성능을 향상시킬 수 있다.
비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1200) 또는 모바일 시스템(1200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 적어도 하나의 메모리 모듈(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 17에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1310)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 컨트롤러(1311)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1311)와 메모리 모듈(1340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 컨트롤러(1311)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1340)은 메모리 컨트롤러(1311)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들을 포함할 수 있고, 상기 메모리 장치는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러(RFCON)(100)를 포함할 수 있다. 전술한 바와 같이, 리프레쉬 콘트롤러(100)는 어드레스 발생기 및 콜리젼 콘트롤러를 포함할 수 있다. 어드레스 발생기는 집중적으로 액세스되는 행에 상응하는 해머 어드레스에 관한 정보를 저장하고 해머 리프레쉬 동작을 나타내는 해머 리프레쉬 신호에 동기하여 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 상응하는 해머 리프레쉬 어드레스 신호를 발생할 수 있다. 콜리젼 콘트롤러는 액세스 동작을 위한 행 어드레스 신호 및 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호에 기초하여 상기 액세스 동작과 상기 해머 리프레쉬 동작의 충돌 여부를 나타내는 해머 플래그 신호를 발생할 수 있다. 이와 같은 리프레쉬 콘트롤러(100)를 이용하여 해머 리프레쉬 동작을 액세스 동작을 위한 행 활성화 시간(tRAS) 동안에 수행함으로써 상기 해머 리프레쉬 동작을 효율적으로 수행하고 메모리 장치 및 이를 포함하는 메모리 시스템의 성능을 향상시킬 수 있다.
입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 17에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1310), 입출력 허브(1320) 및 입출력 컨트롤러 허브(1330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
이와 같이 본 발명의 실시예들에 따른 본 발명의 실시예들에 따른 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치는 집중적으로 액세스되는 해머 어드레스와 관련된 해머 리프레쉬 동작을 액세스 동작을 위한 행 활성화 시간(tRAS) 동안에 수행함으로써 상기 해머 리프레쉬 동작을 효율적으로 수행하고 메모리 장치 및 이를 포함하는 메모리 시스템의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 리프레쉬가 요구되는 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 리프레쉬 콘트롤러
110: 타이밍 콘트롤러
130: 어드레스 발생기
140: 콜리젼 콘트롤러
HREF: 해머 리프레쉬 신호
RWAD: 행 어드레스 신호
HRAD: 해머 리프레쉬 어드레스 신호
HFLG: 해머 플래그 신호

Claims (10)

  1. 복수의 메모리 블록들을 포함하는 메모리 뱅크;
    상기 메모리 뱅크에 대한 액세스 동작 및 집중적으로 액세스되는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작을 수행하는 행 선택 회로; 및
    상기 액세스 동작을 위한 행 활성화 시간(tRAS, row active time) 동안에 상기 해머 리프레쉬 동작을 수행하도록 상기 행 선택 회로를 제어하는 리프레쉬 콘트롤러를 포함하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 리프레쉬 콘트롤러는,
    상기 액세스 동작을 위한 행 어드레스 신호 및 상기 해머 리프레쉬 동작을 위한 해머 리프레쉬 어드레스 신호에 기초하여 상기 액세스 동작과 상기 해머 리프레쉬 동작의 충돌 여부를 나타내는 해머 플래그 신호를 발생하는 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 행 선택 회로는,
    상기 해머 플래그 신호에 응답하여 상기 해머 리프레쉬 동작을 선택적으로 수행하는 것을 특징으로 하는 메모리 장치.
  4. 제2 항에 있어서,
    상기 리프레쉬 콘트롤러는,
    상기 해머 리프레쉬 동작을 위한 상기 해머 리프레쉬 어드레스 신호에 상응하는 행을 포함하는 메모리 블록이 상기 액세스 동작을 위한 상기 행 어드레스 신호에 상응하는 행을 포함하는 메모리 블록과 동일하거나 인접할 때 상기 해머 플래그 신호를 활성화하는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서,
    상기 행 선택 회로는,
    상기 해머 플래그 신호가 비활성화된 경우에는 상기 행 어드레스 신호에 상응하는 워드 라인 및 상기 해머 리프레쉬 어드레스 신호에 상응하는 워드 라인을 모두 인에이블하고,
    상기 해머 플래그 신호가 활성화된 경우에는 상기 행 어드레스에 상응하는 워드 라인만을 인에이블하고 상기 해머 리프레쉬 어드레스 신호에 상응하는 워드 라인은 디스에이블하는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서,
    상기 리프레쉬 콘트롤러는,
    상기 집중적으로 액세스되는 행에 상응하는 해머 어드레스에 관한 정보를 저장하고, 상기 해머 리프레쉬 동작을 나타내는 해머 리프레쉬 신호에 동기하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 상응하는 해머 리프레쉬 어드레스 신호를 발생하는 어드레스 발생기; 및
    상기 액세스 동작을 위한 행 어드레스 신호 및 상기 해머 리프레쉬 동작을 위한 상기 해머 리프레쉬 어드레스 신호에 기초하여 상기 액세스 동작과 상기 해머 리프레쉬 동작의 충돌 여부를 나타내는 해머 플래그 신호를 발생하는 콜리젼 콘트롤러를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서,
    상기 콜리젼 콘트롤러는,
    액티브 코맨드의 수신 시점을 나타내는 내부 액티브 신호, 상기 행 어드레스 신호 및 상기 해머 리프레쉬 어드레스 신호에 기초하여 비교 신호를 발생하는 어드레스 비교부; 및
    상기 비교 신호 및 프리차지 코맨드의 수신 시점을 나타내는 내부 프리차지 신호에 기초하여 상기 해머 플래그 신호를 발생하는 플래그 신호 발생부를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서,
    상기 콜리젼 콘트롤러는,
    상기 액티브 코맨드에 응답하여 상기 해머 플래그 신호의 활성화 시점을 결정하고,
    상기 프리차지 코맨드에 응답하여 상기 해머 플래그 신호의 비활성화 시점을 결정하는 것을 특징으로 하는 메모리 장치.
  9. 제7 항에 있어서,
    상기 행 선택 회로는,
    상기 행 어드레스 신호에 상응하는 워드 라인의 인에이블 시점을 나타내는 제1 행 인에이블 신호 및 상기 해머 리프레쉬 어드레스 신호에 상응하는 워드 라인의 인에이블 시점을 나타내는 제2 행 인에이블 신호를 발생하는 것을 특징으로 하는 메모리 장치.
  10. 제6 항에 있어서,
    상기 리프레쉬 콘트롤러는,
    액티브 코맨드의 수신 시점을 나타내는 내부 액티브 신호에 기초하여 상기 해머 리프레쉬 신호를 발생하는 타이밍 콘트롤러를 더 포함하는 것을 특징으로 하는 메모리 장치.
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US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
KR102414186B1 (ko) * 2016-04-04 2022-06-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20180064940A (ko) * 2016-12-06 2018-06-15 삼성전자주식회사 해머 리프레쉬 동작을 수행하는 메모리 시스템
US10394719B2 (en) * 2017-01-25 2019-08-27 Samsung Electronics Co., Ltd. Refresh aware replacement policy for volatile memory cache
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10236035B1 (en) * 2017-12-04 2019-03-19 Nanya Technology Corporation DRAM memory device adjustable refresh rate method to alleviate effects of row hammer events
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) * 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10580510B2 (en) 2017-12-22 2020-03-03 Nanya Technology Corporation Test system and method of operating the same
JP6576480B2 (ja) * 2018-01-16 2019-09-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びそのデータリフレッシュ方法
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
JP6622843B2 (ja) * 2018-04-19 2019-12-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びそのリフレッシュ方法
CN110390976B (zh) * 2018-04-19 2021-06-08 华邦电子股份有限公司 存储器装置及其数据更新方法
KR20190123875A (ko) * 2018-04-25 2019-11-04 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 시스템
KR102358563B1 (ko) * 2018-05-09 2022-02-04 삼성전자주식회사 로우 해머 핸들링과 함께 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
KR102410924B1 (ko) * 2018-05-14 2022-06-20 삼성전자주식회사 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법
CN112106138B (zh) 2018-05-24 2024-02-27 美光科技公司 用于行锤击刷新采样的纯时间自适应采样的设备和方法
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
KR20200004002A (ko) * 2018-07-03 2020-01-13 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
US10672486B2 (en) * 2018-08-21 2020-06-02 Micron Technology, Inc. Refreshing data stored at a memory component based on a memory component characteristic component
CN112840400B (zh) * 2018-10-09 2024-04-05 美光科技公司 用于行锤击缓解的方法以及采用所述方法的存储器装置和系统
US10825534B2 (en) * 2018-10-26 2020-11-03 Intel Corporation Per row activation count values embedded in storage cell array storage cells
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
US10504577B1 (en) * 2018-11-05 2019-12-10 Micron Technology, Inc. Apparatus with a row hit rate/refresh management mechanism
WO2020117686A1 (en) * 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
KR20200068942A (ko) * 2018-12-06 2020-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
CN111354393B (zh) * 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
KR20200084599A (ko) * 2019-01-03 2020-07-13 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US10950288B2 (en) * 2019-03-29 2021-03-16 Intel Corporation Refresh command control for host assist of row hammer mitigation
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US10790005B1 (en) * 2019-04-26 2020-09-29 Micron Technology, Inc. Techniques for reducing row hammer refresh
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) * 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11315618B2 (en) * 2019-09-04 2022-04-26 Winbond Electronics Corp. Memory storage device and operation method thereof
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11646066B2 (en) * 2019-12-16 2023-05-09 Etron Technology, Inc. Memory controller and related memory
US11238916B2 (en) 2019-12-31 2022-02-01 Winbond Electronics Corp. Method for refreshing a memory device, in which the victim row refresh operation is hidden in the normal refresh operation without affecting the time allocated for the normal refresh operation
KR20210114639A (ko) * 2020-03-11 2021-09-24 에스케이하이닉스 주식회사 메모리, 메모리 시스템 및 메모리의 동작 방법
US11276456B2 (en) * 2020-05-29 2022-03-15 Micron Technology, Inc. Systems and methods for capture and replacement of hammered word line address
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) * 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11302376B2 (en) * 2020-08-25 2022-04-12 Micron Technology, Inc. Systems and methods for memory refresh
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
KR20220090937A (ko) * 2020-12-23 2022-06-30 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 시스템
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
CN112786087B (zh) * 2021-03-15 2022-04-26 长鑫存储技术有限公司 刷新电路及存储器
FR3121262A1 (fr) * 2021-03-29 2022-09-30 Upmem Dispositif mémoire et procédé de protection d’un dispositif mémoire de l’effet de martelage d’un rang
US11670349B2 (en) * 2021-03-31 2023-06-06 Changxin Memory Technologies, Inc. Memory circuit, memory precharge control method and device
KR20230022474A (ko) 2021-08-09 2023-02-16 삼성전자주식회사 메모리 장치 및 시스템
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
KR20230043618A (ko) * 2021-09-24 2023-03-31 삼성전자주식회사 로우 해머 제어 방법 및 메모리 장치
US20230141789A1 (en) * 2021-11-10 2023-05-11 Samsung Electronics Co., Ltd. Semiconductor memory device and method of operating the same
KR20230072283A (ko) 2021-11-17 2023-05-24 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
KR20230080776A (ko) 2021-11-30 2023-06-07 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
CN114420181B (zh) * 2022-01-14 2023-09-08 长鑫存储技术有限公司 刷新电路和存储器
US11922031B1 (en) * 2022-09-23 2024-03-05 Micron Technology, Inc. Apparatus with directed refresh management mechanism
CN116030859B (zh) * 2023-02-13 2023-06-16 长鑫存储技术有限公司 一种刷新控制电路及存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150243338A1 (en) 2014-02-21 2015-08-27 Samsung Electronics Co., Ltd. Memory device and memory system having the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100273293B1 (ko) 1998-05-13 2001-01-15 김영환 리던던트 워드라인의 리프레쉬 구조
CN101896801B (zh) * 2007-12-17 2012-09-26 Nxp股份有限公司 存储元件的温度估计
KR101212738B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법
US8693269B2 (en) 2011-08-08 2014-04-08 Samsung Electronics Co., Ltd. Memory device for managing timing parameters
US11024352B2 (en) * 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
US9030903B2 (en) * 2012-09-24 2015-05-12 Intel Corporation Method, apparatus and system for providing a memory refresh
US9032141B2 (en) 2012-11-30 2015-05-12 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
US9449671B2 (en) 2013-03-15 2016-09-20 Intel Corporation Techniques for probabilistic dynamic random access memory row repair
KR102118520B1 (ko) 2013-08-09 2020-06-04 에스케이하이닉스 주식회사 메모리, 메모리 시스템 및 메모리의 동작 방법
US9355689B2 (en) 2013-08-20 2016-05-31 Oracle International Corporation Detection of multiple accesses to a row address of a dynamic memory within a refresh period
EP3039683A1 (en) 2013-08-28 2016-07-06 Hewlett Packard Enterprise Development LP Refresh rate adjust
KR20150026227A (ko) 2013-09-02 2015-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150033950A (ko) 2013-09-25 2015-04-02 에스케이하이닉스 주식회사 어드레스 검출회로, 메모리 및 메모리 시스템
KR20170024307A (ko) * 2015-08-25 2017-03-07 삼성전자주식회사 내장형 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150243338A1 (en) 2014-02-21 2015-08-27 Samsung Electronics Co., Ltd. Memory device and memory system having the same

Also Published As

Publication number Publication date
US20170213586A1 (en) 2017-07-27
CN107025927B (zh) 2020-09-22
US9892779B2 (en) 2018-02-13
KR20170088502A (ko) 2017-08-02
CN107025927A (zh) 2017-08-08

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