KR101212738B1 - 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법 - Google Patents

리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 장치는, 제1셀영역과 제2셀영역을 포함하는 뱅크; 리프레쉬 명령에 응답하여 활성화 구간이 서로 다른 제1로우 액티브 신호와 제2로우 액티브 신호를 생성하는 액티브 신호 생성부; 및 상기 리프레쉬 명령을 카운팅해 로우 어드레스를 생성하는 어드레스 카운팅부를 포함하고, 상기 제1셀영역은 상기 제1로우 액티브 신호가 활성화되면 상기 로우 어드레스에 의해 지정된 워드라인이 활성화되고, 상기 제2셀영역은 상기 제2로우 액티브 신호가 활성화되면 상기 로우 어드레스에 의해 지정된 워드라인이 활성화된다.

Description

리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법{REFRESH CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME AND CONTROL METHOD OF REFRESH}
본 발명은 반도체 메모리 장치에 관한 것이다.
디램(DRAM)은 1개의 트랜지스터와 1개의 커패시터로 단위 메모리 셀을 구성하고, 커패시터에 데이터를 저장한다. 그런데, 반도체 기판 위에 형성된 커패시터에 저장되어 있는 데이터는 자연적인 누설(leakage)에 의하여 데이터의 손상이 발생할 수 있으므로, 디램은 정기적으로 메모리 셀 내의 데이터를 재충전하는 리프레쉬 동작이 필요하다. 만약, 메모리 셀 데이터의 리프레쉬 동작이 안정적으로 진행되지 않으면 데이터가 손상되거나 독출(read)시 특성이 저하되거나 또는 오동작이 발생될 수 있다. 그런데 디램의 밀도(density)가 증가함에 따라 리프레쉬 동작시 리프레쉬 되어야 하는 메모리 셀의 개수가 증가하고 하나의 워드라인(word line)으로 전체 메모리 셀을 리프레쉬 할 수 없기 때문에 뱅크(bank)를 다수의 셀영역으로 분리하여 리프레쉬 하는 방법을 사용하고 있다.
반도체 메모리 장치(semiconductor memory device)의 고집적화 기술이 발전함에 따라 하나의 반도체 메모리 장치에 들어가는 메모리 셀(CELL)과 신호선의 수가 급격하게 증가하고 있으며, 한정된 공간 내에 집적하기 때문에 내부회로의 선폭이 좁아지고 메모리 셀의 크기도 점점 작아지고 있다. 상기와 같은 이유로 반도체 메모리 장치의 메모리 셀(cell)의 불량 가능성이 높아지게 되는데 셀의 결함이 있음에도 불구하고 기대하는 용량을 가진 메모리가 높은 수율을 가지고 출하될 수 있는 것은 반도체 메모리 장치 내부에 불량 메모리 셀을 구제하는 리던던시(redundancy) 장치가 있기 때문이다. 리던던시 장치는 리던던시 메모리 셀과 불량 메모리 셀에 해당하는 리페어 어드레스(repair address)를 프로그래밍하기 위한 퓨즈(fuse)를 구비하고 있다. 웨이퍼 공정(wafer process)이 종료되면 각종 테스트를 수행하게 되는데 불량으로 판독된 메모리 셀 중에서 수리가 가능한 경우는 리던던시 메모리 셀로 치환하는 방식 등을 통해 불량을 구제하게 된다. 즉, 불량 메모리 셀에 해당하는 어드레스를 리던던시 메모리 셀의 어드레스로 바꾸어주기 위한 프로그래밍을 내부회로에서 행하며 이에 따라 불량 메모리 셀에 해당하는 어드레스가 입력되면 리던던시 메모리 셀로 대체되어 정상적인 동작을 수행하게 된다. 리페어 어드레스는 워드라인 단위로 프로그래밍 되기도 한다.
이하 뱅크를 2개의 셀영역으로 나누어 리프레쉬 동작을 하는 방법 및 리페어 동작을 통해 워드라인이 대체된 경우 발생할 수 있는 문제점에 대해 설명한다.
도 1는 리프레쉬 동작 및 리프레쉬 동작시 발생하는 문제점에 대해 설명하기 위한 도면이다.
도 1에 도시된 바와 같이 반도체 메모리 장치는, 제1셀영역(110)과 제2셀영역(120)을 포함한다. 뱅크(100)에서 제1셀영역(110)과 제2셀영역(120)은 각각 업뱅크(110), 다운뱅크(120)에 해당한다. 도 1에서 제1신호(A)는 업뱅크(110) 내부의 워드라인을 활성화하는 로우 액티브 신호이고, 제2신호(B)는 다운뱅크(120) 내부의 워드라인을 활성화하는 로우 액티브 신호이다.
제1동작도(101)에 도시된 바와 같이, 리프레쉬 명령이 인가되면 업뱅크(110)와 다운뱅크(120) 내부에서는 어드레스 카운팅부(도 1에는 미도시)에 의해 카운팅된 로우 어드레스에 대응되는 워드라인(111, 121)이 동시에 활성화된다. 즉 리프레쉬 명령이 한번 인가되면 업뱅크(110)에서 한 개의 워드라인(111), 그리고 다운뱅크(120)에서 한 개의 워드라인(121) 이렇게 두 개의 워드라인(111, 121)이 동시에 활성화되고 활성화된 워드라인(111, 121)에 연결된 다수의 메모리 셀이 리프레쉬 된다. 제1라인(111)은 제1신호(A)에 의해 활성화된 워드라인이고, 제2라인(121)은 제2신호(B)에 의해 활성화된 워드라인이다.
업뱅크(110)와 다운뱅크(120)의 내부에는 문제가 있는 워드라인을 대체하기 위한 다수의 리던던시 워드라인이 존재한다. 그런데 위와 같이 뱅크를 업뱅크(110), 다운뱅크(120)로 나누어서 동시에 리프레쉬를 하는 경우 업뱅크(110)에서는 다운뱅크(120)의 리던던시 워드라인을 사용할 수 없고, 다운뱅크(120)에서는 업뱅크(110)의 리던던시 워드라인을 사용할 수 없다. 이하에서 그 이유에 대해 설명한다.
제2동작도(102)에서 업뱅크(110)의 한 워드라인(111A)에 문제가 생겨 다운뱅크(120) 내부의 리던던시 워드라인(121A)으로 대체되었다고 가정하자. 화살표(103)은 업뱅크(110)의 워드라인(111A)에 문제가 생겨 다운뱅크의 워드라인(121A)로 대체 되었음을 나타낸다. 또한 업뱅크(110)의 문제가 생긴 워드라인(111A)에 대응되는 로우 어드레스가 입력되었다고 가정하자.
이 경우 제1신호(A)에 의해 다운뱅크(120) 내부의 리던던시 워드라인(121A)가 활성화되고, 제2신호(B)에 의해 로우 어드레스에 대응되는 다운뱅크(120) 내부의 다른 워드라인(121B)가 활성화된다. 즉 업뱅크(110)에서 문제가 있는 워드라인(111A)을 다운뱅크(120)의 리던던시 워드라인(121A)으로 대체하면 리프레쉬 동작시 다운뱅크(120)에서 동시에 두 개의 워드라인(121A, 121B)가 활성화된다. 이로 인해 활성화된 워드라인(121A, 121B)에 연결된 각 메모리 셀에 저장된 데이터가 동시에 같은 비트라인에 실리게 된다. 즉 하나의 비트라인에 두 개의 데이터가 실리게 되어 두 데이터가 서로 다를 경우 오류가 발생하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 하나의 셀영역에서 동시에 두 개의 워드라인이 활성화되지 않는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 제1셀영역과 제2셀영역을 포함하는 뱅크; 리프레쉬 명령에 응답하여 활성화 구간이 서로 다른 제1로우 액티브 신호와 제2로우 액티브 신호를 생성하는 액티브 신호 생성부; 및 상기 리프레쉬 명령을 카운팅해 로우 어드레스를 생성하는 어드레스 카운팅부를 포함할 수 있고, 상기 제1셀영역은 상기 제1로우 액티브 신호가 활성화되면 상기 로우 어드레스에 의해 지정된 워드라인이 활성화되고, 상기 제2셀영역은 상기 제2로우 액티브 신호가 활성화되면 상기 로우 어드레스에 의해 지정된 워드라인이 활성화될 수 있다.
상기 액티브 신호 생성부는, 상기 리프레쉬 명령에 응답하여 프리 액티브 신호를 두 번 활성화하는 프리 액티브 신호 생성부; 및 리프레쉬 구간임을 나타내는 리프레쉬 신호가 활성화되면 첫 번째로 활성화된 상기 프리 액티브 신호를 상기 제1로우 액티브 신호로 전달하고 두 번째로 활성화된 상기 프리 액티브 신호를 상기 제2로우 액티브 신호로 전달하는 인에이블부를 포함하는 것을 특징으로 할 수 있다.
상기 프리 액티브 신호가 활성화된 이후에 프리차지 신호를 활성화하는 프리차지 신호 생성부를 더 포함하는 것을 특징으로 할 수 있다.
또한 상기한 목적을 달성하기 위한 본 발명에 따른 리프레쉬 제어회로는, 리프레쉬 명령에 응답하여 프리 액티브 신호를 활성화하고 상기 프리 액티브 신호를 이용하여 활성화 구간이 서로 다른 제1로우 액티브 신호와 제2로우 액티브 신호를 생성하는 액티브 신호 생성부; 및 상기 프리 액티브 신호가 활성화된 이후에 프리차지 신호를 활성화하는 프리차지 신호 생성부를 포함할 수 있다.
상기 액티브 신호 생성부는, 상기 리프레쉬 명령에 응답하여 프리 액티브 신호를 두 번 활성화하는 프리 액티브 신호 생성부; 및 리프레쉬 구간임을 나타내는 리프레쉬 신호가 활성화되면 첫 번째로 활성화된 상기 프리 액티브 신호를 상기 제1로우 액티브 신호로 전달하고 두 번째로 활성화된 상기 프리 액티브 신호를 상기 제2로우 액티브 신호로 전달하는 인에이블부를 포함하는 것을 특징으로 할 수 있다.
또한 상기한 목적을 달성하기 위한 본 발명에 따른 리프레쉬 제어방법은, 제1셀영역과 제2셀영역을 포함하는 뱅크를 포함하는 반도체 메모리 장치의 리프레쉬 제어방법에 있어서, 리프레쉬 명령이 인가되면 제1로우 액티브 신호를 활성화하여 상기 제1셀영역에 워드라인 중 로우 어드레스에 의해 지정된 워드라인을 활성화하여 리프레쉬 하는 단계; 상기 제1로우 액티브 신호가 비활성화되고 소정의 시간이 지나면 차회 리프레쉬 명령을 생성하는 단계; 상기 차회 리프레쉬 명령이 인가되면 제2로우 액티브 신호를 활성화하여 상기 제2셀영역에 워드라인 중 로우 어드레스에 의해 지정된 워드라인을 활성화하여 리프레쉬 하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 메모리 장치는, 리프레쉬 동작시 각 워드라인이 활성화되는 시점을 분리하여 하나의 셀영역에서 두 개의 워드라인이 동시에 활성화되지 않도록 하였다.
도 1는 리프레쉬 동작 및 리프레쉬 동작시 발생하는 문제점에 대해 설명하기 위한 도면,
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성도,
도 3은 본 발명의 일실시예에 따른 프리 액티브 신호 생성부(221)의 구성도,
도 4는 본 발명의 일실시예에 따른 인에이블부(222)의 구성도,
도 5는 본 발명에 따른 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 파형도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2에 도시된 바와 같이, 반도체 메모리 장치는, 제1셀영역(211)과 제2셀영역(212)을 포함하는 뱅크(210), 리프레쉬 명령(AREFP)에 응답하여 활성화 구간이 서로 다른 제1로우 액티브 신호(RACT1)와 제2로우 액티브 신호(RACT2)를 생성하는 액티브 신호 생성부(220), 리프레쉬 명령(AREFP)을 카운팅해 로우 어드레스(RADD)를 생성하는 어드레스 카운팅부(230) 및 프리 액티브 신호(PRE_RACT)가 활성화된 이후에 프리차지 신호(PRECH)를 활성화하는 프리차지 신호 생성부(240)를 포함한다.
이하에서 두 신호의 활성화 구간이 다르다는 의미는 두 신호의 활성화 구간이 겹치지 않는다는 것을 의미한다. 즉 제1로우 액티브 신호(RACT1)와 제2로우 액티브 신호(RACT2)의 활성화 구간은 겹치지 않는다.
제1셀영역(211)은 제1로우 액티브 신호(RACT1)가 활성화되면 로우 어드레스(RADD)에 의해 지정된 워드라인이 활성화되고, 제2셀영역(212)은 제2로우 액티브 신호(RACT2)가 활성화되면 로우 어드레스(RADD)에 의해 지정된 워드라인이 활성화된다. 리프레쉬 명령(AREFP)은 칩 외부로부터 오토 리프레쉬 커맨드(auto refresh command)가 인가되면 활성화된다. 프리차지 신호 생성부(240)는 프리 액티브 신호(PRE_RACT)를 소정의 지연 값만큼 지연하여 프리차지 신호(PRECH)를 활성화한다.
이하 도 2를 참조하여 반도메 메모리 장치의 구성 및 동작에 대해 설명한다.
먼저 뱅크(210)의 구성 및 동작에 대해 설명한다.
뱅크(210)는 제1셀영역(211) 및 제2셀영역(212)을 포함한다. 제1셀영역(211)은 로우 어드레스(RADD)에 응답하여 제1로우 액티브 신호(RACT1)에 의해 활성화되는 워드라인을 지정하는 제1로우 디코더(211A) 및 다수의 워드라인을 포함하는 제1셀어레이(211B)를 포함하고, 제2셀영역(212)은 로우 어드레스(RADD)에 응답하여 제2로우 액티브 신호(RACT2)에 의해 활성화되는 워드라인을 지정하는 제2로우 디코더(212A) 및 다수의 워드라인을 포함하는 제2셀어레이(212B)를 포함한다. 제1셀어레이(211A)과 제2셀어레이(212A)은 적어도 하나 이상의 서브 셀어레이로 구성될 수 있다. 제1로우 디코더(211A)와 제2로우 디코더(212A)는 적어도 하나 이상의 서브 디코더로 구성될 수 있다. 제1셀영역(211)과 제2셀영역(212)은 각각 업뱅크(211)와 다운뱅크(212)에 해당한다.
다음으로 액티드 신호 생성부(220)의 구성 및 동작에 대해 설명한다.
액티브 신호 생성부(220)는 리프레쉬 명령(AREFP)에 응답하여 프리 액티브 신호(PRE_RACT)를 두 번 활성화하는 프리 액티브 신호 생성부(221), 및 리프레쉬 구간임을 나타내는 리프레쉬 신호(REF)가 활성화되면 첫 번째로 활성화된 프리 액티브 신호(PRE_RACT)를 제1로우 액티브 신호(RACT1)로 전달하고 두 번째로 활성화된 프리 액티브 신호(PRE_RACT)를 제2로우 액티브 신호(RACT2)로 전달하는 인에이블부(222)를 포함한다.
액티브 구간에서 프리 액티브 신호 생성부(221)는 액티브 명령(RACTP)에 응답하여 프리 액티브 신호(PRE_RACT)를 활성화하고, 인에이블부(222)는 리프레쉬 신호(REF)가 비활성화되면 프리 액티브 신호(PRE_RACT)를 제1로우 액티브 신호(RACT1)와 제2로우 액티브 신호(RACT2) 중 업다운 어드레스(UP/DN ADD)에 의해 지정된 하나로 전달한다.
이하 리프레쉬 명령(AREFP) 또는 액티브 명령(RACTP)인가되어 프리 액티브 신호(PRE_RACT)를 활성화하고 활성화된 프리 액티브 신호(PRE_RACT)를 제1로우 액티브 신호(RACT1) 또는 제2로우 액티브 신호(RACT2)로 전달하는 과정은 도 3의 설명에서 후술한다.
다음으로 어드레스 카운팅부(230)의 동작에 대해 설명한다.
어드레스 카운팅부(230)는 리프레쉬 명령(AREFP)이 활성화될 때마다 로우 어드레스(RADD) 값을 순차적으로 늘리도록 구성된다. 또는 리프레쉬 명령(AREFP)이 활성화될 때마다 로우 어드레스(RADD) 값을 순차적으로 줄이도록 구성될 수도 있다. 따라서 리프레쉬 명령(AREFP)이 인가될 때마다 제1셀영역(211)과 제2셀영역(212) 내부의 워드라인이 순서대로 활성화되어 활성화된 워드라인에 연결된 다수의 메모리 셀이 리프레쉬된다.
마지막으로 프리차지 신호 생성부(240)의 동작에 대해 설명한다.
프리차지 신호 생성부(240)는 첫번째로 프리 액티브 신호(PRE_RACT)가 활성화되면 소정의 시간이 지난 뒤에 프리차지 신호(PRECH)를 활성화한다. 첫번째로 프리차지 신호(PRECH)가 활성화되면 프리 액티브 신호 생성부(221)에 의해 프리 액티브 신호(PRE_RACT)가 비활성화된다. 또한 프리 액티브 신호 생성부(221)는 첫번째로 활성화된 프리차지 신호(PRECH)에 응답하여 두번째로 프리 액티브 신호(PRE_RACT)를 활성화한다. 프리차지 신호 생성부(240)는 두번째로 프리 액티브 신호(PRE_RACT)가 활성화되면 소정의 시간이 지난 뒤에 프리차지 신호(PRECH)를 활성화한다. 프리차지 신호(PRECH)가 활성화되면 프리 액티브 신호 생성부(221)는 프리 액티브 신호(PRE_RACT)를 비활성화한다.
이하 도 2 및 상술한 내용을 참조하여 본 발명에 따른 반도체 메모리 장치의 리프레쉬 동작에 대해 설명한다.
리프레쉬 명령(AREFP)이 인가되면 제1로우 액티브 신호(RACT1)와 제2로우 액티브 신호(RACT2)가 순서대로 활성화된다. 제1로우 액티브 신호(RACT1)에 응답하여 제1셀영역(211) 내부의 워드라인(로우 어드레스(RADD)에 의해 지정된 워드라인)이 활성화되고 이 워드라인에 연결된 다수의 메모리 셀이 리프레쉬 된다. 또한 제2로우 액티브 신호(RACT2)에 응답하여 제2셀영역(212) 내부의 워드라인(로우 어드레스(RADD)에 의해 지정된 워드라인)이 활성화되고 이 워드라인에 연결된 다수의 메모리 셀이 리프레쉬 된다. 이때 제1로우 액티브 신호(RACT1)와 제2로우 액티브 신호(RACT2)는 활성화구간이 서로 다른 신호이므로 종래 기술과 같은 문제점이 발생하지 않는다. 즉 제1셀영역(211) 내부의 한 워드라인에 문제가 생겨 제2셀영역(212)의 리던던시 워드라인으로 대체하여도 제1로우 액티브 신호(RACT1)와 제2로우 액티브 신호(RACT2)는 활성화구간이 서로 다르므로 제2셀영역(212)에서 동시에 두 개의 워드라인이 활성화되는 일이 발생하지 않는다.
본 발명에 따른 반도체 메모리 장치는 제1셀영역(211)과 제2셀영역(212) 내부의 워드라인이 서로 다른 구간에서 활성화될 뿐 한 번의 리프레쉬 명령(AREFP)인가 되었을 때 두 개의 워드라인에 연결된 메모리 셀들을 리프레쉬하는 것은 동일하므로 종래의 문제점을 해결하면서 신속하게 리프레쉬 동작을 할 수 있다는 장점을 가지고 있다. 즉 리페어하는 경우 제1셀영역(211)에 문제가 있는 워드라인이 있어도 제2셀영역(212)의 리던던시 워드라인으로 대체 할 수 있어(반대의 경우도 마찬가지이다.) 리페어 동작의 유연성(flexibility)를 증가시키면서 리프레쉬 동작 속도는 빠르다는 장점이 있다.
이하 도 2 및 상술한 내용을 참조하여 본 발명에 따른 반도체 메모리 장치의 액티브 동작에 대해 설명한다.
리프레쉬 동작이 아닌 일반적인 액티브 동작(예를 들어 리드 동작 또는 라이트 동작)에서는 리프레쉬 명령(AREFP)가 아닌 액티브 명령(RACTP)가 인가된다. 액티브 신호 생성부(220)는 뱅크 선택 신호(BA)가 활성화된 경우 액티브 명령(RACTP)에 응답하여 제1로우 액티브 신호(RACT1)와 제2로우 액티브 신호(RACT2) 중 업다운 어드레스(UP/DN ADD)에 의해 지정된 하나를 활성화한다. 이 경우 상기 로우 어드레스(RADD)는 외부로부터 입력받은 어드레스이다. 'EXT'는 외부에서 어드레스가 입력되는 단자를 나타낸다. 즉 리드 동작 또는 라이트 동작과 같은 액티브 동작을 수행하기 위해 활성화하고자 하는 워드라인에 대한 정보가 포함된 어드레스가 외부로부터 입력된다. 뱅크 선택 신호(BA)는 뱅크 어드레스를 디코딩한 신호로 뱅크(210)에 포함된 메모리 셀에 대해 액티브 동작을 수행하는지 여부를 선택하는 신호이다.
도 3은 본 발명의 일실시예에 따른 프리 액티브 신호 생성부(221)의 구성도이다.
도 3에 도시된 바와 같이 프리 액티브 신호 생성부(221)는 리프레쉬 명령(AREFP), 차회 리프레쉬 명령(NEXT_AREFP)이 인가되면 프리 액티브 신호(PRE_RACT)를 활성화하는 제1프리 액티브 신호 생성회로(310), 뱅크 선택 신호(BA)가 활성화된 경우, 액티브 명령(RACTP)이 인가되면 프리 액티브 신호(PRE_RACT)를 활성화하는 제2프리 액티브 신호 생성회로(320), 프리차지 신호(PRECH)를 소정의 시간만큼 지연하여 차회 리프레쉬 명령(NEXT_AREFP)를 활성화하는 차회 명령 생성회로(330) 및 리프레쉬 명령(AREFP) 또는 프리차지 신호(PRECH)에 응답하여 내부 업다운 어드레스(UP/DN IADD) 생성하는 내부 어드레스 생성부(340)를 포함한다.
먼저 리프레쉬 구간에서 프리 액티브 신호(PRE_RACT)를 활성화하는 과정에 대해 설명한다.
리프레쉬 명령(AREFP)가 인가되면 제1프리 액티브 신호 생성회로(310)의 제1앤모스 트랜지스터(311)가 턴온된다. 리프레쉬 명령(AREFP)이 인가되면 내부 어드레스 생성부(340)는 '하이'인 내부 업다운 어드레스(UP/DN IADD)를 출력한다. 내부 업다운 어드레스(UP/DN IADD)는 제2앤모스 트랜지스터(312)를 턴온하여 내부노드(A)가 풀다운 구동되고, 내부노드(A)의 전압이 반전되어 프리 액티브 신호(PRE_RACT)가 활성화('하이')된다. 프리차지 신호 생성부(240)는 프리 액티브 신호(PRE_RACT)가 활성화되고 소정의 시간이 지난후에 프리차지 신호(PRECH)를 활성화한다.
프리차지 신호(PRECH)가 활성화되면 제1프리 액티브 신호 생성회로(310)의 제1피모스 트랜지스터(315)가 턴온되어 내부노드(A)가 풀업 구동되고, 내부노드(A)의 전압이 반전되어 프리 액티브 신호(PRE_RACT)가 비활성화('로우')된다.
차회 명령 생성회로(330)는 인에이블 신호 생성부(331) 및 명령 생성부(332)를 포함한다. 리프레쉬 명령(AREFP)이 인가되면 인에이블 신호 생성부(331)에 의해 인에이블 신호(EN)가 활성화된다. 인에이블 신호(EN)가 활성화되면 명령 생성부(332)는 프리차지 신호(PRECH)를 소정의 시간만큼 지연시켜 차회 리프레쉬 명령(NEXT_AREFP)를 활성화한다. 이때 프리차지 신호(PRECH)의 활성화 구간과 명령 생성부(332)의 지연값의 합은 제1로우 액티브 신호(RACT1)에 의해 활성화된 워드라인이 프리차지되는데 걸리는 시간보다 길어야한다. 명령 생성부(332)는 인에이블 신호(EN)에 의해서 활성화 여부가 결정되는 일반적인 지연회로에 해당한다.
차회 리프레쉬 명령(NEXT_AREFP)가 인가되면 제1프리 액티브 신호 생성회로(310)의 제3앤모스 트랜지스터(313)가 턴온된다. 프리차지 신호(PRECH)가 활성화되면 내부 어드레스 생성부(340)는 '로우'인 내부 업다운 어드레스(UP/DN IADD)를 출력한다. 내부 업다운 어드레스(UP/DN IADD)는 제4앤모스 트랜지스터(314)를 턴온하여 내부노드(A)가 풀다운 구동되고, 내부노드(A)의 전압이 반전되어 프리 액티브 신호(PRE_RACT)가 활성화('하이')된다. 프리차지 신호 생성부(240)는 프리 액티브 신호(PRE_RACT)가 활성화되고 소정의 시간이 지난후에 프리차지 신호(PRECH)를 활성화한다.
차회 리프레쉬 명령(NEXT_AREFP)가 활성화되면 인에이블 신호 생성부(331)는 인에이블 신호(EN)를 비활성화 한다. 따라서 그 후에 프리차지 신호(PRECH)가 다시 활성화되어도 차회 리프레쉬 명령(NEXT_AREFP)은 활성화되지 않는다. 즉 프리 액티브(PRE_RACT) 신호는 한 번 리프레쉬 명령(AREFP)이 인가되면 두 번만 활성화된다.
또한 내부 어드레스 생성부(340)는 프리차지 신호(PRECH)가 처음 활성화된 경우 내부 업다운 어드레스(UP/DN IADD)를 '로우'로 변경하고 그 이후에 다시 프리차지 신호(PRECH)가 활성화되면 내부 업다운 어드레스(UP/DN IADD)를 '로우'로 유지한다.
액티브 동작을 하는 경우 프리 액티브 신호 생성부(221)의 동작은 다음과 같다. 액티브 구간에서 프리 액티브 신호(PRE_RACT)는 제2프리 액티브 신호 생성회로(320)에 의해 생성된다. 뱅크 선택 신호(BA)에 의해서 뱅크(210)가 선택된 경우 제6앤모스 트랜지스터(322)가 턴온되고, 액티브 명령(RACTP)이 인가되면 제5앤모스 트랜지스터(321)가 턴온되고, 내부노드(B)가 풀다운 구동되고, 내부노드(B)의 전압이 반전되어 프리 액티브 신호(PRE_RACT)가 활성화된다.
액티브 구간에서는 프리 액티브 신호(PRE_RACT)는 프리차지 커맨드에 의해 활성화되는 프리차지 명령(PRECHP)에 의해 비활성화된다. 프리차지 명령(PRECHP)이 인가되면 제2피모스 트랜지스터(323)가 턴온되어 내부노드(B)가 풀업 구동되고, 내부노드(B)의 전압이 반전되어 프리 액티브 신호(PRE_RACT)가 비활성화된다.
도 4는 본 발명의 일실시예에 따른 인에이블부(222)의 구성도이다.
도 4에 도시된 바와같이, 인에이블부(222)는 업다운 인에이블 신호 생성회로(410)와 인에이블 회로(420)를 포함한다. 업다운 인에이블 신호 생성회로(410)는 리프레쉬 신호(REF)가 활성화된 경우(리프레쉬 구간) 내부 업다운 어드레스(UP/DN IADD)에 응답하여 제1인에이블 신호(EN1)와 제2인에이블 신호(EN2)를 생성한다. 또한 업다운 인에이블 신호 생성회로(410)는 리프레쉬 신호(REF)가 비활성화되면(액티브 구간) 업다운 어드레스(UP/DN ADD)에 응답하여 제1인에이블 신호(EN1)와 제2인에이블 신호(EN2)를 생성한다.
도 4에 도시된 업다운 인에이블 신호 생성회로(410)는 업다운 어드레스(UP/DN ADD) 또는 내부 업다운 어드레스(UP/DN IADD)가 '하이'인 경우 제1인에이블 신호(EN1)를 활성화하고, 업다운 어드레스(UP/DN ADD) 또는 내부 업다운 어드레스(UP/DN IADD)가 '로우'인 경우 제2인에이블 신호(EN2)를 활성화 한다.
업다운 어드레스(UP/DN ADD)를 이용하여 제1인에이블 신호(EN1)와 제2인에이블 신호(EN2)를 생성하는 것은 제1패스 게이트(411)를 통해 이루어지고, 내부 업다운 어드레스(UP/DN IADD)를 이용하여 제1인에이블 신호(EN1)와 제2인에이블 신호(EN2)를 생성하는 것은 제2패스 게이트(412)를 통해 이루어진다.
인에이블 회로(420)는 제1인에이블 신호(EN1)와 제2인에이블 신호(EN2)에 응답하여 프리 액티브 신호(PRE_RACT)를 제1로우 액티브 신호(RACT1) 또는 제2로우 액티브 신호(RACT2)로 전달한다. 제1인에이블 신호(EN1)가 활성화된 경우 프리 액티브 신호(PRE_RACT)를 제1로우 액티브 신호(RACT1)로 전달하고, 제2인에이블 신호(EN2)가 활성화된 경우 프리 액티브 신호(PRE_RACT)를 제2로우 액티브 신호(RACT2)로 전달한다.
본 발명의 일실시예에 따른 리프레쉬 제어장치는 리프레쉬 명령(AREFP)에 응답하여 활성화 구간이 서로 다른 제1로우 액티브 신호(RACT1)와 제2로우 액티브 신호(RACT2)를 생성하는 액티브 신호 생성부(220) 및 프리 액티브 신호(PRE_RACT)가 활성화된 이후에 프리차지 신호(PRECH)를 활성화하는 프리차지 신호 생성부(240)를 포함한다. 이하 리프레쉬 제어장치의 세부 구성 및 동작은 도 2, 도 3, 도 4의 설명에서 상술한 바와 동일하다.
도 5는 본 발명에 따른 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 파형도이다.
리프레쉬 명령(AREFP)이 인가되면 차회 명령 생성회로(330)의 인에이블 신호 생성부(331)는 인에이블 신호(EN)를 활성화한다. 내부 어드레스 생성부(340)는 내부 업다운 어드레스(UP/DN IADD)를 '하이'로 변경한다. 또한 제1프리 액티브 신호 생성회로(310)에 의해 프리 액티브 신호(PRE_RACT)가 첫번째로 활성화된다. 내부 업다운 어드레스(UP/DN IADD)가 '하이'이므로 이렇게 활성화된 프리 액티브 신호(PRE_RACT)가 제1로우 액티브 신호(RACT1)로 전달된다.
활성화된 프리 액티브 신호(PRE_RACT)에 응답하여 프리차지 신호 생성부(240)는 프리차지 신호(PRECH)를 활성화한다. 프리차지 신호(PRECH)가 활성화되면 제1프리 액티브 신호 생성회로(310)에 의해 프리 액티브 신호(PRE_RACT)가 비활성화된다. 또한 내부 어드레스 생성부(340)가 프리차지 신호(PRECH)에 응답하여 내부 업다운 어드레스(UP/DN IADD)를 '로우'로 변경한다. 명령 생성부(332)는 프리차지 신호(PRECH)를 소정의 시간만큼 지연하여 차회 리프레쉬 명령(NEXT_AREFP)를 활성화한다.
차회 리프레쉬 명령(NEXT_AREFP)이 활성화되면 차회 명령 생성회로(330)의 인에이블 신호 생성부(331)는 인에이블 신호(EN)를 비활성화한다. 또한 제1프리 액티브 신호 생성회로(310)에 의해 프리 액티브 신호(PRE_RACT)가 두번째로 활성화된다. 내부 업다운 어드레스(UP/DN IADD)가 '로우'이므로 이렇게 활성화된 프리 액티브 신호(PRE_RACT)가 제2로우 액티브 신호(RACT2)로 전달된다.
활성화된 프리 액티브 신호(PRE_RACT)에 응답하여 프리차지 신호 생성부(240)는 프리차지 신호(PRECH)를 활성화한다. 프리차지 신호(PRECH)가 활성화되면 제1프리 액티브 신호 생성회로(310)에 의해 프리 액티브 신호(PRE_RACT)가 비활성화된다. 내부 업다운 어드레스(UP/DN IADD)를 '로우'로 유지된다. 차회 리프레쉬 명령(NEXT_AREFP)이 활성화되면 차회 명령 생성회로(330)의 인에이블 신호 생성부(331)는 인에이블 신호(EN)를 비활성화되었으므로 명령 생성부(332)는 차회 리프레쉬 명령(NEXT_AREFP)를 활성화하지 않는다.
위와 같은 동작을 통해서 리프레쉬 명령(AREFP)이 인가되면 제1로우 액티브 신호(RACT1)와 제2로우 액티브 신호(RACT2)가 차례로 활성화된다.
도 2 내지 도 5를 다시 참조하여 본 발명에 따른 리프레쉬 제어방법에 대해 살펴본다.
제1셀영역(211)과 제2셀영역(212)을 포함하는 뱅크(210)를 포함하는 반도체 메모리 장치의 리프레쉬 제어방법에 있어서, 리프레쉬 명령(AREFP)이 인가되면 제1로우 액티브 신호(RACT1)를 활성화하여 제1셀영역(211)에 워드라인 중 로우 어드레스(RADD)에 의해 지정된 워드라인을 활성화하여 리프레쉬 하는 단계, 제1로우 액티브 신호(RACT)가 비활성화되고 소정의 시간이 지나면 차회 리프레쉬 명령(NEXT_AREFP)을 생성하는 단계, 차회 리프레쉬 명령(NEXT_AREFP)이 인가되면 제2로우 액티브 신호(RACT2)를 활성화하여 제2셀영역(211)에 워드라인 중 로우 어드레스(RADD)에 의해 지정된 워드라인을 활성화하여 리프레쉬 하는 단계를 포함한다.
리프레쉬 명령(AREFP)이 인가되면 프리 액티브 신호(PRE_RACT)를 두 번 활성화하고, 첫번째 프리 액티브 신호(PRE_RACT)는 제1로우 액티브 신호(RACT1)로 전달하고, 두번째 프리 액티브 신호(PRE_RACT)를 제2로우 액티브 신호(RACT2)로 전달한다.
프리 액티브 신호(PRE_RACT)를 소정의 지연 값만큼 지연하여 활성화된 프리차지 신호(PRECH)에 응답하여 프리 액티브 신호(PRE_RACT)가 비활화된다. 로우 어드레스(RADD)는 리프레쉬 명령(AREFP)이 인가될 때마다 카운팅된 값이다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (19)

  1. 제1셀영역과 제2셀영역을 포함하는 뱅크;
    리프레쉬 명령에 응답하여 활성화 구간이 서로 다른 제1로우 액티브 신호와 제2로우 액티브 신호를 생성하는 액티브 신호 생성부; 및
    상기 리프레쉬 명령을 카운팅해 로우 어드레스를 생성하는 어드레스 카운팅부를 포함하고,
    상기 제1셀영역은 상기 제1로우 액티브 신호가 활성화되면 상기 로우 어드레스에 의해 지정된 워드라인이 활성화되고, 상기 제2셀영역은 상기 제2로우 액티브 신호가 활성화되면 상기 로우 어드레스에 의해 지정된 워드라인이 활성화되는
    반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 어드레스 카운팅부는,
    상기 리프레쉬 명령이 활성화될 때마다 상기 로우 어드레스 값을 순차적으로 늘리거나, 상기 리프레쉬 명령이 활성화될 때마다 상기 로우 어드레스 값을 순차적으로 줄이는 것을 특징으로 하는 반도체 메모리 장치
  3. 제 1항에 있어서,
    상기 액티브 신호 생성부는,
    뱅크 선택 신호가 활성화된 경우 액티브 명령에 응답하여 상기 제1로우 액티브 신호와 상기 제2로우 액티브 신호 중 업다운 어드레스에 의해 지정된 하나를 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 액티브 신호 생성부는,
    상기 리프레쉬 명령에 응답하여 프리 액티브 신호를 두 번 활성화하는 프리 액티브 신호 생성부; 및
    리프레쉬 구간임을 나타내는 리프레쉬 신호가 활성화되면 첫 번째로 활성화된 상기 프리 액티브 신호를 상기 제1로우 액티브 신호로 전달하고 두 번째로 활성화된 상기 프리 액티브 신호를 상기 제2로우 액티브 신호로 전달하는 인에이블부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 프리 액티브 신호 생성부는,
    상기 액티브 명령에 응답하여 상기 프리 액티브 신호를 활성화하고,
    상기 인에이블부는,
    상기 리프레쉬 신호가 비활성화되면 상기 프리 액티브 신호를 상기 제1로우 액티브 신호와 상기 제2로우 액티브 신호 중 업다운 어드레스에 의해 지정된 하나로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 액티브 명령이 활성화된 경우,
    상기 로우 어드레스는 외부로부터 입력받은 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 4항에 있어서,
    상기 프리 액티브 신호가 활성화된 이후에 프리차지 신호를 활성화하는 프리차지 신호 생성부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 프리차지 신호 생성부는,
    상기 프리 액티브 신호를 소정의 지연 값만큼 지연하여 상기 프리차지 신호를 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7항에 있어서,
    상기 프리 액티브 신호 생성부는,
    상기 프리차지 신호가 활성화되면 상기 프리 액티브 신호를 비활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1항에 있어서,
    상기 제1셀영역은 상기 로우 어드레스에 응답하여 상기 제1로우 액티브 신호에 의해 활성화되는 워드라인을 지정하는 제1로우 디코더 및 다수의 워드라인을 포함하는 제1셀어레이를 포함하고, 상기 제2셀영역은 상기 로우 어드레스에 응답하여 상기 제2로우 액티브 신호에 의해 활성화되는 워드라인을 지정하는 제2로우 디코더 및 다수의 워드라인을 포함하는 제2셀어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1항에 있어서,
    상기 리프레쉬 명령은 오토 리프레쉬 커맨드가 활성화되면 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 리프레쉬 명령에 응답하여 프리 액티브 신호를 활성화하고 상기 프리 액티브 신호를 이용하여 활성화 구간이 서로 다른 제1로우 액티브 신호와 제2로우 액티브 신호를 생성하는 액티브 신호 생성부; 및
    상기 프리 액티브 신호가 활성화된 이후에 프리차지 신호를 활성화하는 프리차지 신호 생성부
    를 포함하는 리프레쉬 제어회로.
  13. 제 12항에 있어서,
    상기 프리차지 신호 생성부는,
    상기 프리 액티브 신호를 소정의 지연 값만큼 지연하여 상기 프리차지 신호를 활성화하는 것을 특징으로 하는 리프레쉬 제어회로.
  14. 제 12항에 있어서,
    상기 액티브 신호 생성부는,
    상기 리프레쉬 명령에 응답하여 상기 프리 액티브 신호를 두 번 활성화하는 프리 액티브 신호 생성부; 및
    리프레쉬 구간임을 나타내는 리프레쉬 신호가 활성화되면 첫 번째로 활성화된 상기 프리 액티브 신호를 상기 제1로우 액티브 신호로 전달하고 두 번째로 활성화된 상기 프리 액티브 신호를 상기 제2로우 액티브 신호로 전달하는 인에이블부
    를 포함하는 것을 특징으로 하는 리프레쉬 제어회로.
  15. 제 14항에 있어서,
    상기 프리 액티브 신호 생성부는,
    상기 프리차지 신호가 활성화되면 상기 프리 액티브 신호를 비활성화하는 것을 특징으로 하는 리프레쉬 제어회로.
  16. 제1셀영역과 제2셀영역을 포함하는 뱅크를 포함하는 반도체 메모리 장치의 리프레쉬 제어방법에 있어서,
    리프레쉬 명령이 인가되면 제1로우 액티브 신호를 활성화하여 상기 제1셀영역에 워드라인 중 로우 어드레스에 의해 지정된 워드라인을 활성화하여 리프레쉬 하는 단계;
    상기 제1로우 액티브 신호가 비활성화되고 소정의 시간이 지나면 차회 리프레쉬 명령을 생성하는 단계;
    상기 차회 리프레쉬 명령이 인가되면 제2로우 액티브 신호를 활성화하여 상기 제2셀영역에 워드라인 중 로우 어드레스에 의해 지정된 워드라인을 활성화하여 리프레쉬 하는 단계
    를 포함하는 리프레쉬 제어방법.
  17. 제 16항에 있어서,
    리프레쉬 명령이 인가되면 프리 액티브 신호를 두 번 활성화하고, 첫번째 상기 프리 액티브 신호는 상기 제1로우 액티브 신호로 전달하고, 두번째 상기 프리 액티브 신호를 상기 제2로우 액티브 신호로 전달하는 것을 특징으로 하는 리프레쉬 제어방법.
  18. 제 17항에 있어서,
    상기 프리 액티브 신호를 소정의 지연 값만큼 지연하여 활성화된 프리차지 신호에 응답하여 상기 프리 액티브 신호가 비활성화되는 것을 특징으로 하는 리프레쉬 제어방법.
  19. 제 16항에 있어서,
    상기 로우 어드레스는 상기 리프레쉬 명령이 인가될 때마다 카운팅된 값인 것을 특징으로 하는 리프레쉬 제어방법.
KR1020100107186A 2010-10-29 2010-10-29 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법 KR101212738B1 (ko)

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