KR100425470B1 - Ｄｒａｍ 장치에서 리프레쉬 동작시의 잡음 피크를감소시키기 위한 부분 리프레쉬 방법 및 부분 리프레쉬 회로 - Google Patents

Ｄｒａｍ 장치에서 리프레쉬 동작시의 잡음 피크를감소시키기 위한 부분 리프레쉬 방법 및 부분 리프레쉬 회로 Download PDF

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Abstract

DRAM 장치에서 리프레쉬 동작시의 잡음 피크를 감소시키기 위한 부분 리프레쉬 방법 및 부분 리프레쉬 회로가 개시된다. 본 발명의 리프레쉬 회로는 각각이 둘 이상의 서브 워드 라인 그룹으로 나뉘어지는 복수개의 워드라인들을 포함하는 메모리 뱅크, 메모리 뱅크를 하나 이상 포함하는 동적 메모리 장치(DRAM)의 리프레쉬 회로로서, 서브 워드라인 그룹별로 구비되어 각각 해당 서브 워드라인 그룹에 속하는 워드라인들을 제어하는 둘 이상의 워드라인 구동회로들, 리프레쉬 모드 신호를 지연하여 지연 시간이 다른 1개 이상의 출력 신호들을 출력하는 지연 수단을 구비한다. 그리고, 워드라인 구동 회로들 중의 하나는 리프레쉬 모드 신호에 응답하여 수신되는 로우 어드레스에 해당하는 워드라인을 활성화하고, 나머지 워드라인 구동 회로들은 지연 수단의 출력 신호들 중의 어느 하나에 응답하여 로우 어드레스에 해당하는 워드라인들을 각각 활성화함으로써, 하나의 로우 어드레스에 대응하는 워드라인들이 서브 워드라인 그룹별로 시간차를 두고 활성화된다. 본 발명의 리프레쉬 방법 및 리프레쉬 회로에 의하면, DRAM 장치가 리프레쉬 모드에서 동작할 때 발생하는 전력 잡음 피크가 크게 줄어드는 효과가 있다.

Description

ＤＲＡＭ 장치에서 리프레쉬 동작시의 잡음 피크를 감소시키기 위한 부분 리프레쉬 방법 및 부분 리프레쉬 회로{Partial refresh method and partial refresh circuit, for minimizing noise peak in refresh operation in DRAM}
본 발명은 동적 반도체 메모리 장치(Dynamic RAM, 이하 DRAM이라 함)에 관한 것으로, 보다 상세하게는 DRAM 장치의 리프레쉬 방법 및 장치에 관한 것이다.
일반적인 DRAM은 1개의 트랜지스터와 1개의 캐퍼시터로 기본 셀을 구성하고, 캐퍼시터에 데이터를 저장한다. 그런데 반도체 기판 위에 형성된 캐퍼시터에 저장되어 있는 데이터는 자연적인 누설(leakage)에 의하여 데이터의 손상이 발생할 수 있으므로, DRAM은 정기적으로 메모리 셀 내의 데이터를 재충전하는 리프레쉬 동작이 필요하다. 따라서, 메모리 셀 데이터의 리프레쉬가 안정적으로 진행되지 않으면 데이터가 손상되거나 독출(read)시 특성이 저하되거나 또는 오동작이 발생될 수 있다.
반도체 메모리 장치의 셀프 리프레쉬 동작은 외부에서 입력되는 명령(command) 신호에 의하여, 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레쉬를 수행하는 동작이다.
통상의 DRAM은 규격에 정해진 리프레쉬 싸이클 시간(Refresh Cycle Time)에 셀 데이터를 리프레쉬하기 위해, 리프레쉬 모드의 로우 액티브 동작(row active operation)에서는 일반적인 로우 액티브 동작에 비하여 수배에 달하는 워드 라인(word line, W/L)을 인에이블시켜 비트라인 센싱(sensing)을 통해 메모리 셀에 데이터를 재 저장한다.
이로 인해 리프레쉬 동작시에는 일반적인 동작 대비 2~3배에 달하는 전력 잡음(Power Noise)이 발생하게 되고, 이것이 메모리 칩의 특성 저하에 주 요인으로 작용한다. 일 예로 4개 뱅크로 이루어진 셀 어레이(cell array)를 가지고 있는 동기식 DRAM(Synchronous DRAM)의 경우 일반적인 동작시에는 한 뱅크에서 1~2개의 워드 라인을 활성화시키다가, 리프레쉬 모드의 액티브 동작시에는 4뱅크에서 4~8이상의 워드 라인을 활성화시킨다. 이 때문에 리프레쉬 모드에서의 전력 잡음이 노멀 모드(normal mode)에 비하여 취약하여 메모리 칩의 특성 저하 문제가 발생하고 있다.
이와 같은 문제점을 극복하기 위해 도 1에서 도시된 바와 같은 부분 리프레쉬 방법이 사용되고 있다. 도 1에 도시된 부분 리프레쉬 방법은 각각의 메모리 뱅크의 워드 라인 활성화 시간 및 비트라인 센싱(bit line sensing)시간에 △t만큼의 시간간격을 주어 리프레쉬를 진행함으로써 잡음 피크(peak)를 줄이는 방법이다.
이 방법을 좀 더 상세히 설명하면, 도 1에 도시된 DRAM 장치는 4개의 메모리 뱅크(A, B, C, D)를 구비한다. DRAM이 리프레쉬 모드에 진입하면, 하나의 로우 어드레스(또는 X 어드레스)에 대응하여 각 뱅크의 해당 워드라인(W/L_A, W/L_B, W/L_C, W/L_D)이 활성화된다. 다만, 각 뱅크에서 입력되는 하나의 로우 어드레스에 해당하는 워드라인(W/L_A, W/L_B, W/L_C, W/L_D)이 동시에 활성화되는 것이 아니라, △t만큼의 시간간격을 두고 순차적으로 A, B, C, 및 D 뱅크의 해당 워드 라인(W/L_A, W/L_B, W/L_C, W/L_D)이 활성화된다. △t만큼의 시간간격을 주기 위하여 지연 수단들(D1, D2, D3, D4)이 사용된다.
도 1에 도시된 DRAM은 그 이전의 방식에 비하여 리프레쉬 동작에서 발생되는 잡음 피크가 산술적으로 1/4 정도 줄어든다고 할 수 있다.
그러나, DRAM 동작 특성을 더 좋게 하기 위하여 DRAM 장치의 리프레쉬 모드에서의 잡음 피크를 줄이는 더욱더 개선된 방안이 여전히 요구된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 리프레쉬 모드에서 발생되는 파워 잡음을 최소화하여 칩의 동작 특성을 개선하는 DRAM에서의 부분 리프레쉬방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 리프레쉬 모드에서 발생되는 파워 잡음을 최소화하여 칩의 동작 특성을 개선하기 위한 DRAM의 부분 리프레쉬 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래 기술에 따른 부분 리프레쉬 방법의 일 예를 설명하기 위한 도면이다.
도 2는 본 발명의 개념을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 부분 리프레쉬 회로를 구비하는 반도체 메모리 장치를 보여주는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 각각이 둘 이상의 서브 워드 라인 그룹으로 나뉘어지는 복수개의 워드라인들을 포함하는 메모리 뱅크, 상기 메모리 뱅크를 하나 이상 포함하는 동적 메모리 장치(DRAM)에서의 리프레쉬 방법에 관한 것이다. 본 발명의 일면에 따른 리프레쉬 방법은 (a) 리프레쉬 모드 신호를 활성화하는 단계; 및 (b) 상기 리프레쉬 모드 신호 및 소정의 로우 어드레스(X address)에 대응하여 상기 복수개의 워드라인 중의 어느 하나의 워드라인을 활성화함에 있어서, 상기 서브워드라인 그룹별로 시간 차이를 두고 활성화하는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 복수개의 글로벌 워드라인들 및 상기 글로벌 워드라인 각각의 제어를 받는 둘 이상의 서브 워드라인들을 포함하는 메모리 뱅크, 상기 메모리 뱅크를 하나 이상 포함하는 동적 메모리 장치(DRAM)에서의 리프레쉬 방법에 관한 것이다. 본 발명의 다른 일면에 따른 리프레쉬 방법은 (a) 리프레쉬 모드 신호를 활성화하는 단계; (b) 상기 리프레쉬 모드 신호 및 소정의 로우 어드레스(X address)에 대응하여 상기 메모리 뱅크 내의 복수개의 글로벌 워드라인들 중의 어느 하나를 활성화하는 단계; 및 (c) 상기 활성화된글로벌 워드라인의 제어를 받는 서브 워드라인들을 시간차를 두고 활성화하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 각각이 둘 이상의 서브 워드 라인 그룹으로 나뉘어지는 복수개의 워드라인들을 포함하는 메모리 뱅크, 상기 메모리 뱅크를 하나 이상 포함하는 동적 메모리 장치(DRAM)의 리프레쉬 회로에 관한 것이다. 본 발명의 일면에 따른 리프레쉬 회로는 상기 서브 워드라인 그룹별로 구비되어 각각 해당 서브 워드라인 그룹에 속하는 워드라인들을 제어하는 둘 이상의 워드라인 구동회로들; 및 리프레쉬 모드 신호를 지연하여, 지연 시간이 다른 1개 이상의 출력 신호들을 출력하는 지연 수단을 구비하며, 상기 워드라인 구동 회로들 중의 하나는 상기 리프레쉬 모드 신호에 응답하여 수신되는 로우 어드레스에 해당하는 워드라인을 활성화하고, 나머지 워드라인 구동 회로들은 상기 지연 수단의 출력 신호들 중의 어느 하나에 응답하여 상기 로우 어드레스에 해당하는 워드라인들을 각각 활성화함으로써, 상기 로우 어드레스에 대응하는 워드라인들이 상기 서브 워드라인 그룹별로 시간차를 두고 활성화되는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 복수 개의 글로벌 워드라인들 및 상기 글로벌 워드라인 각각의 제어를 받는 둘 이상의 서브 워드라인들을 포함하는 메모리 뱅크, 상기 메모리 뱅크를 하나 이상 포함하는 동적 메모리 장치(DRAM)에서의 리프레쉬 회로에 관한 것이다. 본 발명의 다른 일면에 따른 리프레쉬 회로는 리프레쉬 모드에서 소정의 로우 어드레스에 응답하여 상기 글로벌 워드라인들 중의 어느 하나를 활성화하는 글로벌 워드라인 구동회로; 상기 활성화된 글로벌 워드라인의 제어를 받는 서브 워드라인들을 상호간에 시간차를 두고 활성화하기 위한 서브 워드라인 디코더들; 및 리프레쉬 모드 신호를 지연하여, 지연 시간이 다른 1개 이상의 출력 신호들을 출력하는 지연 수단을 구비하며, 상기 서브 워드라인 디코더들은 상기 리프레쉬 모드 신호 또는 상기 지연 수단의 출력 신호들 중의 어느 하나에 응답함으로써, 상기 로우 어드레스에 대응하는 서브 워드라인들이 시간차를 두고 활성화되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 개념을 설명하기 위한 도면이다.
본 발명의 핵심적인 개념은 DRAM의 리프레쉬 모드에서 각각의 뱅크내에서 하나의 리프레쉬 명령에 대해 해당되는 워드 라인 전체를 동시에 활성화하는 것이아니라, 해당 워드라인을 서브 워드라인으로 구분하여 각 서브 워드라인별로 시간차를 두고 활성화하는 것이다. 이와 같이 함으로써 리프레쉬 모드에서의 잡음 피크를 상기에서 기술한 종래의 부분 리프레쉬 방법에 비하여 더욱 분산시키려는 것이다.
이를 좀 더 구체적으로 설명하기 위해 도 2를 참조한다. 도 2에서는 설명의편의를 위하여 하나의 메모리 뱅크(210)를 포함하는 DRAM 장치가 도시된다. 그리고 DRAM 장치는 하나의 메모리 뱅크(210)에 대하여 2개의 서브 워드라인 드라이버(231, 232) 및 두 개의 로우 디코더(221, 222)를 포함한다.
로우 디코더(221, 222)는 로우 어드레스(X 어드레스)를 디코딩하여, 뱅크의 워드라인들 중에서 하나의 워드라인을 선택한다. 선택된 워드라인은 서브 워드라인 드라이버(231, 232)에 의하여 고전압으로 구동된다.
각각의 워드 라인은 각 서브 워드라인 드라이버(231, 232)의 구동을 받는 2개의 서브 워드라인(W/L, W/L')으로 나뉘어진다. 즉, 제1 서브 워드라인(W/L)은 제1 서브 워드라인 드라이버(231)에 의해, 제2 서브 워드라인(W/L')은 제2 서브 워드라인 드라이버(232)에 의해 구동된다.
노멀 액티브 동작시에는 노멀 액티브 신호(NOR_ACT)가 동시에 로우 디코더들(221,222)에 입력된다. 따라서, 하나의 로우 어드레스에 의하여 제1 서브 워드 라인 및 제2 서브 워드라인(W/L, W/L')이 동시에 활성화되어 해당 로우에 연결되어 있는 비트 라인을 동시에 센싱한다.
반면, 리프레쉬 액티브 모드에서는 제1 로우 디코더(221)에는 리프레쉬 모드 신호(REFRESH)가 지연 없이 입력되지만 제2 로우 디코더(222)에는 지연 수단(240)을 거친 리프레쉬 모드 신호가 입력된다. 따라서, 하나의 로우 어드레스에 의하여 선택된 제1 서브 워드 라인 및 제2 서브 워드라인(W/L, W/L')은 소정의 시간차(△T)를 두고 활성화되며 비트라인 센싱도 그 만큼의 시간차를 두고 시작된다.
즉 △T 만큼의 시간차이에 의해 전력 잡음의 피크가 감쇄하게 되어 원활한 리프레쉬 동작을 보장받을 수 있다.
본 발명의 리프레쉬 방법은 노멀 액티브 모드에서 입력된 X 어드레스에 의해 선택된 임의의 하나의 로우(즉, 워드라인) 전체가 동시에 활성화되지 않고 임의의 단위별로 선택적으로 활성화제어를 받을 수 있는 DRAM 장치에 대하여 훨씬 용이하게 구현될 수 있다. 이와 같은 DRAM 장치에 적용된 예가 도 3에 도시된다.
도 3은 본 발명의 일 실시예에 따른 부분 리프레쉬 회로를 구비하는 DRAM 장치를 보여주는 도면이다.
본 발명의 일 실시예에 따른 DRAM 장치는 다수 개의 메모리 뱅크를 구비할 수 있지만, 도 3에서는 설명의 편의를 위하여 하나의 뱅크를 구비한 것으로 도시된다. 도 3을 참조하면, DRAM 장치는 하나의 메모리 뱅크(310), 복수 개의 서브 워드라인 드라이버(321~326), 지연 수단(370) 및 글로벌 워드라인 구동 회로(380)를 구비한다. 그리고, 워드라인 제어부(330) 및 센스 앰프 제어부(340)가 각 서브워드라인 드라이버(321~326)에 구비된다.
하나의 메모리 뱅크(310)는 다수개의 글로벌 워드라인들(Global W/L)과 각각의 글로벌 워드라인의 제어를 받는 서브 워드라인들을 갖는다. 그리고, 하나의 글로벌 워드라인의 제어를 받는 서브 워드라인들은 둘 이상의 서브 워드라인 그룹으로 나뉜다.
도 3에서는 설명의 편의를 위하여, 하나의 글로벌 워드라인(GWL1)의 제어를 받는 서브 워드라인들(SWL1~SWL6)이 6개 도시되며, 제1 내지 제3 서브워드라인들(SWL1~SWL3)은 제1 서브 워드라인 그룹(350)에 제4 내지 제6 서브 워드라인들(SWL4~SWL6)은 제2 서브 워드라인 그룹(360)에 속한다. 여기서는 하나의 글로벌 워드라인(GWL1)과 이의 제어를 받는 6개의 서브 워드라인(SWL1~SWL6)들이 도시되고 있으나, 나머지 글로벌 워드라인 각각의 제어를 받는 서브 워드라인들로 마찬가지로 2개의 서브 워드라인 그룹(350, 360)으로 나뉜다.
DRAM 장치가 리프레쉬 모드로 들어가면, 리프레쉬 모드 신호(REFRESH)가 활성화된다. 글로벌 워드라인 구동회로(380)는 리프레쉬 모드에서 소정의 로우 어드레스에 응답하여 메모리 뱅크(310)내의 글로벌 워드라인들 중의 어느 하나를 활성화한다.
서브 워드라인 디코더들(321~326)은 활성화된 글로벌 워드라인(GWL1)의 제어를 받는 서브 워드라인들(SWL1~SWL6)을 시간차를 두고 활성화하는데, 이를 위하여 지연 수단(370)이 필요하다.
지연 수단(370)은 리프레쉬 모드 신호(REFRESH)를 지연하여, 지연 시간이 다른 1개 이상의 출력 신호들을 출력한다. 여기서는, 서브 워드라인들이 2개의 서브 워드라인 그룹(350, 360)으로 구분되고, 서브 워드라인 그룹별로 시간차를 두고 활성화되므로, 지연 수단(370)은 리프레쉬 모드 신호(REFRESH)에 비하여 소정의 시간차(△T)만큼 지연된 하나의 출력 신호를 출력한다.
리프레쉬 모드 신호(REFRESH)는 제1 칼럼 어드레스(ADDR1)와 논리곱되어 제1 서브워드라인 그룹(350)의 워드라인 제어부(330)와 센스앰프 제어부(340)로 입력된다. 그리고, 지연된 리프레쉬 모드 신호는 제2 칼럼 어드레스(ADDR2)와 논리곱되어제2 서브 워드라인 그룹(360)의 워드라인 제어부(330)와 센스앰프 제어부(340)로 입력된다. 워드라인 제어부(330)는 서브워드라인 드라이버(321~326)를 제어하며, 센스앰프 제어부(340)는 비트라인 센스앰프(도시되지 않음)를 제어한다.
제1 및 제2 칼럼 어드레스(ADDR1, ADDR2)는 칼럼 어드레스(column address)의 일부로서, 노멀 액티브 모드에서는 각각 제1 서브워드라인 그룹(350), 제2 서브 워드라인 그룹(360)을 지정하기 위한 어드레스이다. 즉, 노멀 액티브 모드에서, 칼럼 어드레스의 일부를 미리 이용하여 그 일부가 제1 서브 워드라인 그룹(350)을 지정하는 어드레스(ADDR1)일 때에는 제1 서브 워드라인 그룹(350)에 속하는 서브 워드라인들(SWL1~SWL3)을 활성화하고, 칼럼 어드레스의 일부가 제2 서브 워드라인 그룹(360)을 지정하는 어드레스(ADDR2)일 때에는 제2 서브 워드라인 그룹(360)에 속하는 서브 워드라인들(SWL4~SWL6)을 활성화한다. 따라서, DRAM 장치는 칼럼 어드레스의 일부를 미리 이용하여, 서브 워드라인 그룹별로 선택적으로 활성화하는 구조이다.
그러나, 종래에는 이러한 구조의 DRAM에서도 리프레쉬 모드에서는 하나의 로우 어드레스에 해당되는 서브 워드라인들이 전부 동시에 구동된다. 즉, 하나의 글로벌 워드라인의 제어를 받는 서브 워드라인들이 동시에 구동되고, 따라서 비트라인 센싱도 동시에 이루어진다.
본 발명의 DRAM 장치에서는 리프레쉬 모드에서 제1 및 제2 칼럼 어드레스(ADDR1, ADDR2)는 모두 하이레벨('1')이 된다. 따라서, 제1 및 제2 서브워드라인 그룹(350, 360)에 속하는 서브 워드라인들(SWL1~SWL6)이 전부 구동되나, 제1 서브워드라인 그룹(350)에 속하는 서브 워드라인들(SWL1~SWL3)은 지연 없이 구동되고 비트라인 센스앰프에 의하여 센싱되는 반면, 제2 서브워드라인 그룹(360)에 속하는 서브 워드라인들(SWL4~SWL6)은 제1 서브 워드라인 그룹(350)에 속하는 서브 워드라인들(SWL1~SWL3)에 비하여 △T 만큼의 시간차를 두고 구동되고 센싱된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 도 3에서는 서브 워드라인 그룹이 2개로서 서브 워드라인 그룹별로 시간차를 두고 활성화되나, 서브 워드라인 그룹의 수는 가변될 수 있으며, 이에 따라 지연 수단의 수도 증가될 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 리프레쉬 방법 및 리프레쉬 회로에 의하면, DRAM 장치가 리프레쉬 모드에서 동작할 때 발생하는 전력 잡음 피크가 크게 줄어드는 효과가 있다.
특히, 본 발명의 리프레쉬 방법 및 리프레쉬 회로가 종래의 메모리 뱅크별로 시간차를 두어 워드라인을 구동하는 리프레쉬 방법과 결합하면, 잡음 피크가 더욱더 분산되어 DRAM 장치의 리프레쉬 모드에서의 잡음 피크가 더욱 개선되는 효과가 있다.
따라서, 본 발명의 DRAM 장치는 종래에 비하여 안정된 리프레쉬 동작을 수행할 수 있으므로, 데이터의 신뢰도가 증가된다.

Claims (8)

  1. 각각이 둘 이상의 서브 워드 라인 그룹으로 나뉘어지는 복수개의 워드라인들을 포함하는 메모리 뱅크, 상기 메모리 뱅크를 하나 이상 포함하는 동적 메모리 장치(DRAM)에서의 리프레쉬 방법에 있어서,
    (a) 리프레쉬 모드 신호를 활성화하는 단계; 및
    (b) 상기 리프레쉬 모드 신호 및 소정의 로우 어드레스(X address)에 대응하여 상기 복수개의 워드라인 중의 어느 하나의 워드라인을 활성화함에 있어서, 상기 서브워드라인 그룹별로 시간차를 두고 활성화하는 단계를 구비하는 것을 특징으로 하는 DRAM의 리프레쉬 방법.
  2. 복수개의 글로벌 워드라인들 및 상기 글로벌 워드라인 각각의 제어를 받는 둘 이상의 서브 워드라인들을 포함하는 메모리 뱅크, 상기 메모리 뱅크를 하나 이상 포함하는 동적 메모리 장치(DRAM)에서의 리프레쉬 방법에 있어서,
    (a) 리프레쉬 모드 신호를 활성화하는 단계;
    (b) 상기 리프레쉬 모드 신호 및 소정의 로우 어드레스(X address)에 대응하여 상기 메모리 뱅크내의 복수개의 글로벌 워드라인들 중의 어느 하나를 활성화하는 단계; 및
    (c) 상기 활성화된 글로벌 워드라인의 제어를 받는 서브 워드라인들을 시간차를 두고 활성화하는 단계를 구비하는 것을 특징으로 하는 DRAM의 리프레쉬 방법.
  3. 제 2항에 있어서,
    상기 복수개의 글로벌 워드라인 각각의 제어를 받는 서브 워드라인들이 둘 이상의 서브 워드라인 그룹으로 나뉘고, 상기 서브 워드라인들은 상기 DRAM의 노멀 액티브 동작에서 칼럼 어드레스의 일부를 이용하여 상기 서브 워드라인 그룹별로 선택적으로 활성화되며,
    상기 (b) 단계는 상기 활성화된 글로벌 워드라인의 제어를 받는 서브 워드라인들을 상기 서브 워드라인 그룹별로 상호간에 시간차를 두고 활성화하는 것을 특징으로 하는 DRAM의 리프레쉬 방법.
  4. 각각이 둘 이상의 서브 워드 라인 그룹으로 나뉘어지는 복수개의 워드라인들을 포함하는 메모리 뱅크, 상기 메모리 뱅크를 하나 이상 포함하는 동적 메모리 장치(DRAM)의 리프레쉬 회로에 있어서,
    상기 서브 워드라인 그룹별로 구비되어 각각 해당 서브 워드라인 그룹에 속하는 워드라인들을 제어하는 둘 이상의 워드라인 구동회로들; 및
    리프레쉬 모드 신호를 지연하여, 지연 시간이 다른 1개 이상의 출력 신호들을 출력하는 지연 수단을 구비하며,
    상기 워드라인 구동 회로들 중의 하나는 상기 리프레쉬 모드 신호에 응답하여 수신되는 로우 어드레스에 해당하는 워드라인을 활성화하고, 나머지 워드라인 구동 회로들은 상기 지연 수단의 출력 신호들 중의 어느 하나에 응답하여 상기 로우 어드레스에 해당하는 워드라인들을 각각 활성화함으로써, 상기 로우 어드레스에 대응하는 워드라인들이 상기 서브 워드라인 그룹별로 시간차를 두고 활성화되는 것을 특징으로 하는 DRAM의 리프레쉬 회로.
  5. 제 4항에 있어서,
    상기 지연 수단은 상기 리프레쉬 모드 신호를 △T, 2△T,.. 만큼씩 순차적으로 지연하여 상기 서브 워드라인 그룹의 수보다 1적은 상기 출력 신호들을 출력하며,
    상기 워드라인 구동 회로들 중의 하나는 상기 리프레쉬 모드 신호에 응답하여 상기 로우 어드레스에 해당하는 워드라인을 활성화하고, 나머지 워드라인 구동 회로들은 각각 상기 지연 수단의 출력 신호들 중의 어느 하나씩에 응답하여 상기 로우 어드레스에 해당하는 워드라인들을 각각 활성화함으로써, 상기 로우 어드레스에 대응하는 워드라인들이 상기 서브 워드라인 그룹별로 △T 만큼의 시간차를 두고 순차적으로 활성화되는 것을 특징으로 하는 DRAM의 리프레쉬 회로.
  6. 복수 개의 글로벌 워드라인들 및 상기 글로벌 워드라인 각각의 제어를 받는 둘 이상의 서브 워드라인들을 포함하는 메모리 뱅크, 상기 메모리 뱅크를 하나 이상 포함하는 동적 메모리 장치(DRAM)에서의 리프레쉬 회로에 있어서,
    리프레쉬 모드에서 소정의 로우 어드레스에 응답하여 상기 글로벌 워드라인들 중의 어느 하나를 활성화하는 글로벌 워드라인 구동회로;
    상기 활성화된 글로벌 워드라인의 제어를 받는 서브 워드라인들을 상호간에 시간차를 두고 활성화하기 위한 서브 워드라인 디코더들; 및
    리프레쉬 모드 신호를 지연하여, 지연 시간이 다른 1개 이상의 출력 신호들을 출력하는 지연 수단을 구비하며,
    상기 서브 워드라인 디코더들은 상기 리프레쉬 모드 신호 또는 상기 지연 수단의 출력 신호들 중의 어느 하나에 응답함으로써, 상기 로우 어드레스에 대응하는 서브 워드라인들이 시간차를 두고 활성화되는 것을 특징으로 하는 DRAM의 리프레쉬 회로.
  7. 제 6항에 있어서,
    상기 복수개의 글로벌 워드라인 각각의 제어를 받는 서브 워드라인들이 둘 이상의 서브 워드라인 그룹으로 나뉘고, 상기 서브 워드라인들은 상기 DRAM의 노멀 액티브 동작에서 칼럼 어드레스의 일부를 이용하여 상기 서브 워드라인 그룹별로 선택적으로 활성화되며,
    상기 활성화된 글로벌 워드라인의 제어를 받는 서브 워드라인들은 상기 리프레쉬 모드에서 상기 서브 워드라인 그룹별로 상호간에 시간차를 두고 활성화되는 것을 특징으로 하는 DRAM의 리프레쉬 회로.
  8. 제 7항에 있어서,
    상기 지연 수단은 상기 리프레쉬 모드 신호를 △T, 2△T,.. 만큼씩 순차적으로 지연하여 상기 서브 워드라인 그룹의 수보다 1적은 출력 신호들을 출력하며,
    상기 서브 워드라인 그룹 중의 하나의 서브 워드라인 그룹은 상기 리프레쉬 모드 신호에 응답하여 서브 워드라인들이 활성화되고, 나머지 서브 워드라인 그룹들은 각각 상기 지연 수단의 출력 신호들 중의 어느 하나씩에 응답하여 서브 워드라인들이 활성화됨으로써, 상기 로우 어드레스에 대응하는 서브 워드라인들이 상기 서브 워드라인 그룹별로 △T 만큼의 시간차를 두고 순차적으로 활성화되는 것을 특징으로 하는 DRAM의 리프레쉬 회로.
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