KR100540488B1 - 로우 경로 제어회로를 갖는 반도체 메모리 소자 및 그의구동방법 - Google Patents

로우 경로 제어회로를 갖는 반도체 메모리 소자 및 그의구동방법 Download PDF

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Abstract

본 발명은 오토리프레쉬 동작 수행 시 발생되는 피크 커런트를 줄이거나, 또는 tRC가 다른 반도체 메모리 소자를 하나의 시스템에 사용할 수 있는 로우 경로 제어회로를 갖는 반도체 메모리 소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 다수의 단위 메모리 셀로 이루어진 메모리 어레이 블록; 외부 커맨드를 입력 받아 읽기신호, 쓰기신호, 뱅크신호, 액티브신호 및 리프레쉬 신호를 생성하기 위한 커맨드 디코딩수단; 한 주기 내 워드라인의 활성화 방법을 선택하기 위한 선택신호를 생성하는 선택신호 생성수단; 상기 선택신호에 응답하여 제1 뱅크구동신호 및 제2 뱅크구동신호의 활성화 시점을 조정하여 출력하기 위한 뱅크 제어수단; 상기 리프레쉬 신호에 응답하여 내부 어드레스를 생성하는 내부 어드레스 카운팅수단; 상기 내부 어드레스 또는 입력된 어드레스 중 선택하여 로우 어드레스로 출력하는 로우 어드레스 래치수단; 상기 제1 뱅크구동신호에 응답하여 상기 로우 어드레스를 디코딩하여 상기 메모리 어레이 블록 내 워드라인을 활성화 시키기 위한 제1 디코딩수단; 상기 제2 뱅크구동신호에 응답하여 상기 로우 어드레스를 디코딩하여 상기 메모리 어레이 블록 내 워드라인을 활성화 시키기 위한 제2 디코딩 수단; 상기 제1 뱅크구동신호에 응답하여 제1 감지증폭 구동신호를 활성화시키는 제1 로우 제어수단; 상기 제2 뱅크구동신호에 응답하여 제2 감지증폭 구동신호를 활성화시키는 제2 로우 제어수단 및 상기 제1 감지증폭 구동신호 및 제2 감지증폭 구동신호에 응답하여 상기 활성화된 워드라인의 메모리 셀 데이터를 감지 및 증폭하기 위한 감지증폭기 블록을 구비하는 반도체 메모리 소자를 제공한다.
리프레쉬, 피크 커런트, tRC, tREF, 선택

Description

로우 경로 제어회로를 갖는 반도체 메모리 소자 및 그의 구동방법{SEMICONDUCTOR MEMORY DEVICE HAVING ROW PATH CONTROL CIRCUIT AND THEREOF OPERATION METHOD}
도 1은 종래기술에 따른 로우 경로 제어회로를 갖는 반도체 메모리 소자의 블록도.
도 2는 도 1의 로우 어드레스 래치부의 내부 회로도.
도 3은 도 1의 뱅크신호 생성부의 내부 회로도.
도 4는 도 1의 블록의 노말동작 시 타이밍도.
도 5는 도 1의 블록의 리프레쉬 동작 시 타이밍도.
도 6은 본 발명의 일 실시예에 따른 로우 경로 제어회로를 갖는 반도체 메모리 소자.
도 7은 도 6의 BA 제어부의 내부 회로도.
도 8a 및 도 8b는 선택신호 제공부의 실시예에 따른 내부 회로도.
도 9는 도 7의 지연부의 내부 회로도.
도 10은 도 6의 블록의 노말동작 시 타이밍도.
도 11은 도 6의 블록의 디폴트 선택에 따른 리프레쉬 동작 시 타이밍도.
도 12는 tRCmin이 72ns일 때 도 6의 블록의 리프레쉬 동작의 타이밍도
도 13은 tRCmin이 120ns일 때 도 6의 블록의 리프레쉬 동작의 타이밍도.
* 도면의 주요 부분에 대한 설명
60 : BA 제어부 61 : 하위 로우 프리디코딩부
62 : 하위 로우 제어부 63 : 상위 로우 프리디코딩부
64 : 상위 로우 제어부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 로우 경로 제어회로를 갖는 반도체 메모리 소자 및 구동방법에 관한 것이다.
일반적으로, 데이터는 고립된 셀 커패시터에 전하의 형태로 저장되는데 커패시터가 완벽하지 않기 때문에 저장된 전하는 커런트의 손실에 의해 외부로 유실된다. 따라서 데이터가 완전히 소멸되기 전에 저장된 데이터를 꺼내서 증폭시켜 다시 써넣는 반복된 과정이 필요하며, 이를 리프레쉬(Refresh) 동작이라 한다.
리프레쉬 동작은 외부 리프레쉬 커맨드를 받아 로우 어드레스에 해당하는 워드라인을 턴온한 뒤 감지증폭기를 활성화시킴으로써 이뤄지며, 밖으로 데이터의 출입이 없다.
이러한 리프레쉬 동작은 크게 셀프 리프레쉬(Self Refresh)와 오토 리프레쉬(Auto Refresh) 두 가지로 나눌 수 있는데, 셀프 리프레쉬는 한번의 커맨 드 입력으로 전체 메모리 셀이 리프레쉬 되는 반면, 오토 리프레쉬는 매번 리프레쉬 커맨드를 재입력 해주어야 한다.
참고적으로, 리프레쉬 동작에 관한 타이밍을 몇가지 살펴보도록 하겠다. 먼저, 리프레쉬 타임(Refresh Time)은 전체 메모리 셀의 데이터를 잃어버리기 직전까지의 시간으로, 특정 메모리 셀에 한번 리프레쉬한 뒤 다시 리프레쉬를 할 때까지의 간격을 의미한다. 이는 메모리 셀의 공정이나 셀의 크기 등에 관련된다. 그리고, 반도체 메모리 소자의 전체 셀을 완전히 리프레쉬 하기 위해 필요한 라스신호(RAS)의 수를 리프레쉬 싸이클(Refresh Cycle)이라 한다.
다음으로 반도체 메모리 소자 내부의 로우 경로 제어회로를 통해 리프레쉬 동작의 수행을 위한 내부 제어신호의 생성에 관해 살펴보도록 한다.
도 1은 종래 기술에 따른 로우 경로 제어회로를 갖는 반도체 메모리 소자의 블록도이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 소자는 외부 커맨드(CLK, CKE, /RAS, /CAS, /WE)를 입력 받아 동작신호(REF, ACT, RD, WT, BAj)를 생성하기 위한 입력 버퍼/커맨드 디코딩부(10)와, 리프레쉬 신호(REF)를 입력으로 하여 내부 어드레스(IAX<0∼i>)를 발생시키기 위한 내부 어드레스 카운팅부(11)와, 액티브 커맨드(ACT_COM) 및 리프레쉬 신호(REF)에 제어받아 로우 어드레스(AX<0∼i>)를 출력하기 위한 로우 어드레스 래치부(12)와, 읽기신호(RD) 및 쓰기신호(WT)에 제어받아 컬럼 어드레스(AY<0∼i>)를 출력하기 위한 컬럼 어드레스 래치부(13)와, 로우 어드레스(AX<0∼i>)의 일부를 디코딩하기 위한 로우 프리 디코딩부(14)와, 컬럼 어드레 스(AY<0∼i>)의 일부를 디코딩 하기 위한 컬럼 프리 디코딩부(15)와, 로우 프리 디코딩부(14)의 출력신호로 워드라인(WL)을 활성화 시키기 위한 로우 디코딩부(18)와, 컬럼 프리 디코딩부(15)의 출력신호를 디코딩하여 컬럼라인을 선택하기 위한 컬럼 디코딩부(21)와, 입력 버퍼/커맨드 디코딩부(10)의 뱅크신호(BAi)를 입력으로 하여 감지증폭 구동신호(SAEN)를 생성하기 위한 로우 제어부(16)와, 감지증폭 구동신호(SAEN)에 제어받아 감기증폭기 블록(19)을 제어하기 위한 SA제어부(17)와, 다수의 단위 메모리 셀로 이루어진 메모리 어레이 블록(20)과, SA 제어부(17)에 제어받아 선택된 워드라인의 메모리 셀 데이터를 감지 및 증폭하기 위한 감지증폭기 블록(19)으로 구성된다.
도 2는 도 1의 로우 어드레스 래치부(12)의 내부 회로도이다.
도 2를 참조하면, 로우 어드레스 래치부(12)는 리프레쉬 신호(REF)의 활성화에 응답하여 내부 어드레스(IAX<0∼i>)를 로우 어드레스(AX<0∼i>)로써 출력시키기 위한 내부 래치부(25)와, 외부에서 입력된 액티브 커맨드(ACT_COM)의 활성화에 응답하여 어드레스(A<0∼i>)를 로우 어드레스(AX<0∼i>)로써 출력시키기 위한 외부 래치부(26)로 구성된다.
이를 구체적으로 살펴보면, 내부 래치부(25)는 리프레쉬 신호(REF)를 반전시키기 위한 인터버(I1)와, 인버터(I1)의 출력신호를 게이트 입력으로 갖는 PMOS트랜지스터(PM1)와, 내부 어드레스(IAX<0∼i>)를 게이트 입력으로 갖는 PMOS트랜지스터(PM2)가 전원전압 VDD와 출력노드 사이에 직렬로 배치되고, 내부 어드레스(IAX<0∼i>)를 게이트 입력으로 갖는 NMOS트랜지스터(NM1)와, 리프레쉬 신호(REF)를 게이트 입력으로 갖는 NMOS트랜지스터(NM2)가 출력노드와 전원전압 VSS 사이에 직렬로 배치되어 구현되며, 외부 래치부(26)는 액티브 커맨드(ACT_COM)를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호를 게이트 입력으로 갖는 PMOS트랜지스터(PM3)와, 어드레스(A<0∼i>)를 게이트 입력으로 갖는 PMOS트랜지스터(PM4)가 전원전압 VDD와 출력노드 사이에 직렬로 배치되고, 어드레스(A<0∼i>)를 게이트 입력으로 갖는 NMOS트랜지스터(NM3)와, 액티브 커맨드(ACT_COM)를 게이트 입력으로 갖는 NMOS트랜지스터(NM4)가 출력노드와 전원전압 VSS사이에 직렬로 배치되어 구현된다.
도 3은 도 1의 입력 버퍼 /커맨드 디코딩부(10) 내의 뱅크 구동신호 생성부의 내부 회로도이다.
도 3을 참조하면, 뱅크신호 생성부는 액티브 신호(ACT)를 셋신호로 가지며, 프리차지 신호(PRE)와 리프레쉬 프리차지 신호(REBA)를 리셋신호로 갖는 크로스 커플드 낸드 래치로 구현되어 뱅크신호(BAi)를 생성한다.
다음으로, 로우 경로 제어회로를 갖는 반도체 메모리 소자의 동작을 액티브 커맨드의 입력으로 인한 노말동작과, 리프레쉬 커맨드의 입력으로 인한 리프레쉬 동작으로 나누어 살펴보도록 한다.
먼저 노말동작을 살펴보면, 입력된 액티브 커맨드(ACT_COM)는 입력 버퍼 /커맨드 디코딩부(10)를 통해 액티브 신호(ACT)로 활성화된다. 이어 외부 커맨드와 함께 입력된 어드레스(A<0∼i>)는 액티브 커맨드(ACT_COM)에 제어받는 로우 어드레스 래치부(12)를 통해 로우 어드레스(AX<0∼i>)로 출력되어 로우 프리 디코딩부(14)와 로우 디코딩부(18)를 거쳐 해당 워드라인(WL)을 활성화 시킨다. 또한, 뱅크신호 생성부는 액티브 신호(ACT)에 응답하여 뱅크신호(BAi)를 활성화시키며, 이에 응답하여 로우 제어부(16)가 감지증폭기 구동신호(SAEN)를 활성화시킴으로써 SA 제어부(17)를 통해 감지증폭기 블록(19)이 액티브되어 메모리셀 데이터가 감지 및 증폭되도록 한다. 이후, 입력 버퍼 /커맨드 디코딩부(10)는 외부 커맨드(CLK, CKE, /RAS, /CAS, /WE)를 디코딩하여 쓰기신호(WT) 또는 읽기신호(RD)를 활성화 시키며, 이에 제어 받는 컬럼 어드레스 래치부(13)는 입력된 어드레스(A<0∼i>)를 컬럼어드레스(AY<0∼i>)로 출력한다. 컬럼어드레스(AY<0∼i>)는 컬럼 프리 디코딩부(15) 및 컬럼 디코딩부(21)를 거쳐 감지증폭기 블록(19)의 데이터 중 선택하여 출력시킴으로써 읽기동작을 수행하거나, 또는 외부 데이터를 감지증폭기 블록(19)에 오버라이트 함으로써 쓰기동작을 수행한다. 프리차지 커맨드(PRE_COM)가 입력되어 동작이 종료된다.
다음으로, 외부 커맨드(CLK, CKE, /RAS, /CAS, /WE)가 입력되면 입력 버퍼/커맨드 디코딩부(10)에 의해 리프레쉬 신호(REF)가 활성화되므로, 이에 제어받는 내부 어드레스 카운팅부(11)가 내부 어드레스(IAX<0∼i>)를 생성한다. 내부 어드레스(IAX<0∼i>)는 리프레쉬 신호(REF)에 제어받는 로우 어드레스 래치부(12)를 통해 로우 어드레스(AX<0∼i>)로 출력되어 로우 프리 디코딩부(14)와 로우 디코딩부(18)를 거쳐 해당 워드라인(WL)을 활성화 시킨다. 또한, 액티브 신호(ACT)에 의해 뱅크신호 생성부는 뱅크신호(BAi)를 활성화시키고, 이에 제어받는 로우 제어부(16)가 감지증폭기 구동신호(SAEN)를 활성화시킴으로써 SA 제어부(17)를 통해 감지증폭기 블록(19)을 액티브하여 선택된 워드라인(WL)의 메모리셀 데이터를 감지 및 증폭되도록 한다. 감지증폭기 블록(19)에 의해 증폭된 메모리 셀 데이터가 다시 메모리 어레이 블록(20)에 저장되고, 이후 리프레쉬 프리차지 신호(REBA)의 활성화로 리프레쉬 동작이 종료된다.
도 4는 도 1의 블록의 노말동작 시의 타이밍도이다.
도 4를 참조하면, 입력된 액티브 커맨드(ACT_COM)는 액티브 신호(ACT)로 활성화되고, 이와 동시에 입력된 어드레스(A(0))는 로우 어드레스(AX(0))로 활성화된다. 이어 액티브 신호(ACT)에 응답하여 뱅크신호(BAi)가 활성화되고, 해당 뱅크의 워드라인(WL0) 및 감지증폭 구동신호(SAEN)가 활성화 된다. 이어 프리차지 커맨드(PRE_COM)의 입력으로 뱅크신호(BAi), 워드라인(WL0) 및 감지증폭 구동신호(SAEN)가 비활성화 된다.
이후, 액티브 커맨드와 어드레스(A(m))가 입력되어 워드라인(WLm)이 활성화 되는 새로운 노말동작이 수행된다.
도 5는 도 1의 블록의 리프레쉬 동작에 관한 타이밍도이다.
도 5를 참조하면, 오토리프레쉬 커맨드(AutoRefresh_COM)의 입력으로 인해 리프레쉬 신호(REF)가 활성화되며, 이에 응답하여 생성된 내부 어드레스(IAX(0))는 로우 어드레스(AX(0))로 활성화된다. 리프레쉬 신호(REF)에 응답하여 활성화된 액티브 신호(ACT)에 의해 뱅크신호(BAi)가 활성화됨으로써, 이어 해당 워드라인(WL0) 및 감지증폭 구동신호(SAEN)가 활성화된다. 이어 뱅크신호(BAi)가 비활성화 되어 리프레쉬 신호(REF), 워드라인(WL0) 및 감지증폭기 구동신호(SAEN)가 비활성화 된 다.
이후, 이어 오토리프레쉬 커맨드(AutoRefresh_COM)가 재 입력되고, 순차적 내부 어드레스(IAX(1))가 생성되어 뱅크 내 다음 워드라인(WL1)이 리프레쉬 된다.
참고적으로, 액티브 커맨드가 입력되고 다음 액티브 커맨드가 입력될 때까지의 시간을 라스 싸이클(tRC)이라고 하며, tRCmin은 오토 리프레쉬 커맨드가 입력될 수 있는 가장 짧은 시간 간격을 의미한다. 그리고 도 4 및 도 5는 한 주기의 tRC동안 액티브 커맨드와 어드레스가 입력되어 내부 제어신호들이 활성화되는 과정을 나타낸다.
한편, 표 1은 256Mb/512Mb 및 1Gb 메모리 소자의 리프레쉬 동작에 관한 JEDEC 스펙(Jointed Electron Device Engineering Council Specification)을 비교한 것이다.
Figure 112003041183677-pat00001
상기 표1를 참조하면, 256Mb/512Mb 메모리 소자는 로우 어드레스 13개(A0∼A12)로 8192개의 워드라인을 가지며, 1Gb 메모리 소자는 로우 어드레스 14개(A0∼A13)로 16384개의 워드라인을 갖는다. 반면, 리프레쉬 싸이클 스펙(Refresh Cycle Spec)은 8K/64ms로 256Mb/512Mb 및 1Gb 메모리 소자가 모두 동일하다. 1Gb 메모리 소자의 경우는 뱅크 당 16K개의 워드라인을 가지므로, 64ms 시간동안 8K번으로 리프레쉬를 수행해야 하는 스펙을 따르기 위해서는 256Mb/512Mb와 비교하여 볼 때 동일한 tRFC 동안 2배의 워드라인을 활성화 시켜야 한다.
따라서, 종래 기술의 경우 리프레쉬 동작 시 뱅크 당 1개의 워드라인만 액티브하는 반면, 1Gb 메모리 소자는 2배의 워드라인을 액티브 시켜야 하므로 상대적으로 피크 커런트(Peak Current)에 취약하다.
또한, 1Gb의 tRFCmin = 120ns인데 비해 256Mb/512Mb의 tRFCmin = 72ns로 서로 상이하여 tRFCmin를 만족하지 않는 시스템에서는 동시에 사용할 수 없는 단점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 필요에 따라 피크 커런트를 줄이거나 tRC가 다른 반도체 메모리 소자를 하나의 시스템에 사용할 수 있는 로우 경로 제어회로를 갖는 반도체 메모리 소자를 제공한다.
또한, 본 발명의 다른 목적은 로우 경로 제어회로를 갖는 반도체 메모리 소자의 구동방법을 제공하는 것이다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 단위 메모리 셀로 이루어진 메모리 어레이 블록; 외부 커맨드를 입력 받아 읽기신호, 쓰기신호, 뱅크신호, 액티브신호 및 리프레쉬 신호를 생성하기 위한 커맨드 디코딩수단; 한 주기 내 워드라인의 활성화 방법을 선택하기 위한 선택신호를 생성하는 선택신호 생성수단; 상기 선택신호에 응답하여 제1 뱅크구동신호 및 제2 뱅크구동신호의 활성화 시점을 조정하여 출력하기 위한 뱅크 제어수단; 상기 리프레쉬 신호에 응답하여 내부 어드레스를 생성하는 내부 어드레스 카운팅수단; 상기 내부 어드레스 또는 입력된 어드레스 중 선택하여 로우 어드레스로 출력하는 로우 어드레스 래치수단; 상기 제1 뱅크구동신호에 응답하여 상기 로우 어드레스를 디코딩하여 상기 메모리 어레이 블록 내 워드라인을 활성화 시키기 위한 제1 디코딩수단; 상기 제2 뱅크구동신호에 응답하여 상기 로우 어드레스를 디코딩하여 상기 메모리 어레이 블록 내 워드라인을 활성화 시키기 위한 제2 디코딩 수단; 상기 제1 뱅크구동신호에 응답하여 제1 감지증폭 구동신호를 활성화시키는 제1 로우 제어수단; 상기 제2 뱅크구동신호에 응답하여 제2 감지증폭 구동신호를 활성화시키는 제2 로우 제어수단 및 상기 제1 감지증폭 구동신호 및 제2 감지증폭 구동신호에 응답하여 상기 활성화된 워드라인의 메모리 셀 데이터를 감지 및 증폭하기 위한 감지증폭기 블록을 구비하는 반도체 메모리 소자를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 로우 경로 제어회로를 갖는 반도체 메모리 소자의 블록도이다.
도 6을 참조하면, 로우 경로 제어회로를 갖는 반도체 메모리 소자는 외부 커맨드(CLK, CKE, /RAS, /CAS, /WE)를 입력 받아 제어신호(REF, ACT, RD, WT, BAj)를 생성하기 위한 입력 버퍼/커맨드 디코딩부(10)와, 리프레쉬 신호(REF)를 입력으로 하여 내부 어드레스(IAX<0∼i-1>)를 발생시키기 위한 내부 어드레스 카운팅부(11)와, 액티브 커맨드(ACT_COM) 및 리프레쉬 신호(REF)에 제어받아 로우 어드레스(AX<0∼i>)를 출력하기 위한 로우 어드레스 래치부(12)와, 읽기신호(RD) 및 쓰기신호(WT)에 제어받아 컬럼 어드레스(AY<0∼i>)를 출력하기 위한 컬럼 어드레스 래치부(13)와, 컬럼 어드레스(AY<0∼i-1>)의 일부를 디코딩 하기 위한 컬럼 프리 디코딩부(15)와, 리프레쉬 신호(REF)에 응답하여 하위 뱅크신호(BAiL) 및 상위 뱅크신호(BAiH)로 출력하기 위한 BA 제어부(60)와, 하위 뱅크신호(BAiL)에 응답하여 하위 감지증폭 구동신호(SAENL)를 생성하기 위한 하위 로우 제어부(62)와, 상위 뱅크신호(BAiH)에 응답하여 상위 감지증폭 구동신호(SAENH)를 생성하기 위한 상위 로우 제어부(64)와, 로우 어드레스(AX<0∼i-1>)의 일부를 디코딩하기 위한 하위 로우 프리 디코딩부(61) 및 상위 로우 프리 디코딩부(62)와, 하위 로우 프리 디코딩부(61) 및 상위 로우 프리 디코딩부(62)의 출력신호로 워드라인(WL)을 활성화 시키기 위한 로우 디코딩부(18)와, 컬럼 프리 디코딩부(15)의 출력신호를 디코딩하여 컬럼라인을 선택하기 위한 컬럼 디코딩부(21)와, 다수의 단위 메모리 셀로 이루어진 메모리 어레이 블록(20)과, 하위 감지증폭 구동신호(SAENL) 및 상위 감지증폭 구동신호(SAENH)에 응답하여 감지증폭기 블록(19)을 액티브시키기 위한 SA 제어부(17)와, SA 제어부(17)에 제어받아 선택된 워드라인의 메모리 셀 데이터를 감지 및 증폭하기 위한 감지증폭기 블록(19)으로 구성된다.
본 발명의 일 실시예에 따른 반도체 메모리 소자에 있어서, 이는 한 뱅크를 크게 두개의 부분으로 나눠 이를 독립적으로 제어할 수 있도록 한 점이 종래 기술과 비교하여 볼 때 크게 다르다. 한 뱅크 내 두개의 하프뱅크를 구분하기 위해 로우 어드레스의 최상위 비트(AX<i>)를 사용하는 BA 제어부(60)를 통해 하위 뱅크신호(BAiL) 및 상위 뱅크신호(BAiH)를 생성한다. 또한, 이에 제어받는 각각의 프리 디코딩부(61,63) 및 로우 제어부(62, 64)를 하프뱅크 단위로 갖는다.
따라서, 도 6의 블록을 도 1의 블록과 비교하여 보면, 본발명의 반도체 메모리 소자의 블록에는 리프레쉬 신호(REF)에 응답하여 뱅크신호(BAi)를 하위 뱅크신호(BAiL) 및 상위 뱅크신호(BAiH)로 구분하여 생성하기 위한 BA 제어부(60)가 추가되고, 하위 로우 프리디코딩부(61) 및 상위 로우 프리디코딩부(63), 하위 로우 제어부(62) 및 상위 로우 제어부(64)로 세분화 된 것을 확인할 수 있다.
도 7은 도 6의 BA 제어부(60)의 내부 회로도이다.
도 7을 참조하면, 로우 어드레스(AX<i>)를 입력으로 갖는 인버터(I3)와, 인버터(I3)의 노드 b와 뱅크신호(BAi)를 입력을 갖는 낸드게이트(ND1)와, 로우 어드레스(AX<i>)와 뱅크신호(BAi)를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND1)의 출력신호를 반전시키기 위한 인버터(I4)와, 리프레쉬 신호(REF)를 반전시키기 위한 인버터(I5)와, 낸드게이트(ND2)의 출력신호를 반전시키기 위한 인버터(I6)와, 인버터(I4)의 출력신호와 인버터(I5)의 노드 a를 입력으로 갖는 낸드게이트(ND3)와, 뱅크신호(BAi)가 걸리는 노드 c와 리프레쉬 신호(REF)를 입력으로 갖는 낸드게이트(ND4)와, 노드 a와 인버터(I6)의 출력신호를 입력으로 갖는 낸드게이트(ND5)와, 낸드게이트(ND4)의 노드 d와 낸드게이트(ND3)의 출력신호를 입력으로 갖는 낸드게이트(ND6)와, 낸드게이트(ND4)의 노드 d와 낸드게이트(ND5)의 출력신호를 입력으로 갖는 낸드게이트(ND7)와, 낸드게이트(ND6) 출력신호를 래치하여 하위 뱅크신호(BAiL)를 출력하기 위한 인버터체인(I7, I8)과, 리프레쉬 신호(REF) 및 선택신호(STRFC)를 입력으로 갖는 낸드게이트(ND8)와, 낸드게이트(ND8)의 노드 e와 낸드게이트(ND7)의 출력신호를 입력으로 갖는 낸드게이트(ND9)와, 노드 e를 입력으로 갖는 인버터(I9)와, 낸드게이트(ND7)의 출력신호를 지연시키기 위한 지연부(70)와, 지연부(70)의 출력신호와 인버터(I9)의 출력신호를 입력으로 갖는 낸드게이트(ND10)와, 낸드게이트(ND10)의 노드 f와 낸드게이트(ND9)의 출력신호를 입력으로 하여 상위 뱅크신호(BAiH)를 출력하는 낸드게이트(ND11)로 구현된다.
먼저, 리프레쉬 신호(REF)가 논리값 'L'를 갖는 경우에는 노드 a, 노드 d, 노드 e 및 노드 f가 논리값 'H'를 갖게되어 이를 한 입력으로 갖는 낸드게이트(ND3, ND5, ND6, ND7, ND9, ND11)가 인버터와 같이 동작한다. 즉, 실제적으로 BA 제어부(60)는 반전된 로우 어드레스(AX(i))와 뱅크신호(BAi)를 입력으로 갖는 앤드게이트와 로우 어드레스(AX<i>)와 뱅크신호(BAi)를 입력으로 갖는 앤드게이트로 구성된 것처럼 동작하여, 로우 어드레스(AX<i>)의 논리값에 따라 하위 뱅크신호(BAiL) 또는 상위 뱅크신호(BAiH)가 활성화된다.
그리고 리프레쉬 신호(REF)가 논리값 'H'를 갖고, 선택신호(STRFC)가 논리값 'L'를 갖을 경우에는 노드 a가 논리값 'H'를 가져 낸드게이트(ND4, ND6, ND7)가 인버터와 같이 동작하게 되며, 선택신호(STRFC)에 따라 낸드게이트(ND9, ND11) 역시도 인버터와 같이 동작한다. 따라서, 리프레쉬 신호(REF)및 뱅크신호(BAi)가 활성화 되면, 하위 뱅크신호(BAiL) 및 상위 뱅크신호(BAiH)가 동시에 활성화된다.
또한, 리프레쉬 신호(REF)가 논리값 'H'를 갖고, 선택신호(STRFC)가 논리값 'H'를 갖을 경우에는 선택신호(STRFC)에 의해서 노드 e가 논리값 'H'를 가지므로 낸드게이트(ND10, ND11)가 인버터처럼 동작하여 지연부(70)의 출력신호를 출력시킨다. 따라서, 리프레쉬 신호(REF) 및 뱅크신호(BAi)가 활성화되면, 하위 뱅크신호(BAiL)가 활성화되고 지연부(70)의 지연시간 이후에 상위 뱅크신호(BAiH)가 활성화된다.
도 8a 및 도 8b는 선택신호 제공부의 실시예에 따른 내부 회로도이다.
먼저, 도 8a는 퓨즈를 이용하여 구현된 선택신호 제공부의 회로도이다.
선택신호 제공부는 전원전압 VDD를 각각의 게이트 입력으로 갖는 NMOS트랜지스터(NM6, NM7)와, 리셋신호(RST)를 게이트 입력으로 갖는 NMOS트랜지스터(NM5)가 전원전압 VSS와 노드 사이에 직렬로 배치되고, 퓨즈(FUSE)가 전원전압 VDD와 노드 사이에 연결되며, 노드에 걸리는 신호를 반전시켜 출력시키기 위한 인버터(I10)와, 인버터(I10)의 출력신호를 게이트 입력으로 가지며 노드와 전원전압 VSS사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM8)와, 인버터(I10)의 출력신호를 래치하여 선택신호(STRFC)로 출력하는 인버터 체인(I11, I12)으로 구현된다.
퓨즈(FUSE) 연결에 따른 선택신호(STRFC)의 논리값을 살펴보면, 퓨즈(FUSE)가 연결된 경우가 디폴트 경우로 선택신호(STRFC)는 논리값 'L'를 가지며, 퓨즈(FUSE)가 끊어진 경우 선택신호(STRFC)는 논리값 'H'를 갖는다.
다음으로, 도 8b는 패드 본딩을 이용하여 구현된 선택신호 제공부의 회로도이며, 선택신호 제공부는 패드(PAD)와 저항(R1) 그리고 인버터 체인(I13, I14)이 직렬 연결되어 선택신호(STRFC)를 출력한다.
패드(PAD)를 전원전압 VDD에 본딩시키면 선택신호(STRFC)가 논리값 'H'를 갖고, 패드(PAD)를 전원전압 VSS에 본딩시키면 선택신호(STRFC)가 논리값 'L'를 갖는다.
도 9는 도 7의 지연부(70)의 내부 회로도이다.
도 9를 참조하면, 지연부(70)는 입력신호를 반전시키는 인버터와 인버터의 출력신호를 지연시키기 위한 저항과 저항에 병렬로 연결된 커패시터로 구현된 다수의 블록이 직렬로 연결되어 입력신호를 지연시켜 출력한다.
다음으로 본 발명의 일 실시예에 따른 로우 경로 제어회로를 갖는 반도체 메모리 소자의 동작을 액티브 커맨드의 입력으로 인한 노말동작과 리프레쉬 커맨드의 입력으로 인한 리프레쉬 동작으로 나누어 살펴 보도록 한다.
먼저 노말동작을 살펴보면, 입력 버퍼 /커맨드 디코딩부(10)는 외부에서 입력된 액티브 커맨드(ACT_COM)를 액티브 신호(ACT)로 활성화 시키며, 액티브 커맨드(ACT_COM)에 제어받는 로우 어드레스 래치부(12)는 외부 커맨드와 함께 입력된 어드레스(A<0∼i>)를 로우 어드레스(AX<0∼i>)로 출력한다. 또한, 액티브 신호(ACT)에 의해 뱅크신호 생성부에서 뱅크신호(BAi)가 생성되며, BA 제어부(60)는 이를 입력으로 하여 로우 어드레스의 최상위 비트(A<i>)의 논리값에 따라 하위 뱅크신호(BAiL) 또는 상위 뱅크신호(BAiH)로 나누어 활성화 시킨다. 하위 뱅크신호(BAiL) 및 상위 뱅크신호(BAiH)의 활성화에 따라 하위 뱅크신호(BAiL)에 제어받는 하위 로우 프리디코딩부(61) 및 하위 로우 제어부(62)와, 상위 뱅크신호(BAiH)에 제어받는 상위 로우 프리디코딩부(63) 및 상위 로우 제어부(64) 중 선택적으로 액티브되며, 액티브된 하위 로우 제어부(62) 또는 상위 로우 제어부(64)에 의해서 SA 제어부(17)를 액티브 시킬 하위 감지증폭 구동신호(SAENL) 또는 상위 감지증폭 구동신호(SAENH)가 활성화 된다. 이어 액티브된 로우 프리디코딩부(하위 로우 프리디코딩부(61) 또는 상위 로우 프리디코딩부(63))와 로우 디코딩부(18)를 통해 로우 어드레스(AX<0∼i>)가 디코딩되어 해당 워드라인(WL)이 활성화되며, 액티브된 로우 제어부(하위 로우 제어부(62) 또는 상위 로우 제어부(64))를 통해 생성된 감지증폭 구동신호(SAENL 및 SAENH)에 의해 SA제어부(17)가 액티브되어 감지증폭기 블록(19)을 활성화 시킴으로써, 선택된 워드라인에 연결된 메모리 셀 데이터가 감지 및 증폭된다. 이후, 입력 버퍼 /커맨드 디코딩부(10)는 외부 커맨드(CLK, CKE, /RAS, /CAS, /WE)를 디코딩하여 쓰기신호(WT) 또는 읽기신호(RD)를 활성화 시키며, 이에 제어 받아 컬럼 어드레스 래치부(13)는 입력된 어드레스(A<0∼i>)를 컬럼어드레스(AY<0∼i>)로 출력한다. 컬럼어드레스(AY<0∼i>)는 컬럼 프리 디코딩부(15) 및 컬럼 디코딩부(21)를 거쳐 감지증폭기 블록(19)의 데이터 중 선택하여 출력시킴으로써 읽기동작을 수행하거나, 또는 외부 데이터를 감지증폭기 블록(19)에 오버라이트 함으로써 쓰기동작을 수행한다. 프리차지 커맨드(PRE_COM)가 입력되어 동작이 종료된다.
다음으로, 리프레쉬가 수행되는 경우로, 선택신호(STRFC)가 논리값 'L'을 갖는 경우이다.
먼저, 입력 버퍼 /커맨드 디코딩부(10)는 외부 커맨드(CLK, CKE, /RAS, /CAS, /WE)를 디코딩하여 리프레쉬 신호(REF)를 활성화 시키며, 이에 제어받는 내부 어드레스 카운팅부(11)가 내부 어드레스(IAX<0∼i-1>)를 생성한다. 내부 어드레스(IAX<0∼i-1>)는 리프레쉬 신호(REF)에 제어받는 로우 어드레스 래치부(12)를 통해 로우 어드레스(AX<0∼i>)로 출력한다. 또한, 리프레쉬 신호(REF)에 의해 생성된 액티브 신호(ACT)에 의해 뱅크신호 생성부에서 뱅크신호(BAi)가 생성되며, BA 제어부(60)는 이를 입력으로 하여 하위 뱅크신호(BAiL) 및 상위 뱅크신호(BAiH)를 동시에 활성화 시킨다. 하위 뱅크신호(BAiL) 및 상위 뱅크신호(BAiH)에 제어받는 하위 로우 프리디코딩부(61) 및 상위 로우 프리디코딩부(63)를 통해 로우 어드레스(AX<0∼i-1>)의 일부가 디코딩되고, 로우 디코딩부(18)를 통해 뱅크 내 로우 어드레스의 최상위 비트(AX<i>)만이 다른 동일한 두 워드라인이 활성화된다. 또한, 하위 뱅크신호(BAiL) 및 상위 뱅크신호(BAiH)에 제어받는 하위 로우 제어부(62) 및 상위 로우 제어부(64)에 의해 하위 감지증폭 구동신호(SAENL) 및 상위 감지증폭 구동신호(SAENH)가 활성화되어 SA 제어부(17)를 액티브 시켜 감지증폭기 블록(19)을 통해 선택된 워드라인의 메모리 셀 데이터를 감지 및 증폭한다. 감지증폭기 블록(19)에 의해 증폭된 메모리 셀 데이터가 다시 메모리 어레이 블록(20)에 저장되 고, 이후 리프레쉬 프리차지 신호(REBA)의 활성화로 리프레쉬 동작이 종료된다.
참고적으로, 디폴트로 설정된 경우에도 선택신호(STRFC)가 논리값 'L'를 가지므로 상기와 동일한 절차가 수행된다.
그리고 선택신호(STRFC)가 논리값 'H'를 갖는 경우에는, BA 제어부(60)에서 하위 뱅크신호(BAiL)를 활성화 시킨 후 일정 시간 후 상위 뱅크신호(BAiH)를 활성화 시킨다. 이후에 생성되는 신호나 동작은 동일하나, 하위 뱅크신호(BAiL)의 활성화 시점이 상위 뱅크신호(BAiH)보다 빠르므로, 하위 뱅크신호(BAiL)에 제어받는 블록(하위 로우 프리디코딩부(61) 및 하위 로우 제어부(62))이 상위 뱅크신호(BAiH)에 의해 제어받는 블록(상위 로우 프리디코딩부(63) 및 상위 로우 제어부(64))보다 먼저 액티브 되는 점만이 다르다.
상기의 설명을 도면을 참조하여 살펴보도록 한다.
도 10은 도 6의 본 발명의 일 실시예에 따른 로우 경로 제어회로를 갖는 반도체 메모리 소자의 노말동작 시 타이밍도이다.
도 10을 참조하면, 로우 경로 제어회로를 갖는 반도체 메모리 소자는 액티브 커맨드(ACT_COM)의 활성화에 응답하여 액티브 신호(ACT)가 활성화되고, 액티브 커맨드(ACT_COM)와 함께 입력된 어드레스(A(0))는 로우 어드레스(AX(0))로 활성화된다. 또한, 액티브 커맨드(ACT_COM)에 의해 뱅크신호(BAi)가 활성화 되고, 로우 어드레스의 최상위 비트(AX<i> = 'L')에 대한 추가 정보를 통해 하위 뱅크신호(BAiL)가 활성화된다. 이에 응답하여 해당 워드라인(WL0)이 활성화되고, 하위 감지증폭 구동신호(SAENL)가 활성화 된다. 이후 프리차지 커맨드(PRE_COM)가 입력되어 뱅크 신호(BAi), 하위 뱅크신호(BAiL), 해당 워드라인(WL0) 및 하위 감지증폭 구동신호(SAENL)가 비활성화된다.
이후, 액티브 커맨드(ACT_COM)와 어드레스(A(m))가 입력되어 새로운 노말동작이 상기와 같은 동일한 과정으로 수행된다. 따라서, 입력된 어드레스가 갖는 최상위 비트의 논리값(AX(i) = 'H')에 의해 상위 뱅크신호(BAiH) 및 상위 감지증폭 구동신호(SAENH)가 활성화되어 워드라인(WLm)이 활성화된다.
따라서, 본 발명에 따른 메모리 소자에 있어서 동일한 노말동작이 수행됨을 확인할 수 있다.
도 11은 선택신호(STRFC)의 디폴트 설정에 따른 도 6의 블록의 리프레쉬 동작 시 타이밍도이다. 설명에 앞서 동작 모드를 살펴보면, 이는 디폴드 설정으로 인해 선택신호(STRFC)가 논리값 'L'를 가지므로, 한 주기의 tRC동안 두 워드라인이 동시에 활성화되어 재저장된다.
도 11을 참조하면, 오토리프레쉬 커맨드(AutoRefresh_COM)의 입력으로 리프레쉬 신호(REF)가 활성화 되고, 이에 의해 액티브 신호(ACT)가 활성화된다. 이어 리프레쉬 신호(REF)에 의해 내부 어드레스(IAX(0))가 생성되어 로우 어드레스(AX(0))가 된다. 액티브 신호(ACT)에 응답하여 뱅크신호(BAi)가 활성화 되고, 이는 다시 하위 뱅크신호(BAiL) 및 상위 뱅크신호(BAiH)를 활성화 시킨다. 이어 한 뱅크 내 로우 어드레스의 최상위 비트(AX<i>)만이 다른 두 워드라인(WL0, WLm)이 활성화 되고, 이를 증폭하기 위해 하위 감지증폭 구동신호(SAENL) 및 상위 감지증폭 구동신호(SAENH)가 활성화된다. 이후 뱅크신호(BAi)의 비활성화에 의해 리프레쉬 신호(REF), 하위 뱅크신호(BAiL), 상위 뱅크신호(BAiH), 선택된 워드라인(WL0, WLm), 하위 감지증폭 구동신호(SAENL) 및 상위 감지증폭 구동신호(SAENH)가 비활성화 된다.
이후, 오토리프레쉬 커맨드(AutoRefresh_COM)가 재입력되어 순차적으로 내부 어드레스(IAX(1))가 생성되어 뱅크 내 다음 두 워드라인(WL1, WLm+1)이 리프레쉬 된다.
도 12는 tRCmin이 72ns일 때 도 6의 블록의 리프레쉬 동작의 타이밍도로써, 이를 도 11과 비교하여 보면, 동일한 과정으로 제어신호가 생성되는 것을 알 수 있다.
참고적으로, 리셋신호(RST)가 펄스형태로 액티브되면, 리셋신호의 활성화에 응답하여 선택신호(STRFC) 펄스행태로 액티브되었다가 논리값 'L'를 유지하는데, 이는 퓨즈(FUSE)의 연결이 끊어지지 않았기 때문이다.
도 13은 tRCmin이 120ns일 때 도 6의 블록의 리프레쉬 동작의 타이밍도이다.
설명에 앞서 동작 모드를 살펴보면, 리셋신호(RST)가 펄스형태로 활성화므로 선택신호(STRFC)가 이에 응답하여 논리값 'H'를 가진다. 따라서, 한 주기의 tRC동안 두 워드라인이 일정 시간차이를 갖고 활성화되어 재저장된다.
도 13을 참조하면, 오토리프레쉬 커맨드(AutoRefresh_COM)의 입력으로 리프레쉬 신호(REF)가 활성화 되고, 이에 의해 액티브 신호(ACT)가 활성화된다. 이어 리프레쉬 신호(REF)에 의해 내부 어드레스(IAX<0∼i>)가 생성되어 로우 어드레스(AX<0∼i>)가 된다. 액티브 신호(ACT)에 응답하여 뱅크신호(BAi)가 활성화 되고, 이는 다시 하위 뱅크신호(BAiL)를 활성화 시키고, 일정 지연시간 후 상위 뱅크신호(BAiH)를 활성화 시킨다. 이어, 하위 뱅크신호(BAiL)에 의해 해당 워드라인(WL0)이 활성화되고, 일정 지연 후 상위 뱅크신호(BAiH)에 의해 해당 워드라인(WLm)이 활성화된다. 이어, 하위 뱅크신호(BAiL)에 의해 하위 감지증폭 구동신호(SAENL)가 활성화되고, 상위 뱅크신호(BAiH)에 의해 상위 감지증폭 구동신호(SAENH)가 활성화된다. 이후 뱅크신호(BAi)의 비활성화에 의해 리프레쉬 신호(REF)가 비활성화되고, 하위 뱅크신호(BAiL)와 이에 따른 워드라인(WL0) 및 하위 감지증폭 구동신호(SAENL)가 비활성화된다. 이와 동일하게 상위 뱅크신호(BAiH), 선택된 워드라인(WLm) 및 상위 감지증폭 구동신호(SAENH)가 비활성화 된다.
참고적으로, T1는 지연부(70)에 의한 지연시간을 의미하며, 이는 지연부(70)를 통해 조정이 가능하다.
도 11 내지 도 13를 참조하여 살펴보면, 본 발명에 따른 반도체 메모리 소자는 리프레쉬 동작을 수행할 때 한 주기의 tRC동안 뱅크 내 두 워드라인을 동시에 활성화 시키거나, 또는 동시에 활성화 시킬 수 있다.
또한, 현재 1Gb 반도체 메모리 소자에 있어서도 tRCmin이 72ns까지 지원이 가능하다. 따라서, 본 발명을 1Gb 반도체 메모리 소자에 적용하면, 한 시스템 내에서 tRC가 다른 메모리 소자를 함께 사용하고자 할 때는 한주기의 tRC동안 뱅크 당 두 워드라인이 동시에 활성화 되도록 하며, tRC에 대한 제약이 없다면 피크 커런트의 감소를 위해 한 주기 동안 두 워드라인을 일정 시간 차이를 둬 활성화 시킬 수 있다.
따라서, 상기와 같이 본 발명에 따른 로우 경로 제어회로를 갖는 반도체 메모리 소자는 리프레쉬 동작의 수행 시 선택신호의 설정에 따라 한 주기 내 워드라인의 활성화 방법을 선택할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 리프레쉬 동작의 수행 시 선택신호의 설정에 따라 한 주기 내 워드라인의 활성화 방법을 선택할 수 있다. 따라서, 한 주기 동안 다른 시점에 두 워드라인이 활성화되면 피크 커런트를 줄일 수 있으며, 같은 시점에 활성화되면 tRC가 다른 메모리를 사용하는 시스템에 같이 사용할 수 있다.

Claims (20)

  1. 다수의 단위 메모리 셀로 이루어진 메모리 어레이 블록;
    외부 커맨드를 입력 받아 읽기신호, 쓰기신호, 뱅크신호, 액티브신호 및 리프레쉬 신호를 생성하기 위한 커맨드 디코딩수단;
    상기 리프레쉬 신호에 응답하여 상기 뱅크신호를 제1 뱅크구동신호로 활성화시키고, 이후 지연시간을 갖고 제2 뱅크구동신호로 나누어 활성화시키기 위한 뱅크 제어수단;
    상기 리프레쉬 신호에 응답하여 내부 어드레스를 생성하는 내부 어드레스 카운팅수단;
    상기 내부 어드레스와 입력된 어드레스 중 선택하여 로우 어드레스로 출력하는 로우 어드레스 래치수단;
    상기 제1 뱅크구동신호에 응답하여 상기 로우 어드레스를 디코딩하여 상기 메모리 어레이 블록 내 워드라인을 활성화시키기 위한 제1 디코딩수단;
    상기 제2 뱅크구동신호에 응답하여 상기 로우 어드레스를 디코딩하여 상기 메모리 어레이 블록 내 워드라인을 활성화시키기 위한 제2 디코딩 수단;
    상기 제1 뱅크구동신호에 응답하여 제1 감지증폭 구동신호를 활성화 시키는 제1 로우 제어수단
    상기 제2 뱅크구동신호에 응답하여 제2 감지증폭 구동신호를 활성화 시키는 제2 로우 제어수단 및
    상기 제1 감지증폭 구동신호 및 제2 감지증폭 구동신호에 응답하여 상기 활성화된 워드라인의 메모리 셀 데이터를 감지 및 증폭하기 위한 감지증폭기 블록
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 내부 어드레스는 메모리 소자가 갖는 어드레스보다 한 비트 적은 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 로우 어드레스 래치수단은,
    상기 리프레쉬 신호의 활성화 시에는 상기 내부 어드레스를 상기 로우 어드레스로 출력하고,
    상기 액티브신호의 활성화 시에는 상기 어드레스를 상기 로우 어드레스로 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 뱅크제어 수단은,
    상기 리프레쉬 신호의 비활성화 시에는 상기 어드레스 중 특정 비트의 논리값에 따라 상기 제1 뱅크구동신호 또는 상기 제2 뱅크구동신호를 선택으로 활성화 시키고,
    상기 리프레쉬 신호의 활성화 시에는 이에 응답하여 상기 제1 뱅크구동신호를 활성화 시키고, 이어 상기 지연시간 후 상기 제2 뱅크구동신호를 활성화 시키는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 제1 디코딩수단과 상기 제1 로우 제어부는 한 뱅크 내의 하프뱅크를 제어하며,
    상기 제2 디코딩수단과 상기 제2 로우 제어부는 상기 뱅크 내의 다른 하프뱅크를 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 읽기신호 또는 상기 쓰기신호에 제어받아 컬럼어드레스를 출력하기 위한 컬럼 어드레스 래치수단;
    상기 컬럼 어드레스를 디코딩하여 컬럼라인을 선택하기 위한 컬럼 어드레스 디코딩수단;
    을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 다수의 단위 메모리 셀로 이루어진 메모리 어레이 블록;
    외부 커맨드를 입력 받아 읽기신호, 쓰기신호, 뱅크신호, 액티브신호 및 리프레쉬 신호를 생성하기 위한 커맨드 디코딩수단;
    한 주기 내 워드라인의 활성화 방법을 선택하기 위한 선택신호를 생성하는 선택신호 생성수단;
    상기 선택신호에 응답하여 제1 뱅크구동신호 및 제2 뱅크구동신호의 활성화 시점을 조정하여 출력하기 위한 뱅크 제어수단;
    상기 리프레쉬 신호에 응답하여 내부 어드레스를 생성하는 내부 어드레스 카운팅수단;
    상기 내부 어드레스 또는 입력된 어드레스 중 선택하여 로우 어드레스로 출력하는 로우 어드레스 래치수단;
    상기 제1 뱅크구동신호에 응답하여 상기 로우 어드레스를 디코딩하여 상기 메모리 어레이 블록 내 워드라인을 활성화 시키기 위한 제1 디코딩수단;
    상기 제2 뱅크구동신호에 응답하여 상기 로우 어드레스를 디코딩하여 상기 메모리 어레이 블록 내 워드라인을 활성화 시키기 위한 제2 디코딩 수단;
    상기 제1 뱅크구동신호에 응답하여 제1 감지증폭 구동신호를 활성화시키는 제1 로우 제어수단;
    상기 제2 뱅크구동신호에 응답하여 제2 감지증폭 구동신호를 활성화시키는 제2 로우 제어수단 및
    상기 제1 감지증폭 구동신호 및 제2 감지증폭 구동신호에 응답하여 상기 활성화된 워드라인의 메모리 셀 데이터를 감지 및 증폭하기 위한 감지증폭기 블록
    을 구비하는 반도체 메모리 소자.
  8. 제 7항에 있어서,
    상기 뱅크 제어수단은,
    상기 선택신호 및 상기 리프레쉬 신호의 활성화 시 상기 뱅크신호의 활성화에 응답하여 제1 뱅크구동신호 및 제2 뱅크구동신호를 동시에 활성화시키며,
    상기 선택신호의 비활성화와 상기 리프레쉬 신호의 활성화 시 상기 뱅크신호의 활성화에 응답하여 제1 뱅크구동신호를 활성화 시킨 후 지연시간을 가진 뒤 제2 뱅크구동신호를 활성화 시키는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 뱅크제어수단은,
    상기 리프레쉬 신호의 비활성화 시 상기 뱅크신호의 활성화에 응답하여 상기 어드레스의 특정 비트의 논리값에 따라 제1 뱅크구동신호 또는 제2 뱅크구동신호를 선택적으로 활성화 시키는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 내부 어드레스는 메모리 소자가 갖는 어드레스보다 한 비트 적은 것을 특징으로 하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 로우 어드레스 래치수단은,
    상기 리프레쉬 신호의 활성화 시에는 상기 내부 어드레스를 상기 로우 어드레스로 출력하고,
    상기 액티브신호의 활성화 시에는 상기 어드레스를 상기 로우 어드레스로 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 제1 디코딩수단과 상기 제1 로우 제어부는 한 뱅크 내의 하프뱅크를 제어하며,
    상기 제2 디코딩수단과 상기 제2 로우 제어부는 상기 뱅크 내의 다른 하프뱅 크를 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제12항에 있어서,
    선택신호 생성수단은,
    퓨즈옵션과 패드본딩을 통해 구현되는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제13항에 있어서,
    상기 읽기신호 또는 상기 쓰기신호에 제어받아 컬럼어드레스를 출력하기 위한 컬럼 어드레스 래치수단;
    상기 컬럼 어드레스를 디코딩하기 위한 컬럼 어드레스 디코딩수단;
    을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 선택신호 생성수단은,
    제1전원전압과 노드 사이에 연결된 퓨즈와, 리셋신호를 게이트 입력으로 갖는 제1모스 트랜지스터와 제1전원전압을 각각의 게이트 입력으로 갖는 제2모스트랜 지스터 및 제3모스트랜지스터가 상기 노드와 제2전원전압 사이에 직렬로 배치되고, 상기 노드에 걸린 신호를 반전시키기 위한 제1인버터와, 상기 제1인버터의 출력신호를 게이트 입력으로 가지며 상기 노드와 상기 제2전원전압 사이에 드레인-소스 경로를 갖는 제4모스트랜지스터와, 상기 제1인버터의 출력신호를 래치하여 상기 선택신호 출력하기 위한 제2인버터와 제3인버터로 구성된 인버터 체인을 통해 구현되는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제14항에 있어서,
    상기 선택신호 생성수단은,
    상기 제1전원전압 또는 상기 제2전원전압에 본딩시키기 위한 패드와, 상기 패드에 직렬로 연결된 저항과 제3인버터 및 제4인버터를 통해 선택신호를 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  17. 외부 커맨드 입력으로 리프레쉬 신호가 활성화 되는 단계;
    상기 리프레쉬 커맨드에 응답하여 뱅크신호가 활성화되고 내부 어드레스가 생성되는 단계;
    상기 뱅크신호에 응답하여 제1 뱅크구동신호가 활성화되고 일정시간 후 제2 뱅크구동신호가 활성화되는 단계;
    상기 제1 뱅크구동신호에 응답하여 상기 내부 어드레스에 해당되는 하나의 워드라인이 활성화 되는 단계;
    상기 제2 뱅크구동신호에 응답하여 상기 활성화된 워드라인과 동일한 어드레스를 갖되 특정 한 비트의 값만이 다른 하나의 워드라인이 활성화되는 단계;
    상기 뱅크신호가 비활성화 되고 이에 응답하여 제1 뱅크구동신호가 비활성화 되고 상기 일정시간 후에 제2 뱅크구동신호가 비활성화 되는 단계;
    상기 제1 뱅크구동신호의 비활성화에 응답하여 상기 하나의 워드라인이 비활성화 되는 단계; 및
    상기 제2 뱅크구동신호의 비활성화에 응답하여 상기 다른 하나의 워드라인이 비활성화 되는 단계
    를 포함하는 리프레쉬 한 주기를 수행하는 반도체 메모리 소자의 구동 방법.
  18. 외부 커맨드 입력으로 리프레쉬 신호가 활성화 되는 단계;
    상기 리프레쉬 커맨드에 응답하여 뱅크신호가 활성화되고 내부 어드레스가 생성되는 단계;
    상기 뱅크신호에 응답하여 제1 뱅크구동신호 및 제2 뱅크구동신호가 동시에 활성화되는 단계;
    상기 제1 뱅크구동신호 및 제2 뱅크구동신호에 응답하여 상기 내부 어드레스에 해당되되, 특정 한 비트의 값만이 다른 두 워드라인이 동시에 활성화되는 단계
    상기 뱅크신호가 비활성화 되고 이에 응답하여 제1 뱅크구동신호 및 제2 뱅크구동신호가 비활성화 되는 단계; 및
    상기 제1 뱅크구동신호 및 상기 제2 뱅크구동신호의 비활성화에 응답하여 상기 두 워드라인이 비활성화 되는 단계
    를 포함하는 리프레쉬 한 주기를 수행하는 반도체 메모리 소자의 구동 방법.
  19. 다수의 단위 메모리셀블록으로 이루어진 뱅크;
    외부 커맨드를 입력 받아 뱅크신호 및 리프레쉬 신호를 생성하기 위한 커맨드 디코딩수단;
    뱅크신호와 리프레쉬신호의 입력에 응답하여 상기 뱅크를 구동하고 제1뱅크구동신호 및 제2 뱅크구동신호를 출력하는 뱅크제어수단;
    상기 제1뱅크구동신호의 입력에 응답하여 상기 뱅크 내 제1로우를 구동하는 제1 디코딩수단;
    상기 제2 뱅크구동신호의 입력에 응답하여 상기 뱅크 내 제2 로우를 구동하는 제2 디코딩수단을 구비하고,
    상기 뱅크 제어수단이 한 주기 내 워드라인의 활성화 방법에 대응되는 선택신호의 입력에 응답하여 상기 제1 및 제2 뱅크구동신호의 인에이블시점을 조절가능하도록 함을 특징으로 하는 반도체 메모리 소자.
  20. 제19항에 있어서,
    읽기신호 또는 쓰기신호에 제어받아 컬럼어드레스를 출력하기 위한 컬럼 어드레스 래치수단과,
    출력된 상기 컬럼 어드레스를 디코딩하기 위한 컬럼 어드레스 디코딩수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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