KR101043731B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 다수의 메모리 셀 어레이를 구비하는 다수의 메모리 뱅크, 상기 다수의 메모리 뱅크에 대응하며, 선택된 메모리 셀에 대응하는 데이터를 감지하여 증폭하기 위한 다수의 감지증폭수단, 및 상기 다수의 메모리 뱅크에 대응하여 활성화되는 각각의 뱅크액티브신호를 예정된 시간만큼 지연시켜 상기 다수의 감지증폭수단을 제어하기 위한 동작제어신호를 생성하는 공통지연수단을 구비하는 반도체 메모리 장치를 제공한다.
액티브 동작, 프로그래밍 동작, PRAM, 감지증폭

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터를 저장하기 위한 다수의 메모리 뱅크(memory bank)와, 데이터의 입/출력 동작을 수행하기 위한 여러 가지 내부 회로가 구비되어 있는 고집적 반도체 메모리 장치와 그 내부 구조에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는, 예컨대 중앙처리장치(CPU)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 만약, 중앙처리장치(CPU)에서 쓰기 동작을 요구하는 경우 중앙처리장치(CPU)로부터 입력되는 어드레스(address) 정보에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 중앙처리장치(CPU)로부터 입력되는 어드레스 정보에 대응하는 메모리 셀에 저장된 데이터를 출력한다.
한편, 반도체 메모리 장치는 수 천만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 이러한 메모리 셀들의 집합을 일반적으로 메모리 뱅크(memory bank)라 한다. 즉, 메모리 뱅크에는 다수의 메모리 셀 어레이(memory cell array)가 포함된다. 반도체 메모리 장치 내에 구비되는 메모리 뱅크의 개수는 설계에 따라 달라질 수 있으나, 요즈음에는 반도체 메모리 장치의 대용량화를 위하여 메모리 뱅크의 개수를 늘리고 있다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도로서, 4 개의 메모리 뱅크를 구비하는 DRAM(Dynamic Ramdom Access Memory)을 일례로 들었다.
도 1 을 참조하면, 반도체 메모리 장치는 코어(core) 영역에 배치되는 제0 내지 제3 메모리 뱅크(110, 130, 150, 170)와, 코어 영역 이외의 주변 영역(peripheral), 즉 패리 영역에 패치되는 제어신호 생성부(190)를 구비한다.
설명의 편의를 위하여, 제0 메모리 뱅크(110)를 대표로 이에 대응하는 구성을 살펴보기로 한다.
제0 메모리 뱅크(110)는 제0 뱅크 액티브신호(RBKA<0>)에 응답하여 액티브되며, 데이터가 저장되는 다수의 메모리 셀 어레이(도시되지 않음)와, 제0 메모리 뱅크(110) 내의 다수의 메모리 셀 중 제0 뱅크 액티브신호(RBKA<0>)에 의하여 선택된 메모리 셀에 대응하는 데이터를 감지하여 증폭하기 위한 제0 감지증폭부(112), 및 제0 뱅크 액티브신호(RBKA<0>)를 예정된 시간만큼 지연시켜 제0 동작제어신호(SAC0<0>)를 생성하기 위한 제0 지연부(114)를 구비한다.
여기서, 제0 뱅크 액티브신호(RBKA<0>)는 뱅크제어신호 생성부(192)에서 생성되며, 제0 메모리 뱅크(110)의 액티브 동작시 활성화되는 신호이다. 그리고, 제0 감지증폭부(112)는 제0 뱅크 액티브신호(RBKA<0>)를 예정된 시간만큼 지연한 제0 동작제어신호(SACO<0>)의 제어에 따라 동작을 수행한다. 이어서, 제0 지연부(114)에서 지연되는 시간은 지연제어신호 생성부(194)에서 생성되는 지연제어신호(DLC<0:N>, 여기서, N 은 자연수)에 의하여 제어된다.
제1 내지 제3 메모리 뱅크(130, 150, 170)는 제0 메모리 뱅크(110)와 유사한 구성을 가진다. 다만, 제1 내지 제3 메모리 뱅크(130, 150, 170) 각각은 해당하는 제1 내지 제3 뱅크 액티브신호(RBKA<1>, RBKA<2>, RBKA<3>)에 응답하여 액티브 동작을 수행한다. 그리고, 제1 내지 제3 지연부(134, 154, 174)는 제1 내지 제3 뱅크 액티브신호(RBKA<1>, RBKA<2>, RBKA<3>)를 입력받아 지연제어신호(DLC<0:N>)에 대응하는 시간만큼 지연시켜, 제1 내지 제3 감지증폭부(132, 152, 172)에 대응하는 제0 동작제어신호(SACO<1>, SAC0<2>, SAC0<3>)를 생성한다. 여기서, 제0 내지 제3 감지증폭부(112, 132, 152, 172) 각각에 대응하는 제0 동작제어신호(SACO<0>, SACO<1>, SAC0<2>, SAC0<3>)는 감지증폭부이 동작에 따라 그 개수가 달라질 수 있다.
한편, 제어신호 생성부(190)는 외부에서 입력되는 어드레스에 응답하여 제0 내지 제3 메모리 뱅크(110, 130, 150, 170) 중 어느 하나를 선택하기 위한 제0 내지 제3 뱅크 액티브신호(RBKA<0:3>)를 생성하는 뱅크제어신호 생성부(192)와, 테스트 모드시 제0 내지 제3 지연부(114, 134, 154, 174)에서 지연되는 시간을 제어하기 위한 지연제어신호(DLC<0:N>)를 생성하는 지연제어신호 생성부(194)를 구비한다.
도 2 는 도 1 의 반도체 메모리 장치의 동작 파형을 설명하기 위한 파형도로서, 제0 내지 제3 감지증폭부(112, 132, 152, 172)의 동작을 제어하는 동작제어신호가 각각 2 개라고 가정하기로 한다. 다시 말하면, 제0 감지증폭부(112)에 대응하여 제0 동작제어신호(SACO<0>)와 제1 동작제어신호(이하, SAC1<0>)가 있고, 제1 감지증폭부(132)에 대응하여 제0 동작제어신호(SAC0<1>)와 제1 동작제어신호(SAC1<1>)가 있고, 제2 감지증폭부(152)에 대응하여 제0 동작제어신호(SAC0<2>)와 제1 동작제어신호(SAC1<2>)가 있으며, 제3 감지증폭부(172)에 대응하여 제0 동작제어신호(SAC0<3>)와 제1 동작제어신호(SAC1<3>)가 있다. 한편, 도 2 에서는 지연제어신호(DLC<0:N>)를 고려하지 않기로 한다.
도 1 과 도 2 를 참조하며, 제0 뱅크 액티브신호(RBKA<0>)가 논리'로우(low)'에서 논리'하이(high)'로 활성화면 제0 지연부(114)는 제0 뱅크 액티브신호(RBKA<0>)를 tD1 만큼 지연하여 제0 감지증폭부(122)에 대응하는 제0 동작제어신호(SAC0<0>)를 생성하고, 이어서 제0 동작제어신호(SAC0<0>)를 tD2 만큼 지연하여 제0 감지증폭부(112)에 대응하는 제1 동작제어신호(SAC1<0>)를 생성한다. 이렇게 생성된 제0 및 제1 동작제어신호(SAC0<0>, SAC1<0>)는 제0 감지증폭부(122)의 동작을 제어한다.
한편, 도 1 의 예와 같은 DRAM 의 경우 제0 내지 제3 메모리 뱅크(110, 130, 150, 170)가 동시에 액티브 동작을 수행할 수 있으며, 선택되는 제0 내지 제3 뱅크 액티브신호(RBKA<0:3>)에 응답하여 해당 메모리 뱅크의 워드 라인(word line, 도시되지 않음)이 인에이블(enable) 된다. 워드 라인이 인에이블 되면 워드 라인에 연 결된 메모리 셀의 데이터는 해당하는 감지증폭부에 전달되고, 해당 감지증폭부는 이 데이터를 감지하여 증폭동작을 수행한다. 이때 감지증폭부는 해당하는 뱅크 액티브신호를 지연시켜 생성한 제0 및 제1 동작제어신호에 의하여 제어된다.
도 3 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도로서, 4 개의 메모리 뱅크를 구비하는 PRAM(Phase Ramdom Access Memory)을 일례로 들었다.
도 3 을 참조하면, 반도체 메모리 장치는 코어 영역에 배치되는 제0 내지 제3 메모리 뱅크(310, 330, 350, 370)와, 패리 영역에 패치되는 제어신호 생성부(390)를 구비한다.
설명의 편의를 위하여, 제0 메모리 뱅크(310)를 대표로 이에 대응하는 구성을 살펴보기로 한다.
제0 메모리 뱅크(310)는 제0 뱅크 액티브신호(RBKA<0>)와 제0 프로그래밍 액티브신호(PBKA<0>)에 응답하여 액티브되며, 데이터가 저장되는 다수의 메모리 셀 어레이(도시되지 않음)와, 제0 메모리 뱅크(310) 내의 다수의 메모리 셀 중 제0 뱅크 액티브신호(RBKA<0>)에 의하여 선택된 메모리 셀에 대응하는 데이터를 감지하여 증폭하기 위한 제0 감지증폭부(312), 및 제0 뱅크 액티브신호(RBKA<0>)를 예정된 시간만큼 지연시켜 제0 동작제어신호(SAC0<0>)를 생성하기 위한 제0 지연부(314)를 구비한다.
여기서, 제0 뱅크 액티브신호(RBKA<0>)와 제0 프로그래밍 액티브신호(PBKA<0>)는 뱅크제어신호 생성부(392)에서 생성된다. 이중 제0 뱅크 액티브신 호(RBKA<0>)는 읽기 동작시 제0 메모리 뱅크(310)를 액티브하기 위하여 활성화되는 신호이고, 제0 프로그래밍 액티브신호(PBKA<0>)는 프로그래밍 동작시 제0 메모리 뱅크(310)를 액티브하기 위하여 활성화되는 신호이다.
이하, 프로그래밍 동작에 대하여 알아보기 위하여 PRAM 에 사용되는 메모리 셀에 대하여 알아보기로 한다.
일반적으로, PRAM 을 비롯한 반도체 메모리 장치는 DRAM 과 같은 휘발성 메모리 장치와 대비되는 비휘발성 메모리 장치로 분류되며, DRAM 에 비하여 전력소모가 더 적은 것을 특징으로 한다. 이러한, 반도체 메모리 장치는 데이터를 저장하기 위한 메모리 셀에 상 변화 물질을 구비한다. 널리 알려진 상 변화 물질로는 게르마늄(Ge), 안티몬(Sb), 및 텔루늄(Te)의 화합물인 GST(Ge-Sb-Te)가 있다. 상 변화 물질은 가해지는 열에 의하여 2 개의 안정된 상태로 전이된다. 즉, 비 정질 상태(amorphous state) 및 결정 상태(crystalline state)를 갖는다.
여기서, 비 정질 상태는 상 변화 물질을 용융 온도(melting temperature)에 근접한 온도에서 짧은 시간 동안 가열한 후에 급격히 냉각시켜 주면 전이되는 상태이다. 이와 달리 결정 상태는 용융 온도에 비하여 낮은 결정화 온도에서 장시간 동안 가열한 후에 서서히 냉각시켜 주면 전이되는 상태이다. 비 정질 상태의 상 변화 물질은 결정 상태의 상 변화 물질에 비하여 높은 비저항을 갖게 된다. 메모리 셀은 이러한 상 변화 물질의 성질을 이용하여 논리'로우'의 데이터와 논리'하이'의 데이터를 표현한다. 이렇게 상 변화 물질을 비 정질 상태 또는 결정 상태로 전이하는 동작을 프로그래밍 동작이라고 한다. 제0 내지 제3 메모리 뱅크(310, 330, 350, 370) 각각은 이에 대응하는 제0 내지 제3 프로그래밍 액티브신호(PBKA<0:3>)에 응답하여 프로그래밍 동작을 수행한다.
한편, 도 3 의 반도체 메모리 장치는 도 1 과 마찬가지로 제0 뱅크 액티브신호(RBKA<0>)를 예정된 시간만큼 지연한 제0 동작제어신호(SACO<0>)에 따라 제0 감지증폭부(312)를 제어한다. 이어서, 제0 지연부(314)에서 지연되는 시간은 지연제어신호 생성부(394)에서 생성되는 지연제어신호(DLC<0:N>, 여기서, N 은 자연수)에 의하여 제어된다.
제1 내지 제3 메모리 뱅크(330, 350, 370)는 제0 메모리 뱅크(310)와 유사한 구성을 가진다. 다만, 제1 내지 제3 메모리 뱅크(330, 350, 370) 각각은 해당하는 제1 내지 제3 뱅크 액티브신호(RBKA<1>, RBKA<2>, RBKA<3>)와 제1 내지 제3 프로그래밍 액티브신호(PBKA<1>, PBKA<2>, PBKA<3>)에 응답하여 액티브 동작을 수행한다. 그리고, 제1 내지 제3 지연부(334, 354, 374)는 제1 내지 제3 뱅크 액티브신호(RBKA<1>, RBKA<2>, RBKA<3>)를 입력받아 지연제어신호(DLC<0:N>)에 대응하는 시간만큼 지연시켜, 제1 내지 제3 감지증폭부(332, 352, 372)에 대응하는 제0 동작제어신호(SACO<1>, SAC0<2>, SAC0<3>)를 생성한다. 이어서, 제1 내지 제3 감지증폭부(332, 352, 372)는 각각에 대응하는 제0 동작제어신호(SACO<1>, SAC0<2>, SAC0<3>)에 응답하여 동작이 제어된다. 여기서, 제0 내지 제3 감지증폭부(312, 332, 352, 372) 각각에 대응하는 제0 동작제어신호(SACO<0>, SACO<1>, SAC0<2>, SAC0<3>)는 감지증폭부이 동작에 따라 그 개수가 달라질 수 있다.
한편, 제어신호 생성부(390)는 외부에서 입력되는 어드레스에 응답하여 제0 내지 제3 메모리 뱅크(310, 330, 350, 370) 중 어느 하나를 선택하기 위한 제0 내지 제3 뱅크 액티브신호(RBKA<0:3>)와 프로그래밍되는 제0 내지 제3 메모리 뱅크(310, 330, 350, 370)를 선택하기 위한 제0 내지 제3 프로그래밍 액티브신호(PBKA<0:3>)를 생성하는 뱅크제어신호 생성부(392)와, 테스트 모드시 제0 내지 제3 지연부(114, 134, 154, 174)에서 지연되는 시간을 제어하기 위한 지연제어신호(DLC<0:N>)를 생성하는 지연제어신호 생성부(394)를 구비한다.
도 1 과 도 3 에서 볼 수 있듯이, PRAM 과 DRAM 은 메모리 셀의 구성이 서로 다를 뿐 그 동작이 서로 유사하기 때문에 각 메모리 셀의 특성과 관련하여 설계된 구성을 제외하고 그 외의 구성은 서로 유사하게 설계되고 있다. 그래서, 실질적으로 PRAM 설계시 DRAM 의 설계를 참조하거나, DRAM 설계시 PRAM 설계를 참조하고 있다.
도 4 는 도 3 의 반도체 메모리 장치의 동작 파형을 설명하기 위한 파형도로서, 제0 내지 제3 감지증폭부(312, 332, 352, 372)에 대응하는 동작제어신호가 각각 2 개라고 가정하기로 한다. 다시 말하면, 제0 감지증폭부(312)에 대응하여 제0 동작제어신호(SACO<0>)와 제1 동작제어신호(이하, SAC1<0>)가 있고, 제1 감지증폭부(332)에 대응하여 제0 동작제어신호(SAC0<1>)와 제1 동작제어신호(SAC1<1>)가 있고, 제2 감지증폭부(352)에 대응하여 제0 동작제어신호(SAC0<2>)와 제1 동작제어신호(SAC1<2>)가 있으며, 제3 감지증폭부(372)에 대응하여 제0 동작제어신호(SAC0<3>)와 제1 동작제어신호(SAC1<3>)가 있다. 한편, 도 4 에서는 지연제어신호(DLC<0:N>)를 고려하지 않기로 한다. 또한, 설명의 편의를 위하여 제0 메모리 뱅 크(312)에 프로그래밍 동작을 수행하고, 제1 및 제2 메모리 뱅크(330, 350) 각각에 액티브 동작을 수행하는 경우를 일례로 들었다.
도 3 과 도 4 를 참조하며, 제0 메모리 뱅크(310)에 프로그래밍 동작을 수행하기 위하여 제0 프로그래밍 액티브신호(PBKA<0>)가 논리'로우'에서 논리'하이'로 천이한다. PRAM 과 같은 반도체 메모리 장치의 경우 어느 한 메모리 뱅크에 프로그래밍 동작이 이루어지는 동작 구간에서 다른 뱅크의 액티브 동작이 가능하다. 이는 제0 메모리 뱅크(310)에 대하여 프로그래밍 동작을 수행하는 구간에서 제0 감지증폭부(312)가 감지 증폭 동작을 수행하지 않기 때문이다. 참고로, 프로그래밍 동작은 별도로 구비된 래치 회로를 이용하며, 래치 회로는 메모리 셀에 저장될 데이터 정보를 갖는다.
한편, 제1 메모리 뱅크(330)에 대응하여 제1 뱅크 액티브신호(RBKA<1>)가 논리'하이'로 활성화되면, 제1 지연부(334)는 제1 뱅크 액티브신호(RBKA<1>)를 tD1 만큼 지연시켜 제1 감지증폭부(332)에 대응하는 제0 동작제어신호(SAC0<1>)를 생성하고, 이어서 제0 동작제어신호(SAC0<1>)를 tD2 만큼 지연시켜 제1 감지증폭부(332)에 대응하는 제1 동작제어신호(SAC1<1>)를 생성한다. 이렇게 생성된 제0 및 제1 동작제어신호(SAC0<1>, SAC1<1>)는 제1 감지증폭부(332)의 동작을 제어한다. 이후, 제1 뱅크 액티브신호(RBKA<1>)는 논리'로우'로 비활성화된다.
그리고, 제2 메모리 뱅크(350)에 대응하는 제2 뱅크 액티브신호(RBKA<2>)가 논리'하이'로 활성화되면, 제2 지연부(353)는 이를 tD1 만큼 지연시켜 제2 감지증폭부(352)에 대응하는 제0 동작제어신호(SAC0<2>)를 생성하고, 이어서 제0 동작제 어신호(SACO<2>)를 tD2 만큼 지연시켜 제2 감지증폭부(352)에 대응하는 제1 동작제어신호(SAC1<2>)를 생성한다. 이렇게 생성된 제0 및 제1 동작제어신호(SAC0<2>, SAC1<2>)는 제2 감지증폭부(352)의 동작을 제어한다. 이후, 제2 뱅크 액티브신호(RBKA<2>)는 논리'로우'로 비활성화된다.
도 3 과 도 4 에서 예시한 반도체 메모리 장치의 경우 제0 내지 제3 메모리 뱅크(110, 130, 150, 170) 중 어느 하나가 프로그래밍 동작을 수행하며, 이와 동시에 다른 메모리 뱅크의 액티브 동작이 이루어진다. 이때, 액티브되는 메모리 뱅크의 활성화 구간은 서로 오버랩(overlap)되지 않는다.
한편, 반도체 메모리 장치가 더욱 고집적화되고 있으며, 생산성 향상을 위하여 칩 면적을 줄이기 위한 노력이 계속되고 있다. 실제로, 반도체 메모리 장치의 면적이 작을수록 하나의 웨이퍼를 통해 생산될 수 있는 반도체 메모리 장치의 개수가 늘어나고 이는 곧 생산성 향상을 통한 제조 원가의 절감으로 이어질 수 있다. 이하, 본 명세서를 통해 칩 면적을 줄일 수 있는 반도체 메모리 장치에 대하여 알아보기로 한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 액티브 동작시 감지증폭부를 제어하는 동작제어신호를 하나의 공통 지연경로를 통해 생성할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 다수의 메모리 셀 어레이를 구비하는 다수의 메모리 뱅크; 상기 다수의 메모리 뱅크에 대응하며, 선택된 메모리 셀에 대응하는 데이터를 감지하여 증폭하기 위한 다수의 감지증폭수단; 및 상기 다수의 메모리 뱅크에 대응하여 활성화되는 각각의 뱅크액티브신호를 예정된 시간만큼 지연시켜 상기 다수의 감지증폭수단을 제어하기 위한 동작제어신호를 생성하는 공통지연수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 제1 및 제2 뱅크액티브신호에 응답하여 액티브되며, 다수의 메모리 셀 어레이를 구비하는 제1 및 제2 메모리 뱅크; 상기 제1 및 제2 메모리 뱅크에서 선택된 메모리 셀에 대응하는 데이터를 감지하여 증폭하기 위한 공통감지증폭수단; 및 상기 제1 및 제2 메모리 뱅크에 대응하여 활성화되는 상기 제1 및 제2 뱅크액티브신호를 예정된 시간만큼 지연시켜 상기 공통감지증폭수단을 제어하기 위한 동작제어신호를 생성하는 공통지연수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 코어영역에 배치되며, 다수의 메모리 셀 어레이를 구비하는 다수의 메모리 뱅크; 상기 코어영역에 배치되며, 상기 다수의 메모리 뱅크에 대응하며 선택된 메모리 셀에 대응하는 데이터를 감지하여 증폭하기 위한 다수의 감지증폭수단; 페리영역에 배치되며, 상기 다수의 메모리 뱅크에 대응하여 활성화되는 각각의 뱅크액티브신호를 공통 지연시간만큼 지연시켜 상기 다수의 감지증폭수단의 제1 동작시점을 제어하기 위한 제1 동작제어신호를 생성하는 공통지연수단; 및 상기 공통지연수단과 각각의 감지증폭수단 사이에 배치되며, 상기 제1 동작제어신호를 개별 지연시간만큼 지연시켜 상기 다수의 감지증폭수단의 제2 동작시점을 제어하기 위한 제2 동작제어신호를 생성하는 다수의 개별지연수단을 구비한다.
본 발명은 액티브 동작시 감지증폭부를 제어하는 동작제어신호를 하나의 공통 지연경로를 통해 생성함으로써, 기존에 다수의 감지증폭부 각각에 대응하여 배치되었던 지연부를 하나의 공통 지연부로 대체하는 것이 가능하다. 때문에, 본 발명에 따른 반도체 메모리 장치는 공통으로 사용된 지연부에 의하여 면적을 줄여주는 것이 가능하다.
본 발명은 액티브 동작시 사용되는 제어신호를 지연하기 위한 지연부를 공통으로 사용하여 지연 회로가 차지하는 면적을 최소화함으로써, 반도체 메모리 장치 의 칩 크기를 줄여줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 액티브 동작시 사용되는 감지증폭부를 공통으로 사용함으로써, 감지증폭부가 반도체 메모리 장치에 차지하는 면적을 최소화할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 액티브 동작시 사용되는 지연부를 효율적으로 배치함으로써, 제어신호가 전달되는 글로벌 라인의 개수를 최소화할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 5 는 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도로서, 4 개의 메모리 뱅크를 구비하는 PRAM 을 일례로 들었다.
도 5 를 참조하면, 반도체 메모리 장치는 코어 영역에 배치되는 제0 내지 제3 메모리 뱅크(510, 530, 550, 570)와, 패리 영역에 패치되는 제어신호 생성부(590)를 구비할 수 있다.
설명의 편의를 위하여, 제0 메모리 뱅크(510)를 대표로 이에 대응하는 구성을 살펴보기로 한다.
제0 메모리 뱅크(510)는 제0 뱅크 액티브신호(RBKA<0>)와 제0 프로그래밍 액티브신호(PBKA<0>)에 응답하여 액티브되며, 데이터가 저장되는 다수의 메모리 셀 어레이(도시되지 않음)와, 제0 메모리 뱅크(510) 내의 다수의 메모리 셀 중 제0 뱅크 액티브신호(RBKA<0>)에 의하여 선택된 메모리 셀에 대응하는 데이터를 감지하여 증폭하기 위한 제0 감지증폭부(512)를 구비할 수 있다. 여기서, 제0 감지증폭부(512)는 제0 동작제어신호(SAC0)에 의하여 동작이 제어될 수 있다.
여기서, 제0 뱅크 액티브신호(RBKA<0>)와 제0 프로그래밍 액티브신호(PBKA<0>)는 뱅크제어신호 생성부(592)에서 생성될 수 있다. 이중 제0 뱅크 액티브신호(RBKA<0>)는 제0 메모리 뱅크(510)의 액티브 동작시 활성화되는 신호이고, 제0 프로그래밍 액티브신호(PBKA<0>)는 제0 메모리 뱅크(510)의 프로그래밍 동작시 활성화되는 신호이다.
한편, 본 발명에 따른 반도체 메모리 장치는 공통 지연부(594)에서 제0 뱅크 액티브신호(RBKA<0>)를 예정된 시간만큼 지연한 제0 동작제어신호(SACO)에 의하여 제0 감지증폭부(512)를 제어할 수 있다. 이후에 다시 설명하겠지만, 공통 지연부(594)의 제0 동작제어신호(SAC0)는 제0 뱅크 액티브신호(RBKA<0>)와 같이 제1 내지 제3 뱅크 액티브신호(RBKA<1:3>) 각각에 응답하여 활성화되며, 제1 내지 제3 감지증폭부(532, 552, 572) 중 제1 내지 제3 뱅크 액티브신호(RBKA<1:3>)에 대응하는 감지증폭부를 제어하는 것이 가능하다. 이어서, 공통 지연부(594)에서 지연되는 시간은 지연제어신호 생성부(596)에서 생성되는 지연제어신호(DLC<0:N>, 여기서, N 은 자연수)에 의하여 제어될 수 있다.
제1 내지 제3 메모리 뱅크(530, 550, 570)는 제0 메모리 뱅크(510)와 유사한 구성을 가진다. 다만, 제1 내지 제3 메모리 뱅크(530, 550, 570) 각각은 해당하는 제1 내지 제3 뱅크 액티브신호(RBKA<1>, RBKA<2>, RBKA<3>)에 응답하여 액티브 동작을 수행하고, 해당하는 제1 내지 제3 프로그래밍 액티브신호(PBKA<1>, PBKA<2>, PBKA<3>)에 응답하여 프로그래밍 동작을 수행할 수 있다. 그리고, 제1 내지 제3 감지증폭부(532, 552, 572)는 공통 지연부(594)에서 출력되는 제0 동작제어신호(SAC0)에 응답하여 동작이 제어된다. 여기서, 제0 내지 제3 감지증폭부(512, 532, 552, 572)를 제어하는 제0 동작제어신호(SACO)는 감지증폭부이 동작에 따라 그 개수가 달라질 수 있다.
한편, 제어신호 생성부(390)는 외부에서 입력되는 어드레스에 응답하여 제0 내지 제3 메모리 뱅크(510, 530, 550, 570) 중 어느 하나를 선택하기 위한 제0 내지 제3 뱅크 액티브신호(RBKA<0:3>)와, 프로그래밍되는 제0 내지 제3 메모리 뱅크(510, 530, 550, 570)를 선택하기 위한 제0 내지 제3 프로그래밍 액티브신호(PBKA<0:3>)를 생성하는 뱅크제어신호 생성부(592)와, 제0 내지 제3 뱅크 액티브신호(RBKA<0:3>)를 공통 지연 경로를 통해 예정된 시간만큼 지연시켜 제0 동작제어신호(SAC0)를 생성하기 위한 공통 지연부(594), 및 테스트 모드시 공통 지연부(594)에서 지연되는 시간을 제어하기 위한 지연제어신호(DLC<0:N>)를 생성하는 지연제어신호 생성부(596)를 구비할 수 있다. 여기서, 지연제어신호 생성부(596)는 공통 지연부(594)에서 반영되는 예정된 시간을 다양하게 제어할 수 있도록 다양하게 설계될 수 있으며, 배치되는 영역 또한 설계에 따라 달라질 수 있다.
도 6 은 도 5 의 반도체 메모리 장치의 동작 파형을 설명하기 위한 파형도로서, 제0 내지 제3 감지증폭부(512, 532, 552, 572)를 제어하기 위한 동작제어신호가 각각 2 개라고 가정하기로 한다. 다시 말하면, 제0 내지 제3 감지증폭부(512, 532, 552, 572)에 대응하여 제0 동작제어신호(SAC0)와 제1 동작제어신호(이하, SAC1)가 존재한다. 또한, 설명의 편의를 위하여 제0 메모리 뱅크(512)에 프로그래밍 동작을 수행하고, 제1 및 제2 메모리 뱅크(530, 550) 각각에 액티브 동작을 수행하는 경우를 일례로 들었으며, 지연제어신호(DLC<0:N>)는 고려하지 않기로 한다.
도 5 와 도 6 을 참조하며, 제0 메모리 뱅크(510)에 프로그래밍 동작을 수행하기 위하여 제0 프로그래밍 액티브신호(PBKA<0>)가 논리'로우'에서 논리'하이'로 천이한다. 제0 메모리 뱅크(510)에 대하여 프로그래밍 동작을 수행하는 구간에서 제0 감지증폭부(512)가 동작을 수행하지 않기 때문에, 다른 메모리 뱅크에 대하여 액티브 동작이 수행될 수 있다.
한편, 제1 메모리 뱅크(530)에 대응하여 제1 뱅크 액티브신호(RBKA<1>)가 논리'하이'로 활성화되면, 공통 지연부(594)는 제1 뱅크 액티브신호(RBKA<1>)를 tD1 만큼 지연시켜 제0 동작제어신호(SAC0)를 생성하고, 이어서 제0 동작제어신호(SAC0)를 tD2 만큼 지연시켜 제1 동작제어신호(SAC1)를 생성할 수 있다. 이렇게 생성된 제0 및 제1 동작제어신호(SAC0, SAC1)는 제1 감지증폭부(532)의 동작을 제어할 수 있다. 이후, 제1 뱅크 액티브신호(RBKA<1>)는 논리'로우'로 비활성화된다. 이때, 제1 프로그래밍 액티브신호(PBKA<1>)는 논리'로우'를 유지한다.
이어서, 제2 메모리 뱅크(550)에 대응하는 제2 뱅크 액티브신호(RBKA<2>)가 논리'하이'로 활성화되면, 공통 지연부(594)는 제2 뱅크 액티브신호(RBKA<2>)를 tD1 만큼 지연시켜 제0 동작제어신호(SAC0)를 생성하고, 이어서 제0 동작제어신호(SAC0)를 tD2 만큼 지연시켜 제1 동작제어신호(SAC1)를 생성할 수 있다. 제1 감지증폭부(532)와 마찬가지로 제2 감지증폭부(552)는 이렇게 생성된 제0 및 제1 동작제어신호(SAC0, SAC1)에 의하여 제어될 수 있다. 이후, 제2 뱅크 액티브신호(RBKA<2>)는 논리'로우'로 비활성화된다. 이때, 제2 프로그래밍 액티브신호(PBKA<2>)는 논리'로우'를 유지한다.
여기서, 제0 동작제어신호(SAC0)와 제1 동작제어신호(SAC1)는 제0 내지 제3 감지증폭부(512, 532, 552, 572)의 동작을 제어한다. 그래서, 예컨대 제0 동작제어신호(SAC0)가 감지증폭부의 오버 드라이빙(over driving) 동작의 시작 시점을 제어하고, 제1 동작제어신호(SAC1)가 오버 드라이빙 동작의 마침 시점을 제어할 수 있다. 또는, 제0 동작제어신호(SAC0)가 오버 드라이빙 동작의 시작 시점을 제어하고, 제1 동작제어신호(SAC1)가 노말 드라이빙(normal driving) 동작의 시작시점을 제어할 수 있다.
도 5 와 도 6 에서 예시한 반도체 메모리 장치의 경우 제0 내지 제3 메모리 뱅크(510, 530, 550, 570) 중 어느 하나가 프로그래밍 동작을 수행하며, 이와 동시에 다른 메모리 뱅크의 액티브 동작이 이루어진다. 이때, 액티브되는 메모리 뱅크의 활성화 구간은 서로 오버랩되지 않기 때문에, 제0 내지 제3 감지증폭부(512, 532, 552, 572)를 제어하는 제0 및 제1 동작제어신호(SAC0, SAC1)는 하나의 공통 지연부(594)를 통해 생성되는 것이 가능하다. 즉, 제0 내지 제3 뱅크 액티브신 호(RBKA<0:3>) 각각을 하나의 공통 지연 경로를 통해 지연시켜 제0 및 제1 동작제어신호(SAC0, SAC1)를 생성하고, 이를 이용하여 제0 내지 제3 뱅크 액티브신호(RBKA<0:3>)에 대응하는 해당 감지증폭부를 제어하는 것이 가능할 수 있다.
기존의 반도체 메모리 장치의 경우(도 3 참조) 다수의 감지증폭부에 대응하여 각각의 지연부를 구비하였으며, 이 지연부에서 출력되는 동작제어신호에 의하여 해당 감지증폭부를 제어하였다. 하지만 본 발명에 따른 반도체 메모리 장치의 경우(도 5 참조) 다수의 감지증폭부에 대응하여 하나의 공통 지연부(594)를 구비할 수 있으며, 이 공통 지연부(594)에서 출력되는 동작제어신호에 의하여 모든 감지증폭부를 제어하는 것이 가능하다. 결국, 본 발명에 따른 반도체 메모리 장치는 동작 제어신호를 생성하기 위한 지연 회로의 개수를 최소화하는 것이 가능하다. 이러한 지연 회로의 최소화는 반도체 메모리 장치의 칩 면적을 줄여줄 수 있음을 의미한다.
도 7a 와 도 7b 는 도 5 의 공통 지연부(594)를 설명하기 위한 도면이다.
도 7a 는 제0 동작제어신호(SAC0) 한 개를 생성하는 예로서, 공통입력부(710A)와 지연부(730B)를 구비할 수 있다.
공통입력부(710A)는 제0 내지 제3 뱅크 액티브신호(RBKA<0:3>)를 공통으로 입력받기 위한 것으로, 정 논리합 게이트(NOR)와, 인버터(INV)를 구비할 수 있다. 지연부(730B)는 공통입력부(710A)의 출력신호를 지연제어신호(DLC<0:N>)에 대응하는 시간만큼 지연시켜 제0 동작제어신호(SAC0)를 출력할 수 있다. 그래서, 공통 지연부(594)는 제0 내지 제3 뱅크 액티브신호(RBKA<0:3>) 중 어느 하나가 논리'하이' 로 천이하면, 이를 지연부(730B)에서 반영되는 시간만큼 지연시켜 제0 동작제어신호(SAC0)로서 출력할 수 있다.
도 7b 는 제0 및 제1 동작제어신호(SAC0, SAC1) 두 개를 생성하는 예로서, 공통입력부(710B)와, 제1 지연부(730B), 및 제2 지연부(750B)를 구비할 수 있다.
공통입력부(710B)는 도 7a 의 공통입력부(710A)와 동일하게 구성되어 동일한 동작을 수행할 수 있다. 제1 지연부(730B)는 공통입력부(710B)의 출력신호를 제1 지연제어신호(DLC<0:M>, 여기서, M 은 N 보다 작은 자연수)에 대응하는 시간만큼 지연시켜 제0 동작제어신호(SAC0)를 출력할 수 있다. 제2 지연부(750B)는 제1 지연부(730B)의 출력신호를 제2 지연제어신호(DLC<M:N>)에 대응하는 시간만큼 지연시켜 제1 동작제어신호(SAC1)를 출력할 수 있다.
한편, 다시 도 5 를 참조하면 공통 지연부(594)는 제0 내지 제3 뱅크 액티브신호(RBKA<0:3>) 중 활성화되는 뱅크 액티브신호에 따라 이에 대응하는 제0 동작제어신호(SAC0)를 출력할 수 있다. 그리고, 이렇게 활성화된 제0 동작제어신호(SAC0)는 활성화된 뱅크 액티브신호에 대응하는 감지증폭부에 인가되는 것이 바람직하다. 즉, 공통 지연부(594)의 출력단 또는 해당 감지증폭부의 입력단에는 활성화된 뱅크 액티브시호에 응답하여 제0 동작제어신호(SAC0)를 해당 감지증폭부에 전달하기 위한 회로가 구비되어야 하는 것이 바람직하다.
도 8 은 도 5 의 동작제어신호를 전달하는 전달부(이하, 810)를 설명하기 위한 회로도로서, 도 7b 에서 출력되는 동작제어신호를 일례로 들었다. 즉, 공동 지연부는 도 7b 와 같이 제0 및 제1 동작제어신호(SAC0, SAC1)를 출력한다. 설명의 편의를 위하여 도 8 에서는 제0 내지 제3 뱅크 액티브신호(RBKA<0:3>) 중 제0 뱅크 액티브신호(RBKA<0>)에 대응하는 구성을 대표로 설명하기로 한다.
도 8 을 참조하면, 전달부(810)는 제0 뱅크 액티브신호(RBKA<0>)에 응답하여 제0 및 제1 동작제어신호(SAC0, SAC1)를 각각 제1 및 제2 출력단(OUT1, OUT2)으로 출력하기 위한 것으로, 제1 부정 논리곱 게이트(NAND1)와 제2 부정 논리곱 게이트(NAND2)를 구비할 수 있다. 그래서, 제0 뱅크 액티브신호(RBKA<0>)가 논리'하이'로 활성화되면 제0 동작제어신호(SAC0)는 제1 출력단(OUT1)으로 출력되고, 제1 동작제어신호(SAC1)는 제2 출력단(OUT2)으로 출력될 수 있다.
여기서, 전달부(810)는 위에서 설명하였듯이, 도 5 의 공통 지연부(594)의 출력단 또는 제0 내지 제3 감지증폭부(512, 532, 552, 572)의 입력단에 배치될 수 있다. 이하, 전달부(810)의 배치 관계를 다시 도 5 를 참조하여 살펴보기로 한다.
우선, 전달부(810)가 공통 지연부(594)의 출력단에 배치되는 경우, 전달부(810)의 출력신호는 이미 활성화된 뱅크 액티브신호의 정보가 반영된 상태이다. 때문에, 공통 지연부(594)와 제0 내지 제3 감지증폭부(512, 532, 552, 572) 사이에는 제0 동작제어신호(SAC0)와 제1 동작제어신호(SAC1, 도시되지 않음)가 전달되는 글로벌 라인(global line)이 각각 두 개씩 설계되는 것이 바람직하다.
다음으로, 전달부(810)가 제0 내지 제3 감지증폭부(512, 532, 552, 572)의 입력단에 배치되는 경우, 즉 제0 내지 제3 감지증폭부(512, 532, 552, 572)의 입력단에는 도 8 과 같은 구성이 각각 하나씩 배치될 수 있다. 이 경우, 공통 지연부(594)와 제0 내지 제3 감지증폭부(512, 532, 552, 572) 사이에는 제0 및 제1 동 작제어신호(SAC0, SAC1)를 전달하기 위한 두 개의 글로벌 라인이 설계되는 것이 바람직하다.
이상에서 살펴본 전달부(810)의 배치는 글로벌 라인의 수와 글로벌 라인에 반영되는 로딩 관계에 따라 선택적으로 설계하는 것이 가능하다.
한편, 본 발명에 따른 반도체 메모리 장치는 도 7b 의 구성을 갖는 경우 도 9 와 같은 구성도 가능하다. 도 9 는 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다. 설명의 편의를 위하여 도 5 와 동일한 구성요소에 대하여는 동일한 도면 부호를 부여하였으며, 도 9 에서는 공통 지연부(594)와 제0 내지 제3 개별지연부(910, 930, 950, 970)에 대한 설명을 살펴보기로 한다.
도 7b 와 도 9 를 참조하면, 공통 지연부(594)는 제0 내지 제3 뱅크 액티브신호(RBKA<0:3>) 중 활성화된 뱅크 액티브신호를 공통 시간만큼 지연시켜 제0 동작제어신호(SAC0)를 생성할 수 있고, 제0 내지 제3 개별 지연부(910, 930, 950, 970)는 제0 동작제어신호(SAC0)를 개별 시간만큼 지연시켜 제1 동작제어신호(SAC1)를 생성할 수 있다. 여기서, 공통 지연부(594)는 도 7b 의 공통입력부(710B)와 제1 지연부(730B)가 될 수 있으며, 제0 내지 제3 개별 지연부(910, 930, 950, 970) 각각은 제2 지연부(750B)가 될 수 있다.
도 8 에서 설명하였듯이, 공통 지연부(594)가 도 7b 와 같이 구성되어 제0 및 제1 동작제어신호(SAC0, SAC1)를 생성하는 경우 공통 지연부(594)에서는 두 개의 글로벌 라인을 통해 제0 및 제1 동작제어신호(SAC0, SAC1)를 전달할 수 있다. 하지만, 도 9 와 같은 구성에서는 공통 지연부(594)가 제0 동작제어신호(SAC0)만 출력할 수 있다. 즉, 본 발명에 따른 반도체 메모리 장치는 제0 동작제어신호(SAC0)를 제0 내지 제3 개별 지연부(910, 930, 950, 970)로 전달하기 위하여 한 개의 글로벌 라인을 설계하는 것이 가능하다.
한편, 도 9 의 공통 지연부(594)의 제1 지연부(730B, 도 7 참조)는 제0 동작제어신호(SAC0)를 생성하기 위한 시간이 반영될 수 있고, 제0 내지 제3 개별 지연부(910, 930, 950, 970) 각각은 제2 지연부(750b, 도 7 참조)와 같이 제1 동작제어신호(SAC1)를 생성하기 위한 시간이 반영될 수 있다. 여기서, 본 발명에 따른 제1 지연부(730B)는 제0 동작제어신호(SAC0)와 제1 동작제어신호(SAC1) 뿐 아니라 다수의 동작제어신호를 생성하는데 있어서 공통적으로 지연되는 시간이 반영될 수 있다. 그리고, 도 9 에서는 제0 내지 제3 개별 지연부(910, 930, 950, 970)가 코어 영역에 배치되는 예를 설명하였지만, 본 발명에 따른 제0 내지 제3 개별 지연부(910, 930, 950, 970) 각각은 공통 지연부(594)와 해당하는 감지증폭부 사이에 배치될 수 있다.
도 10 은 본 발명의 제3 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다. 설명의 편의를 위하여 도 5 와 동일한 구성요소에 대하여는 동일한 도면 부호를 부여하였으며, 도 10 에서는 공통 감지증폭부(1010)에 대한 설명을 살펴보기로 한다.
도 10 을 참조하면, 공통 감지증폭부(1010)는 제0 내지 제3 메모리 뱅크(510, 530, 550, 570)에서 선택된 메모리 셀(도시되지 않음)의 데이터를 감지하 여 증폭할 수 있다. 여기서, 제0 메모리 뱅크(510)에 구비되는 메모리 셀의 데이터는 제0 데이터 라인 쌍(DL0, /DL0)을 통해 공통 감지증폭부(1010)로 전달되고, 제1 메모리 뱅크(530)에 구비되는 메모리 셀의 데이터는 제1 데이터 라인 쌍(DL1, /DL1)을 통해 공통 감지증폭부(1010)로 전달되고, 제2 메모리 뱅크(550)에 구비되는 메모리 셀의 데이터는 제2 데이터 라인 쌍(DL2, /DL2)을 통해 공통 감지증폭부(1010)로 전달되며, 제3 메모리 뱅크(570)에 구비되는 메모리 셀의 데이터는 제3 데이터 라인 쌍(DL3, /DL3)을 통해 공통 감지증폭부(1010)로 전달될 수 있다. 공통 감지증폭부(1010)는 각각의 데이터 라인 쌍을 통해 전달된 데이터를 감지하여 증폭할 수 있다.
도면에서 볼 수 있듯이, 공통 감지증폭부(1010)는 코어 영역인 제0 내지 제3 메모리 뱅크(510, 530, 550, 570) 내에 배치되지 않고, 패리 영역인 제어신호 생성부(590)에 배치될 수 있다. 즉, 제0 내지 제3 메모리 뱅크(510, 530, 550, 570)에 대응하여 하나의 공통 감지증폭부(1010)가 구성될 수 있다. 본 발명에 따른 반도체 메모리 장치가 도 10 과 같이 하나의 공통 감지증폭부(1010)를 구성할 수 있는 것은 도 6 에서 설명하였듯이, 제0 내지 제3 메모리 뱅크(510, 530, 550, 570) 중 어느 하나의 프로그래밍 동작 구간에서 다른 메모리 뱅크의 액티브 동작 구간이 서로 오버랩되지 않기 때문에 가능할 수 있다.
전술한 바와 같이, 본 발명은 액티브 동작시 감지증폭부를 제어하는 동작제어신호를 하나의 공통 지연경로를 통해 생성할 수 있다. 즉, 기존에 다수의 감지증폭부 각각에 대응하여 배치되었던 지연부를 하나의 공통 지연부로 대체하는 것이 가능하다. 때문에, 본 발명에 따른 반도체 메모리 장치는 공통으로 사용된 지연부에 따라 면적을 줄여주는 것이 가능하다. 그리고, 본 발명은 하나의 공통 감지증폭부를 구비하여 액티브 동작을 수행할 수 있다. 즉, 기존에 다수의 메모리 뱅크 각각에 대응하여 배치되던 감지증폭부를 하나의 공통 감지증폭부로 대체하는 것이 가능하다. 때문에, 본 발명에 따른 반도체 메모리 장치는 공통으로 사용된 공통 감지증폭부에 따라 면적을 줄여주는 것이 가능하다. 또한, 동작제어신호를 전달하는 글로벌 라인의 개수를 최소화하는 것이 가능하기 때문에, 이에 따른 면적을 줄여주는 것이 가능하다. 결국, 본 발명은 기존과 동일한 동작을 수행하면서도 반도체 메모리 장치의 면적을 줄여 줄 수 있으며, 이에 통해 반도체 메모리 장치의 생산성 향상 및 원가 절감을 보장해 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 PRAM 을 일례로 설명을 하였으나, 본 발명은 다수의 메모리 뱅크의 액티브 구간이 서로 다른 반도체 메모리 장치에서 적용될 수 있다. 또한, 전술한 실시 예에서는 감지증폭부를 제어하기 위한 동작제어신호를 일례로 설명하였으나, 본 발명은 액티브신호를 예정된 시간만큼 지연하여 생성하는 제어신호에 적용될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 도 1 의 반도체 메모리 장치의 동작 파형을 설명하기 위한 파형도.
도 3 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 4 는 도 3 의 반도체 메모리 장치의 동작 파형을 설명하기 위한 파형도.
도 5 는 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 6 은 도 5 의 반도체 메모리 장치의 동작 파형을 설명하기 위한 파형도.
도 7a 와 도 7b 는 도 5 의 공통 지연부(594)를 설명하기 위한 도면.
도 8 은 도 5 의 동작제어신호를 전달하는 전달부(810)를 설명하기 위한 회로도.
도 9 는 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 10 은 본 발명의 제3 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
510, 530, 550, 570 : 제0 내지 제3 메모리 뱅크
512, 532, 552, 572 : 제0 내지 제3 감지증폭부
590 : 제어신호 생성부 592 : 뱅크제어신호 생성부
594 : 공통 지연부 596 : 지연제어신호 생성부

Claims (23)

  1. 다수의 메모리 셀 어레이를 구비하는 다수의 메모리 뱅크;
    상기 다수의 메모리 뱅크에 대응하며, 선택된 메모리 셀에 대응하는 데이터를 감지하여 증폭하기 위한 다수의 감지증폭수단; 및
    상기 다수의 메모리 뱅크에 대응하여 활성화되는 각각의 뱅크액티브신호를 예정된 시간만큼 지연시켜 상기 다수의 감지증폭수단을 제어하기 위한 동작제어신호를 생성하는 공통지연수단을 구비하되,
    상기 다수의 메모리 뱅크와 상기 다수의 감지증폭수단은 코어영역에 배치되고, 상기 공통지연수단은 페리영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 공통지연수단은,
    상기 각각의 뱅크액티브신호를 입력받기 위한 공통입력부; 및
    상기 공통입력부의 출력신호를 상기 예정된 시간만큼 지연시켜 출력하기 위한 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 다수의 감지증폭수단 각각 또는 상기 공통지연수단은,
    상기 각각의 뱅크액브신호에 응답하여 상기 지연부의 출력신호를 상기 동작제어신호로서 해당 감지증폭수단으로 전달하기 위한 전달부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 공통지연수단에서 반영되는 상기 예정된 시간을 조절하기 위한 지연제어신호를 생성하기 위한 지연제어수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 동작제어신호는 상기 다수의 감지증폭수단 각각의 제1 동작시점을 제어하기 위한 제1 동작제어신호와, 제2 동작시점을 제어하기 위한 제2 동작제어신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 동작제어신호는 상기 다수의 감지증폭수단의 오버드라이빙 동작의 활성화 시점에 대응하고, 상기 제2 동작제어신호는 상기 오버드라이빙 동작의 비활성화 시점에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 동작제어신호는 상기 다수의 감지증폭수단의 오버드라이빙 동작의 활성화 시점에 대응하고, 상기 제2 동작제어신호는 상기 다수의 감지증폭수단의 노말드라이빙 동작의 활성화 시점에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 및 제2 뱅크액티브신호에 응답하여 액티브되며, 다수의 메모리 셀 어레이를 구비하는 제1 및 제2 메모리 뱅크;
    상기 제1 및 제2 메모리 뱅크에서 선택된 메모리 셀에 대응하는 데이터를 감지하여 증폭하기 위한 공통감지증폭수단; 및
    상기 제1 및 제2 메모리 뱅크에 대응하여 활성화되는 상기 제1 및 제2 뱅크액티브신호를 예정된 시간만큼 지연시켜 상기 공통감지증폭수단을 제어하기 위한 동작제어신호를 생성하는 공통지연수단
    을 구비하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 공통지연수단은,
    상기 제1 및 제2 뱅크액티브신호를 공통으로 입력받기 위한 공통입력부; 및
    상기 공통입력부의 출력신호를 상기 예정된 시간만큼 지연시켜 상기 동작제어신호를 출력하기 위한 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 공통지연수단의 예정된 시간을 조절하기 위한 지연제어신호를 생성하기 위한 지연제어수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서,
    상기 제1 및 제2 메모리 뱅크는 코어영역에 배치되고, 상기 공통감지증폭수단과 상기 공통지연수단은 페리영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제9항에 있어서,
    상기 동작제어신호는 상기 공통감지증폭수단의 제1 동작시점을 제어하기 위한 제1 동작제어신호와, 제2 동작시점을 제어하기 위한 제2 동작제어신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 동작제어신호는 상기 공통감지증폭수단의 오버드라이빙 동작의 활성화 시점에 대응하고, 상기 제2 동작제어신호는 상기 오버드라이빙 동작의 비활성화 시점에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 제1 동작제어신호는 상기 공통감지증폭수단의 오버드라이빙 동작의 활성화 시점에 대응하고, 상기 제2 동작제어신호는 상기 공통감지증폭수단의 노말드 라이빙 동작의 활성화 시점에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제9항에 있어서,
    상기 공통감지증폭수단은 다수의 글로벌 라인을 통해 상기 제1 및 제2 메모리 뱅크에 대응하여 상기 데이터를 전달받는 것을 특징으로 하는 반도체 메모리 장치.
  17. 코어영역에 배치되며, 다수의 메모리 셀 어레이를 구비하는 다수의 메모리 뱅크;
    상기 코어영역에 배치되며, 상기 다수의 메모리 뱅크에 대응하며 선택된 메모리 셀에 대응하는 데이터를 감지하여 증폭하기 위한 다수의 감지증폭수단;
    페리영역에 배치되며, 상기 다수의 메모리 뱅크에 대응하여 활성화되는 각각의 뱅크액티브신호를 공통 지연시간만큼 지연시켜 상기 다수의 감지증폭수단의 제1 동작시점을 제어하기 위한 제1 동작제어신호를 생성하는 공통지연수단; 및
    상기 공통지연수단과 각각의 감지증폭수단 사이에 배치되며, 상기 제1 동작제어신호를 개별 지연시간만큼 지연시켜 상기 다수의 감지증폭수단의 제2 동작시점을 제어하기 위한 제2 동작제어신호를 생성하는 다수의 개별지연수단
    을 구비하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 공통지연수단은,
    상기 다수의 뱅크액티브신호를 입력받기 위한 공통입력부; 및
    상기 공통입력부의 출력신호를 예정된 시간만큼 지연시켜 출력하기 위한 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 각각의 감지증폭수단 또는 상기 공통지연수단은,
    상기 각각의 뱅크액브신호에 응답하여 상기 지연부의 출력신호를 상기 동작제어신호로서 해당 감지증폭수단으로 전달하기 위한 전달부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제17항에 있어서,
    상기 공통지연수단과 상기 다수의 개별지연수단에서 지연되는 시간을 조절하기 위한 지연제어신호를 생성하기 위한 지연제어수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제17항에 있어서,
    상기 제1 동작제어신호는 상기 다수의 감지증폭수단의 오버드라이빙 동작의 활성화 시점에 대응하고, 상기 제2 동작제어신호는 상기 오버드라이빙 동작의 비활성화 시점에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제17항에 있어서,
    상기 제1 동작제어신호는 상기 다수의 감지증폭수단의 오버드라이빙 동작의 활성화 시점에 대응하고, 상기 제2 동작제어신호는 상기 다수의 감지증폭수단의 노말드라이빙 동작의 활성화 시점에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제17항에 있어서,
    상기 공통지연수단은 제1 및 제2 동작제어신호를 포함하는 다수의 동작제어신호의 공통 지연 시간을 반영하는 것을 특징으로 하는 반도체 메모리 장치.
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