KR20020055160A

KR20020055160A - 비트라인 센싱 개시 타이밍 조절장치

Info

Publication number: KR20020055160A
Application number: KR1020000084518A
Authority: KR
Inventors: 구기봉
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2002-07-08
Also published as: KR100495910B1

Abstract

본 발명은 반도체 메모리 장치에서 비트라인 센스앰프의 구동 제어를 위해 사용하는 비트라인 센싱 개시 타이밍 조절장치에 관한 것으로, 특히 전원전압의 전위 변동을 감지하는 전위 감지수단과, 상기 전위 감지수단을 통해 감지된 전위 변동상태에 따라 딜레이시간을 다르게 조절하는 딜레이 조절수단을 구비하므로써, 메모리 내부의 코어 전압 및 주변 회로 전압의 전위 변동에 따른 센싱 개시신호의 딜레이 조절로 비트라인 쌍의 전하 분배동작에 요구되는 시간마진을 안정된 수준으로 보장하도록 한 비트라인 센싱 개시 타이밍 조절장치에 관한 것이다.

Description

비트라인 센싱 개시 타이밍 조절장치{Bit-line sensing start timing control device}

본 발명은 반도체 메모리 장치에서 비트라인 센스앰프의 구동 제어를 위해 사용하는 비트라인 센싱 개시 타이밍 조절장치에 관한 것으로, 보다 상세하게는 메모리 내부의 코어 전압 및 주변 회로 전압의 전위 변동에 따른 센싱 개시신호의 딜레이 조절로 비트라인 쌍의 전하 분배동작에 요구되는 시간마진을 안정된 수준으로 보장하도록 한 비트라인 센싱 개시 타이밍 조절장치에 관한 것이다.

일반적으로, 동기식 디램(Synchronouse DRAM) 등의 메모리 장치에서는 특정 뱅크가 선택되어 액티브 명령신호를 인가 받았을 때 입력 버퍼를 거쳐 명령 디코더를 거친 신호가 해당 워드라인을 인에이블시키게 된다. 이 후, 메모리 셀과 비트라인 간의 전하 분배동작이 수행되면 비트라인 센스앰프를 동작시켜 셀내에 저장된 데이터 신호를 증폭시켜 로컬 데이터 버스라인으로 전달하여 다시 데이터 버스라인 센스앰프를 거쳐 데이터 입·출력 패드(DQ pad)로 전달한다.

그런데, 종래 기술에서는 상기한 비트라인 간 전하분배 동작이 완료되어 센싱이 시작되기까지의 시간마진 확보가 셀내 코어전압 및 주변 회로 전압의 전위 변동에 따라 어려워지게 되면서 데이터 센싱시의 오동작을 유발하게 되는 문제점이발생한다.

도 1은 종래 기술에 따른 비트라인 센싱 개시 타이밍 조절장치의 블록 구성도를 도시한 것으로, 라스바(/RAS: /row address strobe) 신호에 의해 발생된 뱅크 활성화 신호(Bank_Act)가 입력버퍼 및 명령 디코더를 거치면 소정의 시간 딜레이된 신호(Bank_Act_Delay)를 입력받아 RC 딜레이를 수행하는 딜레이수단(10)과, 스위칭동작에 의해 상기 딜레이수단(10)을 거쳐 전달된 신호를 비트라인 센스앰프의 센싱 개시신호(Sencing_Start)로 전달하는 스위칭 수단(20)을 구비한다.

도 2는 도 1에 도시된 딜레이 수단(10)의 회로 구성도를 도시한 것으로, 전원전압(VDL 또는 VPERI) 공급단과 접지단(VSS) 사이에 접속되어 입력신호(in)를 반전시켜 전달하는 CMOS형 인버터(IV1)와, 상기 인버터(IV1) 출력단(N1)과 접지단 사이에 스위칭소자(SW1)를 매개로 접속된 엔모스형 캐패시터(C1)와, 전원전압(VDL 또는 VPERI) 공급단과 접지단(VSS) 사이에 접속되어 상기 인버터(IV1) 출력단(N1)의 전위신호를 반전시켜 전달하는 CMOS형 인버터(IV2)와, 상기 인버터(IV2) 출력단(N1)과 전원전압 공급단 사이에 스위칭소자(SW2)를 매개로 접속된 피모스형 캐패시터(C2)를 구비하여 구성한다.

상기 구성을 갖는 딜레이 수단(10)은 일정 시간의 RC 딜레이를 실현한 후, 비트라인 센스앰프의 센싱 개시신호(Sensing Start)로 사용하게 되는데, 이와 같은 구조에서는 상기 전원전압 공급단을 통해 인가되는 셀 코어전압(VDL) 및 주변회로 전압(VPERI)의 전위 변동에 따른 딜레이 변화가 심하게 발생하여 일정한 시간의 딜레이를 실현하지 못하게 되면서, 비트라인 간 전하분배 동작이 완료되어 센싱이 개시되기까지의 시간마진 확보가 상기 셀내 코어전압(VDL) 및 주변 회로 전압(VPERI)의 전위 변동에 따라 달라지게 되는 문제점이 발생한다.

도 3은 종래 기술에 따른 비트라인 센싱 개시 타이밍 조절장치의 동작 타이밍도를 도시한 것으로, (c), (d), (e)의 신호 파형은 셀내 코어전압(VDL)이 각각 2.2V, 1.8V(기준 목표값), 1.5V로 달라질 경우의 센싱 개시신호의 활성화 타이밍이 각각 다르게 변하는 것을 나타낸다.

이에 따라, VDL=2.2V로 기준 목표값(VDL=1.8V)에 비해 높은 경우에는 너무 빠르게 활성화된 센싱 개시신호에 의해 (f) 파형의 'A' 로 도시된 부분에서와 같이 워드라인이 활성화되기도 전에 데이터 센싱이 시작되면서 잘못된 데이터를 센싱하여 오동작하는 문제점이 발생한다. 한편, VDL=1.5V로 기준 목표값(VDL=1.8V)보다 낮은 경우에는 너무 느리게 활성화되는 센싱 개시신호에 의해 (h)파형의 'B'로 도시된 부분에서와 같이 전하 분배가 수행되고 있는 시간 동안에 발생된 노이즈 등으로 인한 데이터 반전이 발생되는 문제점이 있다.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 전원전압의 전위 변동을 감지하여 변동된 전위에 따른 딜레이 조절로 센싱 개시신호의 활성화 타이밍을 유사한 수준으로 맞추어 비트라인 센스앰프의 데이터 센싱 동작을 안정화시키도록 한 비트라인 센싱 개시 타이밍 조절장치를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 비트라인 센싱 개시 타이밍 조절장치는 뱅크 활성화 제어신호를 전달받아 각각 일정 수준의 딜레이를 추가하여 다음단으로 전달하도록 상호 순차적으로 연결된 제1 내지 제3 딜레이 수단과,

상기 각각의 딜레이 수단으로부터 전달된 출력신호를 선택적인 스위칭동작에 의해 비트라인 센스앰프의 센싱 개시 제어신호로 전달하는 제1 내지 제3 스위칭 수단과,

외부로부터 인가되는 전원전압이 기준 목표값으로부터 일정수준 이하 및 이상이 되는 전위를 각각 감지하는 제1 및 제2 전위 감지수단과,

상기 각 전위 감지수단의 출력 전위를 레벨 쉬프팅하여 전달받은 두 신호의 조합 결과에 의해 상기 제1 내지 제3 스위칭 수단의 스위칭 제어신호를 각각 발생시켜 상기 센싱 개시 제어신호의 딜레이 시간을 조절하는 딜레이 조절수단을 구비하는 것을 특징으로 한다.

도 1은 종래 기술에 따른 비트라인 센싱 개시 타이밍 조절장치의 블록 구성도

도 2는 도 1에 도시된 딜레이 수단의 회로 구성도

도 3은 종래 기술에 따른 비트라인 센싱 개시 타이밍 조절장치의 동작 타이밍도

도 4는 본 발명에 따른 비트라인 센싱 개시 타이밍 조절장치의 블록 구성도

도 5는 도 4에 도시된 전위 감지수단의 일 예에 따른 회로 구성도

도 6은 도 4에 도시된 레벨 쉬프팅 수단의 일 예에 따른 회로 구성도

도 7은 도 4에 도시된 딜레이 조절수단의 일 예에 따른 회로 구성도

도 8은 본 발명에 따른 비트라인 센싱 개시 타이밍 조절장치의 동작 타이밍도

<도면의 주요부분에 대한 부호의 설명>

1, 3, 5, 7: 논리부10, 12, 14: 딜레이 수단

20: 스위칭 수단30, 32: 전위 감지수단

40, 42: 레벨 쉬프팅 수단50: 딜레이 조절수단

SW1∼SW3: 스위칭 소자

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 4는 본 발명에 따른 비트라인 센싱 개시 타이밍 조절장치의 블록 구성도를 도시한 것으로, 상호 순차적으로 접속된 제1 내지 제3 딜레이 수단(10, 12, 14)과, 상기 딜레이 수단(10, 1,2, 14)의 출력단에 접속된 각각의 스위칭 소자(SW1,SW2, SW3)와, 외부 전원전압(예를 들어, 셀내 코어전압 'VDL'이나 주변 회로 전압'VPERI' )이 기준 목표값(여기서는, VDL=1.8V로 예를 들고 있다.)으로부터 일정 수준 이하 및 이상이 되는 전위(예를 들어, 각각 1.6V와, 2.2V가 되는 전위)를 각각 감지하는 각각의 전위 감지수단(30, 32)과, 상기 각 전위 감지수단(30, 32)의 출력 전위를 일정수준 레벨 쉬프팅시키는 각각의 레벨 쉬프팅 수단(40, 42)과, 상기 레벨 쉬프팅 수단(40, 42)으로부터 전달받은 두 신호의 조합 결과에 의해 상기 제1 내지 제3 스위칭 수단의 스위칭 제어신호를 각각 발생시켜 비트라인 센스앰프의 센싱 개시 제어신호의 딜레이 시간을 조절하는 딜레이 조절수단(50)을 구비하여 구성한다. 여기서, 상기 각 스위칭 소자(SW1∼SW3)는 각각 상기 딜레이 조절수단(50)이 일측 출력단 신호(ld, nd, md) 및 그 반전신호(/ld, /nd, /md)를 전달받아 선택적으로 턴-온되는 각각의 전달 게이트 소자를 사용한다.

상기 구성에 의해, 전원전압(VDL 또는 VPERI)의 전위 변동을 감지하여 그 감지 결과에 따라 발생된 신호들의 조합으로, 일정 딜레이를 이루며 순차적으로 연결된 각 딜레이 수단(10, 1,2, 14)의 출력단에 접속된 각 스위칭 소자(SW1, SW2, SW3)의 스위칭 여부를 제어하므로써, 최종적으로 발생되는 비트라인 센스앰프의 센싱 개시 신호(Sensing_Start)의 활성화 타이밍을 상기한 전원전압의 전위변동에 따라 다르게 조절할 수 있게 되는 것이다.

결과적으로, 전원전압이 일정 기준 목표값보다 높아 상기한 센싱 개시신호가 너무 빠르게 활성화되는 경우, 딜레이 단수를 늘려 이에 대한 보상을 수행하게 되는 한편, 전원전압이 일정 기준 목표값보다 낮아 상기한 센싱 개시신호가 너무 긴딜레이를 이루며 느리게 활성화되는 경우에는 반대로 딜레이 단수를 줄여 이에 대한 보상을 수행하도록 제어하고 있다.

도 5는 도 4에 도시된 전위 감지수단(30, 32)의 일 예에 따른 회로 구성도를, 그리고 도 6은 도 4에 도시된 레벨 쉬프팅 수단(40, 42)의 일 예에 따른 회로 구성도를 각각 도시한 것이다. 도 5의 회로 구성도는 저항비 즉, 모스비를 달리하여 구성하면 1.6V 전위 감지기와, 2.0V 전위 감지기로 각각 동작하게 되며, 각각 해당 전위가 감지되는 순간 출력신호(VDL16, VDL20)를 '로직하이'로 출력하게 된다. 또한, 파워-업 시퀀셜일 때의 경우와 차별을 두기 위해 동작 제어신호로 RST신호를 사용하고 있다. 상기한 RST신호는 파워-업 이후 발생되는 신호로, 이 신호가 활성화 상태로 인가되면 각 출력신호(VDL16, VDL20)를 리세트시켜 '로직로우'로 래치시키게 된다. 이 후, VDL 전위레벨이 변동하면 상기 출력신호(VDL16, VDL20)를 각각의 해당 전위레벨에 따라 변화시켜 출력하게 된다. 이하, 동 도면에 도시된 전위 감지수단과 레벨 쉬프팅 수단은 이미 공지된 사항이므로 이의 자세한 구성 및 동작에 대한 설명은 생략하기로 한다.

도 7은 도 4에 도시된 딜레이 조절수단(50)의 일 예에 따른 회로 구성도를 도시한 것으로, 상기 제1 및 제2 전위 감지수단(30, 32)의 출력신호(VDL16, VDL20)를 각각의 레벨 쉬프팅 수단(40, 42)을 거쳐 출력시킨 신호(VDL16_OUT, VDL20_OUT)를 전달받아 각각 그 전위를 반전시켜 출력하는 각각의 반전소자(IV1, IV2)와, 상기 두 반전소자(IV1, IV2)의 출력신호를 앤드 조합하여 상기 스위칭 소자(SW2)의 스위칭 제어신호(nd)를 발생시키는 제1 논리부(1) 및, 상기 제1 레벨 쉬프팅 수단의(40) 출력신호(VDL16_OUT)와 상기 반전소자(IV2)의 출력신호를 앤드 조합하여 상기 스위칭 소자(SW1)의 스위칭 제어신호(ld)를 발생시키는 제2 논리부(3)를 구비한다. 또한, 상기 반전소자(IV1)의 출력신호와 상기 제2 레벨 쉬프팅 수단(42)의 출력신호(VDL20_OUT)를 앤드 조합하여 상기 스위칭 소자(SW3)의 스위칭 제어신호(md)를 발생시키는 제3 논리부(5)와, 상기 제1 및 제2 레벨 쉬프팅 수단(40, 42)의 출력신호(VDL16_OUT, VDL20_OUT)를 앤드 조합하여 비 접속 제어신호(nc)를 발생시키는 제4 논리부(7)를 구비하여 구성한다.

상기 구성에 의해, 전원전압(VDL)이 1.6V와 2.0V 사이의 구간에서는 VDL16_OUT='로직로우', VDL20_OUT='로직하이'로 입력되기 때문에, 상기 딜레이 조절수단(50)내 제1 논리부(1)의 출력신호(nd)가 '로직하이'로 출력되면서, 스위칭 소자(SW2) 만을 턴-온시키게 된다. 이에 따라, 상기 제1 및 제2 딜레이 수단(10, 12)을 거쳐 안정된 전하 분배동작에 적합한 기준 딜레이를 실현한 다음, 센싱 개시 제어신호(Sensing_Start)로 전달하게 된다.

한편, 전원전압이 1.6V 이하가 되는 구간에서는 VDL16_OUT='로직하이', VDL20_OUT='로직로우'로 입력되기 때문에, 상기 딜레이 조절수단(50)내 제2 논리부(3)의 출력신호(ld)가 '로직하이'로 출력되면서, 스위칭 소자(SW1) 만을 턴-온시키게 된다. 이에 따라, 상기 제1 딜레이 수단(10)을 거쳐 기준 목표값(VDL=1.8V)을 갖는 전원전압에서의 센싱 개시신호의 활성화 타이밍에 비해 일정시간 감소된 딜레이를 실현한 후 센싱 개시 제어신호(Sensing_Start)로 전달하게 되므로써, 전원전압이 낮아지는 경우 센싱동작이 늦게 활성화되는 점을 보상할수 있게 된다.

또한, 전원전압이 2.0V 이상이 되는 구간에서는 VDL16_OUT='로직로우', VDL20_OUT='로직하이'로 입력되기 때문에, 상기 딜레이 조절수단(50)내 제3 논리부(5)의 출력신호(md)가 '로직하이'로 출력되면서, 스위칭 소자(SW3) 만을 턴-온시키게 된다. 이에 따라, 상기 제1 내지 제3 딜레이 수단(10, 12, 14) 모두를 거쳐 기준 목표값(VDL=1.8V)을 갖는 전원전압에서의 센싱 개시신호의 활성화 타이밍에 비해 일정시간 늘어난 딜레이를 실현한 후 센싱 개시 제어신호(Sensing_Start)로 전달하게 되므로써, 전원전압이 높은 경우 센싱동작이 너무 빠르게 활성화되어 야기되는 문제를 막을 수 있게 되는 것이다.

마지막 경우로, 전원전압이 1.6V보다 낮고 2.0V보다 높은 구간은 존재하지 않기 때문에, 상기 VDL16_OUT='로직하이', VDL20_OUT='로직하이'로 입력되는 두신호를 앤드 조합하는 별도의 논리부(7)를 구성해 그 출력신호로 'nc(no connect)'를 출력하여 처리하게 된다.

도 8은 본 발명에 따른 비트라인 센싱 개시 타이밍 조절장치의 동작 타이밍도를 도시한 것으로, 각 2.2V, 1.8V(기준 목표값), 1.5V의 전원전압 변동에 대한 센싱 개시신호가 별 차이없이 유사한 타이밍을 갖고 활성화되는 것을 (c), (d), (e)의 파형을 통해 알 수 있다. 이에 따라, VDL=2.2V로 기준 목표값(VDL=1.8V)에 비해 높은 경우나 VDL=1.5V로 상기한 기준 목표값(VDL=1.8V)에 비해 낮은 경우에도 차별화된 딜레이 보상에 의해 비트라인간 전하 분배동작이 일정한 시간마진을 확보한 다음 수행되도록 제어되는 것을 (f), (g), (h) 파형의 'C'로 도시된 부분을 통해 알 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 비트라인 센싱 개시 타이밍 조절장치에 의하면, 메모리 내부의 코어 전압 및 주변 회로 전압의 전위 변동에 따른 센싱 개시신호의 딜레이 조절로 비트라인 쌍의 전하 분배동작에 요구되는 시간마진을 안정된 수준으로 확보할 수 있게 되는 매우 뛰어난 효과가 있다.

아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

뱅크 활성화 제어신호를 전달받아 각각 일정 수준의 딜레이를 추가하여 다음단으로 전달하도록 상호 순차적으로 연결된 제1 내지 제3 딜레이 수단과,

상기 각각의 딜레이 수단으로부터 전달된 출력신호를 선택적인 스위칭동작에 의해 비트라인 센스앰프의 센싱 개시 제어신호로 전달하는 제1 내지 제3 스위칭 수단과,

외부로부터 인가되는 전원전압이 기준 목표값으로부터 일정수준 이하 및 이상이 되는 전위를 각각 감지하는 제1 및 제2 전위 감지수단과,

상기 각 전위 감지수단의 출력 전위를 레벨 쉬프팅하여 전달받은 두 신호의 조합 결과에 의해 상기 제1 내지 제3 스위칭 수단의 스위칭 제어신호를 각각 발생시켜 상기 센싱 개시 제어신호의 딜레이 시간을 조절하는 딜레이 조절수단

을 구비하는 것을 특징으로 하는 비트라인 센싱 개시 타이밍 조절장치.
제 1 항에 있어서,

상기 제1 내지 제3 스위칭 수단은 각각 상기 딜레이 조절수단이 일측 출력단 신호 및 그 반전신호를 전달받아 선택적으로 턴-온되는 전달 게이트 소자를 사용하는 것을 특징으로 하는 비트라인 센싱 개시 타이밍 조절장치.
제 1 항에 있어서,

상기 딜레이 조절수단은,

상기 제1 및 제2 전위 감지수단의 출력신호를 전달받아 각각 그 전위를 반전시켜 출력하는 제1 및 제2 반전부와,

상기 제1 및 제2 반전부 각각의 출력신호를 앤드조합하여 상기 제2 스위칭 수단의 스위칭 제어신호를 발생시키는 제1 논리부와,

상기 제1 전위 감지수단의 출력신호와 상기 제2 반전부의 출력신호를 앤드조합하여 상기 제1 스위칭 수단의 스위칭 제어신호를 발생시키는 제2 논리부와,

상기 제1 반전부의 출력신호와 상기 제2 전위 감지수단의 출력신호를 앤드조합하여 상기 제3 스위칭 수단의 스위칭 제어신호를 발생시키는 제3 논리부를 구비하는 것을 특징으로 하는 비트라인 센싱 개시 타이밍 조절장치.