KR100892335B1 - 센스 앰프 인에이블 신호 제어 장치 - Google Patents

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Abstract

본 발명의 센스 앰프 인에이블 신호 제어 장치는, DDR SDRAM에 있어서, 하나의 뱅크에 구성된 우수형 블록(Even block)과 기수형 블록(Odd block)을 적정 시간 차이를 두고 순차적으로 동작하게 함으로써, 첨두 전류(Peak current)의 발생을 절반으로 줄일 수 있는 센스 앰프 인에이블 신호 제어 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 우수형 블록 및 기수형 블록을 구비하는 뱅크를 포함하는 DRAM 시스템에 있어서, 액티브 신호를 입력받으면, 상기 액티브 신호를 일정 시간 지연시킨 후, 지연된 신호를 제1 센스 앰프 인에이블 신호로서 상기 뱅크로 출력하는 센스 앰프 인에이블 신호 생성부; 및 상기 센스 앰프 인에이블 신호 생성부로부터 상기 제1 센스 앰프 인에이블 신호를 입력받아 지연시킨 후, 지연된 신호를 제2 센스 앰프 인에이블 신호로서 상기 뱅크로 출력하는 지연부를 포함한다.
센스 앰프, 뱅크, 인버터, 인에이블 신호

Description

센스 앰프 인에이블 신호 제어 장치{APPARATUS FOR CONTROLLING SENSE AMP ENABLE SIGNAL}
도 1a 및 도 1b는 종래의 센스 앰프 인에이블 신호 제어 방식을 나타낸 예시도,
도 2는 본 발명의 일 실시예에 의한 센스 앰프 인에이블 제어 장치를 나타낸 예시도.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 센스 앰프 인에이블 신호 생성부 220 : 지연부
230 : 뱅크
본 발명은 센스 앰프 인에이블 신호 제어 장치에 관한 것으로, 특히, DDR SDRAM에서 액티브 동작시 첨두 전류(Peak current)를 줄임으로써, 잡음 면역성(Noise immunity)을 증대시킬 수 있어, DDR SDRAM의 안정적인 동작이 가능한 센스 앰프 인에이블 신호 제어 장치에 관한 것이다.
일반적으로, DDR SDRAM은 액티브 명령을 입력받은 후에 하나의 뱅크에 선택된 워드 라인(Word line)에 연결된 모든 비트 라인(Bit line)이 동작하며, 여기에 연결된 센스 앰프(Sense Amplifier)가 동시에 동작한다.
도 1a 및 도 1b는 종래의 뱅크 구성 및 센스 앰프 인에이블 신호 제어 장치를 나타낸 예시도로서, 종래의 센스 앰프 인에이블 신호 제어 장치는, 액티브 신호를 입력받아 반전하여 출력하는 제1 인버터(111); 제1 인버터(111)의 출력 신호를 입력받아 반전하여 출력하는 제2 인버터(112); 제2 인버터(112)의 출력 신호를 입력받아 반전하여 출력하는 제3 인버터(121); 제3 인버터(121)의 출력 신호를 입력받아 반전하여 출력하는 제4 인버터(122); 제1 테스트 모드 신호(testmode1)에 의하여 제4 인버터(122)로부터의 출력 신호의 도통여부를 결정하는 제1 패스 게이트부(123); 제4 인버터(122)의 출력 신호를 입력받아 반전하여 출력하는 제5 인버터(124); 제5 인버터(124)의 출력 신호를 입력받아 반전하여 출력하는 제6 인버터(125); 제2 테스트 모드 신호(testmode2)에 의하여 제6 인버터(125)로부터의 출력 신호의 도통여부를 결정하는 제2 패스 게이트부(126); 제6 인버터(125)의 출력 신호를 입력받아 반전하여 출력하는 제7 인버터(127); 제7 인버터(127)의 출력 신호를 입력받아 반전하여 출력하는 제8 인버터(128); 제3 테스트 모드 신호(testmode3)에 의하여 제8 인버터(128)로부터의 출력 신호의 도통여부를 결정하는 제3 패스 게이트부(129); 제1 패스 게이트부(123), 제2 패스 게이트부(126) 및 제3 패스 게이트부(129)의 출력 신호를 입력받아 반전하여 출력하는 제9 인버터(131); 및 제9 인버터(131)의 출력 신호를 입력받아 반전하여 출력하는 제10 인버터(132)를 포함한다.
상술한 종래의 센스 앰프 제어 회로의 동작에 대하여 설명하면, 액티브 신호가 제1 인버터(111) 및 제2 인버터(112)를 통하여 지연부(delay)로 입력되면, 지연부(delay)에서는, 복수개의 테스트 모드 신호(testmode1, testmode2, testmode3)에 따라 일정 시간 지연되어 제9 인버터(131)로 출력되고, 제9 인버터(131) 및 제10 인버터(132)를 통과한 신호는 센스 앰프 인에이블 신호로서, 이러한 센스 인에이블 신호(SAEN)가 뱅크(Bank)에 입력됨으로써, 인에이블 시간의 조정이 가능하다.
그러나, 상술한 종래의 기술에 의하면, 첨두 전류(Peak current)가 발생되고, 이로 인하여 생긴 잡음이 동작 특성에 많은 영향을 미치며, 특히, DDR SDRAM의 가장 중요한 파라미터들(tRCD, tRP)의 특성을 열화시키는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, DDR SDRAM에 있어서, 하나의 뱅크에 구성된 우수형 블록(Even block)과 기수형 블록(Odd block)을 적정 시간 차이를 두고 순차적으로 동작하게 함으로써, 첨두 전류(Peak current)의 발생을 절반으로 줄일 수 있는 센스 앰프 인에이블 신호 제어 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 센스 앰프 인에이블 신호 제어 장치는, 우수형 블록 및 기수형 블록을 구비하는 뱅크를 포함하는 DRAM 시스템에 있어서, 액티브 신호를 입력받으면, 상기 액티브 신호를 일정 시간 지연시킨 후, 지연된 신호를 제1 센스 앰프 인에이블 신호로서 상기 뱅크로 출력하는 센스 앰프 인에이블 신호 생성부; 및 상기 센스 앰프 인에이블 신호 생성부로부터 상기 제1 센스 앰프 인에이블 신호를 입력받아 지연시킨 후, 지연된 신호를 제2 센스 앰프 인에이블 신호로서 상기 뱅크로 출력하는 지연부를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 의한 센스 앰프 인에이블 제어 장치를 나타낸 예시도로서, 이러한 본 발명의 센스 앰프 인에이블 제어 장치는, 센스 앰프 인에이블 신호 생성부(210) 및 지연부(220)를 포함한다.
센스 앰프 인에이블 신호 생성부(210)는, 액티브 신호를 입력받으면, 상기 액티브 신호를 일정 시간 지연시킨 후, 지연된 신호를 제1 센스 앰프 인에이블 신호로서 후술하는 지연부(220) 및 후술하는 뱅크(230)의 우수형 블록(Even block)으로 출력하는 역할을 한다.
또한, 지연부(220)는, 상기 센스 앰프 인에이블 신호 생성부(210)로부터 상기 제1 센스 앰프 인에이블 신호를 입력받아 지연시킨 후, 지연된 신호를 제2 센스 앰프 인에이블 신호로서 후술하는 뱅크(230)로 출력하는 역할을 한다. 여기서, 상기 지연부(220)에 대하여 상세히 설명하면 다음과 같다.
상기 지연부(220) 내에 장착된 제1 인버터(221)는, 상기 센스 앰프 인에이블 신호 생성부(210)로부터 상기 제1 센스 앰프 인에이블 신호를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 지연부(220) 내에 장착된 제2 인버터(222)는, 상기 제1 인버터(221)의 출력 신호를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 지연부(220) 내에 장착된 스위치(223)는, 세 개의 단자를 구비하고, 제1 단자는 상기 제2 인버터(222)의 출력 단자에 연결되며, 제2 단자는 후술하는 뱅크(230)의 기수형 블록(Odd block)에 연결되고, 제3 단자는 후술하는 제3 인버터(224)의 입력 단자에 연결되어, 외부 제어 신호(도시되지 않음)에 따라 상기 제1 단자와 제2 단자를 도통시키거나, 또는, 상기 제1 단자와 상기 제3 단자를 도통시키는 역할을 한다.
또한, 상기 지연부(220) 내에 장착된 제3 인버터(224)는, 상기 스위치(223)를 통하여 입력된 신호를 반전한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 지연부(220) 내에 장착된 제4 인버터(225)는, 상기 제3 인버터(224)의 출력 신호를 반전한 후, 그 결과값을 상기 제2 센스 앰프 인에이블 신호로서 후술하는 뱅크(230)의 기수형 블록(Odd block)으로 출력하는 역할을 한다.
한편, 뱅크(230)는, 우수형 블록(Even block) 및 기수형 블록(Odd block)을 구비하고, 상기 우수형 블록(Even block)은 상기 센스 앰프 인에이블 신호 생성부(210)로부터의 상기 제1 센스 앰프 인에이블 신호에 의하여 제어되며, 상기 기수형 블록(Odd block)은 상기 센스 앰프 인에이블 신호 생성부(210)로부터의 상기 제2 센스 앰프 인에이블 신호에 의하여 제어된다.
상술한 본 발명의 센스 앰프 인에이블 신호 제어 장치의 동작에 관하여 설명하면 다음과 같다.
액티브 신호 발생 이후 제1 센스 앰프 인에이블 신호(SAEN1)의 생성 과정은 종래의 기술에 있어서 센스 앰프 인에이블 신호(SAEN)의 생성 과정과 동일하므로 편의상 설명은 생략한다. 제1 센스 앰프 인에이블 신호(SAEN1)는, 우선, 뱅크(230)의 우수형 블록(Even block)을 활성화시키고, 동시에, 제1 센스 앰프 인에이블 신호(SAEN1)가 지연부(220)로 입력되면, 지연부(220) 내에 장착된 복수개의 인버터(221, 222, 223, 224)에 의하여 제1 센스 앰프 인에이블 신호(SAEN1)가 지연되어, 제2 센스 앰프 인에이블 신호(SAEN2)가 생성된다. 즉, 뱅크(230)의 기수형 블록(Odd block)은 제1 센스 앰프 인에이블 신호(SAEN1)보다 약 0.5ns 이후에 활성화되는 제2 센스 앰프 인에이블 신호(SAEN2)에 의해 제어되므로, 서로 활성화 시간에 차이가 생겨, 첨두 전류에 의한 잡음의 발생을 방지할 수 있다. 또한, 지연부(220) 내에 장착된 스위치(223)에 의하여, 제1 센스 앰프 인에이블 신호(SAEN1)와 제2 센스 앰프 인에이블 신호(SAEN2)간의 지연 시간을 조절하는 것 도 가능하다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은 DDR SDRAM에 있어서, 하나의 뱅크에 구성된 우수형 블록(Even block)과 기수형 블록(Odd block)을 적정 시간 차이를 두고 순차적으로 동작하게 함으로써, 첨두 전류(Peak current)의 발생을 절반으로 줄일 수 있는 이점이 있다.

Claims (3)

  1. 삭제
  2. 우수형 블록 및 기수형 블록을 구비하는 뱅크를 포함하는 DRAM 시스템에 있어서,
    액티브 신호를 입력받으면, 상기 액티브 신호를 일정 시간 지연시킨 후, 지연된 신호를 제1 센스 앰프 인에이블 신호로서 상기 뱅크로 출력하는 센스 앰프 인에이블 신호 생성부; 및
    상기 센스 앰프 인에이블 신호 생성부로부터 상기 제1 센스 앰프 인에이블 신호를 입력받아 지연시킨 후, 지연된 신호를 제2 센스 앰프 인에이블 신호로서 상기 뱅크로 출력하는 지연부를 포함하고,
    상기 지연부는,
    상기 제1 센스 앰프 인에이블 신호를 입력받아 반전하는 제1 인버터;
    상기 제1 인버터의 출력 신호를 입력받아 반전하는 제2 인버터;
    세 개의 단자를 구비하고, 제1 단자는 상기 제2 인버터의 출력 단자에 연결되며, 제2 단자는 상기 뱅크에 연결되고, 상기 제1 단자와 제2 단자를 도통시키거나, 또는, 상기 제1 단자와 제3 단자를 도통시키는 스위치;
    상기 스위치의 제3 단자를 통하여 입력된 신호를 반전하는 제3 인버터; 및
    상기 제3 인버터의 출력 신호를 반전하여 그 결과값을 상기 제2 센스 앰프 인에이블 신호로서 상기 뱅크로 출력하는 제4 인버터
    를 포함하는 것을 특징으로 하는 센스 앰프 인에이블 신호 제어 장치.
  3. 우수형 블록 및 기수형 블록을 구비하는 뱅크를 포함하는 DRAM 시스템에 있어서,
    액티브 신호를 입력받으면, 상기 액티브 신호를 일정 시간 지연시킨 후, 지연된 신호를 제1 센스 앰프 인에이블 신호로서 상기 뱅크로 출력하는 센스 앰프 인에이블 신호 생성부; 및
    상기 센스 앰프 인에이블 신호 생성부로부터 상기 제1 센스 앰프 인에이블 신호를 입력받아 지연시킨 후, 지연된 신호를 제2 센스 앰프 인에이블 신호로서 상기 뱅크로 출력하는 지연부를 포함하고,
    상기 제1 센스 앰프 인에이블 신호는, 상기 뱅크의 우수형 블록으로 입력되고, 상기 제2 센스 앰프 인에이블 신호는, 상기 뱅크의 기수형 블록으로 입력되는
    것을 특징으로 하는 센스 앰프 인에이블 신호 제어 장치.
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