KR100289396B1 - 클럭발생회로 - Google Patents

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Abstract

본 발명은 클럭발생회로에 관한 것으로, 종래장치는 외부클럭에 동기된 내부클럭으로 내부회로를 동작시킬 때 스탠바이 모드시 모든 플립플롭이 동작하여 전류소모가 발생하는 저전력제품의 신뢰성을 저하시킬 수 있는 문제점이 있었다. 따라서, 본 발명은 외부 클럭제어신호를 입력받아 이를 버퍼링하는 버퍼부와; 외부입력클럭신호와 클럭신호를 입력받아 이를 상기 버퍼부의 클럭버퍼제어신호에 의해 소정 처리하여 그에 따라 제1,제2 클럭제어신호를 출력하는 클럭제어부와; 외부 명령조합신호를 입력받아 이를 상기 클럭제어부의 제1 클럭제어신호에 의해 동기되고 선택된 명령클럭신호를 출력하는 동기명령클럭발생부와; 상기 클럭제어부의 제2 클럭제어신호를 입력받아 이를 순차적으로 지연시켜 그에 따른 다수개의 내부클럭신호를 발생하는 내부클럭발생부와; 상기 클럭제어부의 제2 클럭제어신호에 의해 입출력을 제어하는 클럭신호를 발생하는 입출력클럭발생부로 구성하여 필요한 동작영역에서만 내부 클럭을 제한적으로 발생하여 전류소모를 줄일 수 있으므로 저전력 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

클럭발생회로{CLOCK GENERATION CIRCUIT}
본 발명은 클럭발생회로에 관한 것으로, 특히 동기식 메모리의 내부회로 동작을 인에이블시키는 클럭을 선택적으로 발생하여 스탠바이 모드시 전류소모를 줄일 수 있도록 한 클럭발생회로에 관한 것이다.
도1은 종래 클럭발생회로의 구성을 보인 블록도로서, 이에 도시된 바와같이 클럭신호(CLK)와 외부클럭신호(CKE)를 입력받아 이를 소정 처리하여 그에 따른 제어신호(CLKBUF)를 출력하는 클럭제어부(10)와; 외부에서 입력되는 명령조합신호를 입력받아 이를 상기 클럭제어부(10)의 제어신호(CLKBUF)에 의해 동기하여 그에 따른 명령클럭신호(CMD_CLs)를 출력하는 동기명령클럭발생부(11)와; 상기 클럭제어부(10)의 제어신호(CLKBUF)를 입력받아 이를 소정시간 순차적으로 지연시켜 그에따른 다수의 내부클럭신호(DCLK_Y,DCLK_XA,DCLK)를 발생하는 내부클럭발생부(12)와; 상기 클럭제어부(10)의 제어신호(CLKBUF)에 의해 입출력을 제어하는 클럭신호(CLKD,CLKQ)를 발생하는 입출력클럭발생부(13)로 구성된다.
도2는 상기 클럭제어부(10)의 구성을 보인 회로도로서, 이에 도시된 바와같이 외부클럭신호(CKE)를 입력받아 이를 버퍼링하는 제1 버퍼(20)와; 클럭신호(CLK)를 입력받아 이를 버퍼링하는 제2 버퍼(21)와; 상기 제1 버퍼(20)의 클럭버퍼신호(CLK_BUF)를 디입력단자(D)에 입력받아 이를 상기 제2 버퍼(21)의 클럭버퍼신호(CLK_BUF)에 따라 출력하는 제1 디플립플롭(D-FF1)과; 상기 제2 버퍼(21)의 클럭버퍼신호(CLK_BUF)를 입력받아 이를 반전하는 제1 인버터(IN1)와; 상기 제1 디플립플롭(D-FF1)의 출력신호를 디입력단자(D)에 입력받아 이를 상기 제1 인버터(IN1)의 반전신호에 따라 출력하는 제2 디플립플롭(D-FF2)과; 상기 제2 디플립플롭(D-FF2)의 출력신호와 상기 제2 버퍼(21)의 클럭버퍼신호(CLK_BUF)를 입력받아 이를 낸드 연산하는 낸드게이트(NA1)와; 상기 낸드게이트(NA1)의 낸딩신호를 입력받아 이를 소정 시간 지연하는 지연부(22)와; 상기 지연부(22)의 지연신호를 입력받아 이를 반전하여 그에 따른 신호(CLKBUF)를 출력하는 제2 인버터(IN2)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.
먼저, 클럭제어부(10)는 클럭신호(CLK)와 외부클럭신호(CKE)를 입력받아 이를 소정 처리하여 그에 따른 제어신호(CLKBUF)를 출력한다.
즉, 외부클럭신호(CKE)와 클럭신호(CLK)를 버퍼링하여 그에 따른 제어신호(CLKBUF)를 출력하여 셀프리프레시모드(Self-Refresh mode)나 파워다운모드(Power-down mode)시 내부클럭의 발생을 제어한다.
상기 클럭제어부(10)의 동작을 도2를 참조하여 설명한다.
제1 버퍼(20)는 외부클럭신호(CKE)를 입력받아 이를 버퍼링하여 그에 따른 버퍼신호(CLK_BUF)를 출력하고, 제2 버퍼(21)는 클럭신호(CLK)를 입력받아 이를 버퍼링하여 그에 따른 버퍼신호(CLK_BUF)를 출력한다.
이때, 제1 디플립플롭(D-FF1)은 상기 제1 버퍼(20)의 클럭버퍼신호(CLK_BUF)를 디입력단자(D)에 입력받아 이를 상기 제2 버퍼(21)의 클럭버퍼신호(CLK_BUF)에 따라 출력하며, 제1 인버터(IN1)는 상기 제2 버퍼(21)의 클럭버퍼신호(CLK_BUF)를 입력받아 이를 반전한다.
이후, 제2 디플립플롭(D-FF2)은 상기 제1 디플립플롭(D-FF1)의 출력신호를 디입력단자(D)에 입력받아 이를 상기 제1 인버터(IN1)의 반전신호에 따라 출력하고, 이때 낸드게이트(NA1)는 상기 제2 디플립플롭(D-FF1)의 출력신호와 상기 제2 버퍼(21)의 클럭버퍼신호(CLK_BUF)를 입력받아 이를 낸드 연산하여 그에 따른 신호를 지연부(22)에 인가한다.
이에따라, 지연부(22)는 상기 낸드게이트(NA1)의 낸드신호를 입력받아 이를 소정 시간 지연하고, 제2 인버터(IN2)는 상기 지연부(22)의 지연신호를 입력받아 이를 반전하여 그에 따른 신호(CLKBUF)를 출력한다.
이때, 동기명령클럭발생부(11)는 외부에서 입력되는 소정 명령신호(ACTIVE ,Self _ Refresh,Read,Write등)를 입력받아 이를 상기 클럭제어부(10)의 제어신호(CLKBUF)에 의해 동기하여 그에 따른 명령클럭신호(CMD_CLs)를 출력한다.
또한, 내부클럭발생부(12)는 내부동작에 사용되는 여러 가지 내부클럭신호(DCLK_Y ,DCLK_XA,DCLK)를 상기 클럭제어부(10)의 제어신호(CLK_BUF)에 의해 구분하여 발생함으로써 내부 회로의 전류소모를 줄이며, 입출력클럭발생부(13)는 상기 클럭제어부(10)의 제어신호(CLK_BUF)에 의해 입출력을 제어하는 클럭신호(CLKD,CLKQ)를 발생한다.
그러나, 상기와 같이 동작하는 종래 장치는 외부클럭에 동기된 내부클럭으로 내부회로를 동작시킬 때 스탠바이 모드시 모든 플립플롭이 동작하여 전류소모가 발생하는 저전력제품의 신뢰성을 저하시킬 수 있는 문제점이 있었다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 외부클럭에 의해 동기된 내부클럭으로 회로를 동작시킬 때 필요한 동작영역에서만 내부클럭을 제한적으로 발생할 수 있도록 한 클럭발생회로를 제공함에 그 목적이 있다.
도1은 종래 클럭발생회로의 구성을 보인 회로도.
도2은 도1에 있어서, 클럭제어부의 구성을 보인 회로도.
도3은 본 발명 클럭발생회로의 구성을 보인 회로도.
도4는 도3에 있어서, 각 부분의 타이밍도.
도5는 도3에 있어서, 클럭제어부의 구성을 보인 회로도.
*****도면의 주요부분에 대한 부호의 설명*****
30:클럭버퍼제어부 31:클럭제어부
32:동기명령클럭발생부 33:내부클럭발생부
34:입출력클럭발생부
상기와 같은 목적을 달성하기 위한 본 발명은 외부 클럭제어신호를 입력받아 이를 버퍼링하여 그에 따른 클럭버퍼제어신호를 출력하는 클럭버퍼제어부와; 외부입력클럭신호와 클럭신호를 입력받아 이를 상기 클럭버퍼제어신호에 의해 소정 처리하여 그에 따라 제1,제2 클럭제어신호를 출력하는 클럭제어부와; 외부 명령조합신호를 입력받아 이를 상기 클럭제어부의 제1 클럭제어신호에 의해 동기하여 그에 따른 명령클럭신호를 출력하는 동기명령클럭발생부와; 상기 클럭제어부의 제2 클럭제어신호를 입력받아 이를 순차적으로 지연시켜 그에 따른 다수개의 내부클럭신호를 발생하는 내부클럭발생부와; 상기 클럭제어부의 제2 클럭제어신호에 의해 입출력을 제어하는 클럭신호를 발생하는 입출력클럭발생부로 구성한 것을 특징으로 한다.
이하, 본 발명에 의한 클럭발생회로의 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.
도3은 본 발명 클럭발생회로의 구성을 보인 블록도로서, 이에 도시한 바와같이 외부 클럭제어신호(Csb)를 입력받아 이를 버퍼링하는 클럭버퍼제어부(30)와; 외부클럭신호(CKE)와 클럭신호(CLK)를 입력받아 이를 상기 클럭버퍼제어부(30)의 클럭버퍼제어신호(CSBUF)에 의해 소정 처리하여 그에 따라 제1,제2 클럭제어신호(CLK BUF1),(CLKBUF2)를 출력하는 클럭제어부(31)와; 외부 명령조합신호(미도시)를 입력받아 이를 상기 클럭제어부(31)의 제1 클럭제어신호(CLKBUF1)에 의해 동기하여 그에 따른 명령클럭신호(CMD_CLs)를 출력하는 동기명령클럭발생부(32)와; 상기 클럭제어부(31)의 제2 클럭제어신호(CLKBUF2)를 입력받아 이를 순차적으로 지연시켜 그에 따른 다수개의 내부클럭신호(DCLK_Y,DCLK_XA,DCLK)를 발생하는 내부클럭발생부(33)와; 상기 클럭제어부(31)의 제2 클럭제어신호(CLKBUF2)에 의해 입출력을 제어하는 클럭신호(CLKD),(CLKQ)를 발생하는 입출력클럭발생부(34)로 구성한다.
도5는 상기 클럭제어부(31)의 구성을 보인 회로도로서, 이에 도시한 바와같이 외부 클럭신호(CKE)를 입력받아 이를 버퍼링하는 제1 버퍼(40)와; 클럭신호(CLK)를 입력받아 이를 버퍼링하는 제2 버퍼(41)와; 상기 제1 버퍼(40)의 클럭버퍼신호(CLK_BUF1)를 디입력단자(D)에 입력받아 이를 상기 제2 버퍼(41)의 클럭버퍼신호(CLK_BUF2)에 따라 출력하는 제1 디플립플롭(D-FF11)과; 상기 제2 버퍼(41)의 클럭버퍼신호(CLK_BUF2)를 입력받아 이를 반전하는 제1 인버터(IN20)와; 상기 제1 디플립플롭(D_FF11)의 출력신호를 디입력단자(D)에 입력받아 이를 상기 제1 인버터(IN20)의 반전신호에 따라 출력하는 제2 디플립플롭(D_FF12)과; 상기 제2 디플립플롭(D_FF12)의 출력신호와 상기 제2 버퍼(41)의 클럭버퍼신호(CLK_BUF2)를 입력받아 이를 낸드 연산하는 낸드게이트(NA20)와; 상기 낸드게이트(NA20)의 낸딩신호를 입력받아 이를 소정 시간 지연하는 지연부(50)와; 상기 지연부(50)의 지연신호를 입력받아 이를 반전하여 제2 클럭제어신호(CLKBUF2)를 출력하는 제2 인버터(IN21)와; 파워신호(PWROK)에 따라 클리어되고 클럭버퍼제어신호(CSBUF)를 디입력단자(D)에 인가받아 이를 상기 제2 버퍼(41)의 클럭버퍼신호(CLK_BUF2)에 따라 출력하는 제3 디플립플롭(D-FF13)과; 상기 클럭버퍼제어신호(CSBUF)와 상기 제3 디플립플롭(D-FF13)의 출력신호를 입력받아 이를 오아 연산하는 오아게이트(OA20)와; 상기 오아게이트(OA20)의 오아연산신호와 상기 제2 디플립플롭(D-FF12)의 출력신호를 입력받아 이를 낸드연산하는 제2 낸드게이트(NA21)와; 상기 제2 낸드게이트(NA21)의 낸드연산신호를 디입력단자(D)에 인가받아 이를 상기 클럭버퍼제어신호(CSBUF)에 따라 출력하는 제4 디플립플롭(D-FF14)과; 상기 제4 디플립플롭(D-FF)의 출력신호를 입력받아 이를 반전하여 제1 클럭제어신호(CLKBUF1)를 출력하는 제3 인버터(IN22)로 구성하며, 이와같이 구성한 본 발명의 동작을 도4의 타이밍도를 참조하여 설명한다.
먼저, 클럭버퍼제어부(30)는 도4의 (f)와 같은 외부 클럭제어신호(Csb)를 입력받아 이를 버퍼링하여 도4의 (g)와 같은 클럭버퍼제어신호를 클럭제어부(31)에 인가하며, 이에따라 상기 클럭제어부(31)는 도4의 (a)와 같은 외부클럭신호(CKE)와 도4의 (b)와 같은 클럭신호(CLK)를 입력받아 이를 상기 클럭버퍼제어부(30)의 클럭버퍼제어신호(CSBUF)에 의해 소정 처리하여 그에 따라 도4의 (c),(d)와 같은 제1,제2 클럭제어신호(CLKBUF1),(CLKBUF2)를 출력한다.
이때, 동기명령클럭발생부(32)는 외부명령신호를 입력받아 이를 상기 클럭제어부(31)의 제1 클럭제어신호(CLKBUF1)에 의해 동기하여 그에 따른 명령클럭신호(CMD_CLs)를 출력하고, 또한 내부클럭발생부(33)는 상기 클럭제어부(31)의 제2 클럭제어신호(CLKBUF2)를 입력받아 이를 순차적으로 지연하여 그에 따른 다수개의 내부클럭신호(DCLK_Y,DCLK_XA,DCLK)를 발생한다.
한편, 입출력클럭발생부(34)는 상기 클럭제어부(31)의 제2 클럭제어신호(CLKBUF2)를 입력받아 그에 따라 입출력을 제어하는 클럭신호(CLKD),(CLKQ)를 발생한다.
여기서, 상기 클럭제어부(31)의 내부동작을 도5를 참조하여 설명한다.
제1 버퍼(40)는 도4의 (a)와 같은 외부클럭신호(CKE)를 입력받아 이를 버퍼링하여 그에 따른 신호(CLK_BUF1)를 제1 디플립플롭(D_FF11)의 디입력단자(D)에 인가하고, 제2 버퍼(41)는 도4의 (b)와 같은 클럭신호(CLK)를 입력받아 이를 버퍼링하여 그에 따른 신호(CLK_BUF2)를 상기 제1 디플립플롭(D_FF11)의 클럭단자에 인가한다.
이에 따라, 상기 제1 디플립플롭(D_FF11)은 상기 제1 버퍼(40)의 클럭버퍼신호(CLK_BUF1)를 디입력단자(D)에 입력받아 이를 상기 제2 버퍼(41)의 클럭버퍼신호(CLK_BUF2)에 따른 신호를 제2 디플립플롭(D_FF12)의 디입력단자(D)에 인가하며, 한편 제1 인버터(IN20)는 상기 제2 버퍼(41)의 클럭버퍼신호(CLK_BUF2)를 입력받아 이를 반전하여 상기 제2 디플립플롭(D_FF11)의 클럭단자에 인가한다.
따라서, 상기 제2 디플립플롭(D_FF11)은 상기 제1 디플립플롭(D_FF11)의 출력신호를 디입력단자(D)에 입력받아 이를 상기 제1 인버터(IN20)의 반전신호에 따라 출력한다.
이후, 낸드게이트(NA20)는 상기 제2 버퍼(41)의 클럭버퍼신호(CLK_BUF2)와 상기 제2 디플립플롭(D_FF12)의 출력신호를 입력받아 이를 낸드 연산하고, 지연부(50)는 상기 낸드게이트(NA20)의 연산신호를 입력받아 이를 소정시간 지연하여 출력하며, 제2 인버터(IN21)는 상기 지연부(50)의 지연신호를 입력받아 이를 반전하여 도4의 (d)와 같은 제2 클럭제어신호(CLKBUF2)를 출력한다.
한편, 제3 디플립플롭(D_FF13)은 파워신호(PWROK)에 따라 클리어되고 도4의 (g)와 같은 클럭버퍼제어신호(CSBUF)를 디입력단자(D)에 인가받아 이를 상기 제2 버퍼(41)의 클럭버퍼신호(CLK_BUF2)에 따라 출력하고, 오아게이트(OA20)는 상기 제3 디플립플롭(D_FF13)의 출력신호와 상기 제2 디플립플롭(D_FF12)의 출력신호를 입력받아 이를 오아연산한다.
이후, 제2 낸드게이트(NA21)는 상기 제2 디플립플롭(D_FF11)의 출력신호와 상기 오아게이트(OA20)의 연산신호를 입력받아 이를 낸드연산하여 그에 따른 연산신호를 제4 디플립플롭(D_FF11)의 디입력단자(D)에 인가한다.
이에따라, 상기 제4 디플립플롭(D_FF14)은 상기 제2 낸드게이트(NA21)의 낸드연산신호를 디입력단자(D)에 인가받아 이를 상기 제2 버퍼(41)의 클럭버퍼신호(CLK_BUF2)에 따라 출력하고, 이후 제3 인버터(IN22)는 상기 제4 디플립플롭(D_FF14)의 출력신호를 입력받아 이를 반전하여 도4의 (c)와 같은 제1 클럭제어신호(CLKBUF1)를 출력한다.
즉, 도4의 (f)와 같은 외부입력신호(Csb)가 저전위로 천이되면 클럭버퍼제어부(30)는 도4의 (g)와 같이 클럭버퍼제어신호(CSBUF)가 고전위로 천이되고, 이에 따라 클럭제어부(31)는 상기 클럭버퍼제어신호(CSBUF)에 의해 도4의 (c),(d)와 같은 제1,제2 클럭제어신호(CLKBUF1),(CLKBUF2)를 출력하는데, 이때 동기명령클럭발생부(32)는 상기 도4의 (c)와 같은 제1 클럭제어신호(CLKBUF1)가 고전위인 두 싸이클동안만 인에이블되어 동기명령클럭신호(CMD_CLs)를 디코딩하고 그 이후는 상기 제1 클럭제어신호(CLKBUF1)가 저전위가 되어 디스에이블되므로 동기명령클럭신호(CMD_CLs)의 발생동작을 정지한다.
이상에서 상세히 설명한 바와같이 본 발명은 동기식 메모리와 같이 외부클럭에 동기된 내부 클럭으로 내부회로의 동작을 수행할 때 필요한 동작영역에서만 내부 클럭을 제한적으로 발생하여 전류소모를 줄일 수 있으므로 저전력 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 외부 클럭제어신호를 버퍼링하여 그에 따른 클럭버퍼제어신호를 출력하는 클럭버퍼제어부와; 외부입력클럭신호와 클럭신호를 입력받아 이를 상기 클럭버퍼제어신호에 의해 소정 처리하여 그에 따라 제1,제2 클럭제어신호를 출력하는 클럭제어부와; 외부 명령조합신호를 입력받아 이를 상기 제1 클럭제어신호에 의해 동기하여 그에 따른 명령클럭신호를 출력하는 동기명령클럭발생부와; 상기 클럭제어부의 제2 클럭제어신호를 입력받아 이를 순차적으로 지연시켜 그에 따른 다수개의 내부클럭신호를 발생하는 내부클럭발생부와; 상기 클럭제어부의 제2 클럭제어신호에 의해 입출력을 제어하는 클럭신호를 발생하는 입출력클럭발생부로 구성한 것을 특징으로 하는 클럭발생회로.
  2. 제1 항에 있어서, 클럭제어부는 외부클럭신호를 버퍼링하는 제1 버퍼와; 클럭신호를 버퍼링하는 제2 버퍼와; 상기 제1 버퍼의 클럭버퍼신호를 디입력단자에 입력받아 이를 상기 제2 버퍼의 클럭버퍼신호에 따라 출력하는 제1 디플립플롭과; 상기 제2 버퍼의 클럭버퍼신호를 반전하는 제1 인버터와; 상기 제1 디플립플롭의 출력신호를 디입력단자에 입력받아 이를 상기 제1 인버터의 반전신호에 따라 출력하는 제2 디플립플롭과; 상기 제2 디플립플롭의 출력신호와 상기 제2 버퍼의 클럭버퍼신호를 낸드 연산하는 낸드게이트와; 상기 낸드게이트의 낸딩신호를 소정 시간 지연하는 지연부와; 상기 지연부의 지연신호를 반전하여 그에 따른 제2 클럭제어신호를 출력하는 제2 인버터와; 파워신호에 따라 클리어되고 클럭버퍼제어신호를 디입력단자에 인가받아 이를 상기 제2 버퍼의 클럭버퍼신호에 따라 출력하는 제3 디플립플롭과; 상기 클럭버퍼제어신호와 상기 제3 디플립플롭의 출력신호를 오아 연산하는 오아게이트와; 상기 오아게이트의 오아연산신호와 상기 제2 디플립플롭의 출력신호를 낸드연산하는 제2 낸드게이트와; 상기 제2 낸드게이트의 낸드연산신호를 디 입력단자에 인가받아 이를 상기 클럭버퍼제어신호에 따라 출력하는 제4 디플립플롭과; 상기 제4 디플립플롭의 출력신호를 반전하여 그에 따른 제2 클럭제어신호를 출력하는 제3 인버터로 구성한 것을 특징으로 하는 클럭발생회로.
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