JP4726334B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、外部信号を入力して内部信号を生成する入力回路の構成に関する。より特定的には、この発明は、クロック信号に同期して動作するクロック同期型半導体記憶装置の入力回路の構成に関する。
【０００２】
【従来の技術】
半導体装置においては、外部装置とインターフェイスをとるために、信号を入力する入力回路がインターフェイス回路として設けられている。このような信号入力回路は、外部装置から転送された信号をバッファ処理して波形整形を行なうとともに、この外部信号の外部装置のインターフェイスに応じた信号振幅／電圧レベルを内部回路の信号振幅に応じた信号に変換する機能を有している。このような入力回路としては、外部インターフェイスに応じて、さまざまな構成の入力回路が用いられる。
【０００３】
図２５は、従来の入力回路の第１の構成を示す図である。図２５において、入力回路は、電源ノードと内部ノードＮＤ１の間に接続されかつそのゲートに外部信号ＥＸＳを受けるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１と、内部ノードＮＤ１と接地ノードの間に接続されかつそのゲートに外部信号ＥＸＳを受けるＮチャネルＭＯＳトランジスタＮＱ１を含む。
【０００４】
内部ノードＮＤ１に、この外部信号ＥＸＳをバッファ処理した内部信号ＩＮＳが生成される。電源ノードには電源電圧Ｖｄｄが与えられる。
【０００５】
この図２５に示す信号入力回路は、ＣＭＯＳインバータバッファであり、ＴＴＬレベルの外部信号ＥＸＳを、ＣＭＯＳレベルの内部信号ＩＮＳに変換する。この外部信号ＥＸＳは、またＣＭＯＳレベルの信号であってもよい。
【０００６】
この図２５に示す信号入力回路の構成の場合、その入力論理しきい値は、ＭＯＳトランジスタＰＱ１およびＮＱ１のべータ（β）比と、ＭＯＳトランジスタＰＱ１およびＮＱ１のしきい値電圧の関数により決定される。したがって、この入力論理しきい値を調節することにより、ＴＴＬレベルの外部信号ＥＸＳをバッファ処理してＣＭＯＳレベルの内部信号ＩＮＳを生成することができる。
【０００７】
図２６は、従来の入力回路の第２の構成を示す図である。図２６において、入力回路は、電源ノードとノードＮＤ２の間に接続されかつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、電源ノードとノードＮＤ３の間に接続されかつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタＰＱ３と、ノードＮＤ２と接地ノードとの間に接続されかつそのゲートに外部信号ＥＸＳを受けるＮチャネルＭＯＳトランジスタＮＱ３と、ノードＮＤ３と接地ノードとの間に接続されかつそのゲートに基準電圧ＶＲＥＦを受けるＮチャネルＭＯＳトランジスタＮＱ４を含む。
【０００８】
この図２６に示す入力回路において、ＭＯＳトランジスタＰＱ２およびＰＱ３がカレントミラー回路を構成し、ＭＯＳトランジスタＰＱ２を流れる電流と同じ大きさの電流が、ＭＯＳトランジスタＰＱ３を介して流れる（両者のサイズが等しい場合）。外部信号ＥＸＳが、基準電圧ＶＲＥＦよりも高い場合には、ＭＯＳトランジスタＮＱ３のコンダクタンスが、ＭＯＳトランジスタＮＱ４のコンダクタンスよりも大きくなり、ＭＯＳトランジスタＮＱ３を介してＭＯＳトランジスタＮＱ４を介して流れる電流よりも大きな電流が流れる。このＭＯＳトランジスタＮＱ３が放電する電流は、ＭＯＳトランジスタＰＱ２から供給されており、したがって、このＭＯＳトランジスタＰＱ２を供給する電流と同じ大きさの電流が、ＭＯＳトランジスタＰＱ３を介してＭＯＳトランジスタＮＱ４へ伝達される（両者のサイズが等しい場合）。したがって、ノードＮＤ３からの内部信号ＩＮＳの電圧レベルは、Ｈレベルとなる。
【０００９】
一方、外部信号ＥＸＳが基準電圧ＶＲＥＦよりも低い場合には、逆に、ＭＯＳトランジスタＮＱ４のコンダクタンスが、ＭＯＳトランジスタＮＱ３のコンダクタンスよりも大きくなり、ＭＯＳトランジスタＮＱ４の駆動電流は、ＭＯＳトランジスタＮＱ３の駆動電流よりも大きくなる。したがって、この場合には、ＭＯＳトランジスタＮＱ４は、ＭＯＳトランジスタＰＱ３から供給される電流よりも多くの電流を放電し、ノードＮＤ３からの内部信号ＩＮＳは、Ｌレベルとなる。
【００１０】
なお、この図２６に示す入力回路において、ＭＯＳトランジスタＮＱ３およびＮＱ４の共通ソースノードと接地ノードの間に、定電流源が設けられていてもよい。
【００１１】
この図２６に示す入力回路の場合、外部信号ＥＸＳの信号振幅が小さく、基準電圧ＶＲＥＦを中心として小振幅で変化する場合、高速で、この外部信号ＥＸＳの論理レベルに応じて、ＣＭＯＳレベルの内部信号ＩＮＳを生成することができる。すなわち、この外部信号ＥＸＳを伝達する信号線が終端抵抗により終端されており、この外部信号ＥＸＳの信号振幅が小さい場合、この図２６に示す差動増幅型の入力回路を利用することにより、確実に、小振幅の外部信号ＥＸＳからＣＭＯＳレベルの内部信号ＩＮＳを生成することができる。
【００１２】
図２７は、従来の入力回路の第３の構成を示す図である。図２７において、入力回路は、電源ノードとノードＮＤ４の間に直列に接続され、それぞれのゲートに外部信号ＥＸＳおよび内部制御信号ＩＮＣＴＬを受けるＰチャネルＭＯＳトランジスタＰＱ４およびＰＱ５と、ノードＮＤ４と接地ノードの間に並列に接続され、それぞれゲートに、外部信号ＥＸＳおよび内部制御信号ＩＮＣＴＬを受けるＮチャネルＭＯＳトランジスタＮＱ４およびＮＱ５を含む。
【００１３】
この図２７に示すＮＯＲ型入力回路においては、内部制御信号ＩＮＣＴＬがＨレベルのときには、ＰチャネルＭＯＳトランジスタＰＱ５がオフ状態、ＮチャネルＭＯＳトランジスタＮＱ５がオン状態となり、内部信号ＩＮＳは、接地電圧レベルに固定される。
【００１４】
一方、内部制御信号ＩＮＣＴＬがＬレベルとなると、ＮチャネルＭＯＳトランジスタＮＱ５がオフ状態、ＰチャネルＭＯＳトランジスタＰＱ５がオン状態となり、ＭＯＳトランジスタＰＱ４およびＮＱ４により、等価的にＣＭＯＳインバータが構成され、外部信号ＥＸＳに従って、内部信号ＩＮＳが生成される。
【００１５】
したがって、この図２７に示す構成の入力回路は、内部制御信号ＩＮＣＴＬに従ってダイナミックに動作する。外部信号ＥＸＳの取り込みタイミングが、内部制御信号ＩＮＣＴＬにより決定される。
【００１６】
これらの図２５から図２７に示す入力回路は、そのインターフェイスおよび用途に応じて適宜、半導体装置の信号入力部に使用される。
【００１７】
なお、この入力回路の構成としては、図２５から図２７に示す構成に限定されず、他の入力回路の構成が、用いられるインターフェイスに応じて、種々存在する。例えば、相補信号の形態で小振幅信号を伝達するインターフェイスに対する差動型入力回路等がある。
【００１８】
【発明が解決しようとする課題】
個々のインターフェイスに応じて入力回路の構成を変更する場合、適用される外部インターフェイスに応じて、個々に半導体装置内に入力回路を形成した場合、内部回路の構成が同じであり、入力回路の構成のみが異なる半導体装置を製造することになる。この場合、個々の入力回路に応じてレイアウトを設計する必要があり、設計効率が悪くなる。また、また、入力回路の構成のみが異なる半導体装置を別々の製造工程で製造する必要があり、製造効率が低下し、また、製造後の製品の管理も煩雑となる。
【００１９】
したがって、従来は、マスタ工程において複数のインターフェイスそれぞれに対応する入力回路を並列に同一半導体チップ上に形成し、スライス工程において、用途に応じて使用される入力回路を内部回路および信号入力ノードに接続することが行なわれる。このマスタ／スライス工程を利用することにより、すべての外部インターフェイスに対して共通の半導体チップを使用することができ、製造効率を改善することができ、また、製造工程についても、マスタ工程は、複数種類の外部インターフェイスに対して共通に処理が行なわれるため、製造工程を簡略化することができる。
【００２０】
このマスタ／スライス工程を利用する場合、スライス工程において、使用される入力回路に応じてマスクを変更して入力回路に対する配線を形成する必要がある。したがって、最終的に、入力回路を配線するためのスライス工程においては、配線層の形成、配線層パターニングなどを行なう必要があり、いわゆるターンアラウンド時間（ＴＡＴ）が長くなり、結果として製品のコストが増大する。
【００２１】
また、入力回路の接続のために、個々にマスクを作成する必要があり、同様、製品コストが増大するという問題が生じる。
【００２２】
また、図２５および図２６に示すように、高速で内部信号を生成して、早いタイミングで内部信号を確定状態へ駆動するために、入力回路は、外部信号に応じて常時動作しており、不必要な期間においても電流が消費されるという問題が生じる。たとえば、半導体記憶装置の場合、チップセレクト信号ＣＳが活性状態となったときにデータアクセスが行なわれ、このチップセレクト信号ＣＳが非活性状態のときには、内部アクセスは行なわれず、特に内部信号を生成することは要求されない。しかしながら、このような場合においても、入力回路が外部信号に従って動作して内部信号を生成しており、不必要に電流が消費され、低消費電流を実現することができないという問題が生じる。この問題は、特に、半導体記憶装置においてスリープモードなどの低消費電流が要求される低電力消費モードが指定されたときに、より顕著となる。
【００２３】
また、クロック信号に同期して外部信号を取り込み内部信号を生成する場合、入力初段のバッファ回路は、できるだけ早いタイミングで内部信号を生成して内部回路へ信号を伝達する必要がある。これらの入力初段のバッファ回路により生成された信号をクロック信号に同期してラッチまたはそれらの論理レベルの判定を行なう必要があるためである。
【００２４】
それゆえ、この発明の目的は、ターンアラウンド時間を短縮することができる入力回路を備え、かつ複数の入力インターフェイスに対応することができる半導体装置を提供することである。
【００２５】
この発明の他の目的は、内部信号生成タイミングを遅らせることなく消費電流を低減することのできる入力回路を備える半導体装置を提供することである。
【００２６】
この発明のさらに他の目的は、低電力消費のクロック同期型半導体記憶装置を提供することである。
【００３５】
【課題を解決するための手段】
この発明に係る半導体装置は、活性化時、外部からの信号をバッファ処理して内部信号を生成する入力バッファを含む信号入力回路と、外部信号が有効な信号であることを示す動作活性化信号による入力バッファの制御を有効とするか否かを指定する信号を格納するレジスタ回路と、動作活性化信号とレジスタ回路の格納信号とに従って選択的に信号入力回路を活性化する活性制御回路とを含む。この活性制御回路は、レジスタ回路の格納信号が動作活性化信号による信号入力回路の制御が有効であることを示す場合には、動作活性化信号に従って信号入力回路を選択的に活性化し、かつレジスタ回路の格納信号が動作活性化信号による信号入力回路の制御を無効とすることを示しているときには、この信号入力回路を、動作活性化信号と独立に動作状態とする。
【００３６】
好ましくは、活性制御回路は、入力バッファの活性／非活性を制御する。
また、これに代えて、信号入力回路は、この入力バッファの出力信号をバッファ処理して出力する次段バッファ回路を含んでおり、活性制御回路は、この次段バッファの活性／非活性を制御する。
【００３７】
好ましくは、半導体装置は、クロック信号に従って動作する同期型の半導体記憶装置であり、動作活性化信号は、この半導体記憶装置が選択されたことを示すチップ選択信号である。
【００４２】
プログラム回路の出力信号に従って、互いに異なる形式の複数の入力バッファを選択的に動作可能とすることにより、同一製造工程ですべての外部インターフェイスに対応することのできる半導体装置を製造することができる。また、製造後においては、テストを用いてこれらの複数の入力回路を選択的に動作状態とすることにより、装置内部の回路のテストを行なうことができる。
【００４３】
また、単にプログラム回路のプログラムだけで所望の外部インターフェイスに対応する入力回路のみを動作させることができ、ターンアラウンド時間を短縮することができ、製造コストを低減することができる。
【００４４】
また、動作活性化信号に従って入力回路を制御するか否かを、レジスタ回路の格納信号に従って設定することにより、装置内部構成をなんら変更することなく、使用用途に応じて低消費電流の装置を容易に実現することができる。
【００４５】
また、低電力モード時においては、クロックイネーブル信号が所定サイクル期間非活性状態に保持されたときには、バッファ回路およびクロックバッファを非活性化することにより、この動作モード時においては、外部クロック信号に従って内部信号を生成する動作は行なわれないため、不必要なバッファ回路の動作を停止させることにより、この低電力モード時の消費電流をより低減することができる。
【００４６】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置１は、異なるインターフェイス仕様のバッファを含む入力バッファ群３と、この入力バッファ群３に含まれるバッファを選択的に活性化するための動作制御信号群ＥＮＧを生成するプログラム回路２と、入力バッファ群３から与えられる内部信号に従って所定の動作を行なう内部回路４を含む。
【００４７】
この入力バッファ群３においては、入力ノードＥＸ１−ＥＸｎ各々に対応して、複数のインターフェイスそれぞれに対応する複数の入力バッファが配置される。１つの入力ノード当り配置される互いに構成の異なる、すなわち異なるインターフェイス仕様を有する複数のバッファの１つが、プログラム回路２からの状態制御信号群ＥＮＧに従って活性化される。したがって、入力バッファ群３においては、既に、同一製造工程で、異なる構成の入力バッファがそれぞれ最終工程まで製造されている。プログラム回路２からの状態制御信号群ＥＮＧに従って、この入力バッファ群３に含まれる入力バッファを選択的に使用可能状態に設定することにより、常に、この半導体装置が適用される外部インターフェイスに応じた入力バッファを動作可能状態に設定することができる。
【００４８】
プログラム回路２の状態制御信号群ＥＮＧの状態をプログラムするだけであり、容易に、使用される外部インターフェイスに応じた入力バッファを、短時間で、動作可能状態とすることができる。また、入力バッファ群３において、ウェハレベルにおいて、各入力バッファを動作可能状態としてテストを行なうことができ、ターンアラウンド時間を短縮することができる。
【００４９】
図２は、１つの信号入力ノードに対応して設けられる入力バッファ回路の構成を概略的に示す図である。図２において、この入力バッファ群３の入力バッファ回路は、信号入力ノード５と内部ノード６の間に並列に結合される第１形式入力バッファ１１、第２形式入力バッファ１２、および第３形式入力バッファ１３を含む。これらの入力バッファ１１、１２および１３へは、それぞれ、図１に示すプログラム回路２からの状態制御信号ＥＮ１、ＥＮ２およびＥＮ３が与えられる。これらの入力バッファ１１、１２および１３は、それぞれ対応の状態制御信号ＥＮ１、ＥＮ２およびＥＮ３が活性状態のときに動作可能状態に設定され、外部信号ＥＸｉをバッファ処理して内部信号ＩＮｉを生成する。
【００５０】
状態制御信号ＥＮ１は、入力バッファ群３に含まれる第１形式入力バッファに共通に与えられ、また、状態制御信号ＥＮ２は、入力バッファ群３に含まれる第２形式入力バッファに共通に与えられ、状態制御信号ＥＮ３は、入力バッファ群３に含まれる第３形式入力バッファに共通に与えられる。入力端子ＥＸ１−ＥＸｎそれぞれに対して、第１形式入力バッファ１１、第２形式入力バッファ１２、および第３形式入力バッファ１３が配置される。
【００５１】
プログラム回路２を、この入力バッファ群３の各入力バッファに対し共通に設けることにより、回路占有面積を増大させることなく、入力バッファ群３において、適用される外部インターフェイス仕様に対応した入力バッファを動作可能状態に設定することができる。
【００５２】
図３は、第１形式入力バッファ１１の構成の一例を示す図である。この図３に示す第１形式入力バッファ１１は、信号入力ノード５にそれぞれのゲートが接続されるＭＯＳトランジスタＰＱ１およびＮＱ１と、電源ノードとＭＯＳトランジスタＰＱ１の間に接続されかつそのゲートに補の状態制御信号ＺＥＮｉを受けるＰチャネルＭＯＳトランジスタＰＴ１と、ＭＯＳトランジスタＮＱ１と接地ノードの間に接続されかつそのゲートに状態制御信号ＥＮｉを受けるＮチャネルＭＯＳトランジスタＮＴ１を含む。
【００５３】
この図３に示す第１形式入力バッファは、図２５に示す入力バッファ回路の構成に対応する。状態制御信号ＥＮｉがＨレベルでありかつ補の状態制御信号ＺＥＮｉがＬレベルのときに、ＭＯＳトランジスタＰＴ１およびＮＴ１が導通し、外部信号ＥＸｉに従って、内部信号ＩＮｉを、内部ノード６上に生成する。
【００５４】
一方、状態制御信号ＥＮｉおよびＺＥＮｉが、それぞれ、ＬレベルおよびＨレベルのときには、ＭＯＳトランジスタＰＴ１およびＮＴ１がオフ状態となり、このノードＮＤ１は、ハイインピーダンス状態に保持される。
【００５５】
図４は、図２に示す第２形式入力バッファ１２の構成の一例を示す図である。この図４に示す第２形式入力バッファは、図２６に示す入力バッファの構成に対応し、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＰＱ２およびＰＱ３と電源ノードの間に、補の状態制御信号ＺＥＮ２を受けるＰチャネルＭＯＳトランジスタＰＴ２が設けられ、また差動段を構成するＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４の共通ソースノードと接地ノードの間に、状態制御信号ＥＮ２をゲートに受けるＮチャネルＭＯＳトランジスタＮＴ２が設けられる。
【００５６】
この図４に示す入力バッファ回路の構成の場合、状態制御信号ＥＮ２およびＺＥＮ２がそれぞれ、ＬレベルおよびＨレベルのときには、ＭＯＳトランジスタＰＴ２およびＮＴ２がともにオフ状態となり、ノードＮＤ３は、ハイインピーダンス状態となる。
【００５７】
一方、状態制御信号ＥＮ２およびＺＥＮ２が、それぞれＨレベル、およびＬレベルであれば、ＭＯＳトランジスタＮＴ２およびＰＴ２がオン状態となり、ＭＯＳトランジスタＰＱ２およびＰＱ３の共通ソースノードが電源ノードに結合され、また、ＭＯＳトランジスタＮＱ３およびＮＱ４の共通ソースノードが接地ノードに結合され、この入力バッファ回路動作可能状態となって、外部信号ＥＸｉに従って内部信号ＩＮｉを、内部ノード６上に生成する。
【００５８】
なお、この図４に示す差動型の入力バッファの構成において、ＭＯＳトランジスタＮＴ２と直列に電流源トランジスタが接続されても良い。この電流源トランジスタの機能をＭＯＳトランジスタＮＴ２が有していても良い。
【００５９】
図５は、図２に示す第３形式入力バッファ１３の構成の一例を示す図である。図５に示す第３形式入力バッファは、図２７に示すＮＯＲ型入力バッファの構成に対応する。この図５に示す第３形式入力バッファ１３は、図２７に示す構成と以下に示す構成が異なる。電源ノードに接続されるＭＯＳトランジスタＰＱ５のゲートに対し、状態制御信号ＥＮ３と内部制御信号ＩＮＣＴＬとを受けるＮＡＮＤ回路７の出力信号が与えられ、また、非活性時内部ノード６を接地電圧レベルに固定するＮチャネルＭＯＳトランジスタＮＱ５のゲートに対してもＮＡＮＤ回路７の出力信号が与えられる。他の構成は、図２７に示す構成と同じであり、対応する部分には同一参照番号を付し、それらの詳細説明は書略する。
【００６０】
この図５に示す入力バッファ１３の構成において、状態制御信号ＥＮ３が、Ｌレベルのときには、ＮＡＮＤ回路７の出力信号がＨレベルに固定され、ＭＯＳトランジスタＰＱ５がオフ状態、また、ＭＯＳトランジスタＮＱ５がオン状態となり、ノードＮＤ４は外部信号の論理レベルに関わらず、Ｌレベルに固定される。内部ノード６には他の形式の入力バッファも接続される。
【００６１】
この内部ノード６に対する入力バッファ１１、１２および１３の接続がワイアードＯＲ接続であり、入力バッファ１３の非使用時においてその出力信号がＬレベルに固定されても、他の使用される入力バッファの出力信号に従って、内部ノード６は対応の論理レベルに駆動される。したがって、ＮＯＲ型入力バッファ１３において非使用時に、その出力ノードをＬレベルに固定しても、動作可能とされた他の入力バッファにより、正確に外部信号ＥＸｉに対応する内部信号ＩＮｉが生成される。
【００６２】
一方、状態制御信号ＥＮ３が、Ｈレベルに設定されるとＮＡＮＤ回路７はインバータとして動作し、内部制御信号ＩＮＣＴＬに従って、その出力信号の出力信号が変化する。この状態制御信号ＥＮ３に従って入力バッファ１３が使用可能状態とされた場合においては、内部制御信号ＩＮＣＴＬがＨレベルのときには、ＭＯＳトランジスタＰＱ５がオン状態、ＭＯＳトランジスタＮＱ５がオフ状態となり、この入力バッファ回路１３は、外部信号ＥＸｉに従って、内部ノード６を駆動して内部信号ＩＮｉを生成する。
【００６３】
一方、内部制御信号ＩＮＣＴＬがＬレベルのときには、ＮＡＮＤ回路７の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＱ５がオフ状態、ＭＯＳトランジスタＮＱ５がオン状態となって、内部ノード６が、外部信号ＥＸｉの状態に係わらずＬレベルに固定される。
【００６４】
この内部信号ＩＮＣＴＬとしては、後に説明するクロック同期型半導体記憶装置において内部クロック信号の生成を制御する内部クロックイネーブル信号ＩＮＴＣＫＥが用いられれば、内部クロック発生停止時において、入力バッファの動作を停止させる事ができ、消費電流が低減される。
【００６５】
プログラム回路２からの各形式に対応する状態制御信号ＥＮ１−ＥＮ３を図１に示す入力バッファ群３のそれぞれの形式の入力バッファへ共通に与えることにより、選択的に入力バッファを動作可能状態に設定することができ、外部インターフェイスに対応する入力バッファを使用することができる。
【００６６】
また、この不使用の入力バッファ１１および１２は、出力ハイインピーダンス状態となるため、内部ノード６に対し、何ら悪影響を及ぼさない。また、入力バッファ１３が不使用とされた場合においても、他の入力バッファ１１または１２が、内部ノード６を外部信号ＥＸｉに従って内部ノード６を駆動するため、内部ノード６に並列に入力バッファ１１−１３を接続して、状態制御信号ＥＮ１−ＥＮ３に従って択一的に入力バッファを動作可能状態に設定しても、内部動作に対してはなんら影響は生じない。
【００６７】
図３から図５に示す入力バッファの構成において、信号入力ノード５に対し、不使用の入力バッファのゲート容量が接続され、この信号入力ノード５の負荷容量が大きくなると、入力インピーダンスが大きくなることが考えられる。この場合、図６に示すように、入力バッファ３ｊと信号入力ノード５の間に、ＣＭＯＳトランスミッションゲート１５を設け、状態制御信号ＥＮｊおよびＺＥＮｊに従って、不使用の入力バッファ３ｊを、信号入力ノード５から分離する構成が用いられてもよい。この構成の場合、ＣＭＯＳトランスミッションゲート１５の接合容量が、信号入力ノード５に付随するものの、入力バッファ３ｊのＭＯＳトランジスタのゲート容量よりは十分この接合容量は小さく、信号入力ノード５の寄生容量を十分低減することができ、１つの信号入力ノードに対応して複数形式の入力バッファが並列に設けられる場合においても、信号入力ノード５の負荷が増大するのを確実に抑制することができる。
【００６８】
図７は、図１に示すプログラム回路２の構成の一例を示す図である。図７において、プログラム回路２は、電源ノードとノードＮＤ５の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＲ１およびリンク素子（ヒューズ素子）ＬＴ１と、ノードＮＤ５と接地ノードの間に接続される抵抗素子Ｒ１と、電源ノードとノードＮＤ６の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＲ２およびリンク素子ＬＴ２と、ノードＮＤ６と接地ノードの間に接続される抵抗素子Ｒ２を含む。
【００６９】
ＰチャネルＭＯＳトランジスタＰＲ１およびＰＲ２のゲートは接地ノードに接続され、これらのＭＯＳトランジスタＰＲ１およびＰＲ２は、電流制限素子として機能し、微小電流を供給する。抵抗素子Ｒ１およびＲ２は、高抵抗のプルダウン抵抗である。また、リンク素子ＬＴ１およびＬＴ２は、レーザなどのエネルギ線により溶断可能なヒューズ素子である。
【００７０】
プログラム回路２は、さらに、ノードＮＤ５およびＮＤ６上の信号Ｆ１およびＦ２をそれぞれ受けるゲート回路ＧＴ１−ＧＴ３を含む。ゲート回路ＧＴ１は、信号Ｆ１およびＦ２がともにＨレベルのときに状態制御信号ＥＮ１をＨレベルへ駆動する。ゲート回路ＧＴ２は、信号Ｆ１がＬレベルでありかつ信号Ｆ２がＨレベルのときに、状態制御信号ＥＮ２をＨレベルへ駆動する。ゲート回路ＧＴ３は、信号Ｆ１がＨレベルでありかつ信号Ｆ２がＬレベルのときに状態制御信号ＥＮ３をＨレベルに駆動する。これらのゲート回路ＧＴ１−ＧＴ３はデコード回路を構成し、リンク素子によりプログラムされた入力バッファ識別情報をデコードして、そのデコード結果に対応する状態制御信号を活性状態に駆動する。
【００７１】
リンク素子ＬＴ１が導通状態のときには、抵抗素子Ｒ１に電流が流れ、このノードＮＤ５上の信号Ｆ１はＨレベルとなる。一方、リンク素子ＬＴ１が溶断されると、ノードＮＤ５は、抵抗素子Ｒ１により接地電圧レベルにプルダウンされ、信号Ｆ１がＬレベルとなる。
【００７２】
同様、信号Ｆ２は、リンク素子ＬＴ２の導通時にはＨレベルとなり、リンク素子ＬＴ２の溶断時にはＬレベルとなる。これらのリンク素子ＬＴ１およびＬＴ２を、導通状態または溶断状態に選択的に設定する（プログラムする）ことにより、状態制御信号ＥＮ１−ＥＮ３のいずれかを、活性状態（Ｈレベル）に駆動して、入力バッファの形式を選択することができる。
【００７３】
プログラム回路２は、入力バッファ群３の入力バッファに対し共通に設けられており、個々の入力バッファに対しリンク素子を配置する構成に較べて、回路占有面積を低減することができる。また、テスト時この信号Ｆ１およびＦ２を、テスタを用いて強制的にＨレベルまたはＬレベルに設定することにより、状態制御信号ＥＮ１−ＥＮ３を選択的に活性状態として、所望の形式の入力バッファを動作状態として、この半導体装置のテストを行なうことができる。
【００７４】
なお、１つの信号入力ノードに対し３つの形式の異なる入力バッファが配置されている。しかしながら、１つの信号入力ノードに対応して配置される入力バッファの数は３に限定されず、可能な入力インターフェイスの数に応じて、この１つの信号入力ノードに対応して配置される入力バッファの数は適当に定められれば良い。
【００７５】
なお、入力バッファとして、図５に示すＮＯＲ型入力バッファを２種類利用し、これらの回路のレシオを変更して、同一回路構成でレシオが異なり応じて入力論理しきい値の異なる回路が、異なるインターフェイスに対応する形式の異なる入力バッファとして用いられても良い。すなわち、ＭＯＳトランジスタのレシオを変更してＮＯＲ型入力バッファの入力論理しきい値を変更し、ＴＴＬレベルの信号を入力する入力バッファと、たとえば１．８ＶのＣＭＯＳレベルの信号を入力する入力バッファとを準備し、これらを状態制御信号に従って選択的に動作可能状態とする構成が利用されても良い。このような入力バッファを利用する事によりＴＴＬレベルの信号に対するインタフェイスおよびＣＭＯＳレベルの信号に対するインターフェイスに同一チップで対応する事ができる。
【００７６】
従って、形式が異なる入力バッファは、異なるインターフェイスに対応する入力バッファ回路であれば良く、回路構成が同一であっても良く、また回路構成が異なっていても良い。
【００７７】
また、この入力バッファがクロック同期型半導体装置において利用される場合、外部クロックイネーブル信号ＥＸＣＫＥを入力する入力バッファ回路に対しては、状態制御信号ＥＮおよびＺＥＮに従って入力バッファの選択が行なわれる。外部クロック信号ＥＸＣＬＫを受けるＣＬＫバッファは、クロック活性化信号と状態制御信号との論理積（ＡＮＤ）の信号によりバッファの選択が行なわれる。
【００７８】
他の制御信号およびアドレス信号を受ける入力バッファの選択には、内部クロックイネーブル信号ＩＮＣＫＥと状態制御信号ＥＮとの論理積によりバッファ回路の選択が行なわれる。これらの信号の機能については後に詳細に説明するが、これらの信号は、内部クロック信号の発生を制御して、半導体記憶装置の内部状態を制御する信号である。たとえば、内部制御信号ＩＮＣＴＬが、内部クロックイネーブル信号ＩＮＴＣＫＥに対応する。
【００７９】
入力バッファの活性／非活性が別の内部制御信号に従って行なわれる場合には、入力バッファ回路の選択は、対応の内部制御信号と対応の状態制御信号との論理演算結果の信号により、入力バッファ回路の選択／非選択すなわち使用／不使用状態が設定される。この内部制御信号と状態制御信号との論理演算を利用する事により、入力バッファ回路２使用／不使用を設定するためのトランジスタを専用に配置する必要がなく、回路占有面積の増大を抑制する事ができる。
【００８０】
以上のように、この発明の実施の形態１に従えば、複数形式の入力バッファが並列に設け、これらの複数の形式の入力バッファのうちの１つの形式の入力バッファを、ヒューズプログラムにより選択するように構成しており、製造工程を簡略化でき、応じてターンアラウンド時間を短縮でき、製品コストを低減することができる。
【００８１】
［実施の形態２］
図８は、この発明の実施の形態２に従うプログラム回路２の構成の一例を概略的に示す図である。図８において、プログラム回路２は、ボンディングパッドＰＤ１と接地ノードの間に接続されかつそのゲートが電源ノードに結合されるＮチャネルＭＯＳトランジスタＮＲ１と、ボンディングパッドＰＤ２と接地ノードの間に接続されかつそのゲートが電源ノードに接続されるＮチャネルＭＯＳトランジスタＮＲ２を含む。これらのＭＯＳトランジスタＮＲ１およびＮＲ２は、プルダウン素子として駆動し、その駆動電流が十分小さくされており、またそれらのチャネル抵抗も充分に大きくされている。
【００８２】
ボンディングパッドＰＤ１およびＰＤ２を、選択的に電源ノードにボンディングワイヤを用いて接続して、信号Ｆ１およびＦ２を生成する。これらの信号Ｆ１およびＦ２は、図７に示すプログラム回路のゲート回路ＧＴ１−ＧＴ３へ与えられ、デコードされて、状態制御信号ＥＮ１−ＥＮ３のいずれかが活性化される。
【００８３】
なお、このボンディングパッドを電源ノードにボンディングワイアを用いて接続した場合、電源ノードから接地ノードにリーク電流が流れる。このリーク電流を防止するために、ＭＯＳトランジスタＮＲと直列にボンディングパッドＰＤの信号を反転するインバータの出力信号をゲートに受けるＮチャネルＭＯＳトランジスタを接続しても良い。ボンディングパッドＰＤが電源ノードに接続される場合には、このインバータの出力信号がＬレベルとなり、このリーク遮断用のＭＯＳトランジスタがオフ状態となり、ボンディングパッドＰＤと接地ノードとの間のリーク電流経路を遮断することができる。
【００８４】
この図８に示すように、ボンディングパッドの電位をボンディングワイヤを用いて選択的に設定することにより、複数形式の入力バッファが設けられている場合においても、所望の形式の入力バッファを活性化させることができる。
【００８５】
なお、この図８に示すボンディングパッドの電位設定により使用される入力バッファを設定する構成は単なる１例であり、他の構成を利用する事ができる。たとえば、ボンディングパッドＰＤを接地電源にボンディングワイアを介して接続する構成を利用する事ができる。
【００８６】
ボンディングパッドＰＤ１およびＰＤ２を利用する場合、リンク素子のプログラムのためのレーザブロー工程が不要となり、パッケージ実装時において、単にボンディングワイヤの接続経路を設定するだけであり、容易に信号Ｆ１およびＦ２を生成して、所望の形式の入力バッファを動作可能状態に設定することができる。
【００８７】
［実施の形態３］
図９は、この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。図９において、入力バッファ群３は、外部からの制御信号（コマンド）ＥＸＣＭＤとプログラム回路２からの状態制御信号群ＥＮＧとを受けるコントロールバッファ回路２０と、外部アドレス信号ＥＸＡＤＤを受けるアドレスバッファ回路２２とを含む。このアドレスバッファ回路２２に対しても、プログラム回路２からの状態制御信号群ＥＮＧが与えられる。
【００８８】
この半導体記憶装置は、さらに、外部からのクロックイネーブル信号ＥＸＣＫＥが活性状態のとき、外部クロック信号ＥＸＣＬＫに従って内部クロック信号ＩＮＣＬＫを生成する内部クロック発生回路３０を含む。この外部クロックイネーブル信号ＥＸＣＫＥが非活性状態のときには、内部クロック発生回路３０は、内部クロックＩＮＣＬＫの発生動作を停止し、内部回路４の動作を停止させる。
【００８９】
内部回路４は、内部クロック信号ＩＮＣＬＫに同期してコントロールバッファ２０およびアドレスバッファ２２からの内部信号を取込み、取込んだ信号に従って内部制御信号を生成する制御回路２４と、制御回路２４の制御の下に動作するメモリ回路２６と、この半導体記憶装置の動作条件を指定するデータ（信号）を格納するモードレジスタ２８を含む。
【００９０】
制御回路２４は、コントロールバッファ回路２０からの制御信号とアドレスバッファ回路２２からの特定のアドレス信号ビットが特定の論理状態の組合せにあり（たとえば、内部クロック信号ＩＮＣＬＫの立上がり時において）、モードレジスタセットモードを指定しているときには、このモードレジスタ２８に対し、アドレスバッファ回路２２からのアドレス信号のうちの特定のアドレス信号ビットまたは特定の入力データビットを格納する。
【００９１】
本実施の形態３においては、チップセレクト信号ＣＳが非活性状態のときに、コントロールバッファ回路２０、およびアドレスバッファ回路２２を非活性化するＣＳカットモード指示信号ＣＳＣＵＴの状態を指定する信号をモードレジスタ２８に格納する。チップセッレクト信号ＣＳがＨレベルの活性状態のときに、この半導体記憶装置が選択状態にあり、外部からの信号が有効であると判断して外部信号をとり込む。このチップセレクト信号ＣＳがＬレベルの非活性状態のときには、この半導体記憶装置は非選択状態であり、外部からの信号は全て無視され、新たな内部動作は行なわれない。
【００９２】
このチップセレクト信号ＣＳは、外部コマンドＥＸＣＭＤに含まれており、補のチップセレクト信号ＺＣＳがＬレベルの活性状態のときに、この半導体記憶装置が選択されたことが指定され、制御回路２４は、このチップセレクト信号ＺＣＳがＬレベルのときに、有効なコマンド／アドレス信号が与えられたと判定して、各種動作を実行する。
【００９３】
メモリ回路２６は、行列状に配列される複数のメモリセル、およびメモリセル選択回路を含み、また制御回路２４は、コントロールバッファ回路２０から与えられる内部信号を内部クロック信号ＩＮＣＬＫに同期して取込むラッチ回路およびラッチした内部制御信号に従って指定された動作を判定し、その判定結果に従ってアドレスバッファ回路２２の出力する内部アドレス信号をラッチするアドレスラッチを含む。
【００９４】
図１０は、図９に示すモードレジスタ２８に対するＣＳカットモード指示信号を設定する動作シーケンスを示すタイミング図である。図１０に示すように、外部クロック信号ＥＸＣＬＫに同期して、外部コマンドＥＸＣＭＤおよび外部アドレス信号ＥＸＡＤＤを所定の状態に設定する。この外部コマンドＥＸＣＭＤは、チップセレクト信号ＺＣＳと他の制御信号ＣＴＬを含む。チップセレクト信号ＺＣＳがＬレベルのときに、有効なコマンドが与えられたと指定され、この制御信号ＣＴＬが、所定の論理状態に設定されまた外部アドレス信号ＥＸＡＤＤの所定のビットＫＥＹが所定の状態に設定されると、モードレジスタセットコマンドが与えられる。アドレス信号ＥＸＡＤＤの特定のビット（ＫＥＹ）により設定すべき動作内容が決定される（モードレジスタのレジスタ回路が指定される）。
【００９５】
このモードレジスタセットコマンドＭＲＳが与えられかつモードレジスタ２８に対しＣＳカットモード指示信号を格納するモードが指定されると、モードレジスタ２８へは、所定の外部アドレス信号ビットまたは特定のデータ入力ノードの信号（データ）に従って、ＣＳカットモード指示信号ＣＳＣＵＴがＬレベルまたはＨレベルに設定される。図１０においては、ＣＳカットモードが指定され、ＣＳカットモード指示信号ＣＳＣＵＴがＨレベルに設定され、コントロールバッファ回路２０およびアドレスバッファ回路２２において、チップセレクト信号ＺＣＳがＨレベルのときには、非動作状態とされて電流経路が遮断される状態が示される。
【００９６】
したがって、このチップセレクト信号ＺＣＳがＨレベルのときには、この半導体記憶装置は非選択状態であり、アクセスは要求されていない。したがって、この状態において、入力バッファ群３において電流経路を遮断することにより、消費電流を低減する。
【００９７】
図１１は、図９に示す内部回路４のＣＳカットモード指示信号の発生に関連する部分の構成を概略的に示す図である。図１１において、制御回路２４は、内部クロック信号ＩＮＣＬＫに同期して、図９に示すコントロールバッファ回路２０からの内部コマンドＩＮＣＭＤとアドレスバッファ回路２２からの内部アドレスキーＩＮＫＥＹをデコードするコマンドデコーダ２４ａを含む。コマンドデコーダ２４ａは、内部コマンドＩＮＣＭＤおよび内部アドレスキーＩＮＫＥＹが所定の論理状態に内部クロック信号ＩＮＣＬＫの立上がり時に設定されている場合には、モードレジスタセットモードのうちのＣＳカットモード指定動作が指定されたと判定し、このモードレジスタセットモード指示信号ＭＲＳＳを活性化する。
【００９８】
モードレジスタ２８は、このコマンドデコーダ２４ａからのモードレジスタセットモード指示信号ＭＲＳＳに従って所定のアドレス信号ビットＩＮＡＤｋを格納してＣＳカットモード指示信号ＣＳＣＵＴを生成するレジスタ回路２８ａを含む。したがって、モードレジスタセットモードが指定されたときに、特定のアドレス信号ビットとＣＳカットモード指示信号としてレジスタ回路２８ａに格納する。
【００９９】
内部コマンドＩＮＣＭＤおよび内部アドレスキーＩＮＫＥＹに従って、他のコラムレイテンシまたはバースト長を指定するデータが同時に取込まれてもよい。ここで、コラムレイテンシは、データ読出を指示するリードコマンドが与えられてから有効データが外部に出力されるまでに必要とされるクロックサイクル数である。バースト長は、１つのアクセスコマンドが与えられたときに連続的にアクセスされるデータの数を示す。
【０１００】
また、このＣＳカットモード指示信号は、モードレジスタセットコマンドにおいて特定の内部アドレスキーＩＮＫＥＹに従って、専用に指定されてもよい。これは内部アドレスキーＩＮＫＥＹの組合せを、他のコラムレイテンシまたはバースト長データなどを指定するモードと別の組合せに指定することにより実現される。
【０１０１】
図１２は、図１１に示すレジスタ回路の構成の一例を示す図である。図１２において、レジスタ回路２８ａは、モードレジスタセットモード指示信号ＭＲＳＳと補のモードレジスタセットモード指示信号ＺＭＲＳＳに従って特定の内部アドレス信号ビットＩＮＡＤｋを反転するトライステートインバータバッファ３０と、リセット信号ＲＳＴとトライステートインバータバッファ３０の出力信号を受けてＣＳカットモード指示信号ＣＳＣＵＴを生成するＮＯＲ回路３１と、ＮＯＲ回路３１の出力するＣＳカットモード指示信号ＣＳＣＵＴを反転してトライステートインバータバッファ３０の出力に伝達するインバータ３２を含む。
【０１０２】
リセット信号ＲＳＴは、システムリセット時または電源投入時に活性化される信号である。したがって、このＣＳカットモード指示信号ＣＳＣＵＴは、リセット時には、Ｌレベルに設定される。ＣＳカットモード指示信号ＣＳＣＵＴは、Ｌレベルのときには、非活性状態にされ、チップセレクト信号ＺＣＳが非活性状態であっても、入力バッファは外部信号に従って内部信号を生成する。したがって、デフォルト状態においては、ＣＳカットモードは非活性状態に設定される。
【０１０３】
内部アドレス信号ビットＩＮＡＤｋが、モードレジスタセットモード時においてＨレベルに設定されると、ＣＳカットモード指示信号ＣＳＣＵＴがＨレベルとなり、チップセレクト信号ＺＣＳがＨレベルのときには、バッファ回路２０および２２において、電流経路が遮断される。ただし、この場合、外部のチップセレクト信号ＥＸＺＣＳを受けるＣＳバッファは、常時動作し、このＣＳカットモード指示信号ＣＳＣＵＴは与えられない。
【０１０４】
なお、このレジスタ回路に対しては、特定のデータ入力ノードの信号が与えられても良い。
【０１０５】
図１３は、この図９に示すコントロールバッファ回路２０およびアドレスバッファ回路２２の具体的構成の一例を示す図である。図１３において、コントロールバッファ回路２０は、外部チップセレクト信号ＥＸＺＣＳを受けて内部チップセレクト信号ＩＮＣＳを生成するＣＳバッファ３５と、内部チップセレクト信号ＩＮＣＳと状態制御信号ＥＮｉとＣＳカットモード指示信号ＣＳＣＵＴを受けるロジックゲート３７と、ロジックゲート３７の出力信号に従って選択的に動作状態に設定され、動作時に、外部信号ＥＸＳに従って内部信号ＩＮＳを生成するバッファ回路４０を含む。
【０１０６】
ＣＳバッファ３５は、複数形式の入力バッファを含み、これらの複数の入力バッファの１つが状態制御信号群ＥＮＧにより動作可能状態に設定される。
【０１０７】
バッファ回路４０は、複数形式の入力バッファの１つの形式の入力バッファ回路を含む。
【０１０８】
ロジックゲート３７は、電流経路を遮断する部分の構成に応じてその構成が異なる。１つの形式の入力バッファを指定する状態制御信号ＥＮｉおよびＣＳカットモード指示信号ＣＳＣＵＴがともにＨレベルの活性状態のときには、このロジックゲート３７は、内部チップセレクト信号ＩＮＣＳがＬレベルの非選択状態のときには、バッファ回路４０の電流経路を遮断して、内部信号ＩＮの生成動作を停止させる。状態制御信号ＥＮｉが非活性状態のときには、ロジックゲート３７は、内部チップセレクト信号ＩＮＣＳおよびＣＳカットモード指示信号ＣＳＣＵＴの状態にかかわらず、バッファ回路４０を非動作状態に設定する（動作電流経路を遮断する）。
【０１０９】
ＣＳバッファ３５は、このＣＳカットモードの基準信号を生成する回路であり、状態制御信号群ＥＮＧにより指定される形式の入力バッファが動作可能状態に設定され、外部チップセレクト信号ＥＸＺＣＳに従って内部チップセレクト信号ＩＮＣＳを生成する。
【０１１０】
バッファ回路４０が生成する内部信号ＩＮＳは、アドレス信号ビット、入力データビット、またはチップセレクト信号ＩＮＣＳを除くコントロール信号のいずれかである。
【０１１１】
また、内部クロック発生回路３０においては、単に、状態制御信号群ＥＮＧに従って、選択的に入力バッファが動作状態に設定されるだけであり、チップセレクト信号による制御は行なわれない。チップセレクト信号ＣＳが何時活性化されるかおよび非活性化されるかをクロック信号のエッジで判断する必要があり、チップセレクト信号ＣＳと独立に動作する必要があるためである。内部クロック発生回路３０は、内部クロック信号の発生動作が外部からのクロックイネーブル信号ＥＸＣＫＥにより制御される。
【０１１２】
図１４は、図１３に示すバッファ回路４０およびロジックゲート３７の構成の一例を示す図である。図１４において、バッファ回路４０は、外部ピン端子（信号入力ノード）に結合され、動作時、外部信号ＥＸＳを受けて内部信号ＩＮＡを生成する入力バッファ４０ａと、この入力バッファ４０ａの出力する内部信号ＩＮＡをバッファ処理して内部信号ＩＮＳを生成する次段バッファ４０ｂを含む。この入力バッファ４０ａは、外部ピン端子（信号入力ノード）に結合されており、外部信号ＥＸＳに従って、動作時、高速で内部信号ＩＮＳＡを生成する。したがって、この入力バッファ４０ａの電流駆動能力が、次段バッファ４０ｂよりも大きい場合には、この初段の入力バッファ４０ａの経路をロジックゲート３７の出力信号に従って遮断することにより、消費電流を低減する。
【０１１３】
ロジックゲート３７は、ＮＡＮＤ／ＡＮＤ複合ゲートで構成され、等価的に、内部チップセレクト信号ＩＮＣＳとＣＳカットモード指示信号ＣＳＣＵＴを受けるＮＡＮＤゲート３７ａと、このＮＡＮＤゲート３７ａの出力信号と状態制御信号ＥＮｉを受けるＡＮＤゲート３７ｂを含む。このロジックゲート３７の出力信号が、先の図３から図５において示した状態制御信号ＥＮｉに代えて与えられる。これにより入力回路の初段バッファの電流経路を遮断して、消費電流を低減する。
【０１１４】
この図１４に示すように初段の入力バッファ４０ａの電流経路をＣＳカットモード時、内部チップセレクト信号ＩＮＳの非活性時に遮断することにより、非アクセス時の消費電流を低減する。
【０１１５】
ＣＳカットモードが設定されていない場合には、ＣＳカットモード指示信号ＣＳＣＵＴがＬレベルであり、ＮＡＮＤゲート３７ａの出力信号がＨレベルとなる。したがって、ロジックゲート３７の出力信号は、状態制御信号ＥＮｉに従って設定される。状態制御信号ＥＮｉが活性状態のときには、入力バッファ４０ａが常時動作する。一方、状態制御信号ＥＮｉが非活性状態のときには、入力バッファ４０ａが動作電流経路を遮断されて、常時非活性状態を維持する。
【０１１６】
なお、この図１４に示す入力バッファ４０ａが、図５に示すようなＮＯＲ型の入力バッファの場合、電流源のＰＭＯＳトランジスタがオフ状態となり、動作電流経路が遮断され、一方その出力ノードは放電ようのＮチャネルＭＯＳトランジスタによりＬレベルに固定される。したがって、このＮＯＲ型バッファの構成においても、電源ノードから接地ノードへと動作電流が流れる電流経路は遮断されている。
【０１１７】
［変更例］
図１５は、図１３に示すロジックゲート３７およびバッファ回路４０の変更例を示す図である。図１５において、バッファ回路４０は、状態制御信号ＥＮｉに従って選択的に動作可能状態に設定され、動作可能時、外部信号ＥＸＳに従って内部信号ＩＮＡを生成する入力バッファ４０ａと、この入力バッファ４０ａの出力する内部信号ＩＮＡをバッファ処理して内部信号ＩＮＳを生成する次段バッファ４０ｃを含む。この次段バッファ４０ｃは、また内部タイミングを調整するための遅延機能を有していてもよい。
【０１１８】
ロジックゲート３７は、内部チップセレクト信号ＩＮＺＣＳとＣＳカットモード指示信号ＣＳＣＵＴを受けてその出力信号を次段バッファ４０ｃへ与えるＮＡＮＤゲート３７ｃを含む。
【０１１９】
ロジックゲート３７は、状態制御信号ＥＮｉを論理処理をせずに入力バッファ４０ａへ与え、また内部チップセレクト信号ＩＮＺＣＳとＣＳカットモード指示信号ＣＳＣＵＴを論理処理してその処理結果を次段バッファ４０ｃに与える。入力バッファ４０ａは、図３から図５のいずれかの構成を備える。
【０１２０】
一方、次段バッファ４０ｃは、インターフェイス整合を行なう必要がなく、入力バッファ４０ａから与えられた内部信号ＩＮＡをバッファ処理しかつ所定の遅延時間を内部信号のタイミング調整のために内部信号ＩＮＡに対し与える。この次段バッファ４０ｃは、通常、ＣＭＯＳインバータの構成を有し、ＮＡＮＤ回路３７ｃの出力信号がＬレベルのときに、その電流経路が遮断される。したがって、この次段バッファ４０ｃは、図３に示す構成と同様の構成を有し、状態制御信号ＥＮｉに代えて、ＮＡＮＤ回路３７ｃの出力信号を受ける。
【０１２１】
ＣＳカットモード指示信号ＣＳＣＵＴがＬレベルのときには、ＮＡＮＤ回路３７ｃの出力信号はＨレベルとなり、次段バッファ４０ｃは、内部チップセレクト信号ＩＮＺＣＳの状態にかかわらず、内部信号ＩＮＡに従って内部信号ＩＮＳを生成する。
【０１２２】
一方、ＣＳカットモード指示信号ＣＳＣＵＴがＨレベルのときには、ＮＡＮＤ回路３７ｃはインバータとして動作し、内部チップセレクト信号ＩＮＺＣＳがＨレベルとなると、このＮＡＮＤ回路３７ｃは、Ｌレベルの信号を出力し、次段バッファ４０ｃの電流経路を遮断する。
【０１２３】
なお、この次段バッファ４０ｃの構成について、その動作電流経路が遮断されればよく、その電源ノードと接地ノードの間に電流遮断用のトランジスタを配置して、このＮＡＮＤ回路３７ｃの出力信号に従って動作電流経路を遮断する。
【０１２４】
これに代えて、次段バッファ４０ｃの構成としては、ＮＡＮＤ回路３７ｃの出力信号がＬレベルとなると、その動作電流経路が遮断されかつ内部信号ＩＮＳを所定の電圧レベル（電源電圧レベルまたは接地電圧レベル）に設定する構成が用いられてもよい。単に、この次段バッファ４０ｃにおいて動作電流経路を遮断するとともに、その内部信号ＩＮＳを、ＨレベルまたはＬレベルに設定するリセット用のトランジスタが設けられればよい。
【０１２５】
次段バッファ４０ｃが、高速で大きな負荷の信号線を駆動することが要求される場合、その電流駆動力は大きくされる。従って、このような次段バッファ４０ｃの動作電流経路をスタンバイ時に遮断することにより、スタンバイ時の消費電流をさらに低減することができる。
【０１２６】
［変更例２］
図１６は、この発明の実施の形態３の変更例の入力バッファ回路の構成を概略的に示す図である。図１６において、ＣＳバッファ４５およびバッファ回路５０は、状態制御信号ＥＮは与えられていない。すなわち、これらのＣＳバッファ４５およびバッファ回路５０は、それぞれその構成は予め固定的に定められている。このＣＳバッファ４５からの内部チップセレクト信号ＩＮＺＣＳとＣＳカットモード指示信号ＣＳＣＵＴが、ロジックゲート４７へ与えられる。ロジックゲート４７は、この内部チップセレクト信号ＩＮＺＣＳおよびＣＳカットモード指示信号ＣＳＣＵＴに従ってバッファ回路５０の動作状態を指定する。このバッファ回路５０においては、図１４および図１５に示すように、初段の入力バッファまたは次段バッファ回路は、このロジックゲート４７の出力信号に従って選択的に、内部チップセレクト信号ＩＮＺＣＳが非活性状態のＨレベルのときに、動作電流経路が遮断される。このロジックゲート４７は、図１５に示すＮＡＮＤ回路３７ｃと同様の構成を有する。
【０１２７】
したがって、このような、複数形式の入力バッファが設けられず、予め入力バッファの形式が固定的に決定されている構成に対しても、ＣＳカットモード指示信号ＣＳＣＵＴを、モードレジスタのレジスタ回路に設定することにより、たとえば携帯機器などの低消費電流用途に対し待ちうけ時間などの低消費電流が要求される動作モード時において、消費電流を低減することができる。
【０１２８】
このモードレジスタにおいてＣＳカットモードの使用／不使用を設定する構成とすることにより、ＣＳカットモードを備える半導体記憶装置と、ＣＳカットモードを有しない半導体記憶装置とを同一の内部構成で実現することができ、適用用途に応じて、半導体装置を作り分ける必要がなく、同一チップ構成で、複数種類の用途に対応することができる。
【０１２９】
以上のように、この発明の実施の形態３に従えば、モードレジスタを用いて、ＣＳカットモードを選択的に設定するように構成しており、低消費電流用途および通常消費電流用途いずれにも対応することのできる半導体記憶装置を同一チップ構成で実現することができる。また、ＣＳカットモードを使用する場合、非選択状態時の消費電流を低減することができる。
【０１３０】
［実施の形態４］
図１７は、この発明の実施の形態４に従う半導体記憶装置の内部クロック発生回路３０の構成を示す図である。図１７において、内部クロック発生回路３０は、外部クロックイネーブル信号ＥＸＣＫＥを受け、クロック制御信号ＣＬＫＥと低電力モード指示信号ＳＲＦＰＷＤとに従って内部クロックイネーブル信号ＩＮＣＫＥを生成するＣＫＥバッファ６０と、外部クロック信号ＥＸＣＬＫを受けて内部バッファクロック信号ＣＬＫＦを生成するＣＬＫバッファ６４と、低電力モード時、内部クロックイネーブル信号ＩＮＣＫＥと低電力モード指示信号ＳＲＦＰＷＤとに従ってＣＬＫバッファ６４を選択的に非活性化するＣＫＥリセット回路６２を含む。
【０１３１】
低電力モード指示信号ＳＲＦＰＷＤは、セルフリフレッシュモード指示信号ＳＲＦおよびパワーダウンモード指示信号ＰＷＤの一方が活性化されるとラッチ回路７１がセットされて活性化される。このラッチ回路７１の出力する低電力モード指示信号ＳＲＦＰＷＤが、ＣＫＥバッファ６０へ与えられる。ＣＫＥリセット回路６２へは、インバータ６１を介して補の低電力モード指示信号ＳＲＦＰＷＤが与えられる。このラッチ回路７１は外部クロックイネーブル信号ＥＸＴＣＫＥが立ち上がると非活性化される。すなわち、ラッチ回路７１の出力する低電力モード指示信号ＳＲＦＰＷＤは、入力段のバッファ回路を制御するために用いられる。内部回路は、別の低電力モード解除指示信号が与えられたときに、低電力モード動作を完了する。このＣＫＥリセット回路６２からのクロック活性化信号ＥＮＣＬＫに従ってＣＬＫバッファ６４のクロック発生動作が制御される。
【０１３２】
ＣＬＫバッファ６４は、ワンショットパルス発生回路であり、外部クロック信号ＥＸＣＬＫに応答してワンショットのパルス信号をバッファクロック信号ＣＫＬＦとして生成する。内部でワンショットのパルス信号を生成することにより、外部クロック信号ＥＸＣＬＫのパルス幅変動の影響を受けることなく一定のパルス幅の内部クロック信号を生成して内部動作タイミングを安定化させる。
【０１３３】
ＣＫＥバッファ６０は、クロック制御信号に従って外部クロックイネーブル信号ＥＸＣＫＥを転送して内部クロックイネーブル信号ＩＮＣＫＥを生成する。すなわち、このＣＫＥバッファ６０は、転送ゲートを有し、クロック制御信号ＣＬＫＥの立上りに同期して外部クロックイネーブル信号ＥＸＣＫＥを取り込み、クロック制御信号ＣＬＫＥの立下りに同期して取込んだ外部クロックイネーブル信号ＥＸＣＫＥを、内部クロックイネーブル信号ＩＮＣＫＥとして出力する。
【０１３４】
ＣＫＥリセット回路６２は、クロック活性化信号ＥＮＣＬＫの非活性化時、外部クロックイネーブル信号ＥＸＣＫＥおよび外部クロック信号ＥＸＣＬＫに従って、クロック活性化信号ＥＮＣＬＫを非活性状態から活性状態に駆動する（低電力モード時）。
【０１３５】
内部クロック発生回路３０は、さらに、ＣＬＫバッファ６４からのバッファクロック信号ＣＬＫＦと低電力モード指示信号ＳＲＦＰＷＤを受けてクロック制御信号ＣＬＫＥを生成するゲート回路６６と、バッファクロック信号ＣＬＫＦと内部クロックイネーブル信号ＩＮＣＫＥとを受け、内部クロック信号ＩＮＣＬＫを生成するゲート回路６８を含む。ゲート回路６６は、低電力モード指示信号ＳＲＦＰＷＤがＨレベルの活性状態のときには、クロック制御信号ＣＬＫＥを常時Ｌレベルに固定する。一方、低電力モード指示信号ＳＲＦＰＷＤがＬレベルのときには、このゲート回路６６は、ＣＬＫバッファ６４からのバッファクロック信号ＣＬＫＦに従って、クロック制御信号ＣＬＫＥを生成する。したがって、低電力モード時においては、クロック制御信号ＣＬＫＥが非活性状態にあり、ＣＫＥバッファ６０の転送動作が停止され、このＣＫＥバッファ６０はラッチ状態となる。低電力モード時においけるＣＫＥバッファ６０の動作を停止させて消費電力を低減する。後に説明するように、低電力モード時においては、外部クロックイネーブル信号ＥＸＣＫＥに従って内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに固定される。
【０１３６】
ゲート回路６８は、ＡＮＤ回路であり、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルのときには、バッファクロック信号ＣＬＫＦに従って内部クロック信号ＩＮＣＬＫを生成し、また、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルのときには内部クロック信号ＩＮＣＬＫをＬレベルへ固定する。
【０１３７】
図９に示す制御回路２４は、コントロールバッファ回路２０からの内部コントロール信号を内部クロック信号ＩＮＣＬＫに同期してラッチするラッチ回路７０と、このラッチ回路７０を介して与えられる内部コントロール信号を内部クロック信号ＩＮＣＬＫに従ってデコードするコマンドデコーダ７２と、コマンドデコーダ７２からのセルフリフレッシュモード指示信号ＳＲＦとパワーダウンモード指示信号ＰＷＤとに従って低電力モード活性化信号を生成するＯＲ回路７４を含む。ＯＲ回路７４の出力信号は上述のように入力バッファ回路の動作を制御するために用いられる。
【０１３８】
コマンドデコーダ７２は、内部クロックイネーブル信号ＩＮＣＫＥが活性状態のときに、内部クロック信号ＩＮＣＬＫに従ってデコード動作を行ない、一方、この内部クロックイネーブル信号ＩＮＣＫＥの非活性化時、デコード動作が禁止される。この場合、コマンドデコーダ７２の入力段の回路が、非活性状態とされ、その電流経路が遮断される構成が用いられてもよい。
【０１３９】
セルフリフレッシュモード指示信号ＳＲＦは、内部でデータの保持のみを行なうモードが指定されたときに活性化され、このセルフリフレッシュモード指示信号ＳＲＦが活性化されると、図示しないリフレッシュ制御回路の制御のもとに所定周期で内部のメモリセルの記憶データがリフレッシュされる。
【０１４０】
パワーダウンモード指示信号ＰＷＤは、この半導体記憶装置を低電力消費モードに設定する動作モードであり、所定の内部回路に対する電源電圧の供給が停止される。このパワーダウンモード時においては、リフレッシュ動作は行なわれない。
【０１４１】
パワーダウンモード指示信号ＰＷＤは、スタンバイ状態が長期にわたる際に設定されて電力消費を低減する。また、セルフリフレッシュモード指示信号ＳＲＦは、この半導体記憶装置へのアクセスが比較的長期にわたって行なわれないスリープモード時などにおいて活性化される。これらのセルフリフレッシュモード指示信号ＳＲＦおよびパワーダウンモード指示信号ＰＷＤのいずれかが活性化されると、ラッチ回路７１がＯＲ回路７４の出力信号に応答してセットされて、低電力モード指示信号ＳＲＦＰＷＤが活性化される。
【０１４２】
セルフリフレッシュ制御回路および内部電源制御回路の構成は図１７においては示していないが、セルフリフレッシュモード指示信号ＳＲＦおよびパワーダウンモード指示信号ＰＷＤが、それぞれセルフリフレッシュ制御回路および内部電源制御回路へ与えられる。パワーダウンモード時においては、これらのコマンドデコーダおよびクロック入力バッファなどの回路に対しては電源電圧は供給される。常時、外部からの動作モード指示信号をモニタする必要があるためである。ただし、以下に詳細に説明するように、コントロールバッファ回路２０およびアドレスバッファ回路２２へはこの低電力モード時においては電源制御が行なわれて電源電圧の供給が遮断される。
【０１４３】
コントロールバッファ回路２０およびアドレスバッファ回路２２は、先の図９に示す回路と同様の構成を有しており、状態制御信号群ＥＮＧ、ＣＳカットモード指示信号ＣＳＣＵＴおよび内部チップセレクト信号ＩＮＺＣＳに従ってその動作電流経路が遮断される。
【０１４４】
なお、図１７においては明確に示していないが、ＣＬＫバッファ６４においても複数形式のクロック入力バッファが配置され、１つのクロックバッファが状態制御信号群ＥＮＧに従って動作可能状態とされる。このクロックバッファの電流源制御のためには、クロック活性化信号ＥＮＣＬＫと状態制御信号ＥＮｉとの論理演算結果（ＡＮＤ）が利用される。
【０１４５】
この実施の形態４においては、さらに、内部クロックイネーブル信号ＩＮＣＫＥが非活性状態のときには、これらのコントロールバッファ回路２０およびアドレスバッファ回路２２の動作電流経路が遮断される。内部クロックイネーブル信号ＩＮＣＫＥと状態制御信号ＥＮｉとの論理積を取った信号が、先の図１４および図１５に示すバッファ回路の構成において、状態制御信号ＥＮｉに代えて与えられる。内部クロックイネーブル信号ＩＮＣＫＥの活性状態のときに、入力バッファ回路の動作電流経路を遮断する構成は、また、内部チップイネーブル信号ＩＮＺＣＳを生成するＣＳバッファにおいて設けられても良い。
【０１４６】
内部クロックイネーブル信号ＩＮＣＫＥが、低電力モード指示信号ＳＲＦＰＷＤの活性化時、非活性化され、コントロールバッファ回路２０およびアドレスバッファ回路２２の動作電流経路を遮断することにより、この低電力消費モード時における消費電流をより低減することができる。また、内部クロックイネーブル信号ＩＮＣＫＥの非活性化時、ＣＫＥリセット回路６２により、ＣＬＫバッファ６４の内部回路の動作電流経路をクロック活性化信号ＥＮＣＬＫに従って非活性化することにより、比較的大きな駆動力で回路各部へ内部クロック信号を伝達するＣＬＫバッファ６４の消費電流を低減することができ、より消費電流を低減することができる。特に、ＣＬＫバッファ６４は、高速のクロック信号に従って急峻な波形を有するバッファクロック信号ＣＬＫＦを生成することが要求されるため、その駆動電流が比較的大きく、低電力モ−ド時においてこのＣＬＫバッファ６４を非活性化して動作電流経路を遮断することにより消費電流を低減することができる。
【０１４７】
図１８は、図１７に示すＣＫＥバッファ６０の動作を概略的に示すタイミング図である。以下、図１８に示すタイミング図を参照して、図１７に示すＣＫＥバッファ６０の動作について説明する。図１８において、ＣＫＥバッファ６０は、ゲート回路６６からのクロック制御信号ＣＬＫＥに従って外部クロックイネーブル信号ＥＸＣＫＥを転送する。外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに立ち下がると、次のクロックサイクルで内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がる。
【０１４８】
ここで、ＣＫＥバッファ６０においては初段のラッチ／転送ゲートが、クロック制御信号ＣＬＫＥがＨレベルとなるとラッチ状態となり、出力段のラッチ／転送ゲートがクロック制御信号ＣＬＫＥがＬレベルとなるとラッチした信号を出力する。たとえば、ＣＫＥバッファ６０はクロック制御信号ＣＬＫＥの立上がりに応答して非導通状態となる初段転送ゲートまたはクロックトバッファと、この初段転送ゲートの出力信号をラッチするラッチ回路と、ラッチ回路のラッチ信号をクロック制御信号ＣＬＫＥの立下りに同期して転送する出力段転送ゲートまたはクロックトバッファとで構成される。
【０１４９】
したがって、図１８に示すように、クロック制御信号ＣＬＫＥがＨレベルのときに外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに立下がっても、ＣＫＥバッファ６０はラッチ状態にあり、このサイクルにおいては、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルを維持する。
【０１５０】
次のサイクルにおいても、外部クロックイネーブル信号ＥＸＣＫＥがＬレベルであれば、ＣＫＥバッファ６０は、クロック制御信号ＣＬＫＥに従って、Ｌレベルの外部クロックイネーブル信号ＥＸＣＫＥを転送するため、内部クロックイネーブル信号ＩＮＣＫＥが、クロック制御信号ＣＬＫＥの立下りに同期してＬレベルに立下がる。
【０１５１】
外部クロックイネーブル信号ＥＸＣＫＥがクロック制御信号ＥＸＣＫＥの立上り前にＨレベルに設定されると、ＣＫＥバッファ６０が、クロック制御信号ＣＬＫＥに従って外部クロックイネーブル信号ＥＸＣＫＥを転送して内部クロックイネーブル信号ＩＮＣＫＥを生成する。従って、内部クロックイネーブル信号ＩＮＣＫＥは、このクロックサイクルでＨレベルに立上がる。
【０１５２】
外部クロックイネーブル信号ＥＸＣＫＥが外部クロック信号ＥＸＣＬＫと非同期の信号である。クロック制御信号ＣＬＫＥは、図１７に示すように外部クロック信号に同期した信号である。したがッて、セルフリフレッシュモードを指定する場合においては、外部クロックイネーブル信号ＥＸＣＫＥは、前のクロックサイクルにおいてＨレベルからＬレベルに立ち下げることが要求される。セルフリフレッシュコマンド（ＳＲＦコマンド）の印加時においては、したがって、クロック制御信号ＣＬＫＥの立上り時においては外部クロックイネーブル信号ＥＸＣＫＥがＬレベルであり、内部クロックイネーブル信号ＩＮＣＫＥがこのクロックサイクルで、クロック制御信号ＣＬＫＥの立下りに同期してＬレベルとなる。
【０１５３】
したがって、セルフリフレッシュコマンドと外部クロックイネーブル信号ＥＸＣＫＥが、セットアップ時間およびホールド時間を十分に満足して印加された場合においては、内部クロックイネーブル信号ＩＮＣＫＥは、セルフリフレッシュコマンド印加時のクロックサイクルにおいてＬレベルとなり、図１７に示すバッファ回路２０および２２が非活性状態となる。セルフリフレッシュコマンド印加後のコマンドの受付は、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルに設定されるまで、停止される。この低電力モード完了時の内部クロックイネーブル信号ＩＮＣＫＥのセットは、図１７に示すように、外部クロックイネーブル信号ＥＸＣＫＥに従ってラッチ回路７１をリセットして低電力モード指示信号ＳＲＦＰＷＤを非活性化することにより行なわれる。
【０１５４】
内部クロックイネーブル信号ＩＮＣＫＥが活性化されるとバッファ回路２０および２２が動作して外部からの信号を取込んで内部信号を生成する。したがって、低電力モード完了指示コマンドを印加して内部回路を通常状態に復帰させることができる。
【０１５５】
図１９（Ａ）は、外部クロック信号ＥＸＣＬＫと外部クロックイネーブル信号ＥＸＣＫＥとのタイミング関係をより具体的に示す図である。図１９（Ａ）に示すように、クロック制御信号ＣＫＬＥは、外部クロック信号ＥＸＣＬＫに同期してワンショットのパルス信号として生成される。このクロック制御信号ＣＬＫＥに同期して内部クロックイネーブル信号ＩＮＣＫＥが生成され、この内部クロックイネーブル信号ＩＮＣＫＥト外部クロックイネーブル信号ＥＸＣＫＥと外部クロック信号ＥＸＣＬＫとに従ってクロック活性化信号ＥＮＣＬＫが、ＣＫＥリセット回路６２から生成される。
【０１５６】
通常動作モード時において、すなわち、低電力モード指示信号ＳＲＦＰＷＤがＬレベルのときには、外部クロック信号ＥＸＣＬＫに従ってクロック制御信号がＣＬＫＥ生成される。外部クロックイネーブル信号ＥＸＣＫＥの立下りに従って内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がると、応じてクロック制御信号ＥＮＣＬＫがＬレベルに立ち下がる。しかしながら、次の外部クロック信号ＥＸＣＬＫの立上り前に外部クロックイネーブル信号ＥＸＣＫＥをＨレベルに立ち上げると、この外部クロック信号ＥＸＣＬＫの立上りに応答してクロック活性化信号ＥＮＣＬＫがＨレベルに立上り、このサイクルにおいては、クロック制御信号ＣＬＫＥが生成され、外部信号を取込むことができる。
【０１５７】
したがって、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がっても、クロック活性化信号ＥＮＣＬＫが外部クロック信号ＥＸＣＬＫＥの立上りに応答してＨレベルに復帰するため、外部クロックイネーブル信号ＥＸＣＫＥが１クロックサイクルＬレベルに立ち下げられても、ＣＬＫバッファ回路６４が、外部クロック信号を取込む動作を実行する。ただし、内部クロック信号ＩＮＣＬＫは、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルのときに、バッファクロックイネーブル信号ＣＬＫＦに従って生成されるため、この内部ックロックイネーブル信号ＩＮＣＫＥがＬレベルとなると、そのサイクルにおいては内部クロック信号ＩＮＣＬＫは生成されない。
【０１５８】
外部クロックイネーブル信号ＥＸＣＫＥが、外部クロック信号ＥＸＣＬＫがＨレベルのときにＬレベルに設定されると、次のサイクルにおいて内部クロック信号ＩＮＣＫＥがＬレベルに立ち下がる。しかしながら、クロック活性化信号ＥＮＣＬＫは、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルとなっても、その時には外部クロックイネーブル信号ＥＸＣＫＥがＨレベルに立ちあがっており、Ｈレベルを維持する。従って、外部クロックイネーブル信号ＥＸＣＫＥを１クロックサイクル期間Ｌレベルに設定した場合、クロック制御信号ＣＫＬＥは、常時外部クロック信号ＥＸＣＬＫに同期して生成される。
【０１５９】
ただし、この場合においても、内部クロック信号ＩＮＣＬＫは、内部クロックイネーブル信号ＩＮＣＫＥがＬベルとなると、生成されない。すなわち、内部クロックイネーブル信号ＩＮＣＫＥが、クロック制御信号ＣＬＫＥに同期して外部クロックイネーブル信号ＥＸＣＫＥに従って生成されており、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がると、次のクロックサイクルにおいては、内部クロック信号ＩＮＣＬＫは生成されず、内部動作は停止され、内部回路は、前のクロックサイクルの状態を維持する。
【０１６０】
上述のように、外部クロックイネーブル信号ＥＸＣＫＥの外部クロック信号ＥＸＣＬＫまたはクロック制御信号ＣＬＫＥに対するセットアップ時間／ホールド時間により、内部クロックイネーブル信号ＩＮＣＫＥが非活性化されるサイクルが異なる。このため、セルフリフレッシュコマンド印加時においては、前のサイクルにおいて、外部クロックイネーブル信号ＥＸＣＫＥをＨレベルからＬレベルに立ち下げることが要求される。セルフリフレッシュコマンド印加時においては、従って、そのセルフリフレッシュコマンド印加サイクルにおいてクロック制御信号ＣＬＫＥの立下りに応答して、内部クロックイネーブル信号ＩＮＣＫＥが非活性化される。セルフリフレッシュコマンドの印加サイクルにおいては、内部クロック信号ＩＮＣＬＫは生成されており、内部回路はこのセルフリフレッシュコマンドに従って正確に動作することができる。
【０１６１】
次に、図１９（Ｂ）を参照して、外部クロックイネーブル信号ＥＸＣＫＥに従ってクロック制御信号ＣＬＫＥの発生を停止させる動作について説明する。まず、外部クロックイネーブル信号ＥＸＣＫＥを外部クロック信号ＥＸＣＬＫの立上り前にＬレベルに立ち下げる。クロック制御信号ＣＬＫＥの立下りに応答して内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がる。また、外部クロックイネーブル信号ＥＸＣＫＥおよび内部クロックイネーブル信号ＩＮＣＫＥがＬレベルであるため、クロック活性化信号ＥＮＣＬＫがＬレベルに立ち下がる。外部クロックイネーブル信号ＥＸＣＫＥが次のサイクルにおいてもＬレベルに保持されればクロック活性化信号ＥＮＣＬＫがＬレベルを維持し、クロック制御信号ＣＬＫＥの発生が停止され、次のサイクルにおいて内部クロックイネーブル信号ＩＮＣＫＥがＬレベルを維持する。
【０１６２】
外部クロック信号ＥＸＣＬＫの立上りの前に外部クロックイネーブル信号ＥＸＣＫＥをＨレベルに立ち上げると、外部クロック信号ＥＸＣＬＫの立上りに応答してクロック活性化信号ＥＮＣＬＫがＨレベルに立上る。次のクロックサイクルにおいて、クロック制御信号ＣＬＫＥが生成され、このクロック制御信号ＣＬＫＥの立下りに応答して内部クロックイネーブル信号ＩＮＣＫＥがＨレベルに立上る。
【０１６３】
従って、外部クロックイネーブル信号ＥＸＣＫＥを２クロックサイクル期間Ｌレベルに維持すれば、この場合、外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに立ち下がってから２クロックサイクル目においてクロック制御信号ＣＬＫＥの発生を停止させることができる。従って、２クロックサイクル目において内部クロック信号ＩＮＣＬＫの発生を内部クロックイネーブル信号ＩＮＣＫＥに従って停止させることができる。
【０１６４】
次に、外部クロックイネーブル信号ＥＸＣＫＥが外部クロック信号ＥＸＣＬＫがＨレベルのときにＬレベルに立ち下がると、そのサイクルにおいては、クロック制御信号ＣＬＫＥが発生される。また、内部クロックイネーブル信号ＩＮＣＫＥおよびクロック活性化信号ＥＮＣＬＫはともにＨレベルにある。
【０１６５】
次のクロックサイクルにおいて、外部クロックイネーブル信号ＥＸＣＫＥをＬレベルに維持すると、そのサイクルにおいてクロック制御信号ＣＫＬＥの立下りに応答して、内部クロックイネーブル信号ＩＮＣＫＥおよびクロック活性化信号ＥＮＣＬＫがＬレベルに立ち下がる。すなわち、外部クロック信号ＥＸＣＬＫが生成されて、クロック制御信号ＣＬＫＥが生成されるとき、外部クロックイネーブル信号ＥＸＣＫＥが、このクロック制御信号ＣＬＫＥに対して十分はホールド時間を有していないときには、内部信号の状態は変化しない。
【０１６６】
このクロックサイクルにおいては、したがって、クロック入力バッファは外部クロック信号を取り込んでバッファクロック信号ＣＬＫＦを生成している。また、内部クロック信号ＩＮＣＬＫも同様生成される。
【０１６７】
外部クロック信号ＥＸＣＬＫがＨレベルのときに外部クロックイネーブル信号ＥＸＣＫＥが、Ｈレベルに立ち上がると、外部クロック信号ＥＸＣＬＫの立下りに応答してクロック活性化信号ＥＮＣＬＫがＨレベルに立ち上がる。したがって、このサイクルにおいては、クロック活性化信号ＥＮＣＬＫがＬレベルであり、クロック制御信号ＣＬＫＥは生成されない。したがって、ＣＬＫバッファ６４は動作を停止している。
【０１６８】
次のサイクルにおいて、クロック活性化信号ＥＮＣＬＫがＨレベルであり、ＣＬＫバッファ６４からのバッファクロック信号ＣＬＫＦに従ってクロック制御信号ＣＬＫＥが生成され、ＣＫＥバッファ６０により内部クロックイネーブル信号ＩＮＣＫＥがクロック制御信号ＣＬＫＥの立下りに応答してＨレベルに立ち上がる。
【０１６９】
すなわち、外部クロックイネーブル信号ＥＸＣＫＥを２クロックサイクル期間Ｌレベルに保持すれば、内部においてクロック制御信号ＣＬＫＥをＬレベルに設定して外部クロック信号ＥＸＣＬＫの取り込みを禁止しかつ内部クロック信号ＩＮＣＬＫの発生を停止させることができる。
【０１７０】
したがって、内部クロックイネーブル信号ＩＮＣＫＥは、外部クロックイネーブル信号ＥＸＣＫＥと外部クロック信号ＥＸＣＬＫとのタイミング関係にかかわらず、外部クロックイネーブル信号ＥＸＣＫＥをＬレベルに立ち下げてから３クロックサイクル目においてクロック活性化信号ＥＮＣＬＫに従って発生を停止させることができる。
【０１７１】
従って、内部クロックイネーブル信号ＩＮＣＫＥを非活性化するには、外部クロックイネーブル信号ＥＸＣＫＥを２クロックサイクル期間Ｌレベルに保持することが必要となる。従って、外部クロック信号ＥＸＣＫＥに従って内部クロックイネーブル信号ＩＮＣＫＥの状態を設定するのには、外部クロックイネーブル信号ＥＸＣＫＥを３クロックサイクル期間Ｌレベルに保持すれば、この３クロックサイクル目からは、内部クロックイネーブル信号ＩＮＣＫＥは、外部クロック意エーブル信号ＥＸＣＫＥの状態に対応した状態となる。
【０１７２】
なお、内部クロック信号ＩＮＣＬＫは、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がると、次のクロックサイクルにおいて内部クロックイネーブル信号ＩＮＣＫＥに従って、その発生が停止される。
【０１７３】
したがって、所定クロックサイクル期間、外部クロックイネーブル信号ＥＸＣＫＥをＬレベルに保持すると、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに固定され、図１７に示すコントロールバッファ回路２０およびアドレスバッファ回路２２の電流経路が遮断される。これにより、内部回路が動作を停止（ペンディング）し、新たな動作が行なわれず外部信号を取り込む必要のないときに外部信号を取り込むバッファの電源を遮断状態とすることにより、通常動作モード時においても消費電流を低減することができる。
【０１７４】
図２０は、図１７に示すＣＫＥリセット回路６２の構成の一例を示す図である。図２０において、ＣＫＥリセット回路６２は、クロック活性化信号ＥＮＣＬＫを受けるインバータ６２ａと、インバータ６２ａの出力信号と外部クロック信号ＥＸＣＬＫと補の低電力モード指示信号ＺＳＲＦＰＷＤを受けるＮＡＮＤ回路６２ｂと、ＮＡＮＤ回路６２ｂの出力信号と補の低電力モード指示信号ＺＳＲＦＰＷＤと外部クロックイネーブル信号ＥＸＣＫＥを受けるＮＡＮＤ回路６２ｃと、内部クロックイネーブル信号ＩＮＣＫＥを受けるインバータ６２ｄと、インバータ６２ｄの出力信号の立下りに応答してリセットされかつＮＡＮＤ回路６２ｃの出力信号またはパワーオンリセット信号ＰＯＲＢに応答してセットされるセット／リセットフリップフロップ６２ｅと、セット／リセットフリップフロップ６２ｅの出力信号を受けるインバータ６２ｆと、補の低電力モード指示信号ＺＳＲＦＰＷＤを受けるインバータ６２ｇと、クロック活性化信号ＥＮＣＬＫと内部クロックイネーブル信号ＩＮＣＫＥを受けるＮＡＮＤ回路６２ｈと、インバータ６２ｇの出力信号φＣとインバータ６２ｆの出力信号φＡとＮＡＮＤ回路６２ｈの出力信号φＢとに従ってクロック活性化信号ＥＮＣＬＫを生成する複合ゲート６２ｉを含む。
【０１７５】
フリップフロップ６２ｅは、インバータ６２ｄの出力信号を第１の入力に受けるＮＡＮＤゲート８１と、ＮＡＮＤゲート８１の出力信号とＮＡＮＤ回路６２ｃの出力信号とパワーオンリセット信号ＰＯＲＢとＮＡＮＤゲート８１の出力信号とを受ける３入力ＮＡＮＤゲート８２ｃを含む。ＮＡＮＤゲート８２の出力信号がインバータ６２ｆに与えられる。
【０１７６】
複合ゲート６２ｉは、インバータ６２ｆの出力信号φＡとＮＡＮＤ回路６２ｈの出力信号φＢを受けるＮＡＮＤゲート８３と、ＮＡＮＤゲート８３の出力信号とインバータ６２ｇの出力信号φＣを受けてクロック活性化信号ＥＮＣＬＫを生成するゲート８４とを等価的に含む。このゲート８４は、インバータ６２ｇの出力信号φＣがＨレベルにありかつＮＡＮＤゲート８３の出力信号がＨレベルのときにＨレベルの信号を出力する。このゲート８４からクロック活性化信号ＥＮＣＬＫが出力される。
【０１７７】
この図２０に示すＣＫＥリセット回路６２の構成においては、通常動作モード時、すなわち低電力モード指示信号ＳＲＦＰＷＤがＬレベルであり、補の低電力モード指示信号ＺＳＲＦＰＷＤがＨレベルのときには、インバータ６２ｇの出力信号φＣがＬベルとなり、ゲート８４がバッファとして動作し、クロック活性化信号ＥＮＣＬＫは、ＮＡＮＤ回路の出力信号に従って変化する。通常動作モード時においては、ＣＬＫバッファ６４は、外部クロックイネーブル信号ＥＸＣＫＥに従って、その動作電流経路が選択的に形成され、動作時において外部クロック信号ＥＸＣＬＫに従ってバッファクロック信号ＣＬＫＦを生成する（図１８および１９（Ａ）および（Ｂ）のクロック制御信号ＣＬＫＥ参照）。
【０１７８】
一方、低電力モード指示信号ＳＲＦＰＷＤがＨレベルとなり低電力モードが指定されると、補の低電力モード指示信号ＺＳＲＦＰＷＤがＨレベルとなり、インバータ６２ｇの出力信号φＣがＨレベルとなり、クロック活性化信号ＥＮＣＬＫがＬレベルとなり、内部クロックイネーブル信号ＩＮＣＫＥおよび内部クロック信号ＩＮＣＬＫの発生が停止され、バッファ回路の動作が停止される。これにより低電力モード時における消費電流を低減する。
【０１７９】
外部クロックイネーブル信号ＥＸＣＫＥがＨレベルに駆動されると、非活性状態のクロック活性化信号ＥＮＣＬＫが再びＨレベルへ駆動される。低電力モード時において、外部クロックイネーブル信号ＥＸＣＫＥを用いて信号入力回路の電流遮断状態を解除することにより、入力バッファ回路が次いで動作して、低電力動作モードを解除するコマンドを受けつけて通常動作モードに復帰することができる。次に、この図２０に示すＣＫＥリセット回路６２の動作を、図２１および図２２に示すタイミング図を参照して説明する。
【０１８０】
まず、図２１を参照して通常動作モード時の動作について説明する。電源投入時においてはパワーオンリセット信号ＰＯＲＢがＬレベルであり、ＮＡＮＤゲート８２の出力信号がＨレベルに初期設定される。通常動作モード時においては、低電力モード指示信号ＺＳＲＦＰＷＤはＨレベルであり、ＮＡＮＤ回路６２ｂおよび６２ｃの出力信号は外部クロック信号ＥＸＣＬＫと外部クロックイネーブル信号ＥＸＣＫＥに応じてそれらの電圧レベルが決定される。またインバータ６２ｇの出力信号φＣはＬレベルに固定される。
【０１８１】
電源電圧が安定化すると、パワーオンリセット信号ＰＯＲＢはＨレベルである。外部クロックイネーブル信号ＥＸＣＫＥが、外部クロック信号ＥＸＣＬＫよりも先にＨレベルとなると、ＮＡＮＤゲート６２ｃの出力信号がＬレベルとなり、ＮＡＮＤゲート８２の出力信号がＨレベルとなり、インバータ６２ｆの出力信号φＡがＬレベルとなり応じて、クロック活性化信号ＥＮＣＬＫがＨレベルとなる。
【０１８２】
ついで、内部クロックイネーブル信号ＩＮＣＫＥが、外部クロックイネーブル信号ＥＸＣＫＥに従ってＨレベルとなると、ＮＡＮＤ回路６２ｈの出力信号φＢがＬレベルとなる。
【０１８３】
外部クロック信号ＥＸＣＬＫがＨレベルのときに外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに立ち下がると、ＮＡＮＤ回路６２ｃの出力信号はＨレベルであり、フリップフロップ６２ｅの状態は変化しない。また、このクロックサイクルにおいては、内部クロックイネーブル信号ＩＮＣＫＥはＨレベルを維持するため、クロック活性化信号ＥＮＣＬＫはＨレベルを維持する。
【０１８４】
次にサイクルにおいて、外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに以前保持されていると、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立下り、ＮＡＮＤ回路６２ｈの出力信号φＢがＨレベルに立ち上がる。この内部クロックイネーブル信号ＩＮＣＫＥの立下りに応答して、インバータ６２ｄの出力信号がＨレベルとなり、ＮＡＮＤゲート８１の両入力がＨレベルとなり、その出力信号がＬレベルとなり、応じてＮＡＮＤゲート８２の出力信号がＬレベルとなる。このＮＡＮＤゲート８２の出力信号の立下りに応答してインバータ６２ｆの出力信号φＡがＨレベルに立ち上がる。従って、ＮＡＮＤゲート８３の入力信号がともにＨレベルとなり、クロック活性化信号ＥＮＣＬＫがＬレベルに立ち下がる。
【０１８５】
外部クロック信号ＥＸＣＬＫがＨレベルのときに外部クロックイネーブル信号ＥＸＣＫＥがＨレベルとなると、外部クロック信号ＥＸＣＬＫがＬレベルに立ち下がると、ＮＡＮＤゲート６２ｃの出力信号がＬレベルとなり、ＮＡＮＤゲート８２の出力信号がＨレベルとなり、応じて、インバータ６２ｆの出力信号φＡがＬレベルとなる。従ってＮＡＮＤゲート８３の出力信号はＨレベルとなり、クロック活性化信号ＥＮＣＬＫがＨレベルとなる。
【０１８６】
次のクロックサイクルにおいて、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルに立ち上がり、ＮＡＮＤゲート６２ｈの出力信号φＢがＬレベルとなる。これにより、先の図１９（Ａ）および（Ｂ）に示した動作を実現することができる。
【０１８７】
電源投入時においては、パワーオンリセット信号ＰＯＲＢにより、ＮＡＮＤゲート８２の出力信号はＨレベルに設定されており、応じてインバータ６２ｆの出力信号φＡはＬレベルであり、クロック活性化信号ＥＮＣＬＫが、Ｈレベルとなる。したがって、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルとなると、ＮＡＮＤ回路６２ｈの出力信号φＢがＬレベルとなり、複合ゲート６２ｉにおいて、ＮＡＮＤゲート８３の出力信号はＨレベルであり、フリップフロップ６２ｅがセットされてインバータ６２ｆの出力信号φＡが立上がっても、クロック活性化信号ＥＮＣＬＫはＨレベルを維持する。
【０１８８】
従って、通常動作モード時においては、外部クロック信号ＥＸＣＬＫと外部クロックイネーブル信号ＥＸＣＫＥとに従って選択的にクロック活性化信号ＥＮＣＬＫを活性／非活性化することができる。
【０１８９】
外部クロックイネーブル信号ＥＸＣＫＥに従って内部クロックイネーブル信号ＩＮＣＫＥが非活性化されるとコントロールバッファ回路２０およびアドレスバッファ回路２２が動作電流経路を遮断されて非活性化される。この状態においては、内部動作が維持されるだけであり、なんらこれらの回路２０および２２を非活性化しても、なんら問題は生じない。
【０１９０】
次に、図２２を参照して、低電力モード時の動作について説明する。低電力モード時においては、補の低電力モード指示信号ＺＳＲＦＰＷＤがＨレベルからＬレベルとなる。この低電力モード移行時においては、クロック活性化信号ＥＮＣＬＫはＨレベルであるため、インバータ６２ａの出力信号はＬレベルであり、ＮＡＮＤ回路６２ｂの出力信号はＨレベルである。
【０１９１】
したがって、この低電力モード指示信号ＳＲＦＰＷＤがＨレベルに立上がり、補の低電力モード指示信号ＺＳＲＦＰＷＤがＬレベルとなると、複合ゲート６２ｉにより、クロック活性化信号ＥＮＣＬＫがＬレベルに駆動される。この低電力モード時においては、外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに保持される。内部クロックイネーブル信号ＩＮＣＫＥが、この低電力モード指示が与えられたサイクルにおいてＬレベルに立ち下がる。
【０１９２】
セルフリフレッシュモードなどの低電力モードの解除時においては、外部クロックイネーブル信号ＥＸＣＫＥをＨレベルに立ち上げる。これは、先に説明したようにクロック活性化信号ＥＮＣＬＫがＬレベルであり、入力バッファが非導通状態に設定されており、外部コマンドを受け入れることができないためである。
【０１９３】
この外部クロックイネーブル信号ＥＸＣＫＥがＨレベルに立ちあがると、図１７に示すラッチ回路７１がリセットされ、低電力モード指示信号ＺＳＲＦＰＷＤがリセットされてＨレベルとなる。外部クロック信号ＥＸＣＬＫがＬレベルにあれば、ＮＡＮＤゲート６２ｂの出力信号がＨレベルであり、この外部クロックイネーブル信号ＥＸＣＫＥの立ちあがりに応答してＮＡＮＤゲート６２ｃの出力信号がＬレベルなり、とセット／リセットフリップフロップ６２ｅがセットされ、その出力信号がＨレベルとなり、インバータ６２ｆの出力信号φＡがＬレベルとなり、クロック活性化信号ＥＮＣＬＫが、Ｈレベルとなり、ＣＬＫバッファが活性化されて、外部クロック信号ＥＸＣＬＫに従ってバッファクロック信号を生成する。
【０１９４】
一方、外部クロックイネーブル信号ＥＸＣＫＥが外部クロック信号ＥＸＣＬＫがＨレベルのときにＨレベルに設定されると、外部クロック信号ＥＸＣＬＫがＬレベルとなると、ＮＡＮＤゲート６２ｂの出力信号がＨレベルとなり、フリップフロップ６２ｅがセットされて、クロック活性化信号ＥＮＣＬＫがＨレベルとなる。したがって、クロック活性化信号ＥＮＣＬＫが、外部クロックイネーブル信号ＥＸＣＫＥと外部クロック信号ＥＸＣＬＫとのタイミング関係に関わらず、外部クロック信号ＥＸＣＬＫがＬレベルのときに活性化され、次の外部クロック信号ＥＸＣＬＫにしたがってバッファクロック信号を生成することができる。
【０１９５】
内部クロックイネーブル信号ＩＮＣＫＥは、この次のサイクルにおいてＨレベルに駆動される。この内部クロックイネーブル信号ＥＸＣＫＥの活性化にしたがって、ＮＡＮＤゲート６２ｈの出力信号φＢがＨレベルからＬレベルに立ち下がる。したがって、外部クロックイネーブル信号ＥＸＣＫＥがＨレベルに立ち上がると次のサイクルにおいてクロック制御信号ＣＬＫＥが活性化され、応じてない浮くロックイネーブル信号ＩＮＣＫＥが活性化され、その次のサイクルから内部クロック信号ＩＮＣＬＫを内部クロックイネーブル信号ＩＮＣＫＥに従って生成することができる。
【０１９６】
従って、外部クロックイネーブル信号ＥＸＣＫＥがＨレベルに立ち上がってから２クロックサイクル経過後に、外部からのコマンドを受け付けて内部状態を設定することができ、セルフリフレッシュモードの解除を実行することができる。
【０１９７】
低電力モード時において、ＣＬＫバッファ、コントロールバッファ回路２０およびアドレスバッファ回路２２それぞれにおいて、クロック活性化信号ＥＮＣＬＫおよび内部クロックイネーブル信号ＩＮＣＫＥに従って電源遮断状態とすることにより、消費電流を大幅に低減することができる。
【０１９８】
また、この低電力モード解除時において外部クロックイネーブル信号ＥＸＣＫＥを利用して、外部クロック信号ＥＸＣＬＫがＬレベルのときにクロック活性化信号ＥＮＣＬＫを活性状態に設定しており、低電力モード解除コマンド印加時の２クロックサイクルを正確に確保することができ、低電力モード解除のためのタイミング制御が容易となる。
【０１９９】
図２３は、１つの入力バッファ回路に対応する制御部の構成を示す図である。図２３において、状態制御信号群ＥＮＧに含まれる状態制御信号ＥＮｉと内部クロックイネーブル信号ＩＮＣＫＥを受けるＡＮＤ回路９０により、対応の入力バッファ回路の電流源トランジスタに対する制御信号φＥＮが生成される。これにより、複数種類の形式の入力バッファが設けられている構成においても、確実に、低消費電力モード時、各動作電流源の経路を遮断して、消費電流を低減することができる。
【０２００】
この図２３に示す制御信号φＥＮが、図１４および１５に示す状態制御信号ＥＮｉに代えて用いられる。
【０２０１】
［変更例］
図２４は、この発明の実施の形態４の変更例の構成を概略的に示す図である。この図２４に示す構成においては、コントロールバッファ回路２０およびアドレスバッファ回路２２に対しては、ＣＳカットモード指示信号ＣＳＣＵＴと内部チップイネーブル信号ＩＮＣＫＥと内部チップセレクト信号ＩＮＺＣＳが与えられる。状態制御信号群は与えられない。すなわち、コントロールバッファ回路２０およびアドレスバッファ回路２０においては、１つの形式の入力バッファが設けられており、これらの動作電流源を、これらのＣＳカットモード指示信号ＣＳＣＵＴ、内部チップセレクト信号ＩＮＺＣＳおよび内部チップイネーブル信号ＩＮＣＫＥに従って制御する。
【０２０２】
したがって、複数種類の入力バッファが設けられておらず、１種類の入力バッファが設けられる半導体記憶装置においても、この内部クロックイネーブル信号ＩＮＣＫＥに従って動作電流源を遮断するとともに、内部（バッファ）クロック信号を生成するＣＬＫバッファ６４をリセットする構成を利用することができる。他の構成は、図１７に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２０３】
以上のように、この発明の実施の形態４に従えば、低電力消費モード時、所定条件が満たされると、入力バッファ回路の電流源を遮断するように構成しており、低電力消費モード時における消費電流をさらに低減することができる。
【０２０４】
なお、低電力モード時において、外部クロックイネーブル信号ＥＸＣＫＥが２クロックサイクルＬレベルに維持されると内部クロックイネーブル信号ＩＮＣＫＥを非活性化している。この外部クロックイネーブル信号ＥＸＣＫＥをＬレベルに保持するクロックサイクル数は３サイクル以上であっても良く、また、特定のコマンドがこの電流源遮断のために用いられても良い。
【０２０５】
【発明の効果】
以上のように、この発明に従えば、１つの信号入力ノードに対し、複数種類（形式）の入力バッファを並列に設け、プログラム回路により選択的に使用しており、簡易な回路構成で、容易に所望の形式の入力バッファを利用することでき、ターンアラウンド時間を低減でき、応じて製品コストを低減することができる。
【０２０６】
また、チップ非選択時には、入力段の回路の動作電流源を選択的に動作モードに応じて遮断するように構成しており、用途に応じて、低消費電流を実現することができる。特にモードレジスタによりこの電流源遮断の活性／非活性を設定することにより、容易に、適用用途に応じて消費電流を調整することができる。
【０２０７】
また、低電力消費モード時、入力段のバッファ回路の動作電流源を遮断し、かつクロック発生回路の動作電流源経路を遮断するように構成しており、低電力消費モード時の消費電流を大幅に低減することができる。
【０２０８】
すなわち、それぞれが互いに異なる形式の複数の入力バッファをプログラム回路の出力信号に従って択一的に動作可能状態とすることにより、マスク配線で入力バッファを切換える構成に比べて製造工程を簡略化することができ、ターンアラウンド時間を短縮することができる。
【０２０９】
また、ウェハレベルでの製造工程完了時において、各入力バッファについて、テストを行なうことができ、テスト時間も短縮することができる。
【０２１０】
また、このプログラム回路を、溶断可能なヒューズ素子で構成することにより、簡易な構成で、容易に、入力バッファを選択するための信号を生成することができる。また、このプログラム回路を入力回路のバッファ群に共通に配置することにより、回路占有面積を低減することができる。
【０２１１】
また、このプログラム回路を、複数のヒューズ回路、これら複数のヒューズ回路の出力信号をデコードして入力バッファ選択信号を生成する構成とすることにより、ヒューズ回路の数を低減して、数多くの入力バッファに対する選択信号を生成することができ、ヒューズ素子数を低減でき、応じてプログラム回路の占有面積を低減することができる。
【０２１２】
また、このプログラム回路を、所定の電位に選択的に結合されるボンディングパッドを利用することにより、ヒューズ素子などを設ける必要がなく、単に周辺部にボンディングパッドを配置するだけであり、回路占有面積を低減することができ、また、プログラム回路のレイアウトも容易となる。
【０２１３】
また、レジスタ回路に、動作活性化信号の非活性化時、選択的に入力バッファの動作電流経路を遮断するデータを設定する構成とすることにより、適用用途に応じて、低消費電力モードを容易に実現することができる。
【０２１４】
また、この動作活性化信号として、チップ選択信号を利用することにより、この半導体記憶装置へのアクセスが行なわれないとき、入力バッファ回路における動作電流源を遮断して、消費電流を低減することができ、通常動作モードに何ら影響を及ぼすことなくスタンバイ時の消費電流を低減することができる。
【０２１５】
また、低電力モード時において、クロックイネーブル信号が所定期間非活性状態のときには、入力バッファおよびクロックバッファを非活性状態として電流経路を遮断することにより、この低電力モード時において消費電流をさらに低減することができる。
【０２１６】
また、この低電力動作モードが、半導体記憶装置に対するアクセスが停止される動作モードのときには、この内部動作に悪影響を及ぼすことなく消費電流を低減することができる。
【０２１７】
また、信号入力回路の電流経路を、動作活性化信号の非活性化時遮断するか否かをレジスタ回路に格納された信号に従って設定することにより、容易に、非活性化時の消費電流を低減するモードを実現することができる。
【０２１８】
この初段入力バッファの活性／非活性を制御することにより、初段入力バッファが大きな電流駆動力を有する場合に、消費電流を低減することができる。
【０２１９】
また、この入力バッファ次段のバッファ回路の動作制御を行なうことにより、この入力バッファよりも次段バッファの電流駆動能力が大きい場合に、消費電流を効率的に低減することができる。
【０２２０】
また、このチップ選択信号の非活性化時に信号入力回路の動作を停止させる事により、通常動作モードに悪影響を及ぼすことなく消費電流を低減することができる。
【０２２１】
また、外部クロックイネーブル信号に従って内部クロック信号を生成する回路において、この外部クロックイネーブル信号が所定期間非活性状態にあるとバッファ回路およびクロックバッファを非活性状態とすることにより、内部回路動作更新が不要であり内部信号を外部信号に従って生成する必要のないサイクルにおける消費電流を内部動作に悪影響を及ぼすことなく低減することができる。
【０２２２】
また、この低電力動作モードは、半導体記憶装置に対するアクセスが停止される動作モードのときには、何らシステム全体の精度に悪影響を及ぼすことなく、この半導体装置の消費電流を低減することができる。
【０２２３】
また、クロック検出手段を、クロックイネーブル信号の活性化に応答してその検出信号を非活性化し、この検出信号に応答して活性制御信号を活性化しかつクロックイネーブル信号と外部クロック信号とに応答して活性制御信号を活性化することにより、低電力動作モードに悪影響を及ぼすことなくバッファ回路およびクロックバッファ回路の消費電流を低減することができ、また、クロックバッファおよびバッファ回路の活性化後、コマンドを与えることにより、低電力動作モードを確実に解除することができ、何ら低電力動作モードに悪影響を及ぼすことなく、バッファ回路およびクロックバッファの消費電流を低減することができる。
【０２２４】
また、外部クロック信号が第１の論理レベルのときの外部クロックイネーブル信号に従って活性制御信号の非活性化を行なうことにより、活性制御信号の非活性化タイミングを、外部クロック信号のタイミングに合わせることができ、クロックバッファ動作活性化後、正確に、所定の論理レベルの内部クロック信号を外部クロック信号に従って生成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。
【図２】 図１に示す入力バッファ群の構成の一例を概略的に示す図である。
【図３】 図２に示す第１形式入力バッファの構成の一例を示す図である。
【図４】 図２に示す第２形式入力バッファの構成の一例を示す図である。
【図５】 図２に示す第３形式入力バッファの構成の一例を示す図である。
【図６】 図２に示す入力バッファの変更例を概略的に示す図である。
【図７】 図１に示すプログラム回路の構成の一例を示す図である。
【図８】 この発明の実施の形態２に従うプログラム回路の構成の一例を示す図である。
【図９】 この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１０】 図９に示す半導体装置の動作を示すタイミング図である。
【図１１】 図９に示す構成のＣＳカットモードに関連する部分の構成を概略的に示す図である。
【図１２】 図１１に示すレジスタ回路の構成の一例を示す図である。
【図１３】 この発明の実施の形態３のバッファ回路制御部の構成を概略的に示す図である。
【図１４】 図１３に示すロジックゲートおよびバッファ回路の構成の一例を示す図である。
【図１５】 図１３に示すロジックゲートおよびバッファ回路の変更例を示す図である。
【図１６】 この発明の実施の形態３のさらに他の変更例を概略的に示す図である。
【図１７】 この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１８】 図１７に示すＣＫＥバッファの動作を概略的に示すタイミング図である。
【図１９】 図１７に示すＣＫＥバッファの動作を示すタイミング図である。
【図２０】 図１７に示すＣＫＥリセット回路の構成の一例を示す図である。
【図２１】 図２０に示すＣＫＥリセット回路の通常動作モード時の動作を示すタイミング図である。
【図２２】 図２０に示すＣＫＥリセット回路の低電力モード時の動作を示すタイミング図である。
【図２３】 図１７に示すコントロールバッファ回路およびアドレスバッファ回路の電流制御部の構成の一例を示す図である。
【図２４】 この発明の実施の形態４の変更例を概略的に示す図である。
【図２５】 従来の入力バッファの第１の構成を示す図である。
【図２６】 従来の入力バッファの第２の構成を示す図である。
【図２７】 従来の入力バッファの第３の構成を示す図である。
【符号の説明】
１ 半導体装置、２ プログラム回路、３ 入力バッファ群、４ 内部回路、１１，１２，１３ 入力バッファ、ＬＴ１，ＬＴ２ ヒューズ素子、Ｒ１，Ｒ３抵抗素子、ＧＴ１−ＧＴ３ ゲート回路、ＰＤ１，ＰＤ２ ボンディングパッド、２０ コントロールバッファ回路、２２ アドレスバッファ回路、２４ 制御回路、３０ 内部クロック発生回路、２４ａ コマンドデコーダ、２８ａ レジスタ回路、３５ ＣＳバッファ、３７ ロジックゲート、４０ バッファ回路、４０ａ 入力バッファ、４０ｂ，４０ｃ 次段バッファ、４５ ＣＳバッファ、４７ ロジックゲート、５０ バッファ回路、６０ ＣＫＥバッファ、６２ ＣＫＥリセット回路、６４ ＣＬＫバッファ、６６，６８ ゲート回路、７２ コマンドデコーダ、７４ ＯＲ回路、６２ａ インバータ、６２ｂ，６２ｃ ＮＡＮＤ回路、６２ｅ セット／リセットフリップフロップ、６２ｆ，６２ｇ インバータ、６２ｈ ＮＡＮＤ回路、６２ｉ 複合ゲート。
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、外部信号を入力して内部信号を生成する入力回路の構成に関する。より特定的には、この発明は、クロック信号に同期して動作するクロック同期型半導体記憶装置の入力回路の構成に関する。
【０００２】
【従来の技術】
半導体装置においては、外部装置とインターフェイスをとるために、信号を入力する入力回路がインターフェイス回路として設けられている。このような信号入力回路は、外部装置から転送された信号をバッファ処理して波形整形を行なうとともに、この外部信号の外部装置のインターフェイスに応じた信号振幅／電圧レベルを内部回路の信号振幅に応じた信号に変換する機能を有している。このような入力回路としては、外部インターフェイスに応じて、さまざまな構成の入力回路が用いられる。
【０００３】
図２５は、従来の入力回路の第１の構成を示す図である。図２５において、入力回路は、電源ノードと内部ノードＮＤ１の間に接続されかつそのゲートに外部信号ＥＸＳを受けるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１と、内部ノードＮＤ１と接地ノードの間に接続されかつそのゲートに外部信号ＥＸＳを受けるＮチャネルＭＯＳトランジスタＮＱ１を含む。
【０００４】
内部ノードＮＤ１に、この外部信号ＥＸＳをバッファ処理した内部信号ＩＮＳが生成される。電源ノードには電源電圧Ｖｄｄが与えられる。
【０００５】
この図２５に示す信号入力回路は、ＣＭＯＳインバータバッファであり、ＴＴＬレベルの外部信号ＥＸＳを、ＣＭＯＳレベルの内部信号ＩＮＳに変換する。この外部信号ＥＸＳは、またＣＭＯＳレベルの信号であってもよい。
【０００６】
この図２５に示す信号入力回路の構成の場合、その入力論理しきい値は、ＭＯＳトランジスタＰＱ１およびＮＱ１のべータ（β）比と、ＭＯＳトランジスタＰＱ１およびＮＱ１のしきい値電圧の関数により決定される。したがって、この入力論理しきい値を調節することにより、ＴＴＬレベルの外部信号ＥＸＳをバッファ処理してＣＭＯＳレベルの内部信号ＩＮＳを生成することができる。
【０００７】
図２６は、従来の入力回路の第２の構成を示す図である。図２６において、入力回路は、電源ノードとノードＮＤ２の間に接続されかつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、電源ノードとノードＮＤ３の間に接続されかつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタＰＱ３と、ノードＮＤ２と接地ノードとの間に接続されかつそのゲートに外部信号ＥＸＳを受けるＮチャネルＭＯＳトランジスタＮＱ３と、ノードＮＤ３と接地ノードとの間に接続されかつそのゲートに基準電圧ＶＲＥＦを受けるＮチャネルＭＯＳトランジスタＮＱ４を含む。
【０００８】
この図２６に示す入力回路において、ＭＯＳトランジスタＰＱ２およびＰＱ３がカレントミラー回路を構成し、ＭＯＳトランジスタＰＱ２を流れる電流と同じ大きさの電流が、ＭＯＳトランジスタＰＱ３を介して流れる（両者のサイズが等しい場合）。外部信号ＥＸＳが、基準電圧ＶＲＥＦよりも高い場合には、ＭＯＳトランジスタＮＱ３のコンダクタンスが、ＭＯＳトランジスタＮＱ４のコンダクタンスよりも大きくなり、ＭＯＳトランジスタＮＱ３を介してＭＯＳトランジスタＮＱ４を介して流れる電流よりも大きな電流が流れる。このＭＯＳトランジスタＮＱ３が放電する電流は、ＭＯＳトランジスタＰＱ２から供給されており、したがって、このＭＯＳトランジスタＰＱ２を供給する電流と同じ大きさの電流が、ＭＯＳトランジスタＰＱ３を介してＭＯＳトランジスタＮＱ４へ伝達される（両者のサイズが等しい場合）。したがって、ノードＮＤ３からの内部信号ＩＮＳの電圧レベルは、Ｈレベルとなる。
【０００９】
一方、外部信号ＥＸＳが基準電圧ＶＲＥＦよりも低い場合には、逆に、ＭＯＳトランジスタＮＱ４のコンダクタンスが、ＭＯＳトランジスタＮＱ３のコンダクタンスよりも大きくなり、ＭＯＳトランジスタＮＱ４の駆動電流は、ＭＯＳトランジスタＮＱ３の駆動電流よりも大きくなる。したがって、この場合には、ＭＯＳトランジスタＮＱ４は、ＭＯＳトランジスタＰＱ３から供給される電流よりも多くの電流を放電し、ノードＮＤ３からの内部信号ＩＮＳは、Ｌレベルとなる。
【００１０】
なお、この図２６に示す入力回路において、ＭＯＳトランジスタＮＱ３およびＮＱ４の共通ソースノードと接地ノードの間に、定電流源が設けられていてもよい。
【００１１】
この図２６に示す入力回路の場合、外部信号ＥＸＳの信号振幅が小さく、基準電圧ＶＲＥＦを中心として小振幅で変化する場合、高速で、この外部信号ＥＸＳの論理レベルに応じて、ＣＭＯＳレベルの内部信号ＩＮＳを生成することができる。すなわち、この外部信号ＥＸＳを伝達する信号線が終端抵抗により終端されており、この外部信号ＥＸＳの信号振幅が小さい場合、この図２６に示す差動増幅型の入力回路を利用することにより、確実に、小振幅の外部信号ＥＸＳからＣＭＯＳレベルの内部信号ＩＮＳを生成することができる。
【００１２】
図２７は、従来の入力回路の第３の構成を示す図である。図２７において、入力回路は、電源ノードとノードＮＤ４の間に直列に接続され、それぞれのゲートに外部信号ＥＸＳおよび内部制御信号ＩＮＣＴＬを受けるＰチャネルＭＯＳトランジスタＰＱ４およびＰＱ５と、ノードＮＤ４と接地ノードの間に並列に接続され、それぞれゲートに、外部信号ＥＸＳおよび内部制御信号ＩＮＣＴＬを受けるＮチャネルＭＯＳトランジスタＮＱ４およびＮＱ５を含む。
【００１３】
この図２７に示すＮＯＲ型入力回路においては、内部制御信号ＩＮＣＴＬがＨレベルのときには、ＰチャネルＭＯＳトランジスタＰＱ５がオフ状態、ＮチャネルＭＯＳトランジスタＮＱ５がオン状態となり、内部信号ＩＮＳは、接地電圧レベルに固定される。
【００１４】
一方、内部制御信号ＩＮＣＴＬがＬレベルとなると、ＮチャネルＭＯＳトランジスタＮＱ５がオフ状態、ＰチャネルＭＯＳトランジスタＰＱ５がオン状態となり、ＭＯＳトランジスタＰＱ４およびＮＱ４により、等価的にＣＭＯＳインバータが構成され、外部信号ＥＸＳに従って、内部信号ＩＮＳが生成される。
【００１５】
したがって、この図２７に示す構成の入力回路は、内部制御信号ＩＮＣＴＬに従ってダイナミックに動作する。外部信号ＥＸＳの取り込みタイミングが、内部制御信号ＩＮＣＴＬにより決定される。
【００１６】
これらの図２５から図２７に示す入力回路は、そのインターフェイスおよび用途に応じて適宜、半導体装置の信号入力部に使用される。
【００１７】
なお、この入力回路の構成としては、図２５から図２７に示す構成に限定されず、他の入力回路の構成が、用いられるインターフェイスに応じて、種々存在する。例えば、相補信号の形態で小振幅信号を伝達するインターフェイスに対する差動型入力回路等がある。
【００１８】
【発明が解決しようとする課題】
個々のインターフェイスに応じて入力回路の構成を変更する場合、適用される外部インターフェイスに応じて、個々に半導体装置内に入力回路を形成した場合、内部回路の構成が同じであり、入力回路の構成のみが異なる半導体装置を製造することになる。この場合、個々の入力回路に応じてレイアウトを設計する必要があり、設計効率が悪くなる。また、また、入力回路の構成のみが異なる半導体装置を別々の製造工程で製造する必要があり、製造効率が低下し、また、製造後の製品の管理も煩雑となる。
【００１９】
したがって、従来は、マスタ工程において複数のインターフェイスそれぞれに対応する入力回路を並列に同一半導体チップ上に形成し、スライス工程において、用途に応じて使用される入力回路を内部回路および信号入力ノードに接続することが行なわれる。このマスタ／スライス工程を利用することにより、すべての外部インターフェイスに対して共通の半導体チップを使用することができ、製造効率を改善することができ、また、製造工程についても、マスタ工程は、複数種類の外部インターフェイスに対して共通に処理が行なわれるため、製造工程を簡略化することができる。
【００２０】
このマスタ／スライス工程を利用する場合、スライス工程において、使用される入力回路に応じてマスクを変更して入力回路に対する配線を形成する必要がある。したがって、最終的に、入力回路を配線するためのスライス工程においては、配線層の形成、配線層パターニングなどを行なう必要があり、いわゆるターンアラウンド時間（ＴＡＴ）が長くなり、結果として製品のコストが増大する。
【００２１】
また、入力回路の接続のために、個々にマスクを作成する必要があり、同様、製品コストが増大するという問題が生じる。
【００２２】
また、図２５および図２６に示すように、高速で内部信号を生成して、早いタイミングで内部信号を確定状態へ駆動するために、入力回路は、外部信号に応じて常時動作しており、不必要な期間においても電流が消費されるという問題が生じる。たとえば、半導体記憶装置の場合、チップセレクト信号ＣＳが活性状態となったときにデータアクセスが行なわれ、このチップセレクト信号ＣＳが非活性状態のときには、内部アクセスは行なわれず、特に内部信号を生成することは要求されない。しかしながら、このような場合においても、入力回路が外部信号に従って動作して内部信号を生成しており、不必要に電流が消費され、低消費電流を実現することができないという問題が生じる。この問題は、特に、半導体記憶装置においてスリープモードなどの低消費電流が要求される低電力消費モードが指定されたときに、より顕著となる。
【００２３】
また、クロック信号に同期して外部信号を取り込み内部信号を生成する場合、入力初段のバッファ回路は、できるだけ早いタイミングで内部信号を生成して内部回路へ信号を伝達する必要がある。これらの入力初段のバッファ回路により生成された信号をクロック信号に同期してラッチまたはそれらの論理レベルの判定を行なう必要があるためである。
【００２４】
それゆえ、この発明の目的は、ターンアラウンド時間を短縮することができる入力回路を備え、かつ複数の入力インターフェイスに対応することができる半導体装置を提供することである。
【００２５】
この発明の他の目的は、内部信号生成タイミングを遅らせることなく消費電流を低減することのできる入力回路を備える半導体装置を提供することである。
【００２６】
この発明のさらに他の目的は、低電力消費のクロック同期型半導体記憶装置を提供することである。
【００３５】
【課題を解決するための手段】
この発明に係る半導体装置は、活性化時、外部からの信号をバッファ処理して内部信号を生成する入力バッファを含む信号入力回路と、外部信号が有効な信号であることを示す動作活性化信号による入力バッファの制御を有効とするか否かを指定する信号を格納するレジスタ回路と、動作活性化信号とレジスタ回路の格納信号とに従って選択的に信号入力回路を活性化する活性制御回路とを含む。この活性制御回路は、レジスタ回路の格納信号が動作活性化信号による信号入力回路の制御が有効であることを示す場合には、動作活性化信号に従って信号入力回路を選択的に活性化し、かつレジスタ回路の格納信号が動作活性化信号による信号入力回路の制御を無効とすることを示しているときには、この信号入力回路を、動作活性化信号と独立に動作状態とする。
【００３６】
好ましくは、活性制御回路は、入力バッファの活性／非活性を制御する。
また、これに代えて、信号入力回路は、この入力バッファの出力信号をバッファ処理して出力する次段バッファ回路を含んでおり、活性制御回路は、この次段バッファの活性／非活性を制御する。
【００３７】
好ましくは、半導体装置は、クロック信号に従って動作する同期型の半導体記憶装置であり、動作活性化信号は、この半導体記憶装置が選択されたことを示すチップ選択信号である。
【００４２】
プログラム回路の出力信号に従って、互いに異なる形式の複数の入力バッファを選択的に動作可能とすることにより、同一製造工程ですべての外部インターフェイスに対応することのできる半導体装置を製造することができる。また、製造後においては、テストを用いてこれらの複数の入力回路を選択的に動作状態とすることにより、装置内部の回路のテストを行なうことができる。
【００４３】
また、単にプログラム回路のプログラムだけで所望の外部インターフェイスに対応する入力回路のみを動作させることができ、ターンアラウンド時間を短縮することができ、製造コストを低減することができる。
【００４４】
また、動作活性化信号に従って入力回路を制御するか否かを、レジスタ回路の格納信号に従って設定することにより、装置内部構成をなんら変更することなく、使用用途に応じて低消費電流の装置を容易に実現することができる。
【００４５】
また、低電力モード時においては、クロックイネーブル信号が所定サイクル期間非活性状態に保持されたときには、バッファ回路およびクロックバッファを非活性化することにより、この動作モード時においては、外部クロック信号に従って内部信号を生成する動作は行なわれないため、不必要なバッファ回路の動作を停止させることにより、この低電力モード時の消費電流をより低減することができる。
【００４６】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置１は、異なるインターフェイス仕様のバッファを含む入力バッファ群３と、この入力バッファ群３に含まれるバッファを選択的に活性化するための動作制御信号群ＥＮＧを生成するプログラム回路２と、入力バッファ群３から与えられる内部信号に従って所定の動作を行なう内部回路４を含む。
【００４７】
この入力バッファ群３においては、入力ノードＥＸ１−ＥＸｎ各々に対応して、複数のインターフェイスそれぞれに対応する複数の入力バッファが配置される。１つの入力ノード当り配置される互いに構成の異なる、すなわち異なるインターフェイス仕様を有する複数のバッファの１つが、プログラム回路２からの状態制御信号群ＥＮＧに従って活性化される。したがって、入力バッファ群３においては、既に、同一製造工程で、異なる構成の入力バッファがそれぞれ最終工程まで製造されている。プログラム回路２からの状態制御信号群ＥＮＧに従って、この入力バッファ群３に含まれる入力バッファを選択的に使用可能状態に設定することにより、常に、この半導体装置が適用される外部インターフェイスに応じた入力バッファを動作可能状態に設定することができる。
【００４８】
プログラム回路２の状態制御信号群ＥＮＧの状態をプログラムするだけであり、容易に、使用される外部インターフェイスに応じた入力バッファを、短時間で、動作可能状態とすることができる。また、入力バッファ群３において、ウェハレベルにおいて、各入力バッファを動作可能状態としてテストを行なうことができ、ターンアラウンド時間を短縮することができる。
【００４９】
図２は、１つの信号入力ノードに対応して設けられる入力バッファ回路の構成を概略的に示す図である。図２において、この入力バッファ群３の入力バッファ回路は、信号入力ノード５と内部ノード６の間に並列に結合される第１形式入力バッファ１１、第２形式入力バッファ１２、および第３形式入力バッファ１３を含む。これらの入力バッファ１１、１２および１３へは、それぞれ、図１に示すプログラム回路２からの状態制御信号ＥＮ１、ＥＮ２およびＥＮ３が与えられる。これらの入力バッファ１１、１２および１３は、それぞれ対応の状態制御信号ＥＮ１、ＥＮ２およびＥＮ３が活性状態のときに動作可能状態に設定され、外部信号ＥＸｉをバッファ処理して内部信号ＩＮｉを生成する。
【００５０】
状態制御信号ＥＮ１は、入力バッファ群３に含まれる第１形式入力バッファに共通に与えられ、また、状態制御信号ＥＮ２は、入力バッファ群３に含まれる第２形式入力バッファに共通に与えられ、状態制御信号ＥＮ３は、入力バッファ群３に含まれる第３形式入力バッファに共通に与えられる。入力端子ＥＸ１−ＥＸｎそれぞれに対して、第１形式入力バッファ１１、第２形式入力バッファ１２、および第３形式入力バッファ１３が配置される。
【００５１】
プログラム回路２を、この入力バッファ群３の各入力バッファに対し共通に設けることにより、回路占有面積を増大させることなく、入力バッファ群３において、適用される外部インターフェイス仕様に対応した入力バッファを動作可能状態に設定することができる。
【００５２】
図３は、第１形式入力バッファ１１の構成の一例を示す図である。この図３に示す第１形式入力バッファ１１は、信号入力ノード５にそれぞれのゲートが接続されるＭＯＳトランジスタＰＱ１およびＮＱ１と、電源ノードとＭＯＳトランジスタＰＱ１の間に接続されかつそのゲートに補の状態制御信号ＺＥＮｉを受けるＰチャネルＭＯＳトランジスタＰＴ１と、ＭＯＳトランジスタＮＱ１と接地ノードの間に接続されかつそのゲートに状態制御信号ＥＮｉを受けるＮチャネルＭＯＳトランジスタＮＴ１を含む。
【００５３】
この図３に示す第１形式入力バッファは、図２５に示す入力バッファ回路の構成に対応する。状態制御信号ＥＮｉがＨレベルでありかつ補の状態制御信号ＺＥＮｉがＬレベルのときに、ＭＯＳトランジスタＰＴ１およびＮＴ１が導通し、外部信号ＥＸｉに従って、内部信号ＩＮｉを、内部ノード６上に生成する。
【００５４】
一方、状態制御信号ＥＮｉおよびＺＥＮｉが、それぞれ、ＬレベルおよびＨレベルのときには、ＭＯＳトランジスタＰＴ１およびＮＴ１がオフ状態となり、このノードＮＤ１は、ハイインピーダンス状態に保持される。
【００５５】
図４は、図２に示す第２形式入力バッファ１２の構成の一例を示す図である。この図４に示す第２形式入力バッファは、図２６に示す入力バッファの構成に対応し、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＰＱ２およびＰＱ３と電源ノードの間に、補の状態制御信号ＺＥＮ２を受けるＰチャネルＭＯＳトランジスタＰＴ２が設けられ、また差動段を構成するＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４の共通ソースノードと接地ノードの間に、状態制御信号ＥＮ２をゲートに受けるＮチャネルＭＯＳトランジスタＮＴ２が設けられる。
【００５６】
この図４に示す入力バッファ回路の構成の場合、状態制御信号ＥＮ２およびＺＥＮ２がそれぞれ、ＬレベルおよびＨレベルのときには、ＭＯＳトランジスタＰＴ２およびＮＴ２がともにオフ状態となり、ノードＮＤ３は、ハイインピーダンス状態となる。
【００５７】
一方、状態制御信号ＥＮ２およびＺＥＮ２が、それぞれＨレベル、およびＬレベルであれば、ＭＯＳトランジスタＮＴ２およびＰＴ２がオン状態となり、ＭＯＳトランジスタＰＱ２およびＰＱ３の共通ソースノードが電源ノードに結合され、また、ＭＯＳトランジスタＮＱ３およびＮＱ４の共通ソースノードが接地ノードに結合され、この入力バッファ回路動作可能状態となって、外部信号ＥＸｉに従って内部信号ＩＮｉを、内部ノード６上に生成する。
【００５８】
なお、この図４に示す差動型の入力バッファの構成において、ＭＯＳトランジスタＮＴ２と直列に電流源トランジスタが接続されても良い。この電流源トランジスタの機能をＭＯＳトランジスタＮＴ２が有していても良い。
【００５９】
図５は、図２に示す第３形式入力バッファ１３の構成の一例を示す図である。図５に示す第３形式入力バッファは、図２７に示すＮＯＲ型入力バッファの構成に対応する。この図５に示す第３形式入力バッファ１３は、図２７に示す構成と以下に示す構成が異なる。電源ノードに接続されるＭＯＳトランジスタＰＱ５のゲートに対し、状態制御信号ＥＮ３と内部制御信号ＩＮＣＴＬとを受けるＮＡＮＤ回路７の出力信号が与えられ、また、非活性時内部ノード６を接地電圧レベルに固定するＮチャネルＭＯＳトランジスタＮＱ５のゲートに対してもＮＡＮＤ回路７の出力信号が与えられる。他の構成は、図２７に示す構成と同じであり、対応する部分には同一参照番号を付し、それらの詳細説明は書略する。
【００６０】
この図５に示す入力バッファ１３の構成において、状態制御信号ＥＮ３が、Ｌレベルのときには、ＮＡＮＤ回路７の出力信号がＨレベルに固定され、ＭＯＳトランジスタＰＱ５がオフ状態、また、ＭＯＳトランジスタＮＱ５がオン状態となり、ノードＮＤ４は外部信号の論理レベルに関わらず、Ｌレベルに固定される。内部ノード６には他の形式の入力バッファも接続される。
【００６１】
この内部ノード６に対する入力バッファ１１、１２および１３の接続がワイアードＯＲ接続であり、入力バッファ１３の非使用時においてその出力信号がＬレベルに固定されても、他の使用される入力バッファの出力信号に従って、内部ノード６は対応の論理レベルに駆動される。したがって、ＮＯＲ型入力バッファ１３において非使用時に、その出力ノードをＬレベルに固定しても、動作可能とされた他の入力バッファにより、正確に外部信号ＥＸｉに対応する内部信号ＩＮｉが生成される。
【００６２】
一方、状態制御信号ＥＮ３が、Ｈレベルに設定されるとＮＡＮＤ回路７はインバータとして動作し、内部制御信号ＩＮＣＴＬに従って、その出力信号の出力信号が変化する。この状態制御信号ＥＮ３に従って入力バッファ１３が使用可能状態とされた場合においては、内部制御信号ＩＮＣＴＬがＨレベルのときには、ＭＯＳトランジスタＰＱ５がオン状態、ＭＯＳトランジスタＮＱ５がオフ状態となり、この入力バッファ回路１３は、外部信号ＥＸｉに従って、内部ノード６を駆動して内部信号ＩＮｉを生成する。
【００６３】
一方、内部制御信号ＩＮＣＴＬがＬレベルのときには、ＮＡＮＤ回路７の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＱ５がオフ状態、ＭＯＳトランジスタＮＱ５がオン状態となって、内部ノード６が、外部信号ＥＸｉの状態に係わらずＬレベルに固定される。
【００６４】
この内部信号ＩＮＣＴＬとしては、後に説明するクロック同期型半導体記憶装置において内部クロック信号の生成を制御する内部クロックイネーブル信号ＩＮＴＣＫＥが用いられれば、内部クロック発生停止時において、入力バッファの動作を停止させる事ができ、消費電流が低減される。
【００６５】
プログラム回路２からの各形式に対応する状態制御信号ＥＮ１−ＥＮ３を図１に示す入力バッファ群３のそれぞれの形式の入力バッファへ共通に与えることにより、選択的に入力バッファを動作可能状態に設定することができ、外部インターフェイスに対応する入力バッファを使用することができる。
【００６６】
また、この不使用の入力バッファ１１および１２は、出力ハイインピーダンス状態となるため、内部ノード６に対し、何ら悪影響を及ぼさない。また、入力バッファ１３が不使用とされた場合においても、他の入力バッファ１１または１２が、内部ノード６を外部信号ＥＸｉに従って内部ノード６を駆動するため、内部ノード６に並列に入力バッファ１１−１３を接続して、状態制御信号ＥＮ１−ＥＮ３に従って択一的に入力バッファを動作可能状態に設定しても、内部動作に対してはなんら影響は生じない。
【００６７】
図３から図５に示す入力バッファの構成において、信号入力ノード５に対し、不使用の入力バッファのゲート容量が接続され、この信号入力ノード５の負荷容量が大きくなると、入力インピーダンスが大きくなることが考えられる。この場合、図６に示すように、入力バッファ３ｊと信号入力ノード５の間に、ＣＭＯＳトランスミッションゲート１５を設け、状態制御信号ＥＮｊおよびＺＥＮｊに従って、不使用の入力バッファ３ｊを、信号入力ノード５から分離する構成が用いられてもよい。この構成の場合、ＣＭＯＳトランスミッションゲート１５の接合容量が、信号入力ノード５に付随するものの、入力バッファ３ｊのＭＯＳトランジスタのゲート容量よりは十分この接合容量は小さく、信号入力ノード５の寄生容量を十分低減することができ、１つの信号入力ノードに対応して複数形式の入力バッファが並列に設けられる場合においても、信号入力ノード５の負荷が増大するのを確実に抑制することができる。
【００６８】
図７は、図１に示すプログラム回路２の構成の一例を示す図である。図７において、プログラム回路２は、電源ノードとノードＮＤ５の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＲ１およびリンク素子（ヒューズ素子）ＬＴ１と、ノードＮＤ５と接地ノードの間に接続される抵抗素子Ｒ１と、電源ノードとノードＮＤ６の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＲ２およびリンク素子ＬＴ２と、ノードＮＤ６と接地ノードの間に接続される抵抗素子Ｒ２を含む。
【００６９】
ＰチャネルＭＯＳトランジスタＰＲ１およびＰＲ２のゲートは接地ノードに接続され、これらのＭＯＳトランジスタＰＲ１およびＰＲ２は、電流制限素子として機能し、微小電流を供給する。抵抗素子Ｒ１およびＲ２は、高抵抗のプルダウン抵抗である。また、リンク素子ＬＴ１およびＬＴ２は、レーザなどのエネルギ線により溶断可能なヒューズ素子である。
【００７０】
プログラム回路２は、さらに、ノードＮＤ５およびＮＤ６上の信号Ｆ１およびＦ２をそれぞれ受けるゲート回路ＧＴ１−ＧＴ３を含む。ゲート回路ＧＴ１は、信号Ｆ１およびＦ２がともにＨレベルのときに状態制御信号ＥＮ１をＨレベルへ駆動する。ゲート回路ＧＴ２は、信号Ｆ１がＬレベルでありかつ信号Ｆ２がＨレベルのときに、状態制御信号ＥＮ２をＨレベルへ駆動する。ゲート回路ＧＴ３は、信号Ｆ１がＨレベルでありかつ信号Ｆ２がＬレベルのときに状態制御信号ＥＮ３をＨレベルに駆動する。これらのゲート回路ＧＴ１−ＧＴ３はデコード回路を構成し、リンク素子によりプログラムされた入力バッファ識別情報をデコードして、そのデコード結果に対応する状態制御信号を活性状態に駆動する。
【００７１】
リンク素子ＬＴ１が導通状態のときには、抵抗素子Ｒ１に電流が流れ、このノードＮＤ５上の信号Ｆ１はＨレベルとなる。一方、リンク素子ＬＴ１が溶断されると、ノードＮＤ５は、抵抗素子Ｒ１により接地電圧レベルにプルダウンされ、信号Ｆ１がＬレベルとなる。
【００７２】
同様、信号Ｆ２は、リンク素子ＬＴ２の導通時にはＨレベルとなり、リンク素子ＬＴ２の溶断時にはＬレベルとなる。これらのリンク素子ＬＴ１およびＬＴ２を、導通状態または溶断状態に選択的に設定する（プログラムする）ことにより、状態制御信号ＥＮ１−ＥＮ３のいずれかを、活性状態（Ｈレベル）に駆動して、入力バッファの形式を選択することができる。
【００７３】
プログラム回路２は、入力バッファ群３の入力バッファに対し共通に設けられており、個々の入力バッファに対しリンク素子を配置する構成に較べて、回路占有面積を低減することができる。また、テスト時この信号Ｆ１およびＦ２を、テスタを用いて強制的にＨレベルまたはＬレベルに設定することにより、状態制御信号ＥＮ１−ＥＮ３を選択的に活性状態として、所望の形式の入力バッファを動作状態として、この半導体装置のテストを行なうことができる。
【００７４】
なお、１つの信号入力ノードに対し３つの形式の異なる入力バッファが配置されている。しかしながら、１つの信号入力ノードに対応して配置される入力バッファの数は３に限定されず、可能な入力インターフェイスの数に応じて、この１つの信号入力ノードに対応して配置される入力バッファの数は適当に定められれば良い。
【００７５】
なお、入力バッファとして、図５に示すＮＯＲ型入力バッファを２種類利用し、これらの回路のレシオを変更して、同一回路構成でレシオが異なり応じて入力論理しきい値の異なる回路が、異なるインターフェイスに対応する形式の異なる入力バッファとして用いられても良い。すなわち、ＭＯＳトランジスタのレシオを変更してＮＯＲ型入力バッファの入力論理しきい値を変更し、ＴＴＬレベルの信号を入力する入力バッファと、たとえば１．８ＶのＣＭＯＳレベルの信号を入力する入力バッファとを準備し、これらを状態制御信号に従って選択的に動作可能状態とする構成が利用されても良い。このような入力バッファを利用する事によりＴＴＬレベルの信号に対するインタフェイスおよびＣＭＯＳレベルの信号に対するインターフェイスに同一チップで対応する事ができる。
【００７６】
従って、形式が異なる入力バッファは、異なるインターフェイスに対応する入力バッファ回路であれば良く、回路構成が同一であっても良く、また回路構成が異なっていても良い。
【００７７】
また、この入力バッファがクロック同期型半導体装置において利用される場合、外部クロックイネーブル信号ＥＸＣＫＥを入力する入力バッファ回路に対しては、状態制御信号ＥＮおよびＺＥＮに従って入力バッファの選択が行なわれる。外部クロック信号ＥＸＣＬＫを受けるＣＬＫバッファは、クロック活性化信号と状態制御信号との論理積（ＡＮＤ）の信号によりバッファの選択が行なわれる。
【００７８】
他の制御信号およびアドレス信号を受ける入力バッファの選択には、内部クロックイネーブル信号ＩＮＣＫＥと状態制御信号ＥＮとの論理積によりバッファ回路の選択が行なわれる。これらの信号の機能については後に詳細に説明するが、これらの信号は、内部クロック信号の発生を制御して、半導体記憶装置の内部状態を制御する信号である。たとえば、内部制御信号ＩＮＣＴＬが、内部クロックイネーブル信号ＩＮＴＣＫＥに対応する。
【００７９】
入力バッファの活性／非活性が別の内部制御信号に従って行なわれる場合には、入力バッファ回路の選択は、対応の内部制御信号と対応の状態制御信号との論理演算結果の信号により、入力バッファ回路の選択／非選択すなわち使用／不使用状態が設定される。この内部制御信号と状態制御信号との論理演算を利用する事により、入力バッファ回路２使用／不使用を設定するためのトランジスタを専用に配置する必要がなく、回路占有面積の増大を抑制する事ができる。
【００８０】
以上のように、この発明の実施の形態１に従えば、複数形式の入力バッファが並列に設け、これらの複数の形式の入力バッファのうちの１つの形式の入力バッファを、ヒューズプログラムにより選択するように構成しており、製造工程を簡略化でき、応じてターンアラウンド時間を短縮でき、製品コストを低減することができる。
【００８１】
［実施の形態２］
図８は、この発明の実施の形態２に従うプログラム回路２の構成の一例を概略的に示す図である。図８において、プログラム回路２は、ボンディングパッドＰＤ１と接地ノードの間に接続されかつそのゲートが電源ノードに結合されるＮチャネルＭＯＳトランジスタＮＲ１と、ボンディングパッドＰＤ２と接地ノードの間に接続されかつそのゲートが電源ノードに接続されるＮチャネルＭＯＳトランジスタＮＲ２を含む。これらのＭＯＳトランジスタＮＲ１およびＮＲ２は、プルダウン素子として駆動し、その駆動電流が十分小さくされており、またそれらのチャネル抵抗も充分に大きくされている。
【００８２】
ボンディングパッドＰＤ１およびＰＤ２を、選択的に電源ノードにボンディングワイヤを用いて接続して、信号Ｆ１およびＦ２を生成する。これらの信号Ｆ１およびＦ２は、図７に示すプログラム回路のゲート回路ＧＴ１−ＧＴ３へ与えられ、デコードされて、状態制御信号ＥＮ１−ＥＮ３のいずれかが活性化される。
【００８３】
なお、このボンディングパッドを電源ノードにボンディングワイアを用いて接続した場合、電源ノードから接地ノードにリーク電流が流れる。このリーク電流を防止するために、ＭＯＳトランジスタＮＲと直列にボンディングパッドＰＤの信号を反転するインバータの出力信号をゲートに受けるＮチャネルＭＯＳトランジスタを接続しても良い。ボンディングパッドＰＤが電源ノードに接続される場合には、このインバータの出力信号がＬレベルとなり、このリーク遮断用のＭＯＳトランジスタがオフ状態となり、ボンディングパッドＰＤと接地ノードとの間のリーク電流経路を遮断することができる。
【００８４】
この図８に示すように、ボンディングパッドの電位をボンディングワイヤを用いて選択的に設定することにより、複数形式の入力バッファが設けられている場合においても、所望の形式の入力バッファを活性化させることができる。
【００８５】
なお、この図８に示すボンディングパッドの電位設定により使用される入力バッファを設定する構成は単なる１例であり、他の構成を利用する事ができる。たとえば、ボンディングパッドＰＤを接地電源にボンディングワイアを介して接続する構成を利用する事ができる。
【００８６】
ボンディングパッドＰＤ１およびＰＤ２を利用する場合、リンク素子のプログラムのためのレーザブロー工程が不要となり、パッケージ実装時において、単にボンディングワイヤの接続経路を設定するだけであり、容易に信号Ｆ１およびＦ２を生成して、所望の形式の入力バッファを動作可能状態に設定することができる。
【００８７】
［実施の形態３］
図９は、この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。図９において、入力バッファ群３は、外部からの制御信号（コマンド）ＥＸＣＭＤとプログラム回路２からの状態制御信号群ＥＮＧとを受けるコントロールバッファ回路２０と、外部アドレス信号ＥＸＡＤＤを受けるアドレスバッファ回路２２とを含む。このアドレスバッファ回路２２に対しても、プログラム回路２からの状態制御信号群ＥＮＧが与えられる。
【００８８】
この半導体記憶装置は、さらに、外部からのクロックイネーブル信号ＥＸＣＫＥが活性状態のとき、外部クロック信号ＥＸＣＬＫに従って内部クロック信号ＩＮＣＬＫを生成する内部クロック発生回路３０を含む。この外部クロックイネーブル信号ＥＸＣＫＥが非活性状態のときには、内部クロック発生回路３０は、内部クロックＩＮＣＬＫの発生動作を停止し、内部回路４の動作を停止させる。
【００８９】
内部回路４は、内部クロック信号ＩＮＣＬＫに同期してコントロールバッファ２０およびアドレスバッファ２２からの内部信号を取込み、取込んだ信号に従って内部制御信号を生成する制御回路２４と、制御回路２４の制御の下に動作するメモリ回路２６と、この半導体記憶装置の動作条件を指定するデータ（信号）を格納するモードレジスタ２８を含む。
【００９０】
制御回路２４は、コントロールバッファ回路２０からの制御信号とアドレスバッファ回路２２からの特定のアドレス信号ビットが特定の論理状態の組合せにあり（たとえば、内部クロック信号ＩＮＣＬＫの立上がり時において）、モードレジスタセットモードを指定しているときには、このモードレジスタ２８に対し、アドレスバッファ回路２２からのアドレス信号のうちの特定のアドレス信号ビットまたは特定の入力データビットを格納する。
【００９１】
本実施の形態３においては、チップセレクト信号ＣＳが非活性状態のときに、コントロールバッファ回路２０、およびアドレスバッファ回路２２を非活性化するＣＳカットモード指示信号ＣＳＣＵＴの状態を指定する信号をモードレジスタ２８に格納する。チップセッレクト信号ＣＳがＨレベルの活性状態のときに、この半導体記憶装置が選択状態にあり、外部からの信号が有効であると判断して外部信号をとり込む。このチップセレクト信号ＣＳがＬレベルの非活性状態のときには、この半導体記憶装置は非選択状態であり、外部からの信号は全て無視され、新たな内部動作は行なわれない。
【００９２】
このチップセレクト信号ＣＳは、外部コマンドＥＸＣＭＤに含まれており、補のチップセレクト信号ＺＣＳがＬレベルの活性状態のときに、この半導体記憶装置が選択されたことが指定され、制御回路２４は、このチップセレクト信号ＺＣＳがＬレベルのときに、有効なコマンド／アドレス信号が与えられたと判定して、各種動作を実行する。
【００９３】
メモリ回路２６は、行列状に配列される複数のメモリセル、およびメモリセル選択回路を含み、また制御回路２４は、コントロールバッファ回路２０から与えられる内部信号を内部クロック信号ＩＮＣＬＫに同期して取込むラッチ回路およびラッチした内部制御信号に従って指定された動作を判定し、その判定結果に従ってアドレスバッファ回路２２の出力する内部アドレス信号をラッチするアドレスラッチを含む。
【００９４】
図１０は、図９に示すモードレジスタ２８に対するＣＳカットモード指示信号を設定する動作シーケンスを示すタイミング図である。図１０に示すように、外部クロック信号ＥＸＣＬＫに同期して、外部コマンドＥＸＣＭＤおよび外部アドレス信号ＥＸＡＤＤを所定の状態に設定する。この外部コマンドＥＸＣＭＤは、チップセレクト信号ＺＣＳと他の制御信号ＣＴＬを含む。チップセレクト信号ＺＣＳがＬレベルのときに、有効なコマンドが与えられたと指定され、この制御信号ＣＴＬが、所定の論理状態に設定されまた外部アドレス信号ＥＸＡＤＤの所定のビットＫＥＹが所定の状態に設定されると、モードレジスタセットコマンドが与えられる。アドレス信号ＥＸＡＤＤの特定のビット（ＫＥＹ）により設定すべき動作内容が決定される（モードレジスタのレジスタ回路が指定される）。
【００９５】
このモードレジスタセットコマンドＭＲＳが与えられかつモードレジスタ２８に対しＣＳカットモード指示信号を格納するモードが指定されると、モードレジスタ２８へは、所定の外部アドレス信号ビットまたは特定のデータ入力ノードの信号（データ）に従って、ＣＳカットモード指示信号ＣＳＣＵＴがＬレベルまたはＨレベルに設定される。図１０においては、ＣＳカットモードが指定され、ＣＳカットモード指示信号ＣＳＣＵＴがＨレベルに設定され、コントロールバッファ回路２０およびアドレスバッファ回路２２において、チップセレクト信号ＺＣＳがＨレベルのときには、非動作状態とされて電流経路が遮断される状態が示される。
【００９６】
したがって、このチップセレクト信号ＺＣＳがＨレベルのときには、この半導体記憶装置は非選択状態であり、アクセスは要求されていない。したがって、この状態において、入力バッファ群３において電流経路を遮断することにより、消費電流を低減する。
【００９７】
図１１は、図９に示す内部回路４のＣＳカットモード指示信号の発生に関連する部分の構成を概略的に示す図である。図１１において、制御回路２４は、内部クロック信号ＩＮＣＬＫに同期して、図９に示すコントロールバッファ回路２０からの内部コマンドＩＮＣＭＤとアドレスバッファ回路２２からの内部アドレスキーＩＮＫＥＹをデコードするコマンドデコーダ２４ａを含む。コマンドデコーダ２４ａは、内部コマンドＩＮＣＭＤおよび内部アドレスキーＩＮＫＥＹが所定の論理状態に内部クロック信号ＩＮＣＬＫの立上がり時に設定されている場合には、モードレジスタセットモードのうちのＣＳカットモード指定動作が指定されたと判定し、このモードレジスタセットモード指示信号ＭＲＳＳを活性化する。
【００９８】
モードレジスタ２８は、このコマンドデコーダ２４ａからのモードレジスタセットモード指示信号ＭＲＳＳに従って所定のアドレス信号ビットＩＮＡＤｋを格納してＣＳカットモード指示信号ＣＳＣＵＴを生成するレジスタ回路２８ａを含む。したがって、モードレジスタセットモードが指定されたときに、特定のアドレス信号ビットとＣＳカットモード指示信号としてレジスタ回路２８ａに格納する。
【００９９】
内部コマンドＩＮＣＭＤおよび内部アドレスキーＩＮＫＥＹに従って、他のコラムレイテンシまたはバースト長を指定するデータが同時に取込まれてもよい。ここで、コラムレイテンシは、データ読出を指示するリードコマンドが与えられてから有効データが外部に出力されるまでに必要とされるクロックサイクル数である。バースト長は、１つのアクセスコマンドが与えられたときに連続的にアクセスされるデータの数を示す。
【０１００】
また、このＣＳカットモード指示信号は、モードレジスタセットコマンドにおいて特定の内部アドレスキーＩＮＫＥＹに従って、専用に指定されてもよい。これは内部アドレスキーＩＮＫＥＹの組合せを、他のコラムレイテンシまたはバースト長データなどを指定するモードと別の組合せに指定することにより実現される。
【０１０１】
図１２は、図１１に示すレジスタ回路の構成の一例を示す図である。図１２において、レジスタ回路２８ａは、モードレジスタセットモード指示信号ＭＲＳＳと補のモードレジスタセットモード指示信号ＺＭＲＳＳに従って特定の内部アドレス信号ビットＩＮＡＤｋを反転するトライステートインバータバッファ３０と、リセット信号ＲＳＴとトライステートインバータバッファ３０の出力信号を受けてＣＳカットモード指示信号ＣＳＣＵＴを生成するＮＯＲ回路３１と、ＮＯＲ回路３１の出力するＣＳカットモード指示信号ＣＳＣＵＴを反転してトライステートインバータバッファ３０の出力に伝達するインバータ３２を含む。
【０１０２】
リセット信号ＲＳＴは、システムリセット時または電源投入時に活性化される信号である。したがって、このＣＳカットモード指示信号ＣＳＣＵＴは、リセット時には、Ｌレベルに設定される。ＣＳカットモード指示信号ＣＳＣＵＴは、Ｌレベルのときには、非活性状態にされ、チップセレクト信号ＺＣＳが非活性状態であっても、入力バッファは外部信号に従って内部信号を生成する。したがって、デフォルト状態においては、ＣＳカットモードは非活性状態に設定される。
【０１０３】
内部アドレス信号ビットＩＮＡＤｋが、モードレジスタセットモード時においてＨレベルに設定されると、ＣＳカットモード指示信号ＣＳＣＵＴがＨレベルとなり、チップセレクト信号ＺＣＳがＨレベルのときには、バッファ回路２０および２２において、電流経路が遮断される。ただし、この場合、外部のチップセレクト信号ＥＸＺＣＳを受けるＣＳバッファは、常時動作し、このＣＳカットモード指示信号ＣＳＣＵＴは与えられない。
【０１０４】
なお、このレジスタ回路に対しては、特定のデータ入力ノードの信号が与えられても良い。
【０１０５】
図１３は、この図９に示すコントロールバッファ回路２０およびアドレスバッファ回路２２の具体的構成の一例を示す図である。図１３において、コントロールバッファ回路２０は、外部チップセレクト信号ＥＸＺＣＳを受けて内部チップセレクト信号ＩＮＣＳを生成するＣＳバッファ３５と、内部チップセレクト信号ＩＮＣＳと状態制御信号ＥＮｉとＣＳカットモード指示信号ＣＳＣＵＴを受けるロジックゲート３７と、ロジックゲート３７の出力信号に従って選択的に動作状態に設定され、動作時に、外部信号ＥＸＳに従って内部信号ＩＮＳを生成するバッファ回路４０を含む。
【０１０６】
ＣＳバッファ３５は、複数形式の入力バッファを含み、これらの複数の入力バッファの１つが状態制御信号群ＥＮＧにより動作可能状態に設定される。
【０１０７】
バッファ回路４０は、複数形式の入力バッファの１つの形式の入力バッファ回路を含む。
【０１０８】
ロジックゲート３７は、電流経路を遮断する部分の構成に応じてその構成が異なる。１つの形式の入力バッファを指定する状態制御信号ＥＮｉおよびＣＳカットモード指示信号ＣＳＣＵＴがともにＨレベルの活性状態のときには、このロジックゲート３７は、内部チップセレクト信号ＩＮＣＳがＬレベルの非選択状態のときには、バッファ回路４０の電流経路を遮断して、内部信号ＩＮの生成動作を停止させる。状態制御信号ＥＮｉが非活性状態のときには、ロジックゲート３７は、内部チップセレクト信号ＩＮＣＳおよびＣＳカットモード指示信号ＣＳＣＵＴの状態にかかわらず、バッファ回路４０を非動作状態に設定する（動作電流経路を遮断する）。
【０１０９】
ＣＳバッファ３５は、このＣＳカットモードの基準信号を生成する回路であり、状態制御信号群ＥＮＧにより指定される形式の入力バッファが動作可能状態に設定され、外部チップセレクト信号ＥＸＺＣＳに従って内部チップセレクト信号ＩＮＣＳを生成する。
【０１１０】
バッファ回路４０が生成する内部信号ＩＮＳは、アドレス信号ビット、入力データビット、またはチップセレクト信号ＩＮＣＳを除くコントロール信号のいずれかである。
【０１１１】
また、内部クロック発生回路３０においては、単に、状態制御信号群ＥＮＧに従って、選択的に入力バッファが動作状態に設定されるだけであり、チップセレクト信号による制御は行なわれない。チップセレクト信号ＣＳが何時活性化されるかおよび非活性化されるかをクロック信号のエッジで判断する必要があり、チップセレクト信号ＣＳと独立に動作する必要があるためである。内部クロック発生回路３０は、内部クロック信号の発生動作が外部からのクロックイネーブル信号ＥＸＣＫＥにより制御される。
【０１１２】
図１４は、図１３に示すバッファ回路４０およびロジックゲート３７の構成の一例を示す図である。図１４において、バッファ回路４０は、外部ピン端子（信号入力ノード）に結合され、動作時、外部信号ＥＸＳを受けて内部信号ＩＮＡを生成する入力バッファ４０ａと、この入力バッファ４０ａの出力する内部信号ＩＮＡをバッファ処理して内部信号ＩＮＳを生成する次段バッファ４０ｂを含む。この入力バッファ４０ａは、外部ピン端子（信号入力ノード）に結合されており、外部信号ＥＸＳに従って、動作時、高速で内部信号ＩＮＳＡを生成する。したがって、この入力バッファ４０ａの電流駆動能力が、次段バッファ４０ｂよりも大きい場合には、この初段の入力バッファ４０ａの経路をロジックゲート３７の出力信号に従って遮断することにより、消費電流を低減する。
【０１１３】
ロジックゲート３７は、ＮＡＮＤ／ＡＮＤ複合ゲートで構成され、等価的に、内部チップセレクト信号ＩＮＣＳとＣＳカットモード指示信号ＣＳＣＵＴを受けるＮＡＮＤゲート３７ａと、このＮＡＮＤゲート３７ａの出力信号と状態制御信号ＥＮｉを受けるＡＮＤゲート３７ｂを含む。このロジックゲート３７の出力信号が、先の図３から図５において示した状態制御信号ＥＮｉに代えて与えられる。これにより入力回路の初段バッファの電流経路を遮断して、消費電流を低減する。
【０１１４】
この図１４に示すように初段の入力バッファ４０ａの電流経路をＣＳカットモード時、内部チップセレクト信号ＩＮＳの非活性時に遮断することにより、非アクセス時の消費電流を低減する。
【０１１５】
ＣＳカットモードが設定されていない場合には、ＣＳカットモード指示信号ＣＳＣＵＴがＬレベルであり、ＮＡＮＤゲート３７ａの出力信号がＨレベルとなる。したがって、ロジックゲート３７の出力信号は、状態制御信号ＥＮｉに従って設定される。状態制御信号ＥＮｉが活性状態のときには、入力バッファ４０ａが常時動作する。一方、状態制御信号ＥＮｉが非活性状態のときには、入力バッファ４０ａが動作電流経路を遮断されて、常時非活性状態を維持する。
【０１１６】
なお、この図１４に示す入力バッファ４０ａが、図５に示すようなＮＯＲ型の入力バッファの場合、電流源のＰＭＯＳトランジスタがオフ状態となり、動作電流経路が遮断され、一方その出力ノードは放電ようのＮチャネルＭＯＳトランジスタによりＬレベルに固定される。したがって、このＮＯＲ型バッファの構成においても、電源ノードから接地ノードへと動作電流が流れる電流経路は遮断されている。
【０１１７】
［変更例］
図１５は、図１３に示すロジックゲート３７およびバッファ回路４０の変更例を示す図である。図１５において、バッファ回路４０は、状態制御信号ＥＮｉに従って選択的に動作可能状態に設定され、動作可能時、外部信号ＥＸＳに従って内部信号ＩＮＡを生成する入力バッファ４０ａと、この入力バッファ４０ａの出力する内部信号ＩＮＡをバッファ処理して内部信号ＩＮＳを生成する次段バッファ４０ｃを含む。この次段バッファ４０ｃは、また内部タイミングを調整するための遅延機能を有していてもよい。
【０１１８】
ロジックゲート３７は、内部チップセレクト信号ＩＮＺＣＳとＣＳカットモード指示信号ＣＳＣＵＴを受けてその出力信号を次段バッファ４０ｃへ与えるＮＡＮＤゲート３７ｃを含む。
【０１１９】
ロジックゲート３７は、状態制御信号ＥＮｉを論理処理をせずに入力バッファ４０ａへ与え、また内部チップセレクト信号ＩＮＺＣＳとＣＳカットモード指示信号ＣＳＣＵＴを論理処理してその処理結果を次段バッファ４０ｃに与える。入力バッファ４０ａは、図３から図５のいずれかの構成を備える。
【０１２０】
一方、次段バッファ４０ｃは、インターフェイス整合を行なう必要がなく、入力バッファ４０ａから与えられた内部信号ＩＮＡをバッファ処理しかつ所定の遅延時間を内部信号のタイミング調整のために内部信号ＩＮＡに対し与える。この次段バッファ４０ｃは、通常、ＣＭＯＳインバータの構成を有し、ＮＡＮＤ回路３７ｃの出力信号がＬレベルのときに、その電流経路が遮断される。したがって、この次段バッファ４０ｃは、図３に示す構成と同様の構成を有し、状態制御信号ＥＮｉに代えて、ＮＡＮＤ回路３７ｃの出力信号を受ける。
【０１２１】
ＣＳカットモード指示信号ＣＳＣＵＴがＬレベルのときには、ＮＡＮＤ回路３７ｃの出力信号はＨレベルとなり、次段バッファ４０ｃは、内部チップセレクト信号ＩＮＺＣＳの状態にかかわらず、内部信号ＩＮＡに従って内部信号ＩＮＳを生成する。
【０１２２】
一方、ＣＳカットモード指示信号ＣＳＣＵＴがＨレベルのときには、ＮＡＮＤ回路３７ｃはインバータとして動作し、内部チップセレクト信号ＩＮＺＣＳがＨレベルとなると、このＮＡＮＤ回路３７ｃは、Ｌレベルの信号を出力し、次段バッファ４０ｃの電流経路を遮断する。
【０１２３】
なお、この次段バッファ４０ｃの構成について、その動作電流経路が遮断されればよく、その電源ノードと接地ノードの間に電流遮断用のトランジスタを配置して、このＮＡＮＤ回路３７ｃの出力信号に従って動作電流経路を遮断する。
【０１２４】
これに代えて、次段バッファ４０ｃの構成としては、ＮＡＮＤ回路３７ｃの出力信号がＬレベルとなると、その動作電流経路が遮断されかつ内部信号ＩＮＳを所定の電圧レベル（電源電圧レベルまたは接地電圧レベル）に設定する構成が用いられてもよい。単に、この次段バッファ４０ｃにおいて動作電流経路を遮断するとともに、その内部信号ＩＮＳを、ＨレベルまたはＬレベルに設定するリセット用のトランジスタが設けられればよい。
【０１２５】
次段バッファ４０ｃが、高速で大きな負荷の信号線を駆動することが要求される場合、その電流駆動力は大きくされる。従って、このような次段バッファ４０ｃの動作電流経路をスタンバイ時に遮断することにより、スタンバイ時の消費電流をさらに低減することができる。
【０１２６】
［変更例２］
図１６は、この発明の実施の形態３の変更例の入力バッファ回路の構成を概略的に示す図である。図１６において、ＣＳバッファ４５およびバッファ回路５０は、状態制御信号ＥＮは与えられていない。すなわち、これらのＣＳバッファ４５およびバッファ回路５０は、それぞれその構成は予め固定的に定められている。このＣＳバッファ４５からの内部チップセレクト信号ＩＮＺＣＳとＣＳカットモード指示信号ＣＳＣＵＴが、ロジックゲート４７へ与えられる。ロジックゲート４７は、この内部チップセレクト信号ＩＮＺＣＳおよびＣＳカットモード指示信号ＣＳＣＵＴに従ってバッファ回路５０の動作状態を指定する。このバッファ回路５０においては、図１４および図１５に示すように、初段の入力バッファまたは次段バッファ回路は、このロジックゲート４７の出力信号に従って選択的に、内部チップセレクト信号ＩＮＺＣＳが非活性状態のＨレベルのときに、動作電流経路が遮断される。このロジックゲート４７は、図１５に示すＮＡＮＤ回路３７ｃと同様の構成を有する。
【０１２７】
したがって、このような、複数形式の入力バッファが設けられず、予め入力バッファの形式が固定的に決定されている構成に対しても、ＣＳカットモード指示信号ＣＳＣＵＴを、モードレジスタのレジスタ回路に設定することにより、たとえば携帯機器などの低消費電流用途に対し待ちうけ時間などの低消費電流が要求される動作モード時において、消費電流を低減することができる。
【０１２８】
このモードレジスタにおいてＣＳカットモードの使用／不使用を設定する構成とすることにより、ＣＳカットモードを備える半導体記憶装置と、ＣＳカットモードを有しない半導体記憶装置とを同一の内部構成で実現することができ、適用用途に応じて、半導体装置を作り分ける必要がなく、同一チップ構成で、複数種類の用途に対応することができる。
【０１２９】
以上のように、この発明の実施の形態３に従えば、モードレジスタを用いて、ＣＳカットモードを選択的に設定するように構成しており、低消費電流用途および通常消費電流用途いずれにも対応することのできる半導体記憶装置を同一チップ構成で実現することができる。また、ＣＳカットモードを使用する場合、非選択状態時の消費電流を低減することができる。
【０１３０】
［実施の形態４］
図１７は、この発明の実施の形態４に従う半導体記憶装置の内部クロック発生回路３０の構成を示す図である。図１７において、内部クロック発生回路３０は、外部クロックイネーブル信号ＥＸＣＫＥを受け、クロック制御信号ＣＬＫＥと低電力モード指示信号ＳＲＦＰＷＤとに従って内部クロックイネーブル信号ＩＮＣＫＥを生成するＣＫＥバッファ６０と、外部クロック信号ＥＸＣＬＫを受けて内部バッファクロック信号ＣＬＫＦを生成するＣＬＫバッファ６４と、低電力モード時、内部クロックイネーブル信号ＩＮＣＫＥと低電力モード指示信号ＳＲＦＰＷＤとに従ってＣＬＫバッファ６４を選択的に非活性化するＣＫＥリセット回路６２を含む。
【０１３１】
低電力モード指示信号ＳＲＦＰＷＤは、セルフリフレッシュモード指示信号ＳＲＦおよびパワーダウンモード指示信号ＰＷＤの一方が活性化されるとラッチ回路７１がセットされて活性化される。このラッチ回路７１の出力する低電力モード指示信号ＳＲＦＰＷＤが、ＣＫＥバッファ６０へ与えられる。ＣＫＥリセット回路６２へは、インバータ６１を介して補の低電力モード指示信号ＳＲＦＰＷＤが与えられる。このラッチ回路７１は外部クロックイネーブル信号ＥＸＴＣＫＥが立ち上がると非活性化される。すなわち、ラッチ回路７１の出力する低電力モード指示信号ＳＲＦＰＷＤは、入力段のバッファ回路を制御するために用いられる。内部回路は、別の低電力モード解除指示信号が与えられたときに、低電力モード動作を完了する。このＣＫＥリセット回路６２からのクロック活性化信号ＥＮＣＬＫに従ってＣＬＫバッファ６４のクロック発生動作が制御される。
【０１３２】
ＣＬＫバッファ６４は、ワンショットパルス発生回路であり、外部クロック信号ＥＸＣＬＫに応答してワンショットのパルス信号をバッファクロック信号ＣＫＬＦとして生成する。内部でワンショットのパルス信号を生成することにより、外部クロック信号ＥＸＣＬＫのパルス幅変動の影響を受けることなく一定のパルス幅の内部クロック信号を生成して内部動作タイミングを安定化させる。
【０１３３】
ＣＫＥバッファ６０は、クロック制御信号に従って外部クロックイネーブル信号ＥＸＣＫＥを転送して内部クロックイネーブル信号ＩＮＣＫＥを生成する。すなわち、このＣＫＥバッファ６０は、転送ゲートを有し、クロック制御信号ＣＬＫＥの立上りに同期して外部クロックイネーブル信号ＥＸＣＫＥを取り込み、クロック制御信号ＣＬＫＥの立下りに同期して取込んだ外部クロックイネーブル信号ＥＸＣＫＥを、内部クロックイネーブル信号ＩＮＣＫＥとして出力する。
【０１３４】
ＣＫＥリセット回路６２は、クロック活性化信号ＥＮＣＬＫの非活性化時、外部クロックイネーブル信号ＥＸＣＫＥおよび外部クロック信号ＥＸＣＬＫに従って、クロック活性化信号ＥＮＣＬＫを非活性状態から活性状態に駆動する（低電力モード時）。
【０１３５】
内部クロック発生回路３０は、さらに、ＣＬＫバッファ６４からのバッファクロック信号ＣＬＫＦと低電力モード指示信号ＳＲＦＰＷＤを受けてクロック制御信号ＣＬＫＥを生成するゲート回路６６と、バッファクロック信号ＣＬＫＦと内部クロックイネーブル信号ＩＮＣＫＥとを受け、内部クロック信号ＩＮＣＬＫを生成するゲート回路６８を含む。ゲート回路６６は、低電力モード指示信号ＳＲＦＰＷＤがＨレベルの活性状態のときには、クロック制御信号ＣＬＫＥを常時Ｌレベルに固定する。一方、低電力モード指示信号ＳＲＦＰＷＤがＬレベルのときには、このゲート回路６６は、ＣＬＫバッファ６４からのバッファクロック信号ＣＬＫＦに従って、クロック制御信号ＣＬＫＥを生成する。したがって、低電力モード時においては、クロック制御信号ＣＬＫＥが非活性状態にあり、ＣＫＥバッファ６０の転送動作が停止され、このＣＫＥバッファ６０はラッチ状態となる。低電力モード時においけるＣＫＥバッファ６０の動作を停止させて消費電力を低減する。後に説明するように、低電力モード時においては、外部クロックイネーブル信号ＥＸＣＫＥに従って内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに固定される。
【０１３６】
ゲート回路６８は、ＡＮＤ回路であり、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルのときには、バッファクロック信号ＣＬＫＦに従って内部クロック信号ＩＮＣＬＫを生成し、また、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルのときには内部クロック信号ＩＮＣＬＫをＬレベルへ固定する。
【０１３７】
図９に示す制御回路２４は、コントロールバッファ回路２０からの内部コントロール信号を内部クロック信号ＩＮＣＬＫに同期してラッチするラッチ回路７０と、このラッチ回路７０を介して与えられる内部コントロール信号を内部クロック信号ＩＮＣＬＫに従ってデコードするコマンドデコーダ７２と、コマンドデコーダ７２からのセルフリフレッシュモード指示信号ＳＲＦとパワーダウンモード指示信号ＰＷＤとに従って低電力モード活性化信号を生成するＯＲ回路７４を含む。ＯＲ回路７４の出力信号は上述のように入力バッファ回路の動作を制御するために用いられる。
【０１３８】
コマンドデコーダ７２は、内部クロックイネーブル信号ＩＮＣＫＥが活性状態のときに、内部クロック信号ＩＮＣＬＫに従ってデコード動作を行ない、一方、この内部クロックイネーブル信号ＩＮＣＫＥの非活性化時、デコード動作が禁止される。この場合、コマンドデコーダ７２の入力段の回路が、非活性状態とされ、その電流経路が遮断される構成が用いられてもよい。
【０１３９】
セルフリフレッシュモード指示信号ＳＲＦは、内部でデータの保持のみを行なうモードが指定されたときに活性化され、このセルフリフレッシュモード指示信号ＳＲＦが活性化されると、図示しないリフレッシュ制御回路の制御のもとに所定周期で内部のメモリセルの記憶データがリフレッシュされる。
【０１４０】
パワーダウンモード指示信号ＰＷＤは、この半導体記憶装置を低電力消費モードに設定する動作モードであり、所定の内部回路に対する電源電圧の供給が停止される。このパワーダウンモード時においては、リフレッシュ動作は行なわれない。
【０１４１】
パワーダウンモード指示信号ＰＷＤは、スタンバイ状態が長期にわたる際に設定されて電力消費を低減する。また、セルフリフレッシュモード指示信号ＳＲＦは、この半導体記憶装置へのアクセスが比較的長期にわたって行なわれないスリープモード時などにおいて活性化される。これらのセルフリフレッシュモード指示信号ＳＲＦおよびパワーダウンモード指示信号ＰＷＤのいずれかが活性化されると、ラッチ回路７１がＯＲ回路７４の出力信号に応答してセットされて、低電力モード指示信号ＳＲＦＰＷＤが活性化される。
【０１４２】
セルフリフレッシュ制御回路および内部電源制御回路の構成は図１７においては示していないが、セルフリフレッシュモード指示信号ＳＲＦおよびパワーダウンモード指示信号ＰＷＤが、それぞれセルフリフレッシュ制御回路および内部電源制御回路へ与えられる。パワーダウンモード時においては、これらのコマンドデコーダおよびクロック入力バッファなどの回路に対しては電源電圧は供給される。常時、外部からの動作モード指示信号をモニタする必要があるためである。ただし、以下に詳細に説明するように、コントロールバッファ回路２０およびアドレスバッファ回路２２へはこの低電力モード時においては電源制御が行なわれて電源電圧の供給が遮断される。
【０１４３】
コントロールバッファ回路２０およびアドレスバッファ回路２２は、先の図９に示す回路と同様の構成を有しており、状態制御信号群ＥＮＧ、ＣＳカットモード指示信号ＣＳＣＵＴおよび内部チップセレクト信号ＩＮＺＣＳに従ってその動作電流経路が遮断される。
【０１４４】
なお、図１７においては明確に示していないが、ＣＬＫバッファ６４においても複数形式のクロック入力バッファが配置され、１つのクロックバッファが状態制御信号群ＥＮＧに従って動作可能状態とされる。このクロックバッファの電流源制御のためには、クロック活性化信号ＥＮＣＬＫと状態制御信号ＥＮｉとの論理演算結果（ＡＮＤ）が利用される。
【０１４５】
この実施の形態４においては、さらに、内部クロックイネーブル信号ＩＮＣＫＥが非活性状態のときには、これらのコントロールバッファ回路２０およびアドレスバッファ回路２２の動作電流経路が遮断される。内部クロックイネーブル信号ＩＮＣＫＥと状態制御信号ＥＮｉとの論理積を取った信号が、先の図１４および図１５に示すバッファ回路の構成において、状態制御信号ＥＮｉに代えて与えられる。内部クロックイネーブル信号ＩＮＣＫＥの活性状態のときに、入力バッファ回路の動作電流経路を遮断する構成は、また、内部チップイネーブル信号ＩＮＺＣＳを生成するＣＳバッファにおいて設けられても良い。
【０１４６】
内部クロックイネーブル信号ＩＮＣＫＥが、低電力モード指示信号ＳＲＦＰＷＤの活性化時、非活性化され、コントロールバッファ回路２０およびアドレスバッファ回路２２の動作電流経路を遮断することにより、この低電力消費モード時における消費電流をより低減することができる。また、内部クロックイネーブル信号ＩＮＣＫＥの非活性化時、ＣＫＥリセット回路６２により、ＣＬＫバッファ６４の内部回路の動作電流経路をクロック活性化信号ＥＮＣＬＫに従って非活性化することにより、比較的大きな駆動力で回路各部へ内部クロック信号を伝達するＣＬＫバッファ６４の消費電流を低減することができ、より消費電流を低減することができる。特に、ＣＬＫバッファ６４は、高速のクロック信号に従って急峻な波形を有するバッファクロック信号ＣＬＫＦを生成することが要求されるため、その駆動電流が比較的大きく、低電力モ−ド時においてこのＣＬＫバッファ６４を非活性化して動作電流経路を遮断することにより消費電流を低減することができる。
【０１４７】
図１８は、図１７に示すＣＫＥバッファ６０の動作を概略的に示すタイミング図である。以下、図１８に示すタイミング図を参照して、図１７に示すＣＫＥバッファ６０の動作について説明する。図１８において、ＣＫＥバッファ６０は、ゲート回路６６からのクロック制御信号ＣＬＫＥに従って外部クロックイネーブル信号ＥＸＣＫＥを転送する。外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに立ち下がると、次のクロックサイクルで内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がる。
【０１４８】
ここで、ＣＫＥバッファ６０においては初段のラッチ／転送ゲートが、クロック制御信号ＣＬＫＥがＨレベルとなるとラッチ状態となり、出力段のラッチ／転送ゲートがクロック制御信号ＣＬＫＥがＬレベルとなるとラッチした信号を出力する。たとえば、ＣＫＥバッファ６０はクロック制御信号ＣＬＫＥの立上がりに応答して非導通状態となる初段転送ゲートまたはクロックトバッファと、この初段転送ゲートの出力信号をラッチするラッチ回路と、ラッチ回路のラッチ信号をクロック制御信号ＣＬＫＥの立下りに同期して転送する出力段転送ゲートまたはクロックトバッファとで構成される。
【０１４９】
したがって、図１８に示すように、クロック制御信号ＣＬＫＥがＨレベルのときに外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに立下がっても、ＣＫＥバッファ６０はラッチ状態にあり、このサイクルにおいては、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルを維持する。
【０１５０】
次のサイクルにおいても、外部クロックイネーブル信号ＥＸＣＫＥがＬレベルであれば、ＣＫＥバッファ６０は、クロック制御信号ＣＬＫＥに従って、Ｌレベルの外部クロックイネーブル信号ＥＸＣＫＥを転送するため、内部クロックイネーブル信号ＩＮＣＫＥが、クロック制御信号ＣＬＫＥの立下りに同期してＬレベルに立下がる。
【０１５１】
外部クロックイネーブル信号ＥＸＣＫＥがクロック制御信号ＥＸＣＫＥの立上り前にＨレベルに設定されると、ＣＫＥバッファ６０が、クロック制御信号ＣＬＫＥに従って外部クロックイネーブル信号ＥＸＣＫＥを転送して内部クロックイネーブル信号ＩＮＣＫＥを生成する。従って、内部クロックイネーブル信号ＩＮＣＫＥは、このクロックサイクルでＨレベルに立上がる。
【０１５２】
外部クロックイネーブル信号ＥＸＣＫＥが外部クロック信号ＥＸＣＬＫと非同期の信号である。クロック制御信号ＣＬＫＥは、図１７に示すように外部クロック信号に同期した信号である。したがッて、セルフリフレッシュモードを指定する場合においては、外部クロックイネーブル信号ＥＸＣＫＥは、前のクロックサイクルにおいてＨレベルからＬレベルに立ち下げることが要求される。セルフリフレッシュコマンド（ＳＲＦコマンド）の印加時においては、したがって、クロック制御信号ＣＬＫＥの立上り時においては外部クロックイネーブル信号ＥＸＣＫＥがＬレベルであり、内部クロックイネーブル信号ＩＮＣＫＥがこのクロックサイクルで、クロック制御信号ＣＬＫＥの立下りに同期してＬレベルとなる。
【０１５３】
したがって、セルフリフレッシュコマンドと外部クロックイネーブル信号ＥＸＣＫＥが、セットアップ時間およびホールド時間を十分に満足して印加された場合においては、内部クロックイネーブル信号ＩＮＣＫＥは、セルフリフレッシュコマンド印加時のクロックサイクルにおいてＬレベルとなり、図１７に示すバッファ回路２０および２２が非活性状態となる。セルフリフレッシュコマンド印加後のコマンドの受付は、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルに設定されるまで、停止される。この低電力モード完了時の内部クロックイネーブル信号ＩＮＣＫＥのセットは、図１７に示すように、外部クロックイネーブル信号ＥＸＣＫＥに従ってラッチ回路７１をリセットして低電力モード指示信号ＳＲＦＰＷＤを非活性化することにより行なわれる。
【０１５４】
内部クロックイネーブル信号ＩＮＣＫＥが活性化されるとバッファ回路２０および２２が動作して外部からの信号を取込んで内部信号を生成する。したがって、低電力モード完了指示コマンドを印加して内部回路を通常状態に復帰させることができる。
【０１５５】
図１９（Ａ）は、外部クロック信号ＥＸＣＬＫと外部クロックイネーブル信号ＥＸＣＫＥとのタイミング関係をより具体的に示す図である。図１９（Ａ）に示すように、クロック制御信号ＣＫＬＥは、外部クロック信号ＥＸＣＬＫに同期してワンショットのパルス信号として生成される。このクロック制御信号ＣＬＫＥに同期して内部クロックイネーブル信号ＩＮＣＫＥが生成され、この内部クロックイネーブル信号ＩＮＣＫＥト外部クロックイネーブル信号ＥＸＣＫＥと外部クロック信号ＥＸＣＬＫとに従ってクロック活性化信号ＥＮＣＬＫが、ＣＫＥリセット回路６２から生成される。
【０１５６】
通常動作モード時において、すなわち、低電力モード指示信号ＳＲＦＰＷＤがＬレベルのときには、外部クロック信号ＥＸＣＬＫに従ってクロック制御信号がＣＬＫＥ生成される。外部クロックイネーブル信号ＥＸＣＫＥの立下りに従って内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がると、応じてクロック制御信号ＥＮＣＬＫがＬレベルに立ち下がる。しかしながら、次の外部クロック信号ＥＸＣＬＫの立上り前に外部クロックイネーブル信号ＥＸＣＫＥをＨレベルに立ち上げると、この外部クロック信号ＥＸＣＬＫの立上りに応答してクロック活性化信号ＥＮＣＬＫがＨレベルに立上り、このサイクルにおいては、クロック制御信号ＣＬＫＥが生成され、外部信号を取込むことができる。
【０１５７】
したがって、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がっても、クロック活性化信号ＥＮＣＬＫが外部クロック信号ＥＸＣＬＫＥの立上りに応答してＨレベルに復帰するため、外部クロックイネーブル信号ＥＸＣＫＥが１クロックサイクルＬレベルに立ち下げられても、ＣＬＫバッファ回路６４が、外部クロック信号を取込む動作を実行する。ただし、内部クロック信号ＩＮＣＬＫは、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルのときに、バッファクロックイネーブル信号ＣＬＫＦに従って生成されるため、この内部ックロックイネーブル信号ＩＮＣＫＥがＬレベルとなると、そのサイクルにおいては内部クロック信号ＩＮＣＬＫは生成されない。
【０１５８】
外部クロックイネーブル信号ＥＸＣＫＥが、外部クロック信号ＥＸＣＬＫがＨレベルのときにＬレベルに設定されると、次のサイクルにおいて内部クロック信号ＩＮＣＫＥがＬレベルに立ち下がる。しかしながら、クロック活性化信号ＥＮＣＬＫは、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルとなっても、その時には外部クロックイネーブル信号ＥＸＣＫＥがＨレベルに立ちあがっており、Ｈレベルを維持する。従って、外部クロックイネーブル信号ＥＸＣＫＥを１クロックサイクル期間Ｌレベルに設定した場合、クロック制御信号ＣＫＬＥは、常時外部クロック信号ＥＸＣＬＫに同期して生成される。
【０１５９】
ただし、この場合においても、内部クロック信号ＩＮＣＬＫは、内部クロックイネーブル信号ＩＮＣＫＥがＬベルとなると、生成されない。すなわち、内部クロックイネーブル信号ＩＮＣＫＥが、クロック制御信号ＣＬＫＥに同期して外部クロックイネーブル信号ＥＸＣＫＥに従って生成されており、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がると、次のクロックサイクルにおいては、内部クロック信号ＩＮＣＬＫは生成されず、内部動作は停止され、内部回路は、前のクロックサイクルの状態を維持する。
【０１６０】
上述のように、外部クロックイネーブル信号ＥＸＣＫＥの外部クロック信号ＥＸＣＬＫまたはクロック制御信号ＣＬＫＥに対するセットアップ時間／ホールド時間により、内部クロックイネーブル信号ＩＮＣＫＥが非活性化されるサイクルが異なる。このため、セルフリフレッシュコマンド印加時においては、前のサイクルにおいて、外部クロックイネーブル信号ＥＸＣＫＥをＨレベルからＬレベルに立ち下げることが要求される。セルフリフレッシュコマンド印加時においては、従って、そのセルフリフレッシュコマンド印加サイクルにおいてクロック制御信号ＣＬＫＥの立下りに応答して、内部クロックイネーブル信号ＩＮＣＫＥが非活性化される。セルフリフレッシュコマンドの印加サイクルにおいては、内部クロック信号ＩＮＣＬＫは生成されており、内部回路はこのセルフリフレッシュコマンドに従って正確に動作することができる。
【０１６１】
次に、図１９（Ｂ）を参照して、外部クロックイネーブル信号ＥＸＣＫＥに従ってクロック制御信号ＣＬＫＥの発生を停止させる動作について説明する。まず、外部クロックイネーブル信号ＥＸＣＫＥを外部クロック信号ＥＸＣＬＫの立上り前にＬレベルに立ち下げる。クロック制御信号ＣＬＫＥの立下りに応答して内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がる。また、外部クロックイネーブル信号ＥＸＣＫＥおよび内部クロックイネーブル信号ＩＮＣＫＥがＬレベルであるため、クロック活性化信号ＥＮＣＬＫがＬレベルに立ち下がる。外部クロックイネーブル信号ＥＸＣＫＥが次のサイクルにおいてもＬレベルに保持されればクロック活性化信号ＥＮＣＬＫがＬレベルを維持し、クロック制御信号ＣＬＫＥの発生が停止され、次のサイクルにおいて内部クロックイネーブル信号ＩＮＣＫＥがＬレベルを維持する。
【０１６２】
外部クロック信号ＥＸＣＬＫの立上りの前に外部クロックイネーブル信号ＥＸＣＫＥをＨレベルに立ち上げると、外部クロック信号ＥＸＣＬＫの立上りに応答してクロック活性化信号ＥＮＣＬＫがＨレベルに立上る。次のクロックサイクルにおいて、クロック制御信号ＣＬＫＥが生成され、このクロック制御信号ＣＬＫＥの立下りに応答して内部クロックイネーブル信号ＩＮＣＫＥがＨレベルに立上る。
【０１６３】
従って、外部クロックイネーブル信号ＥＸＣＫＥを２クロックサイクル期間Ｌレベルに維持すれば、この場合、外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに立ち下がってから２クロックサイクル目においてクロック制御信号ＣＬＫＥの発生を停止させることができる。従って、２クロックサイクル目において内部クロック信号ＩＮＣＬＫの発生を内部クロックイネーブル信号ＩＮＣＫＥに従って停止させることができる。
【０１６４】
次に、外部クロックイネーブル信号ＥＸＣＫＥが外部クロック信号ＥＸＣＬＫがＨレベルのときにＬレベルに立ち下がると、そのサイクルにおいては、クロック制御信号ＣＬＫＥが発生される。また、内部クロックイネーブル信号ＩＮＣＫＥおよびクロック活性化信号ＥＮＣＬＫはともにＨレベルにある。
【０１６５】
次のクロックサイクルにおいて、外部クロックイネーブル信号ＥＸＣＫＥをＬレベルに維持すると、そのサイクルにおいてクロック制御信号ＣＫＬＥの立下りに応答して、内部クロックイネーブル信号ＩＮＣＫＥおよびクロック活性化信号ＥＮＣＬＫがＬレベルに立ち下がる。すなわち、外部クロック信号ＥＸＣＬＫが生成されて、クロック制御信号ＣＬＫＥが生成されるとき、外部クロックイネーブル信号ＥＸＣＫＥが、このクロック制御信号ＣＬＫＥに対して十分はホールド時間を有していないときには、内部信号の状態は変化しない。
【０１６６】
このクロックサイクルにおいては、したがって、クロック入力バッファは外部クロック信号を取り込んでバッファクロック信号ＣＬＫＦを生成している。また、内部クロック信号ＩＮＣＬＫも同様生成される。
【０１６７】
外部クロック信号ＥＸＣＬＫがＨレベルのときに外部クロックイネーブル信号ＥＸＣＫＥが、Ｈレベルに立ち上がると、外部クロック信号ＥＸＣＬＫの立下りに応答してクロック活性化信号ＥＮＣＬＫがＨレベルに立ち上がる。したがって、このサイクルにおいては、クロック活性化信号ＥＮＣＬＫがＬレベルであり、クロック制御信号ＣＬＫＥは生成されない。したがって、ＣＬＫバッファ６４は動作を停止している。
【０１６８】
次のサイクルにおいて、クロック活性化信号ＥＮＣＬＫがＨレベルであり、ＣＬＫバッファ６４からのバッファクロック信号ＣＬＫＦに従ってクロック制御信号ＣＬＫＥが生成され、ＣＫＥバッファ６０により内部クロックイネーブル信号ＩＮＣＫＥがクロック制御信号ＣＬＫＥの立下りに応答してＨレベルに立ち上がる。
【０１６９】
すなわち、外部クロックイネーブル信号ＥＸＣＫＥを２クロックサイクル期間Ｌレベルに保持すれば、内部においてクロック制御信号ＣＬＫＥをＬレベルに設定して外部クロック信号ＥＸＣＬＫの取り込みを禁止しかつ内部クロック信号ＩＮＣＬＫの発生を停止させることができる。
【０１７０】
したがって、内部クロックイネーブル信号ＩＮＣＫＥは、外部クロックイネーブル信号ＥＸＣＫＥと外部クロック信号ＥＸＣＬＫとのタイミング関係にかかわらず、外部クロックイネーブル信号ＥＸＣＫＥをＬレベルに立ち下げてから３クロックサイクル目においてクロック活性化信号ＥＮＣＬＫに従って発生を停止させることができる。
【０１７１】
従って、内部クロックイネーブル信号ＩＮＣＫＥを非活性化するには、外部クロックイネーブル信号ＥＸＣＫＥを２クロックサイクル期間Ｌレベルに保持することが必要となる。従って、外部クロック信号ＥＸＣＫＥに従って内部クロックイネーブル信号ＩＮＣＫＥの状態を設定するのには、外部クロックイネーブル信号ＥＸＣＫＥを３クロックサイクル期間Ｌレベルに保持すれば、この３クロックサイクル目からは、内部クロックイネーブル信号ＩＮＣＫＥは、外部クロック意エーブル信号ＥＸＣＫＥの状態に対応した状態となる。
【０１７２】
なお、内部クロック信号ＩＮＣＬＫは、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立ち下がると、次のクロックサイクルにおいて内部クロックイネーブル信号ＩＮＣＫＥに従って、その発生が停止される。
【０１７３】
したがって、所定クロックサイクル期間、外部クロックイネーブル信号ＥＸＣＫＥをＬレベルに保持すると、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに固定され、図１７に示すコントロールバッファ回路２０およびアドレスバッファ回路２２の電流経路が遮断される。これにより、内部回路が動作を停止（ペンディング）し、新たな動作が行なわれず外部信号を取り込む必要のないときに外部信号を取り込むバッファの電源を遮断状態とすることにより、通常動作モード時においても消費電流を低減することができる。
【０１７４】
図２０は、図１７に示すＣＫＥリセット回路６２の構成の一例を示す図である。図２０において、ＣＫＥリセット回路６２は、クロック活性化信号ＥＮＣＬＫを受けるインバータ６２ａと、インバータ６２ａの出力信号と外部クロック信号ＥＸＣＬＫと補の低電力モード指示信号ＺＳＲＦＰＷＤを受けるＮＡＮＤ回路６２ｂと、ＮＡＮＤ回路６２ｂの出力信号と補の低電力モード指示信号ＺＳＲＦＰＷＤと外部クロックイネーブル信号ＥＸＣＫＥを受けるＮＡＮＤ回路６２ｃと、内部クロックイネーブル信号ＩＮＣＫＥを受けるインバータ６２ｄと、インバータ６２ｄの出力信号の立下りに応答してリセットされかつＮＡＮＤ回路６２ｃの出力信号またはパワーオンリセット信号ＰＯＲＢに応答してセットされるセット／リセットフリップフロップ６２ｅと、セット／リセットフリップフロップ６２ｅの出力信号を受けるインバータ６２ｆと、補の低電力モード指示信号ＺＳＲＦＰＷＤを受けるインバータ６２ｇと、クロック活性化信号ＥＮＣＬＫと内部クロックイネーブル信号ＩＮＣＫＥを受けるＮＡＮＤ回路６２ｈと、インバータ６２ｇの出力信号φＣとインバータ６２ｆの出力信号φＡとＮＡＮＤ回路６２ｈの出力信号φＢとに従ってクロック活性化信号ＥＮＣＬＫを生成する複合ゲート６２ｉを含む。
【０１７５】
フリップフロップ６２ｅは、インバータ６２ｄの出力信号を第１の入力に受けるＮＡＮＤゲート８１と、ＮＡＮＤゲート８１の出力信号とＮＡＮＤ回路６２ｃの出力信号とパワーオンリセット信号ＰＯＲＢとＮＡＮＤゲート８１の出力信号とを受ける３入力ＮＡＮＤゲート８２ｃを含む。ＮＡＮＤゲート８２の出力信号がインバータ６２ｆに与えられる。
【０１７６】
複合ゲート６２ｉは、インバータ６２ｆの出力信号φＡとＮＡＮＤ回路６２ｈの出力信号φＢを受けるＮＡＮＤゲート８３と、ＮＡＮＤゲート８３の出力信号とインバータ６２ｇの出力信号φＣを受けてクロック活性化信号ＥＮＣＬＫを生成するゲート８４とを等価的に含む。このゲート８４は、インバータ６２ｇの出力信号φＣがＨレベルにありかつＮＡＮＤゲート８３の出力信号がＨレベルのときにＨレベルの信号を出力する。このゲート８４からクロック活性化信号ＥＮＣＬＫが出力される。
【０１７７】
この図２０に示すＣＫＥリセット回路６２の構成においては、通常動作モード時、すなわち低電力モード指示信号ＳＲＦＰＷＤがＬレベルであり、補の低電力モード指示信号ＺＳＲＦＰＷＤがＨレベルのときには、インバータ６２ｇの出力信号φＣがＬベルとなり、ゲート８４がバッファとして動作し、クロック活性化信号ＥＮＣＬＫは、ＮＡＮＤ回路の出力信号に従って変化する。通常動作モード時においては、ＣＬＫバッファ６４は、外部クロックイネーブル信号ＥＸＣＫＥに従って、その動作電流経路が選択的に形成され、動作時において外部クロック信号ＥＸＣＬＫに従ってバッファクロック信号ＣＬＫＦを生成する（図１８および１９（Ａ）および（Ｂ）のクロック制御信号ＣＬＫＥ参照）。
【０１７８】
一方、低電力モード指示信号ＳＲＦＰＷＤがＨレベルとなり低電力モードが指定されると、補の低電力モード指示信号ＺＳＲＦＰＷＤがＨレベルとなり、インバータ６２ｇの出力信号φＣがＨレベルとなり、クロック活性化信号ＥＮＣＬＫがＬレベルとなり、内部クロックイネーブル信号ＩＮＣＫＥおよび内部クロック信号ＩＮＣＬＫの発生が停止され、バッファ回路の動作が停止される。これにより低電力モード時における消費電流を低減する。
【０１７９】
外部クロックイネーブル信号ＥＸＣＫＥがＨレベルに駆動されると、非活性状態のクロック活性化信号ＥＮＣＬＫが再びＨレベルへ駆動される。低電力モード時において、外部クロックイネーブル信号ＥＸＣＫＥを用いて信号入力回路の電流遮断状態を解除することにより、入力バッファ回路が次いで動作して、低電力動作モードを解除するコマンドを受けつけて通常動作モードに復帰することができる。次に、この図２０に示すＣＫＥリセット回路６２の動作を、図２１および図２２に示すタイミング図を参照して説明する。
【０１８０】
まず、図２１を参照して通常動作モード時の動作について説明する。電源投入時においてはパワーオンリセット信号ＰＯＲＢがＬレベルであり、ＮＡＮＤゲート８２の出力信号がＨレベルに初期設定される。通常動作モード時においては、低電力モード指示信号ＺＳＲＦＰＷＤはＨレベルであり、ＮＡＮＤ回路６２ｂおよび６２ｃの出力信号は外部クロック信号ＥＸＣＬＫと外部クロックイネーブル信号ＥＸＣＫＥに応じてそれらの電圧レベルが決定される。またインバータ６２ｇの出力信号φＣはＬレベルに固定される。
【０１８１】
電源電圧が安定化すると、パワーオンリセット信号ＰＯＲＢはＨレベルである。外部クロックイネーブル信号ＥＸＣＫＥが、外部クロック信号ＥＸＣＬＫよりも先にＨレベルとなると、ＮＡＮＤゲート６２ｃの出力信号がＬレベルとなり、ＮＡＮＤゲート８２の出力信号がＨレベルとなり、インバータ６２ｆの出力信号φＡがＬレベルとなり応じて、クロック活性化信号ＥＮＣＬＫがＨレベルとなる。
【０１８２】
ついで、内部クロックイネーブル信号ＩＮＣＫＥが、外部クロックイネーブル信号ＥＸＣＫＥに従ってＨレベルとなると、ＮＡＮＤ回路６２ｈの出力信号φＢがＬレベルとなる。
【０１８３】
外部クロック信号ＥＸＣＬＫがＨレベルのときに外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに立ち下がると、ＮＡＮＤ回路６２ｃの出力信号はＨレベルであり、フリップフロップ６２ｅの状態は変化しない。また、このクロックサイクルにおいては、内部クロックイネーブル信号ＩＮＣＫＥはＨレベルを維持するため、クロック活性化信号ＥＮＣＬＫはＨレベルを維持する。
【０１８４】
次にサイクルにおいて、外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに以前保持されていると、内部クロックイネーブル信号ＩＮＣＫＥがＬレベルに立下り、ＮＡＮＤ回路６２ｈの出力信号φＢがＨレベルに立ち上がる。この内部クロックイネーブル信号ＩＮＣＫＥの立下りに応答して、インバータ６２ｄの出力信号がＨレベルとなり、ＮＡＮＤゲート８１の両入力がＨレベルとなり、その出力信号がＬレベルとなり、応じてＮＡＮＤゲート８２の出力信号がＬレベルとなる。このＮＡＮＤゲート８２の出力信号の立下りに応答してインバータ６２ｆの出力信号φＡがＨレベルに立ち上がる。従って、ＮＡＮＤゲート８３の入力信号がともにＨレベルとなり、クロック活性化信号ＥＮＣＬＫがＬレベルに立ち下がる。
【０１８５】
外部クロック信号ＥＸＣＬＫがＨレベルのときに外部クロックイネーブル信号ＥＸＣＫＥがＨレベルとなると、外部クロック信号ＥＸＣＬＫがＬレベルに立ち下がると、ＮＡＮＤゲート６２ｃの出力信号がＬレベルとなり、ＮＡＮＤゲート８２の出力信号がＨレベルとなり、応じて、インバータ６２ｆの出力信号φＡがＬレベルとなる。従ってＮＡＮＤゲート８３の出力信号はＨレベルとなり、クロック活性化信号ＥＮＣＬＫがＨレベルとなる。
【０１８６】
次のクロックサイクルにおいて、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルに立ち上がり、ＮＡＮＤゲート６２ｈの出力信号φＢがＬレベルとなる。これにより、先の図１９（Ａ）および（Ｂ）に示した動作を実現することができる。
【０１８７】
電源投入時においては、パワーオンリセット信号ＰＯＲＢにより、ＮＡＮＤゲート８２の出力信号はＨレベルに設定されており、応じてインバータ６２ｆの出力信号φＡはＬレベルであり、クロック活性化信号ＥＮＣＬＫが、Ｈレベルとなる。したがって、内部クロックイネーブル信号ＩＮＣＫＥがＨレベルとなると、ＮＡＮＤ回路６２ｈの出力信号φＢがＬレベルとなり、複合ゲート６２ｉにおいて、ＮＡＮＤゲート８３の出力信号はＨレベルであり、フリップフロップ６２ｅがセットされてインバータ６２ｆの出力信号φＡが立上がっても、クロック活性化信号ＥＮＣＬＫはＨレベルを維持する。
【０１８８】
従って、通常動作モード時においては、外部クロック信号ＥＸＣＬＫと外部クロックイネーブル信号ＥＸＣＫＥとに従って選択的にクロック活性化信号ＥＮＣＬＫを活性／非活性化することができる。
【０１８９】
外部クロックイネーブル信号ＥＸＣＫＥに従って内部クロックイネーブル信号ＩＮＣＫＥが非活性化されるとコントロールバッファ回路２０およびアドレスバッファ回路２２が動作電流経路を遮断されて非活性化される。この状態においては、内部動作が維持されるだけであり、なんらこれらの回路２０および２２を非活性化しても、なんら問題は生じない。
【０１９０】
次に、図２２を参照して、低電力モード時の動作について説明する。低電力モード時においては、補の低電力モード指示信号ＺＳＲＦＰＷＤがＨレベルからＬレベルとなる。この低電力モード移行時においては、クロック活性化信号ＥＮＣＬＫはＨレベルであるため、インバータ６２ａの出力信号はＬレベルであり、ＮＡＮＤ回路６２ｂの出力信号はＨレベルである。
【０１９１】
したがって、この低電力モード指示信号ＳＲＦＰＷＤがＨレベルに立上がり、補の低電力モード指示信号ＺＳＲＦＰＷＤがＬレベルとなると、複合ゲート６２ｉにより、クロック活性化信号ＥＮＣＬＫがＬレベルに駆動される。この低電力モード時においては、外部クロックイネーブル信号ＥＸＣＫＥがＬレベルに保持される。内部クロックイネーブル信号ＩＮＣＫＥが、この低電力モード指示が与えられたサイクルにおいてＬレベルに立ち下がる。
【０１９２】
セルフリフレッシュモードなどの低電力モードの解除時においては、外部クロックイネーブル信号ＥＸＣＫＥをＨレベルに立ち上げる。これは、先に説明したようにクロック活性化信号ＥＮＣＬＫがＬレベルであり、入力バッファが非導通状態に設定されており、外部コマンドを受け入れることができないためである。
【０１９３】
この外部クロックイネーブル信号ＥＸＣＫＥがＨレベルに立ちあがると、図１７に示すラッチ回路７１がリセットされ、低電力モード指示信号ＺＳＲＦＰＷＤがリセットされてＨレベルとなる。外部クロック信号ＥＸＣＬＫがＬレベルにあれば、ＮＡＮＤゲート６２ｂの出力信号がＨレベルであり、この外部クロックイネーブル信号ＥＸＣＫＥの立ちあがりに応答してＮＡＮＤゲート６２ｃの出力信号がＬレベルなり、とセット／リセットフリップフロップ６２ｅがセットされ、その出力信号がＨレベルとなり、インバータ６２ｆの出力信号φＡがＬレベルとなり、クロック活性化信号ＥＮＣＬＫが、Ｈレベルとなり、ＣＬＫバッファが活性化されて、外部クロック信号ＥＸＣＬＫに従ってバッファクロック信号を生成する。
【０１９４】
一方、外部クロックイネーブル信号ＥＸＣＫＥが外部クロック信号ＥＸＣＬＫがＨレベルのときにＨレベルに設定されると、外部クロック信号ＥＸＣＬＫがＬレベルとなると、ＮＡＮＤゲート６２ｂの出力信号がＨレベルとなり、フリップフロップ６２ｅがセットされて、クロック活性化信号ＥＮＣＬＫがＨレベルとなる。したがって、クロック活性化信号ＥＮＣＬＫが、外部クロックイネーブル信号ＥＸＣＫＥと外部クロック信号ＥＸＣＬＫとのタイミング関係に関わらず、外部クロック信号ＥＸＣＬＫがＬレベルのときに活性化され、次の外部クロック信号ＥＸＣＬＫにしたがってバッファクロック信号を生成することができる。
【０１９５】
内部クロックイネーブル信号ＩＮＣＫＥは、この次のサイクルにおいてＨレベルに駆動される。この内部クロックイネーブル信号ＥＸＣＫＥの活性化にしたがって、ＮＡＮＤゲート６２ｈの出力信号φＢがＨレベルからＬレベルに立ち下がる。したがって、外部クロックイネーブル信号ＥＸＣＫＥがＨレベルに立ち上がると次のサイクルにおいてクロック制御信号ＣＬＫＥが活性化され、応じてない浮くロックイネーブル信号ＩＮＣＫＥが活性化され、その次のサイクルから内部クロック信号ＩＮＣＬＫを内部クロックイネーブル信号ＩＮＣＫＥに従って生成することができる。
【０１９６】
従って、外部クロックイネーブル信号ＥＸＣＫＥがＨレベルに立ち上がってから２クロックサイクル経過後に、外部からのコマンドを受け付けて内部状態を設定することができ、セルフリフレッシュモードの解除を実行することができる。
【０１９７】
低電力モード時において、ＣＬＫバッファ、コントロールバッファ回路２０およびアドレスバッファ回路２２それぞれにおいて、クロック活性化信号ＥＮＣＬＫおよび内部クロックイネーブル信号ＩＮＣＫＥに従って電源遮断状態とすることにより、消費電流を大幅に低減することができる。
【０１９８】
また、この低電力モード解除時において外部クロックイネーブル信号ＥＸＣＫＥを利用して、外部クロック信号ＥＸＣＬＫがＬレベルのときにクロック活性化信号ＥＮＣＬＫを活性状態に設定しており、低電力モード解除コマンド印加時の２クロックサイクルを正確に確保することができ、低電力モード解除のためのタイミング制御が容易となる。
【０１９９】
図２３は、１つの入力バッファ回路に対応する制御部の構成を示す図である。図２３において、状態制御信号群ＥＮＧに含まれる状態制御信号ＥＮｉと内部クロックイネーブル信号ＩＮＣＫＥを受けるＡＮＤ回路９０により、対応の入力バッファ回路の電流源トランジスタに対する制御信号φＥＮが生成される。これにより、複数種類の形式の入力バッファが設けられている構成においても、確実に、低消費電力モード時、各動作電流源の経路を遮断して、消費電流を低減することができる。
【０２００】
この図２３に示す制御信号φＥＮが、図１４および１５に示す状態制御信号ＥＮｉに代えて用いられる。
【０２０１】
［変更例］
図２４は、この発明の実施の形態４の変更例の構成を概略的に示す図である。この図２４に示す構成においては、コントロールバッファ回路２０およびアドレスバッファ回路２２に対しては、ＣＳカットモード指示信号ＣＳＣＵＴと内部チップイネーブル信号ＩＮＣＫＥと内部チップセレクト信号ＩＮＺＣＳが与えられる。状態制御信号群は与えられない。すなわち、コントロールバッファ回路２０およびアドレスバッファ回路２０においては、１つの形式の入力バッファが設けられており、これらの動作電流源を、これらのＣＳカットモード指示信号ＣＳＣＵＴ、内部チップセレクト信号ＩＮＺＣＳおよび内部チップイネーブル信号ＩＮＣＫＥに従って制御する。
【０２０２】
したがって、複数種類の入力バッファが設けられておらず、１種類の入力バッファが設けられる半導体記憶装置においても、この内部クロックイネーブル信号ＩＮＣＫＥに従って動作電流源を遮断するとともに、内部（バッファ）クロック信号を生成するＣＬＫバッファ６４をリセットする構成を利用することができる。他の構成は、図１７に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２０３】
以上のように、この発明の実施の形態４に従えば、低電力消費モード時、所定条件が満たされると、入力バッファ回路の電流源を遮断するように構成しており、低電力消費モード時における消費電流をさらに低減することができる。
【０２０４】
なお、低電力モード時において、外部クロックイネーブル信号ＥＸＣＫＥが２クロックサイクルＬレベルに維持されると内部クロックイネーブル信号ＩＮＣＫＥを非活性化している。この外部クロックイネーブル信号ＥＸＣＫＥをＬレベルに保持するクロックサイクル数は３サイクル以上であっても良く、また、特定のコマンドがこの電流源遮断のために用いられても良い。
【０２０５】
【発明の効果】
以上のように、この発明に従えば、１つの信号入力ノードに対し、複数種類（形式）の入力バッファを並列に設け、プログラム回路により選択的に使用しており、簡易な回路構成で、容易に所望の形式の入力バッファを利用することでき、ターンアラウンド時間を低減でき、応じて製品コストを低減することができる。
【０２０６】
また、チップ非選択時には、入力段の回路の動作電流源を選択的に動作モードに応じて遮断するように構成しており、用途に応じて、低消費電流を実現することができる。特にモードレジスタによりこの電流源遮断の活性／非活性を設定することにより、容易に、適用用途に応じて消費電流を調整することができる。
【０２０７】
また、低電力消費モード時、入力段のバッファ回路の動作電流源を遮断し、かつクロック発生回路の動作電流源経路を遮断するように構成しており、低電力消費モード時の消費電流を大幅に低減することができる。
【０２０８】
すなわち、それぞれが互いに異なる形式の複数の入力バッファをプログラム回路の出力信号に従って択一的に動作可能状態とすることにより、マスク配線で入力バッファを切換える構成に比べて製造工程を簡略化することができ、ターンアラウンド時間を短縮することができる。
【０２０９】
また、ウェハレベルでの製造工程完了時において、各入力バッファについて、テストを行なうことができ、テスト時間も短縮することができる。
【０２１０】
また、このプログラム回路を、溶断可能なヒューズ素子で構成することにより、簡易な構成で、容易に、入力バッファを選択するための信号を生成することができる。また、このプログラム回路を入力回路のバッファ群に共通に配置することにより、回路占有面積を低減することができる。
【０２１１】
また、このプログラム回路を、複数のヒューズ回路、これら複数のヒューズ回路の出力信号をデコードして入力バッファ選択信号を生成する構成とすることにより、ヒューズ回路の数を低減して、数多くの入力バッファに対する選択信号を生成することができ、ヒューズ素子数を低減でき、応じてプログラム回路の占有面積を低減することができる。
【０２１２】
また、このプログラム回路を、所定の電位に選択的に結合されるボンディングパッドを利用することにより、ヒューズ素子などを設ける必要がなく、単に周辺部にボンディングパッドを配置するだけであり、回路占有面積を低減することができ、また、プログラム回路のレイアウトも容易となる。
【０２１３】
また、レジスタ回路に、動作活性化信号の非活性化時、選択的に入力バッファの動作電流経路を遮断するデータを設定する構成とすることにより、適用用途に応じて、低消費電力モードを容易に実現することができる。
【０２１４】
また、この動作活性化信号として、チップ選択信号を利用することにより、この半導体記憶装置へのアクセスが行なわれないとき、入力バッファ回路における動作電流源を遮断して、消費電流を低減することができ、通常動作モードに何ら影響を及ぼすことなくスタンバイ時の消費電流を低減することができる。
【０２１５】
また、低電力モード時において、クロックイネーブル信号が所定期間非活性状態のときには、入力バッファおよびクロックバッファを非活性状態として電流経路を遮断することにより、この低電力モード時において消費電流をさらに低減することができる。
【０２１６】
また、この低電力動作モードが、半導体記憶装置に対するアクセスが停止される動作モードのときには、この内部動作に悪影響を及ぼすことなく消費電流を低減することができる。
【０２１７】
また、信号入力回路の電流経路を、動作活性化信号の非活性化時遮断するか否かをレジスタ回路に格納された信号に従って設定することにより、容易に、非活性化時の消費電流を低減するモードを実現することができる。
【０２１８】
この初段入力バッファの活性／非活性を制御することにより、初段入力バッファが大きな電流駆動力を有する場合に、消費電流を低減することができる。
【０２１９】
また、この入力バッファ次段のバッファ回路の動作制御を行なうことにより、この入力バッファよりも次段バッファの電流駆動能力が大きい場合に、消費電流を効率的に低減することができる。
【０２２０】
また、このチップ選択信号の非活性化時に信号入力回路の動作を停止させる事により、通常動作モードに悪影響を及ぼすことなく消費電流を低減することができる。
【０２２１】
また、外部クロックイネーブル信号に従って内部クロック信号を生成する回路において、この外部クロックイネーブル信号が所定期間非活性状態にあるとバッファ回路およびクロックバッファを非活性状態とすることにより、内部回路動作更新が不要であり内部信号を外部信号に従って生成する必要のないサイクルにおける消費電流を内部動作に悪影響を及ぼすことなく低減することができる。
【０２２２】
また、この低電力動作モードは、半導体記憶装置に対するアクセスが停止される動作モードのときには、何らシステム全体の精度に悪影響を及ぼすことなく、この半導体装置の消費電流を低減することができる。
【０２２３】
また、クロック検出手段を、クロックイネーブル信号の活性化に応答してその検出信号を非活性化し、この検出信号に応答して活性制御信号を活性化しかつクロックイネーブル信号と外部クロック信号とに応答して活性制御信号を活性化することにより、低電力動作モードに悪影響を及ぼすことなくバッファ回路およびクロックバッファ回路の消費電流を低減することができ、また、クロックバッファおよびバッファ回路の活性化後、コマンドを与えることにより、低電力動作モードを確実に解除することができ、何ら低電力動作モードに悪影響を及ぼすことなく、バッファ回路およびクロックバッファの消費電流を低減することができる。
【０２２４】
また、外部クロック信号が第１の論理レベルのときの外部クロックイネーブル信号に従って活性制御信号の非活性化を行なうことにより、活性制御信号の非活性化タイミングを、外部クロック信号のタイミングに合わせることができ、クロックバッファ動作活性化後、正確に、所定の論理レベルの内部クロック信号を外部クロック信号に従って生成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。
【図２】 図１に示す入力バッファ群の構成の一例を概略的に示す図である。
【図３】 図２に示す第１形式入力バッファの構成の一例を示す図である。
【図４】 図２に示す第２形式入力バッファの構成の一例を示す図である。
【図５】 図２に示す第３形式入力バッファの構成の一例を示す図である。
【図６】 図２に示す入力バッファの変更例を概略的に示す図である。
【図７】 図１に示すプログラム回路の構成の一例を示す図である。
【図８】 この発明の実施の形態２に従うプログラム回路の構成の一例を示す図である。
【図９】 この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１０】 図９に示す半導体装置の動作を示すタイミング図である。
【図１１】 図９に示す構成のＣＳカットモードに関連する部分の構成を概略的に示す図である。
【図１２】 図１１に示すレジスタ回路の構成の一例を示す図である。
【図１３】 この発明の実施の形態３のバッファ回路制御部の構成を概略的に示す図である。
【図１４】 図１３に示すロジックゲートおよびバッファ回路の構成の一例を示す図である。
【図１５】 図１３に示すロジックゲートおよびバッファ回路の変更例を示す図である。
【図１６】 この発明の実施の形態３のさらに他の変更例を概略的に示す図である。
【図１７】 この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１８】 図１７に示すＣＫＥバッファの動作を概略的に示すタイミング図である。
【図１９】 図１７に示すＣＫＥバッファの動作を示すタイミング図である。
【図２０】 図１７に示すＣＫＥリセット回路の構成の一例を示す図である。
【図２１】 図２０に示すＣＫＥリセット回路の通常動作モード時の動作を示すタイミング図である。
【図２２】 図２０に示すＣＫＥリセット回路の低電力モード時の動作を示すタイミング図である。
【図２３】 図１７に示すコントロールバッファ回路およびアドレスバッファ回路の電流制御部の構成の一例を示す図である。
【図２４】 この発明の実施の形態４の変更例を概略的に示す図である。
【図２５】 従来の入力バッファの第１の構成を示す図である。
【図２６】 従来の入力バッファの第２の構成を示す図である。
【図２７】 従来の入力バッファの第３の構成を示す図である。
【符号の説明】
１ 半導体装置、２ プログラム回路、３ 入力バッファ群、４ 内部回路、１１，１２，１３ 入力バッファ、ＬＴ１，ＬＴ２ ヒューズ素子、Ｒ１，Ｒ３抵抗素子、ＧＴ１−ＧＴ３ ゲート回路、ＰＤ１，ＰＤ２ ボンディングパッド、２０ コントロールバッファ回路、２２ アドレスバッファ回路、２４ 制御回路、３０ 内部クロック発生回路、２４ａ コマンドデコーダ、２８ａ レジスタ回路、３５ ＣＳバッファ、３７ ロジックゲート、４０ バッファ回路、４０ａ 入力バッファ、４０ｂ，４０ｃ 次段バッファ、４５ ＣＳバッファ、４７ ロジックゲート、５０ バッファ回路、６０ ＣＫＥバッファ、６２ ＣＫＥリセット回路、６４ ＣＬＫバッファ、６６，６８ ゲート回路、７２ コマンドデコーダ、７４ ＯＲ回路、６２ａ インバータ、６２ｂ，６２ｃ ＮＡＮＤ回路、６２ｅ セット／リセットフリップフロップ、６２ｆ，６２ｇ インバータ、６２ｈ ＮＡＮＤ回路、６２ｉ 複合ゲート。
Claims (4)
- 活性化時、外部からの信号をバッファ処理して内部信号を生成する入力バッファを含む信号入力回路、
前記外部からの信号が有効な信号であることを示す動作活性化信号による前記信号入力回路の制御を有効とするか否かを指定する信号を格納するレジスタ回路、および
前記動作活性化信号と前記レジスタ回路の格納信号とに従って選択的に前記信号入力回路を活性化する活性制御回路とを備え、前記活性制御回路は、前記レジスタ回路の格納信号が前記動作活性化信号による前記信号入力回路の制御が有効であることを示す場合には、前記動作活性化信号に従って前記信号入力回路を選択的に活性化し、かつ前記レジスタ回路の格納信号が前記動作活性化信号による前記信号入力回路の制御を無効とすることを示しているときには、前記信号入力回路を、常時動作状態とする、半導体装置。 - 前記活性制御回路は、前記入力バッファの活性／非活性を制御する、請求項１記載の半導体装置。
- 前記信号入力回路は、
前記入力バッファの出力信号をさらにバッファ処理して出力する次段バッファ回路を含み、
前記活性制御回路は、前記次段バッファの活性／非活性を制御する、請求項１記載の半導体装置。 - 前記半導体装置は、クロック信号に従って動作する同期型の半導体記憶装置であり、
前記動作活性化信号は、前記半導体記憶装置が選択されたことを示すチップ選択信号である、請求項１記載の半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001178286A JP4726334B2 (ja) | 2001-06-13 | 2001-06-13 | 半導体装置 |
| TW091109671A TW556211B (en) | 2001-06-13 | 2002-05-09 | Semiconductor device |
| US10/140,937 US6697296B2 (en) | 2001-06-13 | 2002-05-09 | Clock synchronous semiconductor memory device |
| DE10220968A DE10220968A1 (de) | 2001-06-13 | 2002-05-10 | Taktsynchrone Halbleiterspeichervorrichtung |
| CN02119179A CN1391229A (zh) | 2001-06-13 | 2002-05-13 | 时钟同步型半导体存储器 |
| KR10-2002-0026238A KR100429349B1 (ko) | 2001-06-13 | 2002-05-13 | 클럭 동기형 반도체 기억 장치 |
| CNA2007101936998A CN101188136A (zh) | 2001-06-13 | 2002-05-13 | 时钟同步型半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001178286A JP4726334B2 (ja) | 2001-06-13 | 2001-06-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002374164A JP2002374164A (ja) | 2002-12-26 |
| JP4726334B2 true JP4726334B2 (ja) | 2011-07-20 |
Family
ID=19019010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001178286A Expired - Fee Related JP4726334B2 (ja) | 2001-06-13 | 2001-06-13 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6697296B2 (ja) |
| JP (1) | JP4726334B2 (ja) |
| KR (1) | KR100429349B1 (ja) |
| CN (2) | CN1391229A (ja) |
| DE (1) | DE10220968A1 (ja) |
| TW (1) | TW556211B (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477836B1 (ko) * | 2002-05-30 | 2005-03-23 | 주식회사 하이닉스반도체 | 클럭 드라이버 |
| DE10244516B4 (de) * | 2002-09-25 | 2006-11-16 | Infineon Technologies Ag | Integrierte Schaltung mit einer Eingangsschaltung |
| JP4326294B2 (ja) * | 2003-09-16 | 2009-09-02 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP4632114B2 (ja) * | 2003-11-25 | 2011-02-16 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| KR100574961B1 (ko) * | 2003-12-20 | 2006-05-02 | 삼성전자주식회사 | 입력버퍼 및 이를 구비하는 반도체 장치 |
| JP4149953B2 (ja) * | 2004-03-26 | 2008-09-17 | 富士通株式会社 | 半導体回路 |
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| KR100624297B1 (ko) * | 2004-11-15 | 2006-09-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 소프트웨어 레지스터 업데이트 방법및 회로 |
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| JP4267006B2 (ja) * | 2006-07-24 | 2009-05-27 | エルピーダメモリ株式会社 | 半導体記憶装置 |
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| KR100863010B1 (ko) | 2007-04-11 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
| KR100911189B1 (ko) * | 2007-06-11 | 2009-08-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 클럭 제어 회로 |
| JP5216090B2 (ja) * | 2007-08-13 | 2013-06-19 | アギア システムズ インコーポレーテッド | パワーダウン・モード時にバッファ電流を低減するメモリ装置 |
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-
2001
- 2001-06-13 JP JP2001178286A patent/JP4726334B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-09 US US10/140,937 patent/US6697296B2/en not_active Expired - Lifetime
- 2002-05-09 TW TW091109671A patent/TW556211B/zh not_active IP Right Cessation
- 2002-05-10 DE DE10220968A patent/DE10220968A1/de not_active Withdrawn
- 2002-05-13 CN CN02119179A patent/CN1391229A/zh active Pending
- 2002-05-13 KR KR10-2002-0026238A patent/KR100429349B1/ko not_active IP Right Cessation
- 2002-05-13 CN CNA2007101936998A patent/CN101188136A/zh active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000285067A (ja) * | 1999-03-30 | 2000-10-13 | Casio Electronics Co Ltd | データバスシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020095066A (ko) | 2002-12-20 |
| US20020191480A1 (en) | 2002-12-19 |
| KR100429349B1 (ko) | 2004-04-29 |
| CN1391229A (zh) | 2003-01-15 |
| JP2002374164A (ja) | 2002-12-26 |
| CN101188136A (zh) | 2008-05-28 |
| DE10220968A1 (de) | 2003-01-02 |
| US6697296B2 (en) | 2004-02-24 |
| TW556211B (en) | 2003-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080410 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100526 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110105 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110303 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110405 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |