KR101894469B1 - 제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템 - Google Patents

제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템 Download PDF

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Abstract

반도체모듈은 커맨드 및 어드레스에 따라 설정된 정보신호를 저장하고, 상기 정보신호에 응답하여 파워다운모드에서 ODT 신호의 수신 여부를 결정하여 제1 ODT 회로의 활성화를 제어하는 제1 반도체칩; 및 상기 제1 반도체칩에 포함된 제1 ODT 회로를 공유하여 사용하는 제2 반도체칩을 포함한다.

Description

제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템{CONTROL SIGNAL GENERATION CIRCUIT AND SEMICONDUCTOR MODULE AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 반도체모듈에 관한 것으로, 좀 더 구체적으로는 파워다운모드에서 ODT 회로의 활성화를 제어할 수 있도록 한 제어신호생성회로에 관한 것이다.
반도체칩의 수신단 또는 송신단에는 전송 채널의 특성 임피던스와 동일한 저항값을 가지는 터미네이션 저항이 연결된다. 터미네이션 저항은 수신단 또는 송신단의 임피던스와 전송 채널의 특성 임피던스를 매칭시켜, 전송 채널을 통하여 전송되는 신호들의 반사를 억제한다. 종래의 터미네이션 저항은 반도체칩의 외부에 설치되었으나, 최근에는 터미네이션 저항이 반도체 칩의 내부에 설치되는 형태의 ODT(On Die Termination)회로가 주로 사용되고 있다. 일반적으로 ODT 회로는 반도체칩의 ODT 패드에 로직하이레벨의 ODT신호가 인가되는 경우 활성화되어 동작하고, 접지전압(VSS)이 인가되는 경우 비활성화되어 동작을 중단한다.
한편, 2개 반도체칩을 패키징하여 반도체모듈을 구현함에 있어, 반도체모듈에 포함된 2개의 반도체칩들이 공유된 채널에 의해 제어되는 듀얼랭크(dual rank) 방식이 사용되고 있다. 이때, 반도체칩들이 공유하는 채널에는 데이터가 입출력되는 데이터채널과, 커맨드 및 어드레스가 입력되는 어드레스/커맨드채널 등이 있다. 듀얼랭크 방식의 반도체모듈의 경우 내부에 포함된 반도체칩들 각각에 ODT 회로가 포함된다. 반도체칩들에 포함된 ODT 회로를 독립적으로 활성화시키기 위해서는 2개의 ODT 신호들이 필요하고, 이 경우 ODT 신호들을 입력받기 위한 핀들이 반도체모듈에 구비되어야 한다. 반도체모듈의 핀 수가 증가할수록 비용 또한 증가한다.
따라서, 종래의 반도체모듈에서는 하나의 반도체칩에 포함된 ODT 회로는 비활성화시키고, 나머지 하나의 반도체칩에 포함된 ODT 회로를 2개의 반도체칩에 공유시켜 사용하도록 하고 있다. 하나의 ODT 회로만 사용되므로, ODT 회로를 활성화시키기 위한 ODT 신호도 1개만 필요하므로, 반도체모듈은 1개의 ODT 신호를 입력받기 위한 핀을 구비하면 되므로 비용 상승을 방지할 수 있다.
그런데, 듀얼랭크(dual rank) 방식이 사용된 반도체모듈에서 공유된 ODT 회로를 포함하는 반도체칩이 파워다운모드에 진입하는 경우 다른 반도체칩은 ODT 회로를 이용할 수 없는 문제가 있다. 즉, ODT 회로는 파워다운모드에서 비활성화되도록 설정되므로, ODT 회로를 포함한 반도체칩이 파워다운모드에 진입하는 경우 ODT 회로를 공유하는 반도체칩이 라이트동작을 수행하더라도 ODT 회로를 활성화시킬 수 없게 된다.
본 발명은 파워다운모드에서도 ODT 회로를 활성화시킬 수 있도록 함으로써, 듀얼랭크 방식이 사용된 반도체모듈에 포함된 반도체칩이 ODT 회로를 사용할 수 없는 경우가 발생하는 것을 방지할 수 있도록 한 제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템을 제공하는 것을 목적으로 한다.
이를 위해 본 발명은 커맨드 및 어드레스에 따라 설정된 정보신호를 저장하고, 상기 정보신호에 응답하여 파워다운모드에서 ODT 신호의 수신 여부를 결정하여 제1 ODT 회로의 활성화를 제어하는 제1 반도체칩; 및 상기 제1 반도체칩에 포함된 제1 ODT 회로를 공유하여 사용하는 제2 반도체칩을 포함하는 반도체모듈을 제공한다.
또한, 본 발명은 커맨드, 어드레스 및 ODT 신호를 인가하고, 데이터가 입출력되는 메모리컨트롤러; 및 상기 데이터를 수신하는 제1 데이터리시버에 연결된 제1 ODT 회로를 포함하는 제1 반도체칩과, 상기 데이터를 수신하는 제2 데이터리시버에 연결된 제2 ODT 회로를 포함하는 제2 반도체칩을 포함하는 반도체모듈을 포함하되,상기 제1 반도체칩은 상기 커맨드 및 어드레스에 따라 설정된 정보신호를 저장하고, 상기 정보신호에 응답하여 파워다운모드에서 ODT 신호의 수신 여부를 결정하여 상기 제1 ODT 회로의 활성화를 제어하는 반도체시스템을 제공한다.
또한, 본 발명은 메모리컨트롤러에서 인가되는 커맨드 및 어드레스를 입력받아 버퍼링하여 내부커맨드 및 내부어드레스를 생성하는 리시버; 상기 내부커맨드를 디코딩하여 모드레지스터세팅을 위한 모드레지스터셋신호를 생성하고, 딥파워다운모드신호, 셀프리프레쉬신호 및 파워다운모드신호를 생성하는 커맨드디코더; 상기 모드레지스터셋신호에 응답하여 상기 내부어드레스에 의해 설정되는 정보신호를 저장하는 모드레지스터; 및 상기 정보신호에 응답하여 상기 딥파워다운모드신호, 상기 셀프리프레쉬신호 및 상기 파워다운모드신호로부터 파워다운모드에서 ODT 신호의 수신 여부를 결정하여 ODT 회로의 활성화를 제어하는 제어신호를 생성하는 ODT 제어부를 포함하는 제어신호생성회로를 제공한다.
본 발명에 의하면 파워다운모드에서도 ODT 회로를 활성화시킬 수 있도록 함으로써, 듀얼랭크 방식이 사용된 반도체모듈에 포함된 반도체칩이 ODT 회로를 사용할 수 없는 경우가 발생하는 것을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 제어신호생성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 제어신호생성회로에 포함된 ODT 제어부의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 제어신호생성회로에 포함된 ODT 제어부의 다른 실시예에 따른 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체시스템은 메모리컨트롤러(1), 반도체모듈(2)을 포함한다. 메모리컨트롤러(1)는 데이터(DATA)을 입출력하고, ODT신호(ODTS), 커맨드/어드레스(CMD/ADD) 및 접지전압(VSS)를 인가한다. 반도체모듈(2)은 데이터(DATA)가 입출력되는 데이터핀(21), ODT신호(ODTS)가 입력되는 ODT핀(22), 커맨드/어드레스(CMD/ADD)가 입력되는 커맨드/어드레스핀(23) 및 접지전압(VSS)이 인가되는 전원핀(24), 제1 반도체칩(3) 및 제2 반도체칩(4)을 포함한다.
제1 반도체칩(3)은 제1 데이터패드(31), 제1 ODT패드(32), 제1 커맨드/어드레스패드(33), 제1 제어신호생성회로(34), 제1 인에이블신호생성부(35), 제1 데이터리시버(36) 및 제1 ODT 회로(37)로 구성된다. 제1 데이터패드(31)는 데이터핀(21)을 통해 데이터(DATA)가 입출력된다. 제1 ODT패드(32)는 ODT핀(22)을 통해 ODT신호(ODTS)가 입력된다. 제1 커맨드/어드레스패드(33)는 커맨드/어드레스핀(23)을 통해 커맨드/어드레스(CMD/ADD)가 입력된다. 제1 제어신호생성회로(34)는 커맨드/어드레스패드(33)를 통해 입력된 커맨드/어드레스(CMD/ADD)에 따라 파워다운모드에서 ODT신호(ODTS)의 수신 여부를 제어하는 제1 제어신호(CTRL1)를 생성한다. 제1 인에이블신호생성부(35)는 제1 제어신호(CTRL1)에 응답하여 ODT신호(ODTS)를 수신하여 제1 인에이블신호(EN1)를 생성한다. 제1 ODT 회로(37)는 데이터(DATA)를 수신하는 제1 데이터리시버(36)에 연결되어 제1 인에이블신호(EN1)에 응답하여 활성화된다.
제2 반도체칩(4)은 제2 데이터패드(41), 제2 ODT패드(42), 제2 커맨드/어드레스패드(43), 제2 제어신호생성회로(44), 제2 인에이블신호생성부(45), 제2 데이터리시버(46) 및 제2 ODT 회로(47)로 구성된다. 제2 데이터패드(41)는 데이터핀(21)을 통해 데이터(DATA)가 입출력된다. 제2 ODT패드(42)는 전원핀(24)을 통해 접지전압(VSS)이 입력된다. 제2 커맨드/어드레스패드(43)는 커맨드/어드레스핀(23)을 통해 커맨드/어드레스(CMD/ADD)가 입력된다. 제2 제어신호생성회로(44)는 커맨드/어드레스패드(33)를 통해 입력된 커맨드/어드레스(CMD/ADD)를 입력받아 제2 제어신호(CTRL2)를 생성한다. 제2 인에이블신호생성부(45)는 접지전압(VSS)을 입력받아 제2 제어신호(CTRL2)의 레벨에 관계없이 디스에이블되는 제2 인에이블신호(EN2)를 생성한다. 제2 ODT 회로(47)는 데이터(DATA)를 수신하는 제2 데이터리시버(46)에 연결되어 제2 인에이블신호(EN2)에 응답하여 비활성화된다.
본 실시예의 반도체시스템은 제1 반도체칩(3) 및 제2 반도체칩(4)이 데이터채널을 공유하여 제어되는 듀얼랭크 방식이 사용되고, 제2 ODT 회로(45)가 비활성화된 상태에서 제1 ODT 회로(37)가 제1 반도체칩(3) 및 제2 반도체칩(4)에 공유되어 사용된다. 실시예에 따라서, 제2 반도체칩(4)과 같이 비활성화된 ODT 회로를 포함하는 반도체칩들이 반도체모듈에 복수개 포함되도록 구현될 수 있다.
도 2는 제1 제어신호생성회로(34)의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 제1 제어신호생성회로(34)는 리시버(341), 커맨드디코더(342), 모드레지스터(343) 및 ODT 제어부(344)로 구성된다.
리시버(341)는 커맨드/어드레스(CMD/ADD)를 입력받아 버퍼링하여 내부커맨드(ICMD) 및 내부어드레스(IADD)를 생성한다. 내부커맨드(ICMD) 및 내부어드레스(IADD)의 비트수는 실시예에 따라 다양하게 설정할 수 있다.
커맨드디코더(342)는 내부커맨드(ICMD)를 디코딩하여, 모드레지스터세팅을 위한 모드레지스터셋신호(MRS)를 생성하고, 딥파워다운모드신호(DPD), 셀프리프레쉬신호(SREF) 및 파워다운모드신호(PWDD)를 생성한다. 모드레지스터세팅은 반도체칩의 동작 초기 시 버스트랭쓰 및 카스레이턴시 등 다양한 모드를 설정하는 동작을 말한다. 딥파워다운모드신호(DPD)는 반도체모듈(2)의 모든 전류경로를 차단시키는 딥파워다운모드에서 로직하이레벨로 인에이블되는 신호이다. 또한, 셀프리프레쉬신호(SREF)는 셀프리프레쉬 동작 시 로직하이레벨로 인에이블되는 신호이고, 파워다운모드신호(PWDD)는 제1 반도체칩(3)에서 전류소모를 막기위해 내부클럭의 생성을 중단하는 파워다운모드에 진입하는 경우 로직하이레벨로 인에이블되는 신호이다.
모드레지스터(343)는 모드레지스터셋신호(MRS)가 로직하이레벨로 인에이블되는 경우 내부어드레스(IADD)에서 정보신호(OP)를 추출하여 저장한 후 출력한다. 모드레지스터(343)는 신호를 저장하는 일반적인 저장회로로 구현할 수 있고, 정보신호(OP)의 출력 타이밍은 실시예에 따라 다양하게 설정할 수 있다. 예를 들어, 정보신호(OP)가 모드레지스터리드 명령에 응답하여 출력되도록 모드레지스터(343)를 구현할 수 있다.
ODT 제어부(344)는 딥파워다운모드에 진입하거나 셀프리프레쉬 동작이 수행되는 경우 로직로우레벨로 디스에이블되는 제1 제어신호(CTRL1)를 생성한다. 또한, ODT 제어부(344)는 정보신호(OP)의 레벨에 따라 파워다운모드에서 제1 제어신호(CTRL1)의 인에이블을 결정한다. ODT 제어부(344)의 구체적인 구성 및 동작은 도 3 및 도 4를 참고하여 설명한다.
도 3은 ODT 제어부(344)의 일 실시예에 따른 회로도이다.
도 3에 도시된 바와 같이, ODT 제어부(344)는 전달신호생성부(381), 버퍼부(382) 및 전달소자(383)로 구성된다. 전달신호생성부(381)는 딥파워다운모드에 진입하지 않고, 셀프리프레쉬 동작이 수행되지 않는 경우 로직로우레벨의 셀프리프레쉬신호(SREF) 및 딥파워다운모드신호(DPD)를 입력받아 로직로우레벨로 인에이블되는 전달신호(TC)를 생성한다. 버퍼부(382)는 정보신호(OP)가 로직로우레벨인 경우 파워다운신호(PWDD)를 버퍼링하여 출력하고, 정보신호(OP)가 로직하이레벨인 경우 로직로우레벨을 출력한다. 전달소자(383)는 전달신호(TC)가 로직로우레벨로 인에이블되는 경우 버퍼부(382)의 출력신호를 반전 버퍼링하여 출력한다.
이와 같이 구성된 ODT 제어부(344)는 딥파워다운모드에 진입하거나 셀프리프레쉬 동작이 수행되는 경우 로직로우레벨로 디스에이블되는 제1 제어신호(CTRL1)를 생성한다. 또한, ODT 제어부(344)는 정보신호(OP)가 로직로우레벨인 경우 파워다운모드에 진입한 구간에서 로직로우레벨로 디스에이블되는 제1 제어신호(CTRL1)를 생성하고, 정보신호(OP)가 로직하이레벨인 경우 파워다운모드에 진입한 구간에서 로직하이레벨로 인에이블되는 제1 제어신호(CTRL1)를 생성한다.
도 4는 ODT 제어부(344)의 다른 실시예에 따른 회로도이다.
도 4에 도시된 바와 같이, ODT 제어부(344)는 버퍼부(384), 전달소자(385) 및 풀다운소자(386)로 구성된다. 버퍼부(384)는 정보신호(OP)가 로직로우레벨인 경우 파워다운신호(PWDD)를 버퍼링하여 출력하고, 정보신호(OP)가 로직하이레벨인 경우 로직로우레벨을 출력한다. 전달소자(385)는 셀프리프레쉬 동작이 수행되어 로직하이레벨의 셀프리프레쉬신호(SREF)가 입력되는 경우 로직로우레벨로 디스에이블되는 제1 제어신호(CTRL1)를 생성한다. 전달소자(385)는 셀프리프레쉬 동작이 수행되지 않아 로직로우레벨의 셀프리프레쉬신호(SREF)가 입력되는 경우 버퍼부(384)의 출력신호를 반전 버퍼링하여 제1 제어신호(CTRL1)로 전달한다. 풀다운소자(386)는 디파워다운모드에 진입하는 경우 로직하이레벨의 딥파워다운모드신호(DPD)에 의해 제1 제어신호(CTRL1)를 로직로우레벨로 풀다운 구동한다.
이와 같이 구성된 ODT 제어부(344)는 딥파워다운모드에 진입하거나 셀프리프레쉬 동작이 수행되는 경우 로직로우레벨로 디스에이블되는 제1 제어신호(CTRL1)를 생성한다. 또한, ODT 제어부(344)는 정보신호(OP)가 로직로우레벨인 경우 파워다운모드에 진입한 구간에서 로직로우레벨로 디스에이블되는 제1 제어신호(CTRL1)를 생성하고, 정보신호(OP)가 로직하이레벨인 경우 파워다운모드에 진입한 구간에서 로직하이레벨로 인에이블되는 제1 제어신호(CTRL1)를 생성한다.
이상 살펴본 바와 같이 구성된 반도체시스템의 동작을 딥파워다운모드 또는 셀프리프레쉬 동작이 수행되는 경우, 정보신호(OP)가 로직로우레벨일 때 파워다운모드에 진입하는 경우 및 정보신호(OP)가 로직하이레벨일 때 파워다운모드에 진입하는 경우로 나누어 살펴보면 다음과 같다.
우선, 딥파워다운모드 또는 셀프리프레쉬 동작이 수행되는 경우 제1 제어신호(CTRL1)는 로직로우레벨로 디스에이블된다. 따라서, 제1 인에이블신호(EN1)는 로직로우레벨로 디스에이블되어 제1 ODT 회로(37)를 비활성화시킨다.
다음으로, 정보신호(OP)가 로직로우레벨일 때 파워다운모드에 진입하는 경우 제1 제어신호(CTRL1)는 로직로우레벨로 디스에이블된다. 따라서, 제1 인에이블신호(EN1)는 로직로우레벨로 디스에이블되어 제1 ODT 회로(37)를 비활성화시킨다.
다음으로, 정보신호(OP)가 로직하이레벨일 때 파워다운모드에 진입하는 경우 제1 제어신호(CTRL1)는 로직하이레벨로 인에이블된다. 따라서, 제1 인에이블신호(EN1)는 로직하이레벨로 인에이블되어 제1 ODT 회로(37)를 활성화시킨다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체시스템은 내부어드레스(IADD)에 의해 설정되는 정보신호(OP)에 따라 파워다운모드에서 제1 ODT 회로(37)가 활성화되도록 제어할 수 있다. 따라서, 정보신호(OP)가 로직하이레벨로 설정된 상태에서는 제1 반도체칩(3)이 파워다운모드에 진입하고, 제2 반도체칩(4)이 라이트동작을 수행하더라도 제1 ODT 회로(37)가 활성화된다. 즉, 제2 반도체칩(4)은 제1 반도체칩(3)이 파워다운모드에 진입한 상태에서 제1 반도체칩(3)에 포함된 제1 ODT 회로(37)를 이용할 수 있다.
1: 메모리컨트롤러 2: 반도체모듈
3: 제1 반도체칩 4: 제2 반도체칩
21: 데이터핀 22: ODT핀
23: 커맨드/어드레스핀 24: 전원핀
31: 제1 데이터패드 32: 제1 ODT패드
33: 제1 커맨드/어드레스패드 34: 제1 제어신호생성회로
35: 제1 인에이블신호생성부 36: 제1 데이터리시버
37: 제1 ODT 회로 41: 제2 데이터패드
42: 제2 ODT패드 43: 제2 커맨드/어드레스패드
44: 제2 제어신호생성회로 45: 제2 인에이블신호생성부
46: 제2 데이터리시버 47: 제1 ODT 회로
341: 리시버 342: 커맨드디코더
343: 모드레지스터 344: ODT 제어부
381: 전달신호생성부 382: 버퍼부
383: 전달소자 384: 버퍼부
385: 전달소자 386: 풀다운소자

Claims (23)

  1. 커맨드 및 어드레스에 따라 설정된 정보신호를 저장하고, 상기 정보신호에 응답하여 파워다운모드에서 ODT 신호의 수신 여부를 결정하여 제1 ODT 회로의 활성화를 제어하는 제1 반도체칩; 및
    상기 제1 반도체칩에 포함된 제1 ODT 회로를 공유하여 사용하는 제2 반도체칩을 포함하되, 상기 제1 반도체칩은 상기 커맨드 및 상기 어드레스를 입력받아 상기 ODT 신호의 수신 여부를 제어하는 제1 제어신호를 생성하는 제어신호생성회로, 상기 제1 제어신호에 응답하여 상기 ODT 신호를 수신하여 제1 인에이블신호를 생성하는 제1 인에이블신호생성부 및 데이터를 수신하는 제1 데이터리시버에 연결되어, 상기 제1 인에이블신호에 응답하여 활성화되는 상기 제1 ODT 회로를 포함하는 반도체모듈.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 반도체칩은 상기 정보신호가 인에이블되는 경우 상기 ODT 신호를 수신하여 상기 제1 ODT 회로의 활성화를 제어하고, 상기 정보신호가 디스에이블되는 경우 상기 ODT 신호의 수신을 차단하여 상기 제1 ODT 회로를 비활성화시키는 반도체모듈.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 ODT 신호는 셀프리프레쉬 동작이 수행되거나 딥파워다운모드에 진입하는 경우 수신이 차단되는 반도체모듈.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제어신호생성회로는
    상기 커맨드 및 상기 어드레스를 입력받아 버퍼링하여 내부커맨드 및 내부어드레스를 생성하는 리시버;
    상기 내부커맨드를 디코딩하여 모드레지스터세팅을 위한 모드레지스터셋신호를 생성하고, 딥파워다운모드신호, 셀프리프레쉬신호 및 파워다운모드신호를 생성하는 커맨드디코더;
    상기 모드레지스터셋신호에 응답하여 상기 내부어드레스에 의해 설정되는 상기 정보신호를 저장하는 모드레지스터; 및
    상기 정보신호에 응답하여 상기 딥파워다운모드신호, 상기 셀프리프레쉬신호 및 상기 파워다운모드신호로부터 상기 제1 제어신호를 생성하는 ODT 제어부를 포함하는 반도체모듈.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 딥파워다운모드신호는 전류경로가 차단되는 상기 딥파워다운모드에서 인에이블되고, 상기 셀프리프레쉬신호는 셀프리프레쉬 동작 시 인에이블되며, 상기 파워다운모드는 상기 제1 반도체칩의 내부클럭의 생성이 중단되는 상기 파워다운모드에 진입하는 경우 인에이블되는 반도체모듈.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 ODT 제어부는
    상기 딥파워다운모드신호 및 상기 셀프리프레쉬신호가 디스에이블되는 경우 인에이블되는 전달신호를 생성하는 전달신호생성부;
    상기 정보신호에 응답하여 상기 파워다운모드신호를 버퍼링하여 전달하는 버퍼부; 및
    상기 전달신호에 응답하여 상기 버퍼부의 출력신호를 상기 제1 제어신호로 전달하는 전달소자를 포함하는 반도체모듈.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 ODT 제어부는
    상기 정보신호에 응답하여 상기 파워다운모드신호를 버퍼링하여 전달하는 버퍼부;
    상기 셀프리프레쉬신호가 디스에이블되는 경우 상기 버퍼부의 출력신호를 상기 제1 제어신호로 전달하는 전달소자; 및
    상기 딥파워다운모드신호에 응답하여 상기 제1 제어신호를 디스에이블시키는 풀다운소자를 포함하는 반도체모듈.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제2 반도체칩은
    접지전압을 수신하여 디스에이블되는 제2 인에이블신호를 생성하는 제2 인에이블신호생성부; 및
    상기 데이터를 수신하는 제2 데이터리시버에 연결되어, 상기 제2 인에이블신호에 응답하여 비활성화되는 제2 ODT 회로를 포함하는 반도체모듈.
  10. 커맨드, 어드레스 및 ODT 신호를 인가하고, 데이터가 입출력되는 메모리컨트롤러; 및
    상기 데이터를 수신하는 제1 데이터리시버에 연결된 제1 ODT 회로를 포함하는 제1 반도체칩과, 상기 데이터를 수신하는 제2 데이터리시버에 연결된 제2 ODT 회로를 포함하는 제2 반도체칩을 포함하는 반도체모듈을 포함하되,
    상기 제1 반도체칩은 상기 커맨드 및 어드레스에 따라 설정된 정보신호를 저장하고, 상기 정보신호에 응답하여 파워다운모드에서 ODT 신호의 수신 여부를 결정하여 상기 제1 ODT 회로의 활성화를 제어하며, 상기 제1 반도체칩은 상기 커맨드 및 상기 어드레스를 입력받아 상기 ODT 신호의 수신 여부를 제어하는 제1 제어신호를 생성하는 제어신호생성회로, 상기 제1 제어신호에 응답하여 상기 ODT 신호를 수신하여 제1 인에이블신호를 생성하는 제1 인에이블신호생성부 및 상기 제1 인에이블신호에 응답하여 활성화되는 상기 제1 ODT 회로를 포함하는 반도체시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제2 ODT 회로는 상기 메모리컨트롤러로부터 인가되는 접지전압에 의해 비활성화되는 반도체시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제1 반도체칩은 상기 정보신호가 인에이블되는 경우 상기 ODT 신호를 수신하여 상기 제1 ODT 회로의 활성화를 제어하고, 상기 정보신호가 디스에이블되는 경우 상기 ODT 신호의 수신을 차단하여 상기 제1 ODT 회로를 비활성화시키는 반도체시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 ODT 신호는 리프레쉬 동작이 수행되거나 딥파워다운모드에 진입하는 경우 수신이 차단되는 반도체시스템.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제어신호생성회로는
    상기 커맨드 및 상기 어드레스를 입력받아 버퍼링하여 내부커맨드 및 내부어드레스를 생성하는 리시버;
    상기 내부커맨드를 디코딩하여 모드레지스터세팅을 위한 모드레지스터셋신호를 생성하고, 딥파워다운모드신호, 셀프리프레쉬신호 및 파워다운모드신호를 생성하는 커맨드디코더;
    상기 모드레지스터셋신호에 응답하여 상기 내부어드레스에 의해 설정된 상기 정보신호를 저장하는 모드레지스터; 및
    상기 정보신호에 응답하여 상기 딥파워다운모드신호, 셀프리프레쉬신호 및 파워다운모드신호로부터 상기 제1 제어신호를 생성하는 ODT 제어부를 포함하는 반도체시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 딥파워다운모드신호는 전류경로가 차단되는 상기 딥파워다운모드에서 인에이블되고, 상기 셀프리프레쉬신호는 셀프리프레쉬 동작 시 인에이블되며, 상기 파워다운모드는 상기 제1 반도체칩의 내부클럭의 생성이 중단되는 상기 파워다운모드에 진입하는 경우 인에이블되는 반도체시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 ODT 제어부는
    상기 딥파워다운모드신호 및 상기 셀프리프레쉬신호가 디스에이블되는 경우 인에이블되는 전달신호를 생성하는 전달신호생성부;
    상기 정보신호에 응답하여 상기 파워다운모드신호를 버퍼링하여 전달하는 버퍼부; 및
    상기 전달신호에 응답하여 상기 버퍼부의 출력신호를 상기 제1 제어신호로 전달하는 전달소자를 포함하는 반도체시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 ODT 제어부는
    상기 정보신호에 응답하여 상기 파워다운모드신호를 버퍼링하여 전달하는 버퍼부;
    상기 셀프리프레쉬신호가 디스에이블되는 경우 상기 버퍼부의 출력신호를 상기 제1 제어신호로 전달하는 전달소자; 및
    상기 딥파워다운모드신호에 응답하여 상기 제1 제어신호를 디스에이블시키는 풀다운소자를 포함하는 반도체시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제2 반도체칩은
    상기 메모리컨트롤러에서 인가되는 접지전압을 수신하여 디스에이블되는 제2 인에이블신호를 생성하는 제2 인에이블신호생성부; 및
    상기 제2 인에이블신호에 응답하여 비활성화되는 상기 제2 ODT 회로를 포함하는 반도체시스템.
  20. 메모리컨트롤러에서 인가되는 커맨드 및 어드레스를 입력받아 버퍼링하여 내부커맨드 및 내부어드레스를 생성하는 리시버;
    상기 내부커맨드를 디코딩하여 모드레지스터세팅을 위한 모드레지스터셋신호를 생성하고, 딥파워다운모드신호, 셀프리프레쉬신호 및 파워다운모드신호를 생성하는 커맨드디코더;
    상기 모드레지스터셋신호에 응답하여 상기 내부어드레스에 의해 설정되는 정보신호를 저장하는 모드레지스터; 및
    상기 정보신호에 응답하여 상기 딥파워다운모드신호, 상기 셀프리프레쉬신호 및 상기 파워다운모드신호로부터 파워다운모드에서 ODT 신호의 수신 여부를 결정하여 ODT 회로의 활성화를 제어하는 제어신호를 생성하는 ODT 제어부를 포함하는 제어신호생성회로.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서, 상기 딥파워다운모드신호는 전류경로가 차단되는 딥파워다운모드에서 인에이블되고, 상기 셀프리프레쉬신호는 셀프리프레쉬 동작 시 인에이블되며, 상기 파워다운모드는 제1 반도체칩의 내부클럭의 생성이 중단되는 상기 파워다운모드에 진입하는 경우 인에이블되는 제어신호생성회로.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서, 상기 ODT 제어부는
    상기 딥파워다운모드신호 및 상기 셀프리프레쉬신호가 디스에이블되는 경우 인에이블되는 전달신호를 생성하는 전달신호생성부;
    상기 정보신호에 응답하여 상기 파워다운모드신호를 버퍼링하여 전달하는 버퍼부; 및
    상기 전달신호에 응답하여 상기 버퍼부의 출력신호를 상기 제어신호로 전달하는 전달소자를 포함하는 제어신호생성회로.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서, 상기 ODT 제어부는
    상기 정보신호에 응답하여 상기 파워다운모드신호를 버퍼링하여 전달하는 버퍼부;
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