JP5499808B2 - 受信回路、受信回路の制御方法及び受信回路の試験方法 - Google Patents
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Description
受信回路、受信回路の制御方法及び受信回路の試験方法に関する。
従来、２つの半導体装置間の通信において、データストローブ信号が用いられている。例えば、システムＬＳＩに接続されたメモリは、データストローブ信号を出力するとともに、そのデータストローブ信号に同期してデータを出力する。システムＬＳＩに含まれる通信回路は、データストローブ信号の立ち上がりエッジ及び立ち下がりエッジに同期してメモリからのデータを読み込む。そして、システムＬＳＩに含まれる所定の機能を有する内部回路（例えば、中央演算処理装置：ＣＰＵ）は、その読み込んだデータを処理する。
データストローブ信号を伝達する伝送路（信号線）は、システムＬＳＩからメモリへデータを送信する場合にも用いられる。つまり、上記の伝送路は、双方向の通信に用いられる。このため、システムＬＳＩの通信回路とメモリに含まれる通信回路は、通信を行わないときに、上記の伝送路をハイインピーダンス状態にする。そして、通信回路は、データの送信を開始するときに、上記の伝送路をプリアンブル状態とする。例えば、メモリからシステムＬＳＩにデータを送信する場合、メモリの通信回路は、上記の伝送路のプリアンブル状態、例えばＬレベルへと遷移させる。システムＬＳＩの通信回路は、プリアンブル検出回路を有し、その検出回路が伝送路のプリアンブル状態（Ｌレベルへの遷移）を検出すると、プリアンブル状態に続くデータストローブ信号に同期してデータを取り込む（例えば、特許文献１参照）。
上記のようなプリアンブル検出回路の構成例を、図１１に従って説明する。
プリアンブル検出回路１００は、基準電圧生成部１０１、第１及び第２コンパレータ回路１０２，１０３、検出回路１０４、アンド回路１０５を含む。データストローブ信号ＤＱＳ１が伝送される伝送路Ｌ３は、終端抵抗（図示せず）にて終端される。従って、伝送路Ｌ３がハイインピーダンスのとき、データストローブ信号ＤＱＳ１の電圧値ＶDQS1は、終端抵抗により高電位電圧ＶＤＤの中間電位Ｖｍ（＝ＶＤＤ／２）となる。
プリアンブル検出回路１００は、基準電圧生成部１０１、第１及び第２コンパレータ回路１０２，１０３、検出回路１０４、アンド回路１０５を含む。データストローブ信号ＤＱＳ１が伝送される伝送路Ｌ３は、終端抵抗（図示せず）にて終端される。従って、伝送路Ｌ３がハイインピーダンスのとき、データストローブ信号ＤＱＳ１の電圧値ＶDQS1は、終端抵抗により高電位電圧ＶＤＤの中間電位Ｖｍ（＝ＶＤＤ／２）となる。
基準電圧生成部１０１は、第１〜第３抵抗Ｒ１１〜Ｒ１３の直列回路であって、中間電位Ｖｍより高い第１基準電圧Ｖｒ１１（＞Ｖｍ）と、中間電位Ｖｍより低い第２基準電圧Ｖｒ１２（＜Ｖｍ）を生成する。第１コンパレータ回路１０２は、データストローブ信号ＤＱＳ１の電圧値ＶDQS1と第１基準電圧Ｖｒ１１を比較し、その比較結果に応じた第１比較信号Ｓｈ１を出力する。第２コンパレータ回路１０３は、データストローブ信号ＤＱＳ１の電圧値ＶDQS1と第２基準電圧Ｖｒ１２を比較し、その比較結果に応じた第２比較信号Ｓｈ２を出力する。
検出回路１０４は、第１及び第２コンパレータ回路１０２，１０３からそれぞれ出力される第１及び第２比較信号Ｓｈ１，Ｓｈ２に基づいて、データストローブ信号ＤＱＳ１の電圧値ＶDQS1を検出する。そして、検出回路１０４は、データストローブ信号ＤＱＳ１の電圧値ＶDQS1が第１基準電圧Ｖｒ１１と第２基準電圧Ｖｒ１２の間にあるときにＬレベルの許可信号Ｓｋを出力し、第１基準電圧Ｖｒ１１より低いか第２基準電圧Ｖｒ１２より高いときにＨレベルの許可信号Ｓｋを出力する。
アンド回路１０５は、Ｈレベルの許可信号Ｓｋに応答してデータストローブ信号ＤＱＳ１と等しいレベルのデータストローブ信号ＤＱＳ２を出力し、Ｌレベルの許可信号Ｓｋに応答してＬレベルのデータストローブ信号ＤＱＳ２を出力する。つまり、データストローブ信号ＤＱＳ１のプリアンブルを検出後に、データストローブ信号ＤＱＳ１（ＤＱＳ２）が出力される。
上記のようにプリアンブル検出回路１００は、基準電圧生成部１０１、第１及び第２コンパレータ回路１０２，１０３、検出回路１０４、アンド回路１０５を有している。このため、プリアンブル検出回路１００は、回路規模及び消費電流が大きい。さらに、通常、基準電圧生成部１０１は、消費電流を低減するために大きな抵抗値の第１〜第３抵抗Ｒ１１〜Ｒ１３を用いている。しかし、第１〜第３抵抗Ｒ１１〜Ｒ１３の抵抗値が大きいと、ノイズなどの影響を受けやすく第１及び第２基準電圧Ｖｒ１１，Ｖｒ１２が変動してしまう。このため、基準電圧生成部１０１の周りには、ノイズを遮断するためのシールド配線などを配置する必要がある。従って、システム回路は、プリアンブル検出回路１００を設けることにより、回路規模が増大してしまう。
本発明の一観点によれば、データリクエスト信号に応じて送信回路から受信信号が伝送される伝送路と、高電位側電圧が供給される第１電源線と低電位側電圧が供給される第２電源線とに接続され、前記伝送路を終端する終端抵抗部と、前記伝送路の電位が前記高電位側電圧と前記低電位側電圧との中間電圧よりも高い第１電位か否かを検出する検出部と、前記終端抵抗部の抵抗値を調整する調整部とを有し、前記受信信号は、前記伝送路が第１の期間のあいだ前記低電位側電圧とされた後、前記伝送路に伝送され、前記調整部は、前記データリクエスト信号と前記検出部の出力とに基づいて、前記第１の期間の前に前記終端抵抗部の抵抗値を前記伝送路の電位が前記第１電位となる値に調整し、前記第１の期間の後は、前記終端抵抗部の抵抗値を前記伝送路の電位が前記中間電圧となる値に調整する。
本発明の一観点によれば、プリアンブルを検出する回路の回路規模を縮小することができる。
（第１実施形態）
以下、第１実施形態を図１〜図４に従って説明する。
図１（ａ）に示すように、システム１０は、メモリ１１と、メモリ１１に対してデータＤＱの読み出し又は書き込みを行うシステム回路１２を含む。メモリ１１は、同期式の半導体記憶装置であり、例えばダブルデータレート方式のダイナミックランダムアクセスメモリ（Double Data Rate Synchronous Dynamic Random Access Memory：DDR−SDRAM）である。例えば、メモリ１１とシステム回路１２は、それぞれ１つのチップ（半導体集積回路：ＬＳＩ）であって、伝送路を介して接続されている。
以下、第１実施形態を図１〜図４に従って説明する。
図１（ａ）に示すように、システム１０は、メモリ１１と、メモリ１１に対してデータＤＱの読み出し又は書き込みを行うシステム回路１２を含む。メモリ１１は、同期式の半導体記憶装置であり、例えばダブルデータレート方式のダイナミックランダムアクセスメモリ（Double Data Rate Synchronous Dynamic Random Access Memory：DDR−SDRAM）である。例えば、メモリ１１とシステム回路１２は、それぞれ１つのチップ（半導体集積回路：ＬＳＩ）であって、伝送路を介して接続されている。
メモリ１１からデータを読み出す場合、システム回路１２は、リード要求ＲｒとアドレスＡｄをメモリ１１に出力する。メモリ１１は、リード要求Ｒｒに応答して、データストローブ信号ＤＱＳを出力するとともに、アドレスＡｄに指定されたメモリ領域のデータＤＱをデータストローブ信号ＤＱＳに同期して出力する。システム回路１２は、データストローブ信号ＤＱＳに基づいてデータＤＱを取り込む。
メモリ１１にデータを書き込む場合、システム回路１２は、ライト要求ＷｒとアドレスＡｄをメモリ１１に出力する。次に、システム回路１２は、アドレスＡｄに書き込むデータＤＱをデータストローブ信号ＤＱＳに同期して出力する。メモリ１１は、ライト要求Ｗｒに応答して、データストローブ信号ＤＱＳに基づいて取り込んだデータＤＱをアドレスＡｄに指定されたメモリ領域に記憶する。
すなわち、システム回路１２は、単方向の通信により、メモリ１１を制御する信号（リード要求ＲｒやアドレスＡｄ）を、メモリ１１に送信する。そして、システム回路１２とメモリ１１は、双方向の通信により、データＤＱやデータストローブ信号ＤＱＳを互いに送受信する。
単方向の通信と、双方向の通信の概略を、図１（ｂ）に従って説明する。
単方向の通信に用いられる伝送路Ｌｓの第１端（図において左端）は、システム回路１２の出力バッファ（送信バッファ）ＴＢａに接続され、伝送路Ｌｓの第２端（図において右端）はメモリ１１の入力バッファ（受信バッファ）ＲＢａに接続されている。出力バッファＴＢａは、インターフェース回路（物理層（ＰＨＹ）回路ともいう）（Ｉ／Ｆと表記）１３から出力される信号（例えば、アドレスＡｄ）に応じて伝送路Ｌｓを駆動（ドライブ）する。メモリ１１の入力バッファＲＢａは、伝送路Ｌｓのレベルに応じた信号をインターフェース回路（Ｉ／Ｆと表記）１３ａに出力する。
単方向の通信に用いられる伝送路Ｌｓの第１端（図において左端）は、システム回路１２の出力バッファ（送信バッファ）ＴＢａに接続され、伝送路Ｌｓの第２端（図において右端）はメモリ１１の入力バッファ（受信バッファ）ＲＢａに接続されている。出力バッファＴＢａは、インターフェース回路（物理層（ＰＨＹ）回路ともいう）（Ｉ／Ｆと表記）１３から出力される信号（例えば、アドレスＡｄ）に応じて伝送路Ｌｓを駆動（ドライブ）する。メモリ１１の入力バッファＲＢａは、伝送路Ｌｓのレベルに応じた信号をインターフェース回路（Ｉ／Ｆと表記）１３ａに出力する。
双方向の通信に用いられる伝送路Ｌｄの第１端（図において左端）は、システム回路１２に含まれる出力バッファＴＢｂと入力バッファＲＢｂに接続されている。伝送路Ｌｄの第２端（図において右端）は、メモリ１１に含まれる出力バッファＴＢｃと入力バッファＲＢｃに接続されている。伝送路Ｌｄが接続された出力バッファＴＢｂ，ＴＢｃはスリーステートバッファであり、インターフェース回路から出力される信号に応答して、出力端子の状態を制御する。
例えば、出力バッファＴＢｂ，ＴＢｃは、Ｌレベルのイネーブル信号ＥＮが供給されるとき、インターフェース回路から出力される送信信号に応答して、伝送路Ｌｄを高電位電圧レベル（Ｈレベル）又は低電位電圧レベル（Ｌレベル）に駆動する。そして、出力バッファＴＢｂ，ＴＢｃは、Ｈレベルのイネーブル信号ＥＮに応答して、伝送路Ｌｄをハイインピーダンス状態にする。
伝送路Ｌｄが接続された出力バッファＴＢｂ，ＴＢｃを適宜ハイインピーダンス状態とすることにより、両出力バッファＴＢｂ，ＴＢｃから出力される信号の衝突や貫通電流の発生を防ぐ。すなわち、信号の送受信を行わないとき、システム回路１２とメモリ１１の出力バッファＴＢｂ，ＴＢｃをハイインピーダンス状態とする。そして、システム回路１２のインターフェース回路１３は、メモリ１１へ信号を送信するとき、Ｌレベルのイネーブル信号ＥＮを出力して出力バッファＴＢｂを駆動状態とした後に送信する信号（例えばデータＤＱ）を出力する。出力バッファＴＢｂは、インターフェース回路１３の出力信号に応じて伝送路ＬｄをＨレベル又はＬレベルに駆動する。メモリ１１の入力バッファＲＢｃは、伝送路Ｌｄのレベルに応じた信号をインターフェース回路１３ａに出力する。メモリ１１からシステム回路１２へ信号を送信する場合も同様である。
そして、伝送路Ｌｄの両端にはそれぞれ終端回路（ＯＤＴ）が接続されている。双方向の通信に用いられる伝送路Ｌｄの場合、信号の送信方向に応じて終端回路が活性化又は非活性化される。終端回路が活性化しているときをＯＤＴオンと呼び、終端回路が非活性化しているときをＯＤＴオフと呼ぶ。終端回路は、信号の反射を防ぐ。そして、通信を行わないとき、両端の終端回路は共に非活性化されており、通信を行うときに、信号の伝送方向に応じて、受信側の終端回路が活性化される。
活性化された終端回路は、伝送路Ｌｄを終端する。例えば、終端回路は、伝送路Ｌｄと高電位電圧を供給する電源線との間に接続された第１の抵抗体と、伝送路Ｌｄと低電位電圧（例えば０ボルト）を供給する電源線との間に接続された第２の抵抗体とを含む。第１及び第２の抵抗体の抵抗値は、互いに等しく、かつ第１及び第２の抵抗体の合成抵抗値は伝送路Ｌｄの特性インピーダンスと整合する値に設定される。従って、伝送路Ｌｄが出力バッファＴＢｂ，ＴＢｃによりドライブされていない、つまり信号が出力されていないとき、終端回路は第１及び第２の抵抗体の抵抗値の比に応じたレベルに伝送路Ｌｄを設定する。つまり、第１及び第２の抵抗体の抵抗値が互いに等しい場合、伝送路Ｌｄのレベルは、高電位電圧と低電位電圧により設定される電源電圧範囲の中央のレベルとなる。
終端回路の活性化及び非活性化は、第１及び第２の抵抗体と直列に接続されたスイッチ素子（例えばＭＯＳトランジスタ）を制御することによりなされる。つまり、スイッチ素子がオンされると、伝送路Ｌｄが第１及び第２の抵抗体を介して電源線に接続され、伝送路Ｌｓを終端する。逆に、スイッチ素子がオフされると、伝送路Ｌｄは電源線から切り離される。
例えば、システム回路１２からメモリ１１へデータＤＱを送信する場合、システム回路１２からメモリ１１へライト要求Ｗｒが送信される（図１（ａ）参照）。メモリ１１のインターフェース回路１３ａは、ライト要求Ｗｒに応答して、例えばＨレベルの終端制御信号Ｓｏを出力し、その終端制御信号Ｓｏにより終端回路を活性化する。
メモリ１１は、システム回路１２のリード要求Ｒｒに応答してデータＤＱをシステム回路１２に送信する。つまり、システム回路１２がメモリ１１のデータを読み出すとき、インターフェース回路１３はメモリ１１にリード要求Ｒｒを出力した後、終端制御信号Ｓｏにより終端回路を活性化する。
メモリ１１は、リード要求Ｒｒに応答して、アドレスＡｄにより指定された領域のデータを読み出す。インターフェース回路１３ａは、Ｌレベルのイネーブル信号ＥＮを出力する。出力バッファＴＢｃは、そのイネーブル信号ＥＮに応答して伝送路Ｌｄに信号を出力可能にする。次に、インターフェース回路１３ａは、所定の周期でＨレベルとＬレベルとの間を遷移するデータストローブ信号ＤＱＳ（図１（ａ）参照）を出力するとともに、そのデータストローブ信号に同期してデータＤＱを出力する。システム回路１２のインターフェース回路１３は、データストローブ信号ＤＱＳに対して所定時間（例えば、信号ＤＱＳの位相の９０度分）遅延した信号を生成し、その信号によりデータＤＱを取り込む。
上記したように、双方向の通信に用いられる伝送路は、通信を行っていないときにハイインピーダンス状態にある。従って、伝送路のレベルは不定となっている。この場合、メモリ１１から送信されるデータストローブ信号ＤＱＳを認識することが難しく、最初のデータの読み込みに失敗するおそれがある。このため、メモリ１１のインターフェース回路１３ａは、データストローブ信号ＤＱＳを伝達する伝送路を所定時間（例えば、クロック信号の１周期分）ローインピーダンス状態にした後、データストローブ信号ＤＱＳを送信する。このローインピーダンス状態を、プリアンブル（Preamble）と呼ぶ。メモリ１１のインターフェース回路１３ａは、ローインピーダンス状態として例えば伝送路をＬレベルとする。そして、インターフェース回路１３ａは、データストローブ信号ＤＱＳを送信するデータ数に応じた回数トグルしたのち、所定時間（例えばクロック信号の半周期分）Ｌレベルとした後、Ｈレベルのイネーブル信号ＥＮを出力バッファに出力して伝送路をハイインピーダンス状態とする。なお、トグル後のＬレベルである期間を、ポストアンブル（Postamble ）と呼ぶ。
システム回路１２には、伝送路がハイインピーダンス状態からローインピーダンス状態への切り替わり、つまり伝送路のレベルがＬレベルに切り替わることを検出し、データストローブ信号ＤＱＳをインターフェース回路１３に出力する入出力部が設けられている。この入出力部は、リード動作に対してプリアンブルからポストアンブルまでの期間（以後、リード期間という）、伝送路を介してメモリ１１から供給されるトグルするデータストローブ信号ＤＱＳをインターフェース回路１３に伝達し、リード期間以外の期間、伝送路のレベルをインターフェース回路１３に伝達しない。伝送路は、双方向通信に用いられる。従って、伝送路のレベルは、システム回路１２からメモリ１１へ送信するデータストローブ信号ＤＱＳにより変化する。つまり、リード期間以外の期間における伝送路のレベルをインターフェース回路１３に伝達すると、このレベルをデータストローブ信号と誤認識する、つまり誤動作を発生させるからである。
次に、入出力部の構成を説明する。
図２に示すように、入出力部１４は、バッファ回路１５、信号制御回路１６、終端制御回路１７、終端回路１８を含む。
図２に示すように、入出力部１４は、バッファ回路１５、信号制御回路１６、終端制御回路１７、終端回路１８を含む。
バッファ回路１５は、入力バッファ回路２１と出力バッファ回路２２を含む。
図２において、データストローブ信号ＤＱＳは差動信号であり、第１の伝送路Ｌ１により伝達されるデータストローブ信号ＤＱＳａと、第２の伝送路Ｌ２により伝達される反転データストローブ信号ＢＤＱＳａとを含む。
図２において、データストローブ信号ＤＱＳは差動信号であり、第１の伝送路Ｌ１により伝達されるデータストローブ信号ＤＱＳａと、第２の伝送路Ｌ２により伝達される反転データストローブ信号ＢＤＱＳａとを含む。
入力バッファ回路２１は差動増幅器であり、非反転入力端子に第１の伝送路Ｌ１が接続され、反転入力端子に第２の伝送路Ｌ２が接続されている。入力バッファ回路２１は、データストローブ信号ＤＱＳａと反転データストローブ信号ＢＤＱＳａの差電圧に応じて生成したデータストローブ信号ＤＱＳｂを出力する。
具体的には、入力バッファ回路２１は、両信号ＤＱＳａ，ＢＤＱＳａの差電圧がプラス側の閾値電圧より大きいときにＨレベルのデータストローブ信号ＤＱＳｂを出力する。一方、入力バッファ回路２１は、両信号ＤＱＳａ，ＢＤＱＳａの差電圧がマイナス側の閾値電圧より小さいときにＬレベルのデータストローブ信号ＤＱＳｂを出力する。例えば、プラス側の閾値電圧は０．５Ｖに設定され、マイナス側の閾値電圧は−０．５Ｖに設定されている。
出力バッファ回路２２は、インターフェース回路１３から、メモリ１１に送信するデータのためのデータストローブ信号ＤＱＳｃが入力される。出力バッファ回路２２は差動出力バッファであり、非反転出力端子が第１の伝送路Ｌ１に接続され、反転出力端子が第２の伝送路Ｌ２に接続されている。出力バッファ回路２２は、データストローブ信号ＤＱＳｃの論理レベルと等しいレベルのデータストローブ信号ＤＱＳａを第１の伝送路Ｌ１に出力するとともに、データストローブ信号ＤＳＱｃの論理レベルを反転したレベルの反転データストローブ信号ＢＤＱＳａを第２の伝送路Ｌ２に出力する。また、出力バッファ回路２２は、スリーステートバッファであり、インターフェース回路１３から供給されるＬレベルのイネーブル信号ＢＥＮに応答して信号を出力し、Ｈレベルのイネーブル信号ＢＥＮに応答して出力端子をハイインピーダンス状態とする。
信号制御回路１６は、判定回路２３、アンド回路２４を有している。判定回路２３は、バッファ回路１５の入力バッファ回路２１からデータストローブ信号ＤＱＳｂが入力される。また、判定回路２３は、インターフェース回路１３から終端制御信号Ｓｏが入力される。さらに、判定回路２３は、システム回路１２に含まれるメモリコントローラ（図示略）からインターフェース回路１３を介して設定信号Ｓｓが入力される。
終端制御信号Ｓｏは、終端回路１８を活性化又は非活性化するための信号である。終端回路１８は、例えばＨレベルの終端制御信号Ｓｏに応答して活性化し、Ｌレベルの終端制御信号Ｓｏに応答して非活性化する。インターフェース回路１３は、図示しないメモリコントローラからリード要求Ｒｒを入力すると、Ｈレベルの終端制御信号Ｓｏを出力し、メモリコントローラからリード要求Ｒｒを入力しないとき、Ｌレベルの終端制御信号Ｓｏを出力する。
設定信号Ｓｓは、システム回路１２がメモリ１１から読み出すデータの数を示すデータである。メモリ１１は、設定されたバースト値に応じて指定されたアドレスＡｄをインクリメントしてデータを連続的に読み出すバーストモードを有している。このように読み出された複数のデータは、データストローブ信号ＤＱＳに応じて連続的に出力される。つまり、バースト値は連続的に読み出すデータの数である。そして、判定回路２３には、このバースト値が設定信号Ｓｓにより設定される。
判定回路２３は、データストローブ信号ＤＱＳ、終端制御信号Ｓｏ、設定信号Ｓｓに応じて、許可信号Ｓｅを出力する。詳述すると、判定回路２３は、終端制御信号ＳｏがＬレベル（ＯＤＴオフ）のとき、即ちシステム回路１２がメモリ１１をライトするとき、例えばＬレベル（禁止モード）の許可信号Ｓｅを出力する。また、判定回路２３は、終端制御信号ＳｏがＨレベル（ＯＤＴオン）のとき、データストローブ信号ＤＱＳ、設定信号Ｓｓに応じて、許可信号Ｓｅを出力する。
判定回路２３は、データストローブ信号ＤＱＳｂがＨレベルからＬレベルへの遷移を検出すると、Ｌレベル（許可モード）の許可信号Ｓｅを出力する。その後、判定回路２３は、データストローブ信号ＤＱＳｂの遷移をカウントする。データストローブ信号ＤＱＳｂの遷移、すなわちデータストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジは、メモリ１１から読み出すデータの数（バースト値）だけ発生する。そして、判定回路２３は、カウント値が設定信号Ｓｓにて設定された値を越えると、Ｌレベル（禁止モード）の許可信号Ｓｅを出力する。
上記したように、メモリ１１は、システム回路１２のリード要求Ｒｒに応答して、プリアンブル、つまり所定期間Ｌレベルのデータストローブ信号ＤＱＳ（Ｌレベルのストローブ信号ＤＱＳａ及びＨレベルの反転ストローブ信号ＢＤＱＳａ）を出力した後、ストローブ信号ＤＱＳａ，ＢＤＱＳａをトグルするとともにデータＤＱを出力する。従って、判定回路２３は、プリアンブルを検出してから設定されたデータ数のデータＤＱを入力し終わるまでの間、Ｈレベルの許可信号Ｓｅを出力する。
アンド回路２４は、バッファ回路１５からデータストローブ信号ＤＱＳｂが入力されるとともに、判定回路２３から許可信号Ｓｅが入力される。アンド回路２４は、データストローブ信号ＤＱＳｂ及び許可信号Ｓｅに応じて、データストローブ信号ＤＱＳｄをインターフェース回路１３に出力する。アンド回路２４は、許可信号ＳｅがＨレベル（許可モード）のとき、データストローブ信号ＤＱＳｂのレベルと等しいレベルのデータストローブ信号ＤＱＳｄを出力する。従って、インターフェース回路１３は、トグルするデータストローブ信号ＤＱＳｄに基づいてデータＤＱを読み込む。一方、アンド回路２４は、許可信号ＳｅがＬレベル（禁止モード）のとき、Ｌレベルのデータストローブ信号ＤＱＳｄを出力する。従って、インターフェース回路１３は、データストローブ信号ＤＱＳｄがトグルしないため、データＤＱを読み込まない。
終端制御回路１７は、アンド回路２５とインバータ回路２６を含む。アンド回路２５には、インターフェース回路１３から終端制御信号Ｓｏが入力されるとともに、判定回路２３から許可信号Ｓｅが入力される。アンド回路２５は、終端制御信号Ｓｏ及び許可信号Ｓｅに応じて、調整信号Ｓｄ１を出力する。アンド回路２５は、終端制御信号ＳｏがＨレベル（ＯＤＴオン）のとき、許可信号Ｓｅに応じたレベルの調整信号Ｓｄ１を出力する。一方、アンド回路２５は、Ｌレベルの終端制御信号Ｓｏに応答してＬレベルの調整信号Ｓｄ１を出力する。インバータ回路２６は、調整信号Ｓｄ１の論理を反転したレベルの反転調整信号ＢＳｄ１を出力する。
終端回路１８は、インバータ回路２７と第１〜第４終端部１８ａ〜１８ｄを含む。
インバータ回路２７は、終端制御信号Ｓｏの論理を反転したレベルの反転終端制御信号ＢＳｏを出力する。
インバータ回路２７は、終端制御信号Ｓｏの論理を反転したレベルの反転終端制御信号ＢＳｏを出力する。
第１終端部１８ａは、ＰチャネルＭＯＳトランジスタＴ１、ＮチャネルＭＯＳトランジスタＴ２、第１及び第２終端抵抗Ｒ１，Ｒ２を有している。
第１トランジスタＴ１は、そのソースが高電位電圧ＶＤＤを供給するための電源線ＶＬａに接続され、そのドレインが第１終端抵抗Ｒ１の第１端子に接続され、第１終端抵抗Ｒ１の第２端子は第１の伝送路Ｌ１に接続されている。第１トランジスタＴ１のゲートには反転終端制御信号ＢＳｏが供給される。
第１トランジスタＴ１は、そのソースが高電位電圧ＶＤＤを供給するための電源線ＶＬａに接続され、そのドレインが第１終端抵抗Ｒ１の第１端子に接続され、第１終端抵抗Ｒ１の第２端子は第１の伝送路Ｌ１に接続されている。第１トランジスタＴ１のゲートには反転終端制御信号ＢＳｏが供給される。
第２トランジスタＴ２は、そのソースが低電位電圧を供給する電源線ＶＬｂに接続され、そのドレインが第２終端抵抗Ｒ２の第１端子に接続され、第２終端抵抗Ｒ２の第２端子は第１の伝送路Ｌ１に接続されている。第２トランジスタＴ２のゲートには終端制御信号Ｓｏが供給される。尚、本実施形態において、低電位電圧は０ボルト、つまりグランドレベルであるため、電源線ＶＬｂをグランドとして図に示している。
ＯＤＴオンのとき、終端制御信号ＳｏはＨレベルであり、反転信号ＢＳｏはＬレベルである。従って、第１トランジスタＴ１及び第２トランジスタＴ２がオンする。すると、伝送路Ｌ１は、第１終端抵抗Ｒ１と第１トランジスタＴ１を介して電源線ＶＬａに接続されるとともに、第２終端抵抗Ｒ２と第２トランジスタＴ２を介して電源線ＶＬｂに接続される。これにより、第１終端部１８ａは、第１及び第２トランジスタＴ１，Ｔ２のオン抵抗と、第１及び第２終端抵抗Ｒ１，Ｒ２の合成抵抗により、第１の伝送路Ｌ１を終端する。
一方、ＯＤＴオフのとき、終端制御信号ＳｏはＬレベルであり、反転信号ＢＳｏはＨレベルである。従って、第１トランジスタＴ１及び第２トランジスタＴ２がオフする。すると、第１及び第２終端抵抗Ｒ１，Ｒ２は、オフした第１及び第２トランジスタＴ１，Ｔ２により電源線ＶＬａ，ＶＬｂと切り離される。従って、第１の伝送路Ｌ１は終端されない。なお、オフした第１トランジスタＴ１は、電源線ＶＬａと第１の伝送路Ｌ１との間を、無限大の抵抗値の抵抗により接続することと等価である。同様に、オフした第２トランジスタＴ２は、電源線ＶＬｂと第１の伝送路Ｌ１との間を、無限大の抵抗値の抵抗により接続することと等価である。従って、第１の伝送路Ｌ１は、ハイインピーダンス状態となる。
第２終端部１８ｂは、第１終端部１８ａと同様に、第１及び第２トランジスタＴ１，Ｔ２と第１及び第２終端抵抗Ｒ１，Ｒ２を含む。そして、第１トランジスタＴ１のゲートには反転終端制御信号ＢＳｏが供給される。従って、第２終端部１８ｂの第１トランジスタＴ１は、第１終端部１８ａの第１トランジスタＴ１と同相にてオンオフし、第１終端抵抗Ｒ１が電源線ＶＬａに対して接離される。一方、第２トランジスタＴ２のゲートには調整信号Ｓｄ１が供給される。従って、第２終端抵抗Ｒ２は、調整信号Ｓｄ１により、電源線ＶＬｂに対して接離される。
例えば、ＯＤＴオン、かつ調整信号Ｓｄ１がＬレベルのとき、第２終端部１８ｂの第２トランジスタＴ２がオフする。このとき、第１の伝送路Ｌ１は、第１終端部１８ａのトランジスタＴ１及び終端抵抗Ｒ１と、第２終端部１８ｂのトランジスタＴ１及び終端抵抗Ｒ１により電源線ＶＬａに接続されるとともに、第１終端部１８ａのトランジスタＴ２及び終端抵抗Ｒ２により電源線ＶＬｂに接続される。従って、第１の伝送路Ｌ１は、電源線ＶＬａ，ＶＬｂとの間に介在される素子の合成抵抗により終端される。そして、第１の伝送路Ｌ１は、これらの合成抵抗の抵抗値、つまり、電源線ＶＬａ側の合成抵抗の抵抗値と、電源線ＶＬｂ側の合成抵抗の抵抗値の比に応じたレベルにドライブされる。
また、ＯＤＴオン、かつ調整信号Ｓｄ１がＨレベルのとき、第２終端部１８ｂの第２トランジスタＴ２がオンする。このとき、第１の伝送路Ｌ１は、第１終端部１８ａのトランジスタＴ１及び終端抵抗Ｒ１と、第２終端部１８ｂのトランジスタＴ１及び終端抵抗Ｒ１により電源線ＶＬａに接続されるとともに、第１終端部１８ａのトランジスタＴ２及び終端抵抗Ｒ２と、第２終端部１８ｂのトランジスタＴ２及び終端抵抗Ｒ２により電源線ＶＬｂに接続される。そして、第１の伝送路Ｌ１は、電源線ＶＬａ，ＶＬｂとの間に介在される素子の合成抵抗により終端される。このときの合成抵抗は、調整信号Ｓｄ１がＬレベルのときと比べると、第２終端部１８ｂのトランジスタＴ２及び終端抵抗Ｒ２が加わる分だけ変化する。すなわち、第１の伝送路Ｌ１に対する終端抵抗の抵抗比は、調整信号Ｓｄ１により調整される。そして、第１及び第２終端部１８ａ，１８ｂが第１の伝送路Ｌ１をドライブするレベルは、合成抵抗の抵抗比に応じたレベルとなるため、抵抗比と同様に、調整信号Ｓｄ１により調整される。
第３終端部１８ｃは、第１終端部１８ａと同様に、第１及び第２トランジスタＴ１，Ｔ２と第１及び第２終端抵抗Ｒ１，Ｒ２を含む。そして、第１トランジスタＴ１のゲートには反転終端制御信号ＢＳｏが供給され、第２トランジスタＴ２のゲートには終端制御信号Ｓｏが供給される。従って、第３終端部１８ｃは、ＯＤＴオンのとき、第２の伝送路Ｌ２を終端する。一方、第３終端部は、ＯＤＴオフのとき、無限大の抵抗値の抵抗と等価となるため、第２の伝送路Ｌ２は、ハイインピーダンス状態となる。
第４終端部１８ｄは、第２終端部１８ｂと同様に、第１及び第２トランジスタＴ１，Ｔ２と第１及び第２終端抵抗Ｒ１，Ｒ２を含む。そして、第１トランジスタＴ１のゲートには反転調整信号ＢＳｄ１が供給される。従って、第１終端抵抗Ｒ１は、反転調整信号ＢＳｄ１により、電源線ＶＬａに対して接離される。一方、第２トランジスタＴ２のゲートには、終端制御信号Ｓｏが供給される。従って、第４終端部１８ｄの第２トランジスタＴ２は、第３終端部１８ｃの第２トランジスタＴ２と同相にてオンオフし、第２終端抵抗Ｒ２が電源線ＶＬｂに対して接離される。
従って、第２の伝送路Ｌ２は、終端制御信号Ｓｏに基づいて、第３終端部１８ｃと第４終端部１８ｄの合成抵抗により終端される。そして、第３終端部１８ｃ及び第４終端部１８ｄの合成抵抗の抵抗値は、反転調整信号ＢＳｄ１により調整される。
反転調整信号ＢＳｄ１のレベルは、調整信号Ｓｄ１を論理反転したレベルである。そして、調整信号Ｓｄ１は第２終端部１８ｂのＮチャネルＭＯＳトランジスタＴ２のゲートに供給され、反転調整信号ＢＳｄ１は第４終端部１８ｄのＰチャネルＭＯＳトランジスタＴ１のゲートに供給される。従って、第２終端部１８ｂのトランジスタＴ２と第４終端部１８ｄのトランジスタＴ１は同相にてオンオフする。そして、第２終端部１８ｂのトランジスタＴ２は、低電位電圧を供給する電源線ＶＬｂと第１の伝送路Ｌ１との間に介在され、第４終端部１８ｄのトランジスタＴ１は、高電位電圧を供給する電源線ＶＬａと第２の伝送路Ｌ２との間に介在されている。第１の伝送路Ｌ１をドライブするレベルの調整方向と、第２の伝送路Ｌ２をドライブするレベルの調整方向は、互いに逆方向である。
例えば、第１及び第２トランジスタＴ１，Ｔ２のオン抵抗値を５０Ω、第１及び第２終端抵抗Ｒ１，Ｒ２の抵抗値を１５０Ωとする。終端制御信号ＳｏがＬレベル（ＯＤＴオフ）のとき、第１及び第２終端部１８ａ，１８ｂのトランジスタＴ１，Ｔ２がオフするため、図３（ａ）の上段に示すように、第１及び第２終端部１８ａ，１８ｂは、抵抗値が無限大の抵抗と等価となる。同様に、第３及び第４終端部１８ｃ，１８ｄは、図３（ａ）の下段に示すように、抵抗値が無限大の抵抗と等価となる。従って、第１の伝送路Ｌ１と第２の伝送路Ｌ２は、それぞれハイインピーダンス状態となる。
終端制御信号ＳｏがＨレベル（ＯＤＴオン）、調整信号Ｓｄ１がＬレベル（反転調整信号ＢＳｄ１がＨレベル）のとき、第２終端部１８ｂのトランジスタＴ２がオフする。従って、第１及び第２終端部１８ａ，１８ｂは、図３（ｂ）の上段に示すように、第１の伝送路Ｌ１と電源線ＶＬａとの間に接続された１００Ωの抵抗と、第１の伝送路Ｌ１と電源線ＶＬｂとの間に接続された２００Ωの抵抗と等価となる。この時、高電位電圧ＶＤＤを１．８Ｖとすると、第１の伝送路Ｌ１のレベル、つまりデータストローブ信号ＤＱＳａは、１．２Ｖとなる。
同様に、Ｈレベルの終端制御信号ＳｏとＨレベルの反転調整信号ＢＳｄ１により、第４終端部１８ｄのトランジスタＴ１がオフする。従って、第３及び第４終端部１８ｃ，１８ｄは、図３（ｂ）の下段に示すように、第２の伝送路Ｌ２と電源線ＶＬａとの間に接続された２００Ωの抵抗と、第２の伝送路Ｌ２と電源線ＶＬｂとの間に接続された１００Ωの抵抗と等価となる。そして、第２の伝送路Ｌ２のレベル、つまり反転データストローブ信号ＢＤＱＳａは、０．６Ｖとなる。
終端制御信号ＳｏがＨレベル（ＯＤＴオン）、調整信号Ｓｄ１がＨレベル（反転調整信号ＢＳｄ１がＬレベル）のとき、第１及び第２終端部１８ａ，１８ｂのすべてのトランジスタＴ１，Ｔ２がオンする。従って、第１及び第２終端部１８ａ，１８ｂは、図３（ｃ）の上段に示すように、第１の伝送路Ｌ１と電源線ＶＬａとの間に接続された１００Ωの抵抗と、第１の伝送路Ｌ１と電源線ＶＬｂとの間に接続された１００Ωの抵抗と等価となる。従って、第１の伝送路Ｌ１のレベル、つまりデータストローブ信号ＤＱＳａは、０．９Ｖとなる。
同様に、Ｈレベルの終端制御信号ＳｏとＬレベルの反転調整信号ＢＳｄ１により、第３及び第４終端部１８ｃ，１８ｄのすべてのトランジスタＴ１，Ｔ２がオンする。従って、第３及び第４終端部１８ｃ，１８ｄは、図３（ｃ）の下段に示すように、第２の伝送路Ｌ２と電源線ＶＬａとの間に接続された１００Ωの抵抗と、第２の伝送路Ｌ２と電源線ＶＬｂとの間に接続された１００Ωの抵抗と等価となる。そして、第２の伝送路Ｌ２のレベル、つまり反転データストローブ信号ＢＤＱＳａは、０．９Ｖとなる。
次に、上記のように構成されたシステム回路１２において、プリアンブル状態に遷移する際の動作について図４に従って説明する。なお、構成部材については、図１〜図３を参照されたい。
今、時刻ｔ０において、例えばポストアンブル状態にあり、第１及び第２の伝送路Ｌ１，Ｌ２は、メモリ１１及びシステム回路１２によりドライブされないため、ハイインピーダンス状態となっている。この状態は、システム回路１２からメモリ１１へデータを書き込むライト動作後のライトポストアンブル状態の後、リード動作後のリードポストアンブル状態の後、等である。このとき、終端制御信号ＳｏがＬレベル（ＯＤＴオフ）であるため、第１及び第２の伝送路Ｌ１，Ｌ２は第１〜第４終端部１８ａ〜１８ｄにて終端されていない。
時刻ｔ１において、インターフェース回路１３が図示しないメモリコントローラからのリード要求Ｒｒに応答してＨレベルの終端制御信号Ｓｏ（ＯＤＴオン）を出力する。この時、許可信号ＳｅはＬレベルであるため、第１の伝送路Ｌ１は、図３（ｂ）の上段に示す合成抵抗により終端される。すると、第１の伝送路Ｌ１（データストローブ信号ＤＱＳａ）の電位が上昇し、やがて合成抵抗の抵抗値比によって決まる電位（図では１．２Ｖ）となる。同様に、第２の伝送路Ｌ２は、図３（ｂ）の下段に示す合成抵抗により終端される。すると、第２の伝送路Ｌ２（反転データストローブ信号ＢＤＱＳａ）の電位が低下し、やがて合成抵抗の抵抗値比によって決まる電位（図では０．６Ｖ）となる。
入力バッファ回路２１は、データストローブ信号ＤＱＳａと反転データストローブ信号ＢＤＱＳａとの間の差電圧がプラス側の閾値電圧（例えば０．５Ｖ）より大きくなるため、Ｈレベルのデータストローブ信号ＤＱＳｂを出力する（時刻ｔ２）。
メモリ１１は、システム回路１２からのリード要求Ｒｒに応答して、伝送路Ｌ１，Ｌ２にプリアンブルを出力する、すなわちＬレベルのデータストローブ信号ＤＱＳａとＨレベルの反転データストローブ信号ＢＤＱＳａを出力する。そして、入力バッファ回路２１は、データストローブ信号ＤＱＳａと反転データストローブ信号ＢＤＱＳａとの間の差電圧（ＶDQSa−ＶBDQSa）がマイナス側の閾値電圧（−０．５Ｖ）より低くなると、Ｌレベルのデータストローブ信号ＤＱＳｂを出力する（時刻ｔ３）。
判定回路２３は、終端制御信号ＳｏがＨレベルであるため、Ｌレベルのデータストローブ信号ＤＱＳｂに応答して、Ｈレベル（許可モード）の許可信号Ｓｅを出力する（時刻ｔ４）。アンド回路２４は、Ｈレベル（許可モード）の許可信号Ｓｅに応答して、データストローブ信号ＤＱＳｂと等しいレベルのデータストローブ信号ＤＱＳｄを出力する。
メモリ１１は、プリアンブルの後、トグルするデータストローブ信号ＤＱＳａ，ＢＤＱＳａを出力する。入力バッファ回路２１は、データストローブ信号ＤＱＳａ，ＢＤＱＳａに基づいて、トグルするデータストローブ信号ＤＱＳｂを出力する。アンド回路２４は、このデータストローブ信号ＤＱＳｂと等しいレベルのデータストローブ信号ＤＱＳｄを出力する。これにより、インターフェース回路１３は、トグルするデータストローブ信号ＤＱＳｄに基づいてデータＤＱを読み込む。
また、時刻ｔ４において、Ｈレベルの許可信号Ｓｅが判定回路２３から出力されると、終端制御回路１７は、そのＨレベルの許可信号Ｓｅに応答してＨレベルの調整信号Ｓｄ１とＬレベルの反転調整信号ＢＳｄ１を出力する。すると、終端回路１８は、図３（ｃ）に示す等価回路として動作する。つまり伝送路Ｌ１は、第１の伝送路Ｌ１と高電位電圧を供給する電源線ＶＬａとの間、及び第１の伝送路Ｌ１と低電位電圧を供給する電源線ＶＬｂとの間に、それぞれ同じ抵抗値の終端抵抗が接続された状態となる。そして、伝送路Ｌ１は、第１及び第２終端部１８ａ，１８ｂの合成抵抗の抵抗比により、高電位電圧と低電位電圧により設定される電源電圧範囲の中央、すなわち本実施形態ではＶＤＤ／２のレベルにドライブされる。
このため、高電位電圧レベル（Ｈレベル）から低電位電圧レベル（Ｌレベル）へと遷移する時間（フォールタイム）と、ＬレベルからＨレベルへと遷移する時間（ライズタイム）とが等しくなる、つまりデータストローブ信号ＤＱＳａを伝達するときの対称性が確保される。
また、第１の伝送路Ｌ１を終端する合成抵抗の抵抗値は、それぞれ１００Ωであり、これらの合成抵抗によるインピーダンスは、２つの合成抵抗を並列接続したときの抵抗値として算出されるため、５０Ωとなる。従って、第１及び第２終端部１８ａ，１８ｂのインピーダンスが第１の伝送路Ｌ１の特性インピーダンスと一致するため、第１の伝送路Ｌ１による伝達されるデータストローブ信号ＤＱＳａの反射を抑制することができ、反射による信号の波形歪みを防止することができる。
第２の伝送路Ｌ２は、第１の伝送路Ｌ１と同様に、第３及び第４終端部１８ｃ，１８ｄの合成抵抗により終端され、電源電圧範囲の中央（ＶＤＤ／２）のレベルにドライブされるため、反転データストローブ信号ＢＤＱＳａを伝達するときの対称性が確保される。さらに、第３及び第４終端部１８ｃ，１８ｄの合成抵抗が第２の伝送路Ｌ２の特性インピーダンスと一致するため、第２の伝送路Ｌ２による伝達される反転データストローブ信号ＢＤＱＳａの反射を抑制することができ、反射による信号の波形歪みを防止することができる。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）システム回路１２がメモリ１１にリード要求Ｒｒを出力すると、インターフェース回路１３は終端制御信号Ｓｏにより伝送路Ｌ１，Ｌ２に対する終端回路１８を活性化させる。そして、終端制御回路１７は、終端制御信号Ｓｏと、判定回路２３から出力される許可信号Ｓｅに基づいて、終端回路１８の抵抗値を、入力バッファ回路２１が伝送路Ｌ１，Ｌ２のレベルをＨレベルの信号として検出する値に調整する。
（１）システム回路１２がメモリ１１にリード要求Ｒｒを出力すると、インターフェース回路１３は終端制御信号Ｓｏにより伝送路Ｌ１，Ｌ２に対する終端回路１８を活性化させる。そして、終端制御回路１７は、終端制御信号Ｓｏと、判定回路２３から出力される許可信号Ｓｅに基づいて、終端回路１８の抵抗値を、入力バッファ回路２１が伝送路Ｌ１，Ｌ２のレベルをＨレベルの信号として検出する値に調整する。
これにより、入力バッファ回路２１は、Ｈレベルのデータストローブ信号ＤＱＳｂを出力し、メモリ１１から出力されるプリアンブル（Ｌレベルのデータストローブ信号ＤＱＳａ）に基づいてＬレベルのデータストローブ信号ＤＱＳｂを出力する。
このため、判定回路２３は、入力バッファ回路２１から出力されるデータストローブ信号ＤＱＳｂが、ＨレベルからＬレベルへと遷移するため、Ｌレベルのデータストローブ信号ＤＱＳａ、つまりプリアンブルを確実に検出することができる。従って、システム回路１２は、終端抵抗の抵抗値を調整するための終端制御回路１７を設けるだけでよく、従来例のようなプリアンブル検出回路を設ける必要がないため、システム回路１２の回路規模を縮小することができる。
（２）判定回路２３は、Ｌレベルのデータストローブ信号ＤＱＳｂ、すなわちプリアンブルを検出するとＨレベルの許可信号Ｓｅを出力する。終端制御回路１７は、その許可信号Ｓｅに応答して、終端回路１８の抵抗値を、第１及び第２の伝送路Ｌ１，Ｌ２のレベルが高電位電圧ＶＤＤの中間電位となる値に調整する。
従って、相補なデータストローブ信号ＤＱＳａ，ＢＤＱＳａの論理遷移の遅延を防ぐ、つまり、ＨレベルからＬレベルへと遷移する時間（フォールタイム）と、ＬレベルからＨレベルへと遷移する時間（ライズタイム）とが等しくなり、データストローブ信号ＤＱＳａを伝達するときの対称性が確保することができる。
（第２実施形態）
以下、第２実施形態を図５〜図７に従って説明する。
なお、先の図１〜図４に示した部材と同一の部材にはそれぞれ同一の符号を付し、それら各要素についてはその説明を省略する。
以下、第２実施形態を図５〜図７に従って説明する。
なお、先の図１〜図４に示した部材と同一の部材にはそれぞれ同一の符号を付し、それら各要素についてはその説明を省略する。
図５に示すように、システム回路１２ａはメモリ１１ａと伝送路Ｌ１１を介して互いに接続され、シングルエンドのデータストローブ信号ＤＱＳｅを互いに送受信するように構成されている。
システム回路１２ａは、インターフェース回路１３、入出力部１４ａ、メモリコントローラ（図示略）を含む。入出力部１４ａは、信号制御回路１６、バッファ回路５０、終端制御回路５３、終端回路６１を有している。
バッファ回路５０は、入力バッファ回路５１と、出力バッファ回路５２を含む。入力バッファ回路５１は、メモリ１１からシングルエンドの信号であるデータストローブ信号ＤＱＳｅが伝送路Ｌ１１を介して入力される。入力バッファ回路５１は、データストローブ信号ＤＱＳｅの電圧値ＶDQSaと基準電圧Ｖｒの差電圧（＝ＶDQSa−Ｖｒ）に応じて、データストローブ信号ＤＱＳｂを信号制御回路１６に出力する。
具体的には、入力バッファ回路５１は、差電圧がプラス側の閾値電圧より大きいときにＨレベルのデータストローブ信号ＤＱＳｂを出力し、差電圧がマイナス側の閾値電圧より小さいときにＬレベルのデータストローブ信号ＤＱＳｂを出力する。例えば、基準電圧Ｖｒは電源電圧範囲の１／２（＝０．９Ｖ）、プラス側の閾値電圧は０．３Ｖ、マイナス側の閾値電圧は−０．３Ｖに設定されている。
出力バッファ回路５２は、インターフェース回路１３からのデータストローブ信号ＤＱＳｃが入力される。出力バッファ回路５２は、そのデータストローブ信号ＤＱＳｃに基づいて生成したシングルエンドの信号であるデータストローブ信号ＤＱＳｅを伝送路Ｌ１１を介してメモリ１１に出力する。また、出力バッファ回路５２はスリーステートバッファであり、インターフェース回路１３から供給されるＨレベルのイネーブル信号ＢＥＮに応答して出力端子をハイインピーダンス状態にする。
終端制御回路５３は、アンド回路２５を含む。アンド回路２５は、終端制御信号Ｓｏと許可信号Ｓｅに基づいて調整信号Ｓｄ１を出力する。
終端回路６１は、インバータ回路２７と終端部６２を有している。インバータ回路２７は、終端制御信号Ｓｏの論理を反転したレベルの反転終端制御信号ＢＳｏを出力する。終端部６２は、第１実施形態の第２終端部１８ｂと同様に構成されている。つまり、終端部６２は、ＰチャネルＭＯＳトランジスタＴ１、ＮチャネルＭＯＳトランジスタＴ２、第１及び第２終端抵抗Ｒ１，Ｒ２を含む。第１トランジスタＴ１のソースは高電位電圧ＶＤＤを供給する電源線ＶＬａと接続され、第１トランジスタＴ１のドレインは第１終端抵抗Ｒ１の第１端子に接続され、終端抵抗Ｒ１の第２端子は伝送路Ｌ１１に接続されている。その伝送路Ｌ１１は第２終端抵抗Ｒ２の第１端子に接続され、抵抗Ｒ２の第２端子は第２トランジスタＴ２のドレインに接続され、第２トランジスタＴ２のソースは低電位電圧（例えばグランド）を供給する電源線ＶＬｂと接続されている。そして、第１トランジスタＴ１のゲートには反転終端制御信号ＢＳｏが供給され、第２トランジスタＴ２のゲートには調整信号Ｓｄ１が供給される。
終端回路６１は、インバータ回路２７と終端部６２を有している。インバータ回路２７は、終端制御信号Ｓｏの論理を反転したレベルの反転終端制御信号ＢＳｏを出力する。終端部６２は、第１実施形態の第２終端部１８ｂと同様に構成されている。つまり、終端部６２は、ＰチャネルＭＯＳトランジスタＴ１、ＮチャネルＭＯＳトランジスタＴ２、第１及び第２終端抵抗Ｒ１，Ｒ２を含む。第１トランジスタＴ１のソースは高電位電圧ＶＤＤを供給する電源線ＶＬａと接続され、第１トランジスタＴ１のドレインは第１終端抵抗Ｒ１の第１端子に接続され、終端抵抗Ｒ１の第２端子は伝送路Ｌ１１に接続されている。その伝送路Ｌ１１は第２終端抵抗Ｒ２の第１端子に接続され、抵抗Ｒ２の第２端子は第２トランジスタＴ２のドレインに接続され、第２トランジスタＴ２のソースは低電位電圧（例えばグランド）を供給する電源線ＶＬｂと接続されている。そして、第１トランジスタＴ１のゲートには反転終端制御信号ＢＳｏが供給され、第２トランジスタＴ２のゲートには調整信号Ｓｄ１が供給される。
終端制御信号ＳｏがＬレベル（ＯＤＴオフ）のとき、Ｈレベルの反転終端制御信号ＢＳｏによりトランジスタＴ１がオフし、Ｌレベルの調整信号Ｓｄ１によりトランジスタＴ２がオフする。従って、伝送路Ｌ１１は終端されない。なお、オフした第１及び第２トランジスタＴ１，Ｔ２は、抵抗値が無限大の抵抗と等価である。従って、終端部６２は、図６（ａ）に示すように、抵抗値が無限大の抵抗として働くため、伝送路Ｌ１１はハイインピーダンス状態となる。
終端制御信号ＳｏがＨレベル（ＯＤＴオン）のとき、Ｈレベルの反転終端制御信号ＢＳｏによりトランジスタＴ１がオンする。そして、調整信号Ｓｄ１がＬレベルのとき、トランジスタＴ２はオフする。このとき、伝送路Ｌ１１は、トランジスタＴ１のオン抵抗と第１終端抵抗Ｒ１の合成抵抗により電源線ＶＬａに接続される。一方、トランジスタＴ２はオフするため、伝送路Ｌ１１と電源線ＶＬｂとの間の合成抵抗値は無限大となる。
例えば、第１及び第２トランジスタＴ１，Ｔ２のオン抵抗を２５Ω、第１及び第２終端抵抗Ｒ１，Ｒ２の抵抗値を７５Ωとする。すると、終端部６２は、図６（ｂ）に示すように、伝送路Ｌ１１と電源線ＶＬａとの間に接続された１００Ωの抵抗と、伝送路Ｌ１１と電源線ＶＬｂとの間に接続された無限大の抵抗値の抵抗と等価となる。これにより、伝送路Ｌ１１は、電源線ＶＬａのレベル、すなわち高電位電圧ＶＤＤレベル（Ｈレベル）にドライブされる。
終端制御信号ＳｏがＨレベル（ＯＤＴオン）のとき、Ｈレベルの反転終端制御信号ＢＳｏによりトランジスタＴ１がオンする。そして、調整信号Ｓｄ１がＨレベルのとき、トランジスタＴ２がオンする。このとき、伝送路Ｌ１１は、トランジスタＴ１のオン抵抗と第１終端抵抗Ｒ１の合成抵抗により電源線ＶＬａと接続される。また、伝送路Ｌ１１は、トランジスタＴ２のオン抵抗と第２終端抵抗Ｒ２の合成抵抗により電源線ＶＬｂと接続される。この場合、終端部６２は、図６（ｃ）に示すように、伝送路Ｌ１１と電源線ＶＬａとの間に接続された１００Ωの抵抗と、伝送路Ｌ１１と電源線ＶＬｂとの間に接続された１００Ωの抵抗と等価となる。これにより、伝送路Ｌ１１は、両電源線ＶＬａ，ＶＬｂ間の中間レベル、すなわち高電位電圧ＶＤＤレベルの１／２（＝ＶＤＤ／２）にドライブされる。
次に、上記のように構成されたシステム回路１２ａにおいて、プリアンブル状態に遷移する際の動作について図７に従って説明する。なお、構成部材については、図１〜図６を参照されたい。
今、時刻ｔ０において、例えばポストアンブル状態にあり、伝送路Ｌ１１は、メモリ１１ａ及びシステム回路１２ａによりドライブされないため、ハイインピーダンス状態となっている。このとき、伝送路Ｌ１１は、終端制御信号ＳｏがＬレベル（ＯＤＴオフ）であるため、終端部６２にて終端されていない。
時刻ｔ１において、インターフェース回路１３が図示しないメモリコントローラからのリード要求Ｒｒに応答してＨレベルの終端制御信号Ｓｏを出力する。このとき、許可信号ＳｅはＬレベルであるため、伝送路Ｌ１１は、図６（ｂ）に示すように、高電位電圧側の終端抵抗にて終端される。これにより、伝送路Ｌ１１（データストローブ信号ＤＱＳｅ）の電位が高電位電圧レベル（Ｈレベル）まで上昇する。従って、入力バッファ回路５１は、データストローブ信号ＤＱＳｅの電圧値と基準電圧Ｖｒとの間の差電圧がプラス側の閾値電圧（０．３Ｖ）より大きいため、Ｈレベルのデータストローブ信号ＤＱＳｂを出力する（時刻ｔ２）。
メモリ１１は、システム回路１２ａからのリード要求Ｒｒに応答して、Ｌレベルのデータストローブ信号ＤＱＳｅ（プリアンブル）を出力する。入力バッファ回路５１は、データストローブ信号ＤＱＳｅの電圧値と基準電圧Ｖｒとの間の差電圧（ＶDQSe−Ｖｒ）がマイナス側の閾値電圧（−０．３Ｖ）より低くなると、Ｌレベルのデータストローブ信号ＤＱＳｂを出力する（時刻ｔ３）。
判定回路２３は、終端制御信号ＳｏがＨレベルであるため、Ｌレベルのデータストローブ信号ＤＱＳｂに応答して、Ｈレベル（許可モード）の許可信号Ｓｅを出力する（時刻ｔ４）。アンド回路２４は、Ｈレベルの許可信号Ｓｅに応答して、データストローブ信号ＤＱＳｂと等しいレベルのデータストローブ信号ＤＱＳｄを出力する。
メモリ１１は、プリアンブルの後、トグルするデータストローブ信号ＤＱＳｅを出力する。入力バッファ回路２１は、データストローブ信号ＤＱＳｅに基づいて、トグルするデータストローブ信号ＤＱＳｂを出力する。アンド回路２４は、このデータストローブ信号ＤＱＳｂと等しいレベルのデータストローブ信号ＤＱＳｄを出力する。これにより、インターフェース回路１３は、トグルするデータストローブ信号ＤＱＳｄに基づいてデータＤＱを読み込む。
また、時刻ｔ４において、Ｈレベルの許可信号Ｓｅが判定回路２３から出力されると、終端制御回路５３は、許可信号Ｓｅに応答してＨレベルの調整信号Ｓｄ１を出力する。すると、終端部６２は、トランジスタＴ２がオンするため、図６（ｃ）に示すように、伝送路Ｌ１１を、同じ抵抗値の合成抵抗により電源線ＶＬａと電源線ＶＬｂとにそれぞれ終端する。これにより、終端部６２による伝送路Ｌ１１のドライブレベルは電源電圧範囲の中央、すなわち高電位電圧ＶＤＤレベルの１／２となる。
このように、システム回路１２ａは、メモリ１１ａにリード要求Ｒｒを出力してプリアンブル状態に遷移するとき、リード要求Ｒｒを出力すると、伝送路Ｌ１１（データストローブ信号ＤＱＳｅ）の電位を１．８Ｖにする。これにより、データストローブ信号ＤＱＳｅと基準電圧Ｖｒの差電圧（＝ＶDQSe−Ｖｒ）は、システム回路１２ａがメモリ１１ａにリード要求Ｒｒを出力すると、入力バッファ回路５１のプラス側の閾値電圧（０．３Ｖ）を超える電圧値（０．９Ｖ）となる。このため、入力バッファ回路５１は、Ｈレベルのデータストローブ信号ＤＱＳｂを出力する。つまり、入力バッファ回路５１は、メモリ１１ａからのＬレベル（プリアンブル状態）のデータストローブ信号ＤＱＳを入力する前に、Ｈレベルのデータストローブ信号ＤＱＳｂを出力し、続いて該Ｌレベルのデータストローブ信号ＤＱＳに基づくＬレベルのデータストローブ信号ＤＱＳｂを出力する。
従って、判定回路２３は、入力バッファ回路５１から出力されるＨレベルのデータストローブ信号ＤＱＳｂに続いて、Ｌレベル（プリアンブル状態）のデータストローブ信号ＤＱＳｂを入力し、このデータストローブ信号ＤＱＳｂのＨレベルからＬレベルへの立ち下がりを使ってプリアンブル状態への遷移を検出する。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）システム回路１２ａがメモリ１１ａにリード要求Ｒｒを出力すると、インターフェース回路１３は終端制御信号Ｓｏにより伝送路Ｌ１１に対する終端回路６１を活性化させる。そして、終端制御回路５３は、終端制御信号Ｓｏと、判定回路２３から出力される許可信号Ｓｅに基づいて、終端回路６１の抵抗値を、入力バッファ回路５１が伝送路Ｌ１１のレベルをＨレベルの信号として検出する値に調整する。
（１）システム回路１２ａがメモリ１１ａにリード要求Ｒｒを出力すると、インターフェース回路１３は終端制御信号Ｓｏにより伝送路Ｌ１１に対する終端回路６１を活性化させる。そして、終端制御回路５３は、終端制御信号Ｓｏと、判定回路２３から出力される許可信号Ｓｅに基づいて、終端回路６１の抵抗値を、入力バッファ回路５１が伝送路Ｌ１１のレベルをＨレベルの信号として検出する値に調整する。
これにより、入力バッファ回路５１は、Ｈレベルのデータストローブ信号ＤＱＳｂを出力し、メモリ１１ａから出力されるプリアンブル（Ｌレベルのデータストローブ信号ＤＱＳｅ）に基づいてＬレベルのデータストローブ信号ＤＱＳｂを出力する。
このため、判定回路２３は、入力バッファ回路５１から出力されるデータストローブ信号ＤＱＳｂが、ＨレベルからＬレベルへと遷移するため、Ｌレベルのデータストローブ信号ＤＱＳｅ、つまりプリアンブルを確実に検出することができる。従って、システム回路１２ａは、終端抵抗の抵抗値を調整するための終端制御回路５３を設けるだけでよく、従来例のようなプリアンブル検出回路を設ける必要がないため、システム回路１２ａの回路規模を縮小することができる。
（２）判定回路２３は、Ｌレベルのデータストローブ信号ＤＱＳｂ、すなわちプリアンブルを検出するとＨレベルの許可信号Ｓｅを出力する。終端制御回路５３は、その許可信号Ｓｅに応答して、終端回路６１の抵抗値を、伝送路Ｌ１１のレベルが高電位電圧ＶＤＤの中間電位となる値に調整する。
従って、シングルエンドのデータストローブ信号ＤＱＳｅについて、論理遷移の遅延を防ぐ、つまり、ＨレベルからＬレベルへと遷移する時間（フォールタイム）と、ＬレベルからＨレベルへと遷移する時間（ライズタイム）とが等しくなり、データストローブ信号ＤＱＳｅを伝達するときの対称性が確保することができる。
（第３実施形態）
以下、第３実施形態を図８及び図９に従って説明する。
なお、先の図１〜図７に示した部材と同一の部材にはそれぞれ同一の符号を付し、それら各要素についてはその説明を省略する。
以下、第３実施形態を図８及び図９に従って説明する。
なお、先の図１〜図７に示した部材と同一の部材にはそれぞれ同一の符号を付し、それら各要素についてはその説明を省略する。
図８に示すように、システム回路１２ｂは、インターフェース回路１３、入出力部１４ｂ、メモリコントローラ（図示略）を含む。
入出力部１４ｂは、図２に示す入出力部１４の構成部材と、試験回路７０、第１〜第３選択回路７１〜７３を含む。尚、図８には、入出力部１４ｂの構成として、出力バッファ回路２２、試験回路７０、第１〜第３選択回路７１〜７３が示されている。
入出力部１４ｂは、図２に示す入出力部１４の構成部材と、試験回路７０、第１〜第３選択回路７１〜７３を含む。尚、図８には、入出力部１４ｂの構成として、出力バッファ回路２２、試験回路７０、第１〜第３選択回路７１〜７３が示されている。
試験回路７０は、図示しない試験装置（テスタ）から試験の開始信号が入力されると、予め設定された試験パターンに基づいて、試験用データストローブ信号ＤＱＳｔ、試験用終端制御信号Ｓｏｔ、試験用制御信号Ｓｃｔと、各試験用信号ＤＱＳｔ，Ｓｏｔ，Ｓｃｔ選択するための選択信号Ｓａを出力する。
第１選択回路７１は、選択信号Ｓａに基づいて、通常動作時にはインターフェース回路１３から出力されるデータストローブ信号ＤＱＳｃを選択し、試験動作時には試験回路７０から出力される試験用信号ＤＱＳｔを選択する。そして、第１選択回路７１は、選択した信号のレベルと等しいレベルのデータストローブ信号ＤＱＳｈを出力する。
第２選択回路７２は、選択信号Ｓａに基づいて、通常動作時にはインターフェース回路１３から出力される終端制御信号Ｓｏを選択し、試験動作時には試験回路７０から出力される試験用信号Ｓｏｔを選択する。そして、第２選択回路７２は、選択した信号のレベルと等しいレベルの終端制御信号Ｓｏｈを出力する。信号制御回路１６、終端制御回路１７、及び終端回路１８は、この終端制御信号Ｓｏｈに基づいて動作する。
第３選択回路７３は、選択信号Ｓａに基づいて、通常動作時にはインターフェース回路１３から出力されるイネーブル信号ＢＥＮを選択し、試験動作時には試験回路７０から出力される試験用制御信号Ｓｃｔを選択する。そして、第３選択回路７３は、選択した信号のレベルと等しいレベルのイネーブル信号Ｓｃを出力する。
出力バッファ回路２２は、ノア回路８０，８１、ナンド回路８２，８３、インバータ回路８４〜８９、出力部９１，９２を含む。
インバータ回路８４は、第１選択回路７１からのデータストローブ信号ＤＱＳｈを反転したレベルの反転データストローブ信号ＢＤＱＳｈを出力する。インバータ回路８５は、イネーブル信号Ｓｃを反転したレベルの反転イネーブル信号ＢＳｃを出力する。
インバータ回路８４は、第１選択回路７１からのデータストローブ信号ＤＱＳｈを反転したレベルの反転データストローブ信号ＢＤＱＳｈを出力する。インバータ回路８５は、イネーブル信号Ｓｃを反転したレベルの反転イネーブル信号ＢＳｃを出力する。
第１ノア回路８０は、反転データストローブ信号ＢＤＱＳｈとイネーブル信号Ｓｃを否定論理和演算した結果に応じたレベルの信号を出力する。インバータ回路８６は、ノア回路８０の出力信号を論理反転したレベルの駆動信号Ｓｄ３を出力する。第１ナンド回路８２は、反転データストローブ信号ＢＤＱＳｈと反転イネーブル信号ＢＳｃを否定論理積演算した結果に応じたレベルの信号を出力する。インバータ回路８７は、ナンド回路８２の出力信号を論理反転したレベルの駆動信号Ｓｄ４を出力する。
第２ノア回路８１は、データストローブ信号ＤＱＳｈとイネーブル信号Ｓｃを否定論理和演算した結果に応じたレベルの信号を出力する。インバータ回路８８は、ノア回路８１の出力信号を論理反転したレベルの駆動信号Ｓｄ５を出力する。第２ナンド回路８３は、データストローブ信号ＤＱＳｈと反転イネーブル信号ＢＳｃを否定論理積演算した結果に応じたレベルの信号を出力する。インバータ回路８９は、ナンド回路８３の出力信号を論理反転したレベルの駆動信号Ｓｄ６を出力する。
第１出力部９１は、ＰチャネルＭＯＳトランジスタＴ３とＮチャネルＭＯＳトランジスタＴ４を含む。第１トランジスタＴ３のソースは電源線ＶＬａに接続され、トランジスタＴ３のドレインは第１の伝送路Ｌ１に接続されている。そして、トランジスタＴ３のゲートには駆動信号Ｓｄ３が供給される。第２トランジスタＴ４のソースは電源線ＶＬｂに接続され、トランジスタＴ４のドレインは第１の伝送路Ｌ１に接続されている。そして、トランジスタＴ４のゲートには駆動信号Ｓｄ４が供給される。
第１出力部９１は、Ｈレベルの駆動信号Ｓｄ３，Ｓｄ４に基づいて、Ｌレベルのデータストローブ信号ＤＱＳａを伝送路Ｌ１に出力する。また、第１出力部９１は、Ｌレベルの駆動信号Ｓｄ３，Ｓｄ４に基づいて、Ｈレベルのデータストローブ信号ＤＱＳａを伝送路Ｌ１に出力する。さらに、第１出力部９１は、Ｈレベルの駆動信号Ｓｄ３とＬレベルの駆動信号Ｓｄ４に基づいて、伝送路Ｌ１をハイインピーダンス状態にする。
第２出力部９２は、ＰチャネルＭＯＳトランジスタＴ５とＮチャネルＭＯＳトランジスタＴ６を含む。第１トランジスタＴ５のソースは電源線ＶＬａに接続され、トランジスタＴ５のドレインは第２の伝送路Ｌ２に接続されている。そして、トランジスタＴ５のゲートには駆動信号Ｓｄ５が供給される。第２トランジスタＴ６のソースは電源線ＶＬｂに接続され、トランジスタＴ６のドレインは第２の伝送路Ｌ２に接続されている。そして、トランジスタＴ６のゲートには駆動信号Ｓｄ６が供給される。
第２出力部９２は、Ｈレベルの駆動信号Ｓｄ５，Ｓｄ６に基づいて、Ｌレベルの反転データストローブ信号ＢＤＱＳａを伝送路Ｌ２に出力する。また、第２出力部９２は、Ｌレベルの駆動信号Ｓｄ５，Ｓｄ６に基づいて、Ｈレベルの反転データストローブ信号ＢＤＱＳａを伝送路Ｌ２に出力する。さらに、第２出力部９２は、Ｈレベルの駆動信号Ｓｄ５とＬレベルの駆動信号Ｓｄ６に基づいて、伝送路Ｌ２をハイインピーダンス状態にする。
次に、上記のように構成されたシステム回路１２ｂに対する試験を図９に従って説明する。なお、構成部材については、図１〜図８を参照されたい。
時刻ｔ０において、試験回路７０は、図示しない試験装置（テスタ）から試験の開始信号が入力される。これにより、試験回路７０は、Ｈレベルの選択信号Ｓａを第１〜第３選択回路７１〜７３に出力する。第１選択回路７１は、Ｈレベルの選択信号Ｓａを入力すると、試験回路７０からの試験用データストローブ信号ＤＱＳｔと同じレベルのデータストローブ信号ＤＱＳｈを出力する。第２選択回路７２は、試験用終端制御信号Ｓｏｔと同じレベルの終端制御信号Ｓｏｈを出力する。第３選択回路７３は、試験用制御信号Ｓｃｔと同じレベルのイネーブル信号Ｓｃを出力する。そして、試験回路７０は、Ｌレベル（出力モード）の試験用制御信号Ｓｃｔ及びＬレベルの試験用データストローブ信号ＤＱＳｔを出力する。すると、出力バッファ回路２２は、第１出力部９１からＬレベルのデータストローブ信号ＤＱＳａを出力し、第２出力部９２からＨレベルの反転データストローブ信号ＢＤＱＳａを出力する。
時刻ｔ０において、試験回路７０は、図示しない試験装置（テスタ）から試験の開始信号が入力される。これにより、試験回路７０は、Ｈレベルの選択信号Ｓａを第１〜第３選択回路７１〜７３に出力する。第１選択回路７１は、Ｈレベルの選択信号Ｓａを入力すると、試験回路７０からの試験用データストローブ信号ＤＱＳｔと同じレベルのデータストローブ信号ＤＱＳｈを出力する。第２選択回路７２は、試験用終端制御信号Ｓｏｔと同じレベルの終端制御信号Ｓｏｈを出力する。第３選択回路７３は、試験用制御信号Ｓｃｔと同じレベルのイネーブル信号Ｓｃを出力する。そして、試験回路７０は、Ｌレベル（出力モード）の試験用制御信号Ｓｃｔ及びＬレベルの試験用データストローブ信号ＤＱＳｔを出力する。すると、出力バッファ回路２２は、第１出力部９１からＬレベルのデータストローブ信号ＤＱＳａを出力し、第２出力部９２からＨレベルの反転データストローブ信号ＢＤＱＳａを出力する。
時刻ｔ１において、試験回路７０は、Ｈレベルの試験用制御信号Ｓｃｔを出力する。すると、出力バッファ回路２２は、第１出力部９１及び第２出力部９２をハイインピーダンス状態にする。
そして、時刻ｔ２において、試験回路７０は、Ｈレベル（ＯＤＴオン）の試験用終端制御信号Ｓｏｔを出力する。終端回路１８は、図３（ｂ）に示すように、第１の伝送路Ｌ１を電源側に１００Ωの終端抵抗、グランド側に２００Ωの終端抵抗にて終端する。また、終端回路１８は、図３（ｂ）に示すように、第２の伝送路Ｌ２を電源側に２００Ωの終端抵抗、グランド側に１００Ωの終端抵抗にて終端する。これにより、データストローブ信号ＤＱＳａが１．２Ｖ、反転データストローブ信号ＢＤＱＳａが０．６Ｖとなる。入力バッファ回路２１は、両信号ＤＱＳａ，ＢＤＱＳａの差電圧がプラス側のしきい値電圧より高くなるため、Ｈレベルのデータストローブ信号ＤＱＳｂを出力する（時刻ｔ３）。
時刻ｔ４において、試験回路７０は、Ｌレベルの試験用制御信号Ｓｃｔを出力する。すると、出力バッファ回路２２は、第１出力部９１からＬレベルのデータストローブ信号ＤＱＳａを出力し、第２出力部９２からＨレベルの反転データストローブ信号ＢＤＱＳａを出力する。これらの信号ＤＱＳａ，ＢＤＱＳａは、メモリ１１が出力するプリアンブルと等しい。
時刻ｔ５において、入力バッファ回路２１は、両信号ＤＱＳａ，ＢＤＱＳａの差電圧がマイナス側のしきい値電圧より低くなるため、Ｌレベルのデータストローブ信号ＤＱＳｂを出力する。
すなわち、通常動作において、メモリ１１から出力されるプリアンブルを、試験回路７０から出力する信号ＤＱＳｔ，Ｓｏｔ，Ｓｃｔにより生成する。従って、システム回路１２ｂをメモリ１１に接続することなく、つまりシステム回路１２ｂ単体で入出力部１４ｂの動作を確認することができる。また、システム回路１２ｂとメモリ１１を１つのパッケージ内に配置した半導体装置のように、伝送路Ｌ１，Ｌ２のレベルが確認できない装置において、特に有効となる。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）システム回路１２ｂに含まれる試験回路７０は、試験時に、試験用の各信号ＤＱＳｔ，Ｓｏｔ，Ｓｃｔを生成する。これらの信号により、システム回路１２ｂの出力バッファ回路２２は、伝送路Ｌ１をＬレベルにする、すなわちプリアンブルを生成する。この結果、システム回路１２ｂをメモリ１１に接続することなく、つまりシステム回路１２ｂ単体で入出力部１４ｂの動作を確認することができる。また、システム回路１２ｂとメモリ１１を１つのパッケージ内に配置した半導体装置のように、伝送路Ｌ１，Ｌ２のレベルが確認できない装置において、特に有効となる。
（１）システム回路１２ｂに含まれる試験回路７０は、試験時に、試験用の各信号ＤＱＳｔ，Ｓｏｔ，Ｓｃｔを生成する。これらの信号により、システム回路１２ｂの出力バッファ回路２２は、伝送路Ｌ１をＬレベルにする、すなわちプリアンブルを生成する。この結果、システム回路１２ｂをメモリ１１に接続することなく、つまりシステム回路１２ｂ単体で入出力部１４ｂの動作を確認することができる。また、システム回路１２ｂとメモリ１１を１つのパッケージ内に配置した半導体装置のように、伝送路Ｌ１，Ｌ２のレベルが確認できない装置において、特に有効となる。
尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記各実施形態では、システム回路１２においてプリアンブルを検出する回路について説明したが、メモリ１１において同様にプリアンブルを検出するようにしてもよい。この場合、プリアンブルは、システム回路１２がメモリ１１にデータＤＱを書き込むときに出力するライトプリアンブルとなる。そして、図１０に示すように、メモリ１１は、システム回路１２と同様に、第１及び第２の伝送路Ｌ１，Ｌ２を終端する終端抵抗の抵抗値を調整することにより、伝送路Ｌ１，Ｌ２のレベルがＬレベルへと遷移する、つまりプリアンブルを検出する。このようにメモリを構成することにより、プリアンブルを確実に検出することができるとともに、簡単な回路構成によりプリアンブルを検出ことが可能となる、従来例のプリアンブル検出回路を必要とせず、回路規模の増大を抑制することができる。
・上記各実施形態では、システム回路１２においてプリアンブルを検出する回路について説明したが、メモリ１１において同様にプリアンブルを検出するようにしてもよい。この場合、プリアンブルは、システム回路１２がメモリ１１にデータＤＱを書き込むときに出力するライトプリアンブルとなる。そして、図１０に示すように、メモリ１１は、システム回路１２と同様に、第１及び第２の伝送路Ｌ１，Ｌ２を終端する終端抵抗の抵抗値を調整することにより、伝送路Ｌ１，Ｌ２のレベルがＬレベルへと遷移する、つまりプリアンブルを検出する。このようにメモリを構成することにより、プリアンブルを確実に検出することができるとともに、簡単な回路構成によりプリアンブルを検出ことが可能となる、従来例のプリアンブル検出回路を必要とせず、回路規模の増大を抑制することができる。
・上記各実施形態において、電源電圧、各終端抵抗の抵抗値は一例であり、適宜変更してもよい。
・第１実施形態において、プリアンブルを検出する際に、第１の伝送路Ｌ１と第２の伝送路Ｌ２のうちの何れか一方の電位を変更する、すなわち第１の伝送路Ｌ１に接続された終端回路と第２の伝送路Ｌ２に接続された終端回路のうちの何れか一方の抵抗比を調整するようにしてもよい。
・第１実施形態において、プリアンブルを検出する際に、第１の伝送路Ｌ１と第２の伝送路Ｌ２のうちの何れか一方の電位を変更する、すなわち第１の伝送路Ｌ１に接続された終端回路と第２の伝送路Ｌ２に接続された終端回路のうちの何れか一方の抵抗比を調整するようにしてもよい。
例えば、図２において、第４終端部１８ｄを省略し、第２終端部１８ｂの抵抗値を、入力バッファ回路２１が両伝送路Ｌ１，Ｌ２のレベル差によりデータストローブ信号ＤＱＳａがＨレベルであると判定するように変更する。このようにしても、上記の実施形態と同様の効果を得ることができる。
・上記実施形態では、トランジスタをオン、例えば図２に示す第２終端部１８ｂのトランジスタＴ２をオンすることにより、伝送路Ｌ１のドライブレベルを電源電圧範囲の中央レベルとした。これに対し、トランジスタをオフすることにより、伝送路のドライブレベルを電源電圧範囲の中央レベルとするように構成しても良い。
・第１実施形態では、終端制御回路１７は、第１の伝送路Ｌ１を第１及び第２終端部１８ａ，１８ｂの第１及び第２終端抵抗Ｒ１，Ｒ２にて終端することにより、データストローブ信号ＤＱＳａの電圧値を０．９Ｖにする。その状態から、終端制御回路１７は、第１の伝送路Ｌ１と第２終端部１８ｂの第２終端抵抗を遮断することにより、データストローブ信号ＤＱＳａの電圧値を１．２Ｖにする。
これに限らず、終端制御回路１７は、第１の伝送路Ｌ１を第１終端部１８ａの第１及び第２終端抵抗にて終端することにより、データストローブ信号ＤＱＳａの電圧値を０．９Ｖにする。その状態から、終端制御回路１７は、第１の伝送路Ｌ１を第２終端部１８ｂの第１終端抵抗Ｒ１にて終端することにより、データストローブ信号ＤＱＳａの電圧値を１．２Ｖにしてもよい。
・第３実施形態では、試験回路７０が予め設定された試験パターンに基づいて、試験用データストローブ信号ＤＱＳｔ、試験用終端制御信号Ｓｏｔ、試験用制御信号Ｓｃｔを生成していた。これに限らず、試験用データストローブ信号ＤＱＳｔ、試験用終端制御信号Ｓｏｔ、試験用制御信号Ｓｃｔを生成する構成は特に制限されない。例えば、試験装置（テスタ）や中央演算処理装置にて生成しても良い。
１１ メモリ
１３ 入出力部（受信回路）
１７ 終端制御回路（調整部）
１８ 終端回路
２１ 入力バッファ回路（検出部）
２２ 出力バッファ（送信回路）
２３ 判定回路
ＤＱ データ
ＤＱＳ データストローブ信号（受信信号）
Ｌ１，Ｌ２ 伝送路
Ｒ１，Ｒ２ 終端抵抗
Ｒｒ リード要求（リクエスト）
１３ 入出力部（受信回路）
１７ 終端制御回路（調整部）
１８ 終端回路
２１ 入力バッファ回路（検出部）
２２ 出力バッファ（送信回路）
２３ 判定回路
ＤＱ データ
ＤＱＳ データストローブ信号（受信信号）
Ｌ１，Ｌ２ 伝送路
Ｒ１，Ｒ２ 終端抵抗
Ｒｒ リード要求（リクエスト）
Claims (7)
- データリクエスト信号に応じて送信回路から受信信号が伝送される伝送路と、
高電位側電圧が供給される第１電源線と低電位側電圧が供給される第２電源線とに接続され、前記伝送路を終端する終端抵抗部と、
前記伝送路の電位が前記高電位側電圧と前記低電位側電圧との中間電圧よりも高い第１電位か否かを検出する検出部と、
前記終端抵抗部の抵抗値を調整する調整部と
を有し、
前記受信信号は、前記伝送路が第１の期間のあいだ前記低電位側電圧とされた後、前記伝送路に伝送され、
前記調整部は、前記データリクエスト信号と前記検出部の出力とに基づいて、前記第１の期間の前に前記終端抵抗部の抵抗値を前記伝送路の電位が前記第１電位となる値に調整し、前記第１の期間の後は、前記終端抵抗部の抵抗値を前記伝送路の電位が前記中間電圧となる値に調整することを特徴とする受信回路。 - 前記伝送路は、双方向の送受信が可能な伝送路であることを特徴とする請求項１に記載の受信回路。
- 前記受信信号は、メモリから出力されるデータストローブ信号を含むことを特徴とする請求項１または２に記載の受信回路。
- 前記終端抵抗部は、前記伝送路と前記第１電源線との間に接続される第１の終端抵抗と、前記伝送路と前記第２電源線との間に接続される第２の終端抵抗とを含み、
前記調整部は、前記第１の終端抵抗の抵抗値と前記第２の終端抵抗の抵抗値との比を調整することを特徴とする請求項１〜３の何れか１項に記載の受信回路。 - 前記受信信号は差動信号であって、第１及び第２の伝送路に伝送され、
前記終端抵抗部は、前記第１及び第２の伝送路をそれぞれ終端する第１及び第２終端抵抗部を含み、
前記検出部は、第１及び第２の伝送路の電位差を検出し、
前記調整部は、前記データリクエスト信号と前記検出部の出力とに基づいて、前記第１の期間の前に前記第１及び第２の終端抵抗部の抵抗値を、前記第１及び第２の伝送路の電位差が前記第１電位と等しい値となる抵抗値に調整することを特徴とする請求項１〜４の何れか１項に記載の受信回路。 - データリクエスト信号に応じて送信回路から受信信号が伝送される伝送路と、
高電位側電圧が供給される第１電源線と低電位側電圧が供給される第２電源線とに接続され、前記伝送路を終端する終端抵抗部と、
前記伝送路の電位が前記高電位側電圧と前記低電位側電圧との中間電圧よりも高い第１電位か否かを検出する検出部と、
前記終端抵抗部の抵抗値を調整する調整部と
を有し、
前記受信信号は、前記伝送路が第１の期間のあいだ前記低電位側電圧とされた後、前記伝送路に伝送され、
前記調整部は、前記データリクエスト信号と前記検出部の出力とに基づいて、前記第１の期間の前に前記終端抵抗部の抵抗値を前記伝送路の電位が前記第１電位となる値に調整し、前記第１の期間の後は、前記終端抵抗部の抵抗値を前記伝送路の電位が前記中間電圧となる値に調整することを特徴とする受信回路の制御方法。 - 受信回路の試験方法であって、
前記受信回路は、
データリクエスト信号に応じて送信回路から受信信号が伝送される伝送路と、
高電位側電圧が供給される第１電源線と低電位側電圧が供給される第２電源線とに接続され、前記伝送路を終端する終端抵抗部と、
前記伝送路の電位が前記高電位側電圧と前記低電位側電圧との中間電圧よりも高い第１電位か否かを検出する検出部と、
前記終端抵抗部の抵抗値を調整する調整部と
を有し、
前記受信信号は、前記伝送路が第１の期間のあいだ前記低電位側電圧とされた後、前記伝送路に伝送され、
前記調整部は、前記データリクエスト信号と前記検出部の出力とに基づいて、前記第１の期間の前に前記終端抵抗部の抵抗値を前記伝送路の電位が前記第１電位となる値に調整し、前記第１の期間の後は、前記終端抵抗部の抵抗値を前記伝送路の電位が前記中間電圧となる値に調整するものであり、
前記伝送路に接続された送信回路から前記低電位側電圧の信号を出力し、
前記送信回路をハイインピーダンス状態とし、
前記調整部が前記終端抵抗部の抵抗値を、前記第１電位であると検出する値に調整し、
前記送信回路をローインピーダンス状態として前記送信回路が前記伝送路に出力する信号を前記低電位側電圧とする、
ことを特徴とする受信回路の試験方法。
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