CN111418019B - 用于改进存储器装置中的输入信号质量的系统和方法 - Google Patents

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Abstract

一种半导体装置可包含多个存储器组(12)以及可耦合到所述多个存储器组(12)的输出缓冲器(52)。所述输出缓冲器(52)可产生表示待从所述多个存储器组(12)中的至少一个读取到控制器的数据的数据电压信号。所述半导体装置还可包含可将电压源耦合到所述输出缓冲器(52)的多个开关(72)、可将所述输出缓冲器(52)驱动到低电压参考电平以校正其驱动强度的第一下拉开关(74)。所述装置还包含可将所述输出缓冲器(52)耦合到所述低电压参考电平的第二下拉开关(76)。所述多个开关(72)、所述第一下拉开关(74)以及所述第二下拉开关(76)可各自将所述数据电压信号提供到所述输出缓冲器(52)。

Description

用于改进存储器装置中的输入信号质量的系统和方法
相关申请的交叉参考
本申请是主张2018年2月17日递交的标题为“用于改进存储器装置中的输入信号质量的系统和方法(Systems and Methods for Improving Input Signal Quality inMemory Devices)”的第62/631,753号美国临时专利申请的优先权的非临时申请，所述非临时申请以引用的方式并入本文中。
技术领域
本发明的实施例大体上涉及半导体装置的领域。更确切地说，本发明的实施例涉及提高由存储器装置产生的输出信号的质量。
背景技术
例如微计算机、存储器、门阵列等等的半导体装置可接收将写入到存储器单元中的数据或从存储器单元中读取的数据。当数据正由半导体装置接收时，半导体装置可最初接收输出缓冲器中的数据(例如，低电压或高电压)。为了确保在输出缓冲器处接收到的数据通过对应的存储器组件精确地读取或写入，输出缓冲器应该产生具有某一转换速率的电压信号，所述转换速率可以被定义为每单位时间的电压的改变(例如，V/s)。转换速率可以基于与存储器组件的操作相关联的某些性质针对每个个体类型的存储器组件定义，所述性质例如温度、电压、制造过程、噪声，及类似者。因为存储器组件变为能够在较高频率下产生数据，所以接收到的电压信号的转换速率可变为更加难以控制，并且因此，代表数据1和0之间的窗口的数据眼图变得较窄。因为数据眼图变窄，所以由于噪声和传播输出数据的完整性可进一步降级并且更有可能由存储器控制器错误地读取。本文中所描述的实施例详细描述了设计和架构，其中电路组件可并入到半导体装置中以控制所提供的电压信号(例如，数据)的转换速率，使得所得数据眼图具有增大的眼宽度，由此改进数据的信号质量。
附图说明
图1是根据本发明的实施例说明存储器装置的某些特征的简化的框图；
图2是根据本发明的实施例说明图1的存储器装置内的驱动器电路的简化的框图；
图3说明了根据本发明的实施例的实例数据电压信号，所述实例数据电压信号具有受图2的驱动器电路中的预先强调下拉驱动器电路控制的转换速率；以及
图4说明了根据本发明的实施例用于使用预先强调下拉驱动器电路增大在图1的存储器装置中数据电压信号从高转变成低的转换速率的方法的流程图。
具体实施方式
下文将描述一或多个特定实施例。在努力提供这些实施例的简明描述的过程中，并非实际实施方案的所有特征都在说明书中进行描述。应了解，在任何此类实际实施方案的研发中，如在任何工程或设计项目中，必须作出许多实施方案特定的决策以实现研发者的特定目标，例如符合系统相关和商业相关的约束，这些约束可能从一个实施方案到另一个实施方案而变化。此外，应了解，此类研发工作可能是复杂且耗时的，然而对于受益于本发明的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。
存储器装置(例如，动态随机存取存储器(DRAM))精确地读取和写入在存储器装置与控制器之间的信道中发射的数据信号的能力可取决于对应于所发射的数据信号的数据眼图的性质。举例来说，数据眼图表征所发射的数据电压信号的完整性以及存储器装置精确地检测所发射的数据电压信号的能力。一般来说，数据眼图提供可以存在于数据电压信号上的失真的指示。举例来说，数据眼图可相对于数据电压信号是否在适当的时间量内提供、与系统时钟同步、具有足够的幅值、包含指定范围的电压值、包含噪声性质及类似者提供指示。
因为存储器装置越来越多地在较高频率和较低电压下操作，所以数据电压信号应该以有效的方式在高电压值与低电压值之间切换。实际上，因为数据眼图是时间依赖性和电压依赖性两者的，所以例如具有快时钟时间和低电压操作的双数据速率第四代同步动态随机存取存储器(DDR4)和双数据速率第五代同步动态随机存取存储器(DDR5)的高频装置可通常引起具有较小宽度的数据眼图。为了加宽所发射的数据电压信号的数据眼图，本发明的当前实施例包含电路系统，所述电路系统使得数据电压信号能够改进半循环内的高状态和低状态之间的转变以确保数据电压信号的精确值由存储器装置采样和接收。通过确保在适当的时间量内的数据电压信号转变，可加宽所得数据眼图，由此使得存储器装置能够精确地检测数据电压信号。
考虑到前述内容，存储器装置可包含输出缓冲器，其中数据电压信号可以从存储器装置的存储器组中读取或写入到存储器装置的存储器组中。一般来说，数据电压信号可经由具有一些外部电阻(例如，50欧姆)的输出端子提供高电压值(例如，VDDQ)。基于存储器装置的类型、制造商、存储器装置的设计及类似者每个存储器装置可具有一些输出外部电阻。通过使此外部电阻耦合到高电压源，在增大提供到输出缓冲器的电压信号到高值(例如，VOH)中输出缓冲器可具有外部电阻的辅助。相比之下，当从高电压值转变成低电压值(例如，VOL)时，存储器装置可经由下拉开关将输出缓冲器耦合到接地而没有当输出缓冲器耦合到高电压源时抵消输出缓冲器的外部电阻的线路电阻。因而，对于存储器装置来说可以具有挑战性的是将提供到输出缓冲器的数据电压信号从高电压值转变成低电压值，其方式为允许存储器装置精确地读取或写入对应的数据电压信号。
在一些实施例中，为了确保在适当的时间窗口期间(例如，在第一半循环内)数据电压信号的从高到低的转变被提供到输出缓冲器，下拉驱动器可在转变期间使用两个开关将输出缓冲器耦合到接地。通过使用到接地的两个单独的连接，下拉驱动器可控制数据电压信号的转换速率(例如，每单位时间的电压的改变(V/s))，使得数据电压信号实现半循环内的低电压值。另外，当数据电压信号从低转变成高时两个开关中的一个可以耦合到电阻器以抵消经由外部电阻器由存储器装置采用的上拉驱动。
考虑到这一点，在一些实施例中，下拉驱动器可包含第一开关(例如，总开关)，所述第一开关将输出缓冲器耦合到接地达对应于低数据电压信号的循环的完整持续时间。下拉驱动器还可包含第二开关(例如，预先强调开关)，所述第二开关可将输出缓冲器耦合到接地(或低电压电平)达与第一开关相比较短的持续时间。两个开关可以经同步以经由两个开关将输出缓冲器耦合到接地直至第二开关断开，由此在循环的其余部分经由一个开关将输出缓冲器耦合到接地。因此，应用于输出缓冲器的数据电压信号可具有较宽数据眼图，其对应于在输出缓冲器处接收到的数据电压信号的质量改进。在一些实施例中，其中第二开关保持将输出缓冲器耦合到接地的计时可基于存在于存储器装置上的外部电阻、相对于输出缓冲器上的数据电压信号的值的限制、在某些条件下(例如，输出负载、数据模式，以及噪声曲线)的电压转换速率上的最小或最大限制，及类似者。下文将参考图1到4论述相对于交错延迟电路的操作的额外细节。
现在转而参考附图，图1是说明存储器装置10的某些特性的简化的框图。确切地说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。与先前各代的DDR SDRAM相比，DDR5 SDRAM的各种特征允许降低的功率消耗、更多的带宽、增大的速度(例如，计时频率)，以及更多的存储容量。
存储器装置10可包含数个存储器组12。举例来说，存储器组12可以是DDR5SDRAM存储器组。存储器组12可以提供在布置在双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每个DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每个SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数个存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可以进一步经布置以形成组群。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器组12，布置成8个组群，每个组群包含2个存储器组。举例来说，对于16Gb DDR5SDRAM，存储器芯片可包含32个存储器组12，布置成8个组群，每个组群包含4个存储器组。取决于总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14可提供来自外部装置(未示出)的数个信号(例如，信号15)，所述外部装置例如处理器或控制器。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。
如将了解，命令接口14可包含数个电路，例如时钟输入电路18和命令地址输入电路20，举例来说，以确保对信号15的恰当的处理。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边沿是指上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t和互补时钟信号Clk_c的上升的转变。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿上输入并且数据在正和负时钟边沿两者上发射或接收。
时钟输入电路18接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)并且产生内部时钟信号CLK。内部时钟信号CLK被供应到内部时钟产生器30，例如延迟锁定环路(DLL)电路。内部时钟产生器30基于接收到的内部时钟信号CLK产生相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK被供应到例如I/O接口16，且用作用于确定读取数据的输出计时的计时信号。
内部时钟信号CLK也可以被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可以被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可经由总线36将命令信号提供到内部时钟产生器30以协调相位控制内部时钟信号LCLK的产生。相位控制内部时钟信号LCLK可用于例如通过IO接口16对数据进行计时。
此外，命令解码器32可对命令进行解码，例如，读取命令、写入命令、模式寄存器集命令、激活命令等，并且经由总线路径39提供对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每个存储器组12包含组控制块22，所述组控制块提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如计时控制和数据控制，以促进到存储器组12和来自存储器组12的命令的执行。
在某些实施例中，存储器装置10基于从例如处理器的外部装置接收到的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用于容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号计时到命令接口14。命令接口可包含命令地址输入电路20，其经配置以通过例如命令解码器32来接收和发射命令以提供对存储器组12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定组12的存取通过命令在CA<13:0>总线上编码。
另外，命令接口14可经配置以接收数个其它命令信号。举例来说，可以提供裸片终端(CA_ODT)信号上的命令/地址以促进存储器装置10内的恰当的阻抗匹配。举例来说，在加电期间重置命令(RESET_n)可用于重置命令接口14、状态寄存器、状态机及类似者。命令接口14也可接收命令/地址反转(CAI)信号，可提供所述信号以例如取决于针对特定存储器装置10路由的命令/地址来反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以使得它们可调换以用于实现信号到存储器装置10的某些路由。还可提供用于促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用于将存储器装置10置于测试模式中以用于连接性测试。
命令接口14也可用于针对可以检测到的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置10发射。也可以产生其它警告信号。此外，用于从存储器装置10发射警告信号(ALERT_n)的总线和引脚可以在某些操作期间被用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。
利用上文所论述的命令和计时信号，数据可以发送到存储器装置10并且从存储器装置10发送数据，方法是通过IO接口16发射和接收数据信号44。更确切地说，数据可通过包含多个双向数据总线的数据路径46发送到存储器组12或从存储器组12检索数据。通常被称作DQ信号的数据IO信号通常在一或多个双向数据总线中发射和接收。对于例如DDR5 SDRAM存储器装置的某些存储器装置，IO信号可划分成上部和下部字节。举例来说，对于x16存储器装置，IO信号可以划分成例如对应于数据信号的上部和下部字节的上部和下部IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常被称作DQS信号。DQS信号通过发送数据的外部处理器或控制器驱动(例如，用于写入命令)或通过存储器装置10驱动(例如，用于读取命令)。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号以俘获对应的输入数据或输出数据。如同时钟信号(Clk_t/和Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，DQS信号的差分对可划分成对应于例如发送到存储器装置10以及从所述存储器装置发送的数据的上部和下部字节的上部和下部数据选通信号(例如，UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。
阻抗(ZQ)校准信号还可通过IO接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚且用于通过在过程、电压和温度(PVT)值的改变中调节存储器装置10的上拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调节电阻以将输入阻抗校准到已知值。如将了解，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调节内部ODT和IO引脚的驱动强度的参考。
另外，环回信号(LOOPBACK)可通过IO接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置成一种模式，其中信号通过同一引脚环回通过存储器装置10。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据和选通两者或可能仅包含数据引脚。这通常意图用于监测在IO接口16处由存储器装置10俘获的数据。
在某些实施例中，存储器装置10可经由DQ多路复用器(MUX)48接收待写入到存储器组12中的数据。经由DQ MUX 48多路复用的数据可被提供到驱动器电路50，所述驱动器电路可耦合到IO接口16。驱动器电路50可包含控制提供到输出缓冲器52的数据电压信号的转换速率的电路组件。数据电压信号表示提供到IO接口16的数据。一般来说，驱动器电路50可经由DQ MUX 48接收数字数据值(例如，1/0)并且产生对应的数据电压信号以提供到输出缓冲器52。输出缓冲器52可以耦合到数据路径46，所述数据路径可将数据电压信号提供到相应的存储器组12以用于写入或读取操作。下文将参考图2到4描述相对于驱动器电路50的组件和操作的额外细节。
如将了解，例如电源电路(用于接收外部VDD和VSS信号)、读取/写入放大器(以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等的各种其它组件也可以并入到存储器系统10中。因此，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。
考虑到前述内容，图2说明了驱动器电路50和其中的组件的框图。如上文所提及，驱动器电路50可经由DQ MUX 48接收数据，所述DQ MUX可基于相位控制内部时钟信号LCLK将数据多路复用到驱动器电路50。传入数据可被提供到电阻器-电容器(RC)电路62，所述电路可以是由电压或电流源驱动的任何合适的RC电路。RC电路62可以基于存储器装置10的规范设计以使得驱动器电路50能够将计时信号提供到开关72、开关74和开关76以控制提供到输出缓冲器52的数据电压信号的转换速率。
开关72、开关74和开关76可以是可基于所提供的门信号断开或闭合的任何合适的开关电路(例如，MOSFET)。如图2中所示，开关72可将电压源(例如，VDDQ)耦合到输出缓冲器52。每个开关72可表示其中电压源VDDQ可耦合到输出缓冲器的支路或阶段。在一些实施例中，每个支路可包含电阻器(未示出)使得所连接的开关72(例如，内部接通电阻)和支路的线路阻抗可以等于一些值，这些值可以由存储器装置10指定。举例来说，如果存储器装置10期望34欧姆线路电阻存在于数据路径46上，那么七个开关72可并联耦合在一起，使得当所有的七个开关72都闭合时每个支路可包含270欧姆电阻器以提供34欧姆等效电阻。虽然开关74和76被说明为P型开关并且开关72被说明为N型开关，但是应注意开关72、74和76可以是任何合适的类型的开关。
为了控制经由电压源VDDQ提供到数据路径46的电压的转换速率，逻辑电路68可控制开关72闭合的方式。也就是说，如果开关72中的每一个在相同时间闭合，那么提供到数据路径(例如，经由电容器80)的电压可快速地上升到电压源VDDQ的电压值。在一些情况下，提供到数据路径46的电压可过冲电压源VDDQ的电压值。为了避免过冲电压值且为了控制提供在数据路径46上的电压信号的转换速率，逻辑电路68可在某些时间间隔将门信号输出到开关72的不同的集合。
一般来说，逻辑电路68可经由RC电路62接收电流信号并且基于电流值确定电流信号的强度。基于电流信号的强度，逻辑电路68可将门信号发送到开关72的集合，由此提供到电压源VDDQ的额外连接。应注意当驱动器电路50并不接收数据时，输出缓冲器52可仍然经由外部电阻器78耦合到电压源VDDQ。可基于通过存储器装置10的制造商或类似者指定的一些阻抗值确定外部电阻器78的电阻值。在一些情况下，选择外部电阻器78的电阻值以匹配输出缓冲器52的预先确定的阻抗值。电压源VDDQ与输出缓冲器52之间的阻抗值的匹配可辅助存储器装置10更有效地操作。
在任何情况下，当逻辑一被提供到输出缓冲器52时，逻辑电路68可闭合一或多个开关72以将输出缓冲器52耦合到电压源VDDQ，由此提供多个路径以将电容器80连接到电压源VDDQ。因此，存在于输出缓冲器52上的电压信号可达到高电压VOH，其可对应于VDDQ。相比之下，当逻辑零被提供到输出缓冲器52时，逻辑电路68可闭合开关74且断开开关72以将输出缓冲器52耦合到接地或一些低电压参考电平。然而，当时从逻辑一转变成逻辑零，由于存在于驱动器电路50的上拉部分上的外部电阻器78，在达到低电压VOL(例如，VOL＝0.4*VDDQQ)之前应用于输出缓冲器52的电压信号可包含一些延迟。在高频率存储器装置中，此延迟可使数据眼图变窄并且使得存储器装置10使用不正确的电压值来写入或读取对应的数据。也就是说，通过在高频率下操作的存储器装置10，电压信号可具有较少的时间从高电压值VOH转变成低电压值VOL。
考虑到前述内容，在某些实施例中，除了经由开关74之外，预先强调下拉驱动器电路82可提供额外路径以将输出缓冲器52连接到接地。预先强调下拉驱动器82可控制开关76的操作，所述开关可耦合到电阻器84，以在下拉应用于输出缓冲器52的电压信号中辅助驱动器电路50。通过将多个路径提供到接地并且通过包含电阻器84，预先强调下拉驱动器电路82可增大应用于输出缓冲器52的数据电压信号的转换速率，由此确保应用于输出缓冲器52的数据电压信号在一定量的时间内(例如，半循环)达到低电压值VOL。
为了确保数据电压信号有效地从高电压值VOH转变成低电压值VOL，预先强调下拉驱动器82可包含脉冲产生器86和门驱动器88以控制开关76的操作。在一些实施例中，脉冲产生器86可产生脉冲以使得门驱动器88在特定时间且达指定的持续时间将门信号发送到开关76。脉冲产生器86可基于经由DQ MUX 48的传入数据是逻辑零的指示产生脉冲。也就是说，在一个实施例中，当它检测到逻辑零待提供给输出缓冲器52时逻辑电路68可将开始信号发送到脉冲产生器86。开始信号可相对于可确保开关76与开关74同步闭合的延迟提供到脉冲产生器86。
如上文所提及，逻辑电路68可发送开始信号以设置其中开关76闭合的延迟，使得开关76与开关74同步闭合。除了包含此延迟之外，开始信号也可指定用于可以由脉冲产生器86产生的脉冲的脉冲宽度。脉冲宽度可以是基于指定用于存储器装置10的阻抗值(例如，指定用于输出缓冲器52的阻抗)、指定用于存储器装置10的电压上限(例如，VOH限制)和电压下限(例如，VOL限制)及类似者而确定的。
考虑到这一点，当两个开关74和76最初闭合时，由于开关72的断开、到接地的连接以及电阻器84存在于输出缓冲器52上的所得阻抗有效地改变。如上文所提及，开关76可以闭合达开关74可以闭合的时间的一部分。当确定用于由脉冲产生器86产生的脉冲宽度的时间量时，逻辑电路68可在其中开关74和76都闭合的时间期间确定输出缓冲器52上的预期的阻抗。逻辑电路68可指定脉冲宽度小于可使得输出缓冲器52的阻抗大于指定的阻抗值的一些范围(例如，百分比)的时间量。
另外，当确定用于由脉冲产生器86产生的脉冲宽度的时间量时，逻辑电路68也可确定应用于输出缓冲器52的数据电压信号是否将大于指定用于存储器装置10的电压上限(例如，VOH限制)或小于指定用于存储器装置10的电压下限(例如，VOL限制)。此外，当确定脉冲宽度时逻辑电路68可考虑存储器装置10的所期望的转换速率。在一些实施例中，逻辑电路68、另一合适的基于处理器的电路、模拟软件或类似者可测试不同的脉冲宽度以确定是否满足上文所指定的条件中的每一个。
当确定脉冲产生器86提供到门驱动器88的脉冲宽度时，逻辑电路68或其它合适的组件可确保当从高转变成低时提供到输出缓冲器52的数据电压信号并未降至低于指定用于存储器装置10的电压下限(例如，VOL限制)，当从低转变成高时提供到输出缓冲器52的数据电压信号并未超过指定用于存储器装置10的电压上限(例如，VOH限制)，在任一转变期间维持所期望的转换速率，并且实现半循环内的所期望的电压(例如，VOL或VOH)。借助于实例，图3说明了根据本文中所描述的实施例的时序图100，所述时序图说明了驱动器电路50和预先强调下拉驱动器电路82控制应用于输出缓冲器52的数据电压信号的操作。
参考图3，时序图100可包含数据电压信号波形102、下拉门信号104和预先强调下拉门信号106。数据电压波形102可对应于提供到输出缓冲器52的电压，下拉门信号104可对应于提供到开关74的门的门信号，并且预先强调下拉门信号106可对应于提供到开关76的门的门信号。
考虑到前述内容，在时间t0，输出缓冲器52可接收高电压值VOH。在一些实施例中，当对应的数据电压信号表示逻辑一值时或当存储器装置10并不接收数据时输出缓冲器52可接收高电压值VOH。也就是说，当存储器装置10并不有效地读取或写入数据时(例如，暂停/备用状态)输出缓冲器52可接收高电压值VOH。因而，当输出缓冲器52从暂停或备用状态转变成表示逻辑一的读取或写入数据时，输出缓冲器52可已经具有高电压值VOH而无需担忧超过电压上限(例如VOH限制)或在半循环内实现高电压值VOH。替代地，相位控制内部时钟信号LCLK可指示输出缓冲器52上的数据电压信号应该在适当的时间经采样以从存储器组12读取对应的数据或将对应的数据写入到存储器组12。
在时间t1，数据电压波形102可从高电压值VOH转变成低电压值VOL。因而，逻辑电路68可将门信号发送到开关74的门，由此引起开关74闭合并且输出缓冲器52耦合到接地。如上文所提及，除了闭合开关74之外，逻辑电路68可将门信号发送到开关72的门以使得开关72断开。
为了更有效地将数据电压波形102从高电压值VOH转变成低电压值VOL，在时间t2，逻辑电路68可将第二门信号发送到开关76的门以提供在接地与输出缓冲器52之间的额外连接。因而，数据电压波形102的有效转换速率可发生改变以使得数据电压波形102更快速地转变成低电压值VOL。在一些实施例中，可以基于用于确定脉冲宽度的相同因素来测试和确定时间t1和t2之间的延迟。如图3中所示，脉冲宽度108可对应于当开关76闭合时的时间t2与当开关76断开时的时间t3之间的时间量。
通过在输出缓冲器52与接地之间提供额外路径，预先强调下拉驱动器82可辅助存储器装置10精确地读取和写入在输出缓冲器52处接收到的数据。也就是说，随着存储器装置10操作的频率的增大，输出缓冲器52与接地之间的额外路径可辅助数据电压波形102在足够量的时间内(例如，半循环)达到低电压值VOL以确保从输出缓冲器52采样精确的数据。
当从低电压值VOL转变回到高电压值VOH时，逻辑电路68可移除提供到开关74的门信号并且将适当的门信号提供到开关72以将输出缓冲器52耦合到电压源VDDQ。
虽然预先强调下拉驱动器82的前述论述被描述为包含将输出缓冲器52耦合到接地的一个额外开关76，但是在一些实施例中，多个开关76可包含在预先强调下拉驱动器82中以提供到接地的额外路径。在此情况下，鉴于当从高转变成低时指定用于存储器装置10的电压下限(例如，VOL限制)、当从低转变成高时指定用于存储器装置10的电压上限(例如，VOH限制)、在任一转变期间的所期望的转换速率及类似者，逻辑电路68可协调一或多个脉冲产生器86与一或多个门驱动器88的操作以使额外开关中的每一个的操作与开关74的操作同步。
考虑到前述内容，图4说明了根据本文中所描述的实施例驱动器电路50可执行以将提供到输出缓冲器的数据电压信号有效地从高电压值VOH转变成低电压值VOL的方法120。虽然方法120的以下描述被描述为通过上文参考图2所描述的某些组件来执行，但是应注意任何合适的组件可执行方法120的任何合适的部分。
现在参考图4，在块122处，脉冲产生器86可检测经由DQ MUX 48提供的传入逻辑零。在检测到传入零之后，脉冲产生器86可产生用于门驱动器88的脉冲信号以使得开关76与开关74同步闭合。在一个实施例中，逻辑电路68可将关于逻辑电路68可发送对应的门信号的时钟循环的数目或特定时间的信息发送到开关74的门。
在块124处，脉冲产生器86可产生有时可发射到门驱动器88的脉冲信号，使得开关74和开关76可同时闭合。在一个实施例中，根据上文所论述的过程，脉冲产生器86可产生具有某一宽度的脉冲信号以确保提供到输出缓冲器52的数据电压信号在半循环内达到低电压值VOL。
在接收到脉冲信号之后，在块126处，门驱动器88可基于接收到的脉冲信号在某一时间并且达某一持续时间将驱动信号发送到开关76。因此，在块128处，开关76可闭合且操作为预先强调下拉开关以在将提供到输出缓冲器52的数据电压信号转变成低电压值VOL中辅助开关74。驱动信号可以提供达脉冲信号的持续时间并且在从开关76的门移除驱动信号之后，输出缓冲器52可不再耦合到接地。
虽然本发明可以易有各种修改以及替代形式，但是特定实施例已经在图式中借助于实例示出并且已经在本文中详细地描述。然而，应理解，本发明并不意图限于所公开的特定形式。实际上，本发明意图涵盖属于如由所附权利要求书限定的本发明的精神和范围内的所有修改、等效物和替代方案。
本文中提出且主张的技术参考且应用于具有实践本质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本发明的技术领域且因此不是抽象的、无形的或纯理论的。此外，如果随附于本说明书的末尾的任何权利要求项含有表示为“用于执行功能的装置……”或“用于执行功能的步骤……”的一或多个元件，那么意图将依照35U.S.C.112(f)解译此类元件。然而，对于含有以任何其它方式指定的元件的任何权利要求项，意图将不会依照35U.S.C.112(f)解译此类元件。

Claims (20)

1.一种半导体装置，其包括：
多个存储器组；
输出缓冲器，其经配置以耦合到所述多个存储器组，其中所述输出缓冲器经配置以接收表示待从所述多个存储器组中的至少一个读取的数据的数据电压信号；
多个开关，其经配置以将电压源直接耦合到所述输出缓冲器；
第一下拉开关，其经配置以将所述输出缓冲器直接耦合到低电压参考电平，其中所述电压源和所述低电压参考电平不同；以及
第二下拉开关，其经配置以经由电阻器将所述输出缓冲器耦合到所述低电压参考电平，其中所述多个开关、所述第一下拉开关以及所述第二下拉开关经配置以将所述数据电压信号提供到所述输出缓冲器。
2.根据权利要求1所述的半导体装置，其包括逻辑电路，所述逻辑电路经配置以检测所述数据的传入逻辑零并且将第一门信号发送到所述第一下拉开关以使得所述第一下拉开关响应于所述传入逻辑零而闭合。
3.根据权利要求1所述的半导体装置，其包括逻辑电路，所述逻辑电路经配置以检测所述数据的传入逻辑零并且将所述传入逻辑零的指示发送到脉冲产生器。
4.根据权利要求3所述的半导体装置，其中所述脉冲产生器经配置以产生经配置以使得所述第二下拉开关在一段时间内闭合的脉冲信号。
5.根据权利要求4所述的半导体装置，其中所述脉冲信号经配置以使得所述第二下拉开关与所述第一下拉开关同步闭合。
6.根据权利要求4所述的半导体装置，其中所述脉冲信号包括基于与所述半导体装置相关联的阻抗值、与所述半导体装置相关联的电压上限、与所述半导体装置相关联的电压下限、与所述半导体装置相关联的转换速率或其任何组合而确定的宽度。
7.根据权利要求4所述的半导体装置，其中所述脉冲产生器经配置以经由多路复用器接收所述数据。
8.一种驱动器电路，其经配置以执行操作，所述操作包括：
接收逻辑零待经由表示待写入到耦合到输出缓冲器的多个存储器组中或从耦合到所述输出缓冲器的所述多个存储器组中读取的数据的数据电压信号提供到存储器装置的所述输出缓冲器的第一指示；
基于所述第一指示接收经配置以将所述输出缓冲器直接耦合到接地的第一下拉开关待闭合的时间的第二指示；
基于所述第二指示产生经配置以使得第二下拉开关与所述第一下拉开关同步闭合的脉冲信号，其中所述第二下拉开关经配置以经由电阻器将所述输出缓冲器耦合到所述接地；
接收逻辑一待经由表示所述数据的额外数据电压信号提供到所述输出缓冲器的第三指示；以及
响应于接收到所述第三指示，将多个信号发送到多个开关，所述多个开关经配置以将电压源直接耦合到所述输出缓冲器，其中所述电压源与所述接地不同。
9.根据权利要求8所述的驱动器电路，其中所述脉冲信号包括基于与所述输出缓冲器相关联的阻抗值、与所述输出缓冲器相关联的电压上限、与所述输出缓冲器相关联的电压下限、与所述输出缓冲器相关联的转换速率或其任何组合而确定的宽度。
10.根据权利要求8所述的驱动器电路，其中所述脉冲信号经配置以使得所述第二下拉开关闭合达一段持续时间。
11.根据权利要求10所述的驱动器电路，其中所述持续时间经配置以防止所述数据电压信号下降到低于与所述输出缓冲器相关联的电压下限。
12.根据权利要求10所述的驱动器电路，其中所述持续时间经配置以使得所述数据电压信号达到半循环内的低电压值。
13.根据权利要求8所述的驱动器电路，其中所述电阻器耦合在所述第二下拉开关与所述输出缓冲器之间。
14.根据权利要求13所述的驱动器电路，其包括耦合在所述输出缓冲器与电压源之间的第二电阻器，其中所述电阻器的阻抗值是基于所述第二电阻器而确定的。
15.一种用于存储器装置的方法，其包括：
经由电路接收逻辑零待经由表示待写入到耦合到输出缓冲器的多个存储器组中或从耦合到所述输出缓冲器的所述多个存储器组中读取的数据的数据电压信号提供到所述存储器装置的所述输出缓冲器的第一指示；
经由所述电路基于所述第一指示接收经配置以将所述输出缓冲器直接耦合到接地的第一下拉开关待闭合的时间的第二指示；
经由所述电路基于所述第二指示产生经配置以使得第二下拉开关与所述第一下拉开关同步闭合的脉冲信号，其中所述第二下拉开关经配置以经由电阻器将所述输出缓冲器耦合到所述接地；
接收逻辑一待经由表示所述数据的额外数据电压信号提供到所述输出缓冲器的第三指示；以及
响应于接收到所述第三指示，将多个门信号发送到多个开关，所述多个开关经配置以将所述输出缓冲器直接耦合到电压源，其中所述多个开关与所述第一下拉开关及所述第二下拉开关分开。
16.根据权利要求15所述的方法，其中所述脉冲信号包括基于与所述输出缓冲器相关联的阻抗值、与所述输出缓冲器相关联的电压上限、与所述输出缓冲器相关联的电压下限、与所述输出缓冲器相关联的转换速率或其任何组合而确定的宽度。
17.根据权利要求15所述的方法，其包括响应于所述存储器装置处于备用状态将多个额外门信号发送到经配置以将所述输出缓冲器耦合到所述电压源的多个开关，其中所述多个额外门信号经配置以闭合所述多个开关。
18.根据权利要求17所述的方法，其中所述第一下拉开关以及所述第二下拉开关在所述备用状态期间断开。
19.根据权利要求15所述的方法，其包括：
经由所述电路将第一门信号发射到所述第一下拉开关，其中所述第一门信号经配置以使得所述第一下拉开关在第一时间闭合；
经由所述电路基于所述脉冲信号将第二门信号发射到所述第二下拉开关，其中所述第二门信号经配置以使得所述第二下拉开关在第一时间闭合。
20.根据权利要求19所述的方法，其中所述第二门信号被提供到所述第二下拉开关达对应于所述脉冲信号的宽度的持续时间。
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