KR100465759B1 - 반도체 장치 - Google Patents
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Abstract
여기에 개시된 반도체 장치는, 다수의 트랜지스터들이 병렬로 연결된 출력 버퍼와, 외부 저항과 연결된 연결 단자 및 상기 연결 단자 및 상기 출력 버퍼와 연결되고 상기 외부 저항에 따라서 상기 출력 버퍼의 임피던스를 조절하기 위한 출력 임피던스 제어기를 포함한다. 상기 출력 임피던스 제어기는, 상기 연결 단자와 연결된 제 1 트랜지스터와, 상기 제 1 트랜지스터의 게이트와 연결되고, 상기 연결 단자를 미리 설정된 전압 레벨로 설정하기 위해서 상기 제 1 트랜지스터의 게이트의 레벨을 제어하는 레벨 컨트롤러와, 상기 제 1 트랜지스터와 연결되고, 상기 출력 버퍼의 트랜지스터들에 대응하는 제 1 더미 트랜지스터 어레이와, 상기 제 1 트랜지스터와 상기 제 1 더미 트랜지스터 어레이 사이의 연결 노드와 연결되고, 상기 제 1 트랜지스터와 상기 제 1 더미 트랜지스터 어레이 사이의 연결 노드의 레벨이 미리 설정된 전압 레벨과 동일하도록 상기 제 1 더미 트랜지스터 어레이를 제어하는 제 1 컨트롤러 그리고 상기 제 1 컨트롤러에 의해서 수행되는 상기 제어에 따라 상기 출력 버퍼의 트랜지스터들을 제어하는 제 2 컨트롤러를 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 출력 버퍼의 임피던스를 제어할 수 있는 출력 임피던스 컨트롤러를 구비한 반도체 장치에 관한 것이다.
마이크로컴퓨터, 메모리 및 게이트 어레이와 같은 다양한 반도체 장치들은 퍼스널 컴퓨터 및 워크스케이션과 같은 다양한 전기적 제품들(electrical products)에 탑재된다. 대부분의 경우에, 반도체 장치들은 외부와의 데이터 전송을 위한 입/출력 핀들과 내부 데이터를 외부로 제공하는 출력 회로를 포함한다. 출력 회로는 예컨대, 출력 버퍼 및 구동 회로를 포함한다. 반도체 장치가 전기적 제품 내에 구성될 때 입/출력 핀들은 기판 상의 와이어와 같은 전송 라인과 연결된다. 따라서, 반도체 장치의 내부 데이터는 인터페이스로서의 상기 전송 라인을 통해 다른 반도체 소자로 제공된다. 이 경우, 반도체 장치의 출력 데이터가 전송 라인을 통해 최적으로 전송되기 위해서는 입/출력 핀의 출력 임피던스와 전송 라인의 임피던스간에 매칭이 이루어져야 한다.
전기적 제품의 동작속도가 고속화됨에 따라 반도체 장치들 간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호 전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙폭이 줄어들수록 반도체 장치가 외부 노이즈에 대한 영향을 크게 받고, 인터페이스단에서 임피던스 미스 매칭(miss matching, 부정합)에 따른 출력 신호의 반사에 민감(critical)해진다. 임피던스 미스 매칭은 외부 노이즈나 전원 전압의 변동, 동작 온도의 변화, 제조 공정의 변화 등에 기인하여 발생된다. 임피던스 미스 매칭이 발생되면 데이터의 고속 전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력신호로서의 데이터가 왜곡될 수 있다. 따라서, 수신측의 반도체 장치가 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단 미스등의 문제들이 빈번히 야기될 수 있다.
반도체 장치 중 일부의 반도체 메모리 장치는 외부의 반도체 소자와의 임피던스 매칭을 수행하기 위해 임피던스 보정 기술이 사용된다. 예컨대, HSTL(High Speed Transceiver Logic) 인터페이스의 경우는 1 개의 여분 핀(extra pin)을 이용하여 약 수십오옴(Ω) 내에서 원하는 출력 임피던스 값을 갖도록 콘트롤하는 방식이 주로 사용되어진다. 그러한 방식이 채용된 반도체 메모리 장치에서 전원전압의 변동, 동작 온도의 변화, 제조 공정의 변화 등에 기인하여 원하는 출력 임피던스 값을 설계된 대로 정확히 얻는 것이 어렵게 되는 경우가 많다. 이러한 문제를 해결하기 위해 통상적으로는 반도체 장치의 제조시에 메탈 옵션, 본딩 옵션 또는 퓨즈 옵션을 가지는 조절부를 만들고 이 조절부를 이용하여 임피던스 매칭을 위한 기준 레벨이나 저항값의 범위를 미세 조절하여 임피던스 매칭을 위한 보정을 수행한다.
통상적인 기술에서는 테스트 시간이 상당히 요구되는 문제와 임피던스의 미세 조절을 위한 공정이 별도로 수반되는 문제가 있으므로, 이 문제들은 제조 원가를 다운시키는데 지장을 주는 제한 요소 중의 하나이다.
그러므로, 전원 전압의 변동, 동작 온도의 변화 또는 제조 공정의 변화가 있더라도 이에 무관하게 원하는 출력 임피던스를 얻어 임피던스 매칭을 행할 수 있는 보정 기술이 요구된다.
따라서 본 발명의 목적은 외부의 임피던스에 대한 임피던스 매칭을 자동으로 수행할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 외부의 임피던스에 대한 임피던스 매칭을 자동으로 수행하되 크기가 감소된 반도체 장치를 제공하는데 있다.
도 1은 출력 임피던스 컨트롤러를 구비한 반도체 장치의 일 예로서 메모리 칩을 보여주는 블록도;
도 2는 도 1에 도시된 출력 버퍼를 보여주는 블럭도;
도 3은 본 발명의 바람직한 일 실시예에 따른 출력 임피던스 제어 유닛을 보여주는 도면;
도 4는 도 3에 도시된 PMOS 어레이(102)의 구체적인 회로도;
도 5는 도 3에 도시된 PMOS 어레이(109)의 구체적인 회로도;
도 6은 도 3에 도시된 NMOS 어레이(110)의 구체적인 회로도;
도 7은 도 3에 도시된 디더링 검출기(105)의 상세한 회로 구성을 보여주는 도면;
도 8은 도 7에 도시된 디더링 검출기(105)의 동작을 설명하기 위한 타이밍도;
도 9는 PMOS 트랜지스터(P1)와 PMOS 어레이(102) 내의 트랜지스터의 크기에 따라서 ZQ 단자의 전압(VZQ)이 기준 전압(VREF=VDDQ/2)으로 수렴하는 과정을 보여주는 도면; 그리고
도 10은 본 발명의 다른 실시예에 따른 출력 임피던스 제어 유닛을 보여주는도면이다.
*도면의 주요부분에 대한 설명
10 : 반도체 메모리 장치 11 : 메모리 셀 어레이
12 : 행 디코더 13 : 열 디코더
14 : 감지 증폭기 15 : 기입 버퍼
21 : 컨트롤러 22 : 버퍼
23 : 어드레스 버퍼 24 : 입력 버퍼
25 : 출력 버퍼 26 출력 임피던스 제어 유닛
30 : 어드레스 단자 31 : 출력 단자
RQ : 저항 P1-P3 : PMOS 트랜지스터
P4 : NMOS 트랜지스터 101, 103, 111 : 연산 증폭기
102, 109 : PMOS 어레이 110 : NMOS 어레이
104, 112 : 업/다운 카운터 107 : 클럭 발생기
105, 113 : 디더링 검출기 106, 114 : 레지스터
108 : 전송기
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 장치는: 다수의 트랜지스터들이 병렬로 연결된 출력 버퍼, 외부 저항과 연결된 연결 단자 및 상기 연결 단자 및 상기 출력 버퍼와 연결되고, 상기 외부 저항에 따라서 상기 출력 버퍼의 임피던스를 조절하기 위한 출력 임피던스 제어기를 포함한다. 상기 출력 임피던스 제어기는, 상기 연결 단자와 연결된 제 1 트랜지스터와, 상기 제 1 트랜지스터의 게이트와 연결되고, 상기 연결 단자를 미리 설정된 전압 레벨로 설정하기 위해서 상기 제 1 트랜지스터의 게이트의 레벨을 제어하는 레벨 컨트롤러와, 상기 제 1 트랜지스터와 연결되고, 상기 출력 버퍼의 트랜지스터들에 대응하는 제 1 더미 트랜지스터 어레이와, 상기 제 1 트랜지스터와 상기 제 1 더미 트랜지스터 어레이 사이의 연결 노드와 연결되고, 상기 제 1 트랜지스터와 상기 제 1 더미 트랜지스터 어레이 사이의 연결 노드의 레벨이 미리 설정된 전압 레벨과 동일하도록 상기 제 1 더미 트랜지스터 어레이를 제어하는 제 1 컨트롤러 그리고 상기 제 1 컨트롤러에 의해서 수행되는 상기 제어에 따라 상기 출력 버퍼의 트랜지스터들을 제어하는 제 2 컨트롤러를 포함한다.
또한, 상기 출력 임피던스 제어기는, 상기 제 1 트랜지스터의 게이트와 연결된 게이트를 갖는 제 2 트랜지스터와, 상기 제 2 트랜지스터와 연결되고, 상기 제 1 더미 트랜지스터 어레이의 트랜지스터들에 대응하는 제 2 더미 트랜지스터 어레이와, 상기 제 2 트랜지스터와 연결되고, 상기 출력 버퍼의 트랜지스터들에 대응하는 제 3 더미 트랜지스터 어레이와, 상기 제 2 트랜지스터와 상기 제 2 더미 트랜지스터 어레이 사이의 연결 노드와 연결되고, 상기 제 2 트랜지스터와 상기 제 2 더미 트랜지스터 어레이 사이의 연결 노드의 전압이 상기 미리 설정된 레벨과 같아지도록 상기 제 2 더미 트랜지스터 어레이를 제어하는 제 3 컨트롤러 그리고 상기 제 3 컨트롤러에 의해서 수행되는 상기 제어에 따라 상기 출력 버퍼의 트랜지스터들을 제어하는 제 4 컨트롤러를 포함한다. 상기 제 2 더미 트랜지스터 어레이는 상기 제 1 컨트롤러에 의해 상기 제 1 더미 트랜지스터 어레이와 동일하게 제어된다.
바람직한 실시예에서, 상기 제 1 및 제 2 트랜지스터들의 소스들은 상기 출력 버퍼를 구동하는 전원 전압에 의해 구동된다. 상기 미리 설정된 전압 레벨은 상기 출력 버퍼를 구동하는 전원 전압의 1/2이다.
상기 제 1 컨트롤러는, 상기 연결 단자와 상기 제 1 더미 트랜지스터 어레이 사이의 연결 노드의 전압과 상기 미리 설정된 전압을 비교하고, 비교 결과로서 제 1 비교 신호를 출력하는 제 1 비교기 및 제 1 클럭 신호에 응답해서 동작하며, 상기 제 1 비교기로부터의 상기 제 1 비교 신호에 따라서 카운트 업/다운을 수행하는 제 1 카운터를 포함한다. 상기 제 1 더미 트랜지스터 어레이와 상기 제 2 더미 트랜지스터 어레이는 상기 제 1 카운터의 출력에 의해 제어된다.
상기 제 2 컨트롤러는, 상기 제 1 클럭 신호에 응답해서 상기 제 1 비교기로부터의 상기 제 1 비교 신호를 받아들이고, 상기 제 1 비교기로부터의 출력 신호가 미리 설정된 레벨로 수렴할 때 제 1 검출 신호를 활성화시키는 제 1 검출기와, 상기 제 1 검출 신호가 활성화될 때 상기 제 1 카운터의 출력을 저장하는 제 1 레지스터 그리고 상기 제 1 클럭 신호를 발생하는 클럭 발생기를 포함한다.
상기 제 3 컨트롤러는, 상기 제 2 트랜지스터, 상기 제 2 더미 트랜지스터 어레이 그리고 상기 제 3 더미 트랜지스터 어레이 사이의 연결 노드의 전압과 상기 미리 설정된 전압을 비교하고 비교 결과로서 제 2 비교 신호를 출력하는 제 2 비교기 및 제 2 클럭 신호에 응답해서 동작하며, 상기 제 2 비교기로부터의 상기 제 2 비교 신호에 따라서 카운트 업/다운을 수행하는 제 2 카운터를 포함한다. 상기 제 3 더미 트랜지스터 어레이는 상기 제 2 카운터의 출력에 의해 제어된다.
상기 제 4 컨트롤러는, 상기 제 2 클럭 신호에 응답해서 상기 제 2 비교기로부터의 상기 제 2 비교 신호를 받아들이고, 상기 비교 신호가 상기 미리 설정된 레벨로 수렴할 때 제 2 검출 신호를 활성화시키는 제 2 검출기 그리고 상기 제 2 검출 신호가 활성화될 때 상기 제 2 카운터의 출력을 저장하는 제 2 레지스터를 포함한다. 상기 클럭 발생기는 상기 제 2 클럭 신호를 더 발생한다.
상기 제 1 더미 트랜지스터 어레이는, 각각이 상기 전원 전압과 연결된 소스, 상기 연결 단자와 연결된 드레인 그리고 상기 제 1 카운터로부터의 출력 비트들 중 대응하는 비트와 연결된 게이트를 갖는 복수의 PMOS 트랜지스터들을 포함한다.
상기 제 2 더미 트랜지스터 어레이는, 각각이 상기 전원 전압과 연결된 소스, 상기 제 2 트랜지스터와 연결된 드레인 그리고 상기 제 1 카운터로부터의 출력 비트들 중 대응하는 비트와 연결된 게이트를 갖는 복수의 PMOS 트랜지스터들을 포함한다.
상기 제 3 더미 트랜지스터 어레이는, 각각이 상기 제 2 트랜지스터와 연결된 드레인, 접지 전압과 연결된 소스 그리고 상기 제 2 카운터로부터의 출력 비트들 중 대응하는 비트와 연결된 게이트를 갖는 복수의 NMOS 트랜지스터들을 포함한다.
본 발명의 다른 특징에 의하면, 반도체 장치는: 다수의 트랜지스터들이 병렬로 연결된 출력 버퍼와, 외부 저항과 연결된 연결 단자 및 상기 연결 단자 및 상기 출력 버퍼와 연결되고, 상기 외부 저항에 따라서 상기 출력 버퍼의 임피던스를 조절하기 위한 출력 임피던스 제어기를 포함한다. 상기 출력 임피던스 제어기는, 전원 전압과 연결된 소스, 상기 연결 단자와 연결된 드레인 및 게이트를 갖는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 게이트와 연결되고, 상기 연결 단자를 미리 설정된 전압 레벨로 설정하기 위해서 상기 제 1 트랜지스터의 게이트의 레벨을 제어하는 레벨 컨트롤러와, 상기 전원 전압과 연결된 소스, 상기 제 1 트랜지스터의 게이트 및 상기 레벨 컨트롤러 사이의 연결 노드와 연결된 드레인 그리고 게이트를 갖는 제 3 트랜지스터와, 상기 제 1 트랜지스터와 연결되고, 상기 출력 버퍼의 트랜지스터들에 대응하는 제 1 더미 트랜지스터 어레이와, 상기 제 1 트랜지스터와 상기 제 1 더미 트랜지스터 어레이 사이의 연결 노드의 전압과 미리 설정된 전압을비교하고 비교 결과로서 제 1 비교 신호를 출력하는 제 1 비교기와, 제 1 클럭 신호와 상기 제 1 비교기로부터의 상기 제 1 비교 신호에 따라서 상기 제 1 더미 트랜지스터 어레이를 제어하는 제 1 컨트롤러 그리고 상기 제 1 클럭 신호에 응답해서 상기 제 1 비교기로부터의 상기 제 1 비교 신호를 받아들이고, 상기 제 1 비교 신호가 미리 설정된 레벨로 수렴할 때 제 1 검출 신호를 출력하는 제 1 검출기를 포함한다. 상기 제 3 트랜지스터의 게이트는 상기 제 1 검출 신호와 연결된다.
상기 출력 임피던스 제어 유닛은, 전원 전압과 연결된 소스, 드레인 및 상기 제 1 트랜지스터의 게이트와 연결된 게이트를 갖는 제 2 트랜지스터와, 상기 레벨 컨트롤러와 연결된 드레인, 상기 제 2 트랜지스터의 게이트와 연결된 소스 및 게이트를 갖는 제 4 트랜지스터와, 상기 제 2 트랜지스터의 드레인과 연결되고, 상기 제 1 더미 트랜지스터 어레이의 트랜지스터들에 대응하는 제 2 더미 트랜지스터 어레이와, 상기 제 2 트랜지스터의 드레인과 연결되고, 상기 출력 버퍼의 트랜지스터들에 대응하는 제 3 더미 트랜지스터 어레이와, 상기 제 2 트랜지스터와 상기 제 2 더미 트랜지스터 어레이 사이의 연결 노드의 전압과 상기 미리 설정된 전압을 비교하고, 비교 결과로서 제 2 비교 신호를 출력하는 제 2 비교기와, 제 2 클럭 신호와 상기 제 2 비교기로부터의 상기 제 2 비교 신호에 따라서 상기 제 3 더미 트랜지스터 어레이를 제어하는 제 2 컨트롤러 그리고 상기 제 2 클럭 신호에 응답해서 상기 제 2 비교기로부터의 상기 제 2 비교 신호를 받아들이고, 상기 제 2 비교 신호가 상기 미리 설정된 레벨로 수렴할 때 제 2 검출 신호를 출력하는 제 2 검출기를 포함한다. 상기 제 4 트랜지스터의 게이트는 상기 제 2 검출 신호와 연결된다.
이와 같은 구성을 갖는 본 발명의 출력 임피던스 제어 유닛은 외부의 임피던스에 대한 출력 버퍼의 임피던스 매칭을 자동으로 수행한다. 더욱이, 출력 임피던스 제어 유닛은 두 개의 PMOS 트랜지스터들을 이용한 간단한 전류 미러 구조를 포함하므로 회로 구성이 간단하고, 연산 증폭기의 출력을 PMOS 트랜지스터들로 피드백함으로써 양자화 오차를 최소화한다. 한편, 출력 임피던스 제어 유닛은 PMOS 어레이들과 NMOS 어레이의 임피던스를 외부 저항에 매칭시킨 후 연산 증폭기를 이용하여 양자화 오차를 최소화함으로써 임피던스 매칭에 소요되는 시간을 단축시킬 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 출력 임피던스 컨트롤러를 구비한 반도체 장치의 일 예로서 메모리 칩을 보여주는 블록도이다. 도 1을 참조하면, 메모리 칩(10)은 어드레스를 받아들이는 어드레스 패드(30)를 포함한다. 어드레스는 메모리 셀 어레이(11)의 독출 또는 기입 셀을 선택하기 위해 어드레스 버퍼(23)를 통해 행 디코더(12)와 열 디코더(13)로 전달된다.
메모리 셀 어레이(11) 내의 선택된 셀로 데이터를 기입하기 위해서, 기입 데이터는 데이터 입/출력 패드(31)와 입력 버퍼(24)를 통해 기입 버퍼(15)로 전달된다. 선택된 셀로부터 데이터를 독출하기 위해, 선택된 셀에 저장된 데이터는 독출되어서 감지 증폭기(14)와 출력 버퍼(25)를 통해 입/출력 패드(31)로 전달된다. 타이밍 컨트롤러(21)는 버퍼(22)로 타이밍 제어 신호를 제공하고, 버퍼(22)는 기입및 독출 동작의 타이밍을 제어하기 위해 행 디코더(12), 열 디코더(13), 감지 증폭기(14) 그리고 기입 버퍼(15)로 상기 제어 신호를 전달한다.
메모리 칩(10)은 출력 버퍼(25)의 임피던스를 제어하기 위한 출력 임피던스 제어 유닛(26)을 구비한다. 출력 버퍼(25)와 출력 임피던스 제어 유닛(26)은 상술한 프로그램가능한 임피던스 제어 기능을 달성하기 위한 프로그램가능한 임피던스 출력 버퍼 형태이다.
목표 임피던스 값을 나타내는 외부 저항(RQ)은 ZQ 단자와 연결된다. 출력 버퍼(25) 내의 트랜지스터들의 구동 능력은 출력 버퍼의 임피던스를 상기 저항(RQ)에 의해 정의된 값에 일치시키는 것에 의해 조절된다. 좀 더 정확하게 설명하면, 출력 임피던스 제어 유닛(26)은 트랜지스터 어레이들을 포함하며, 이 트랜지스터 어레이들은 출력 버퍼의 트랜지스터들의 임피던스들과 대응한다.
도 2는 출력 버퍼를 보여주는 블럭도이다. 도 2를 참조하면, 출력 버퍼(25)는 PMOS 트랜지스터들로 구성된 풀-업 트랜지스터 그룹(25a)과 NMOS 트랜지스터들로 구성된 풀-다운 트랜지스터 그룹(25b)을 포함한다. 출력 버퍼(25)의 임피던스는 출력 버퍼 트랜지스터 그룹들(25a 및 25b)에 각각 대응하는 제어 시스템에 의해 제어된다.
출력 버퍼(25)의 임피던스를 조절하기 위한 출력 임피던스 제어 유닛(26)이 이하 설명된다.
도 3은 본 발명의 바람직한 일 실시예에 따른 출력 임피던스 제어 유닛(26)을 보여주는 도면이다. 도 3을 참조하면, 제어 유닛(26)은 PMOS 트랜지스터들(P1,P2)을 포함한다. 트랜지스터들(P1, P2)은, 출력 버퍼(25)의 풀-업 트랜지스터 그룹(25a)을 제어하기 위한 풀-업 제어 패스와 풀-다운 트랜지스터 그룹(25b)을 제어하기 위한 풀-다운 제어 패스에 각각 연결된다. PMOS 트랜지스터(P1)는 전원 전압(VDDQ)과 연결된 소스, ZQ 단자와 연결된 드레인 그리고 게이트를 갖는다. 상기 전원 전압(VDDQ)은 출력 버퍼(25)를 구동하기 위한 전원 전압과 동일하다. 풀-업 제어 패스는 PMOS 어레이(102), 제 1 컨트롤러 그리고 제 2 컨트롤러를 포함한다.
기준 전압 발생기(미 도시됨)는 전원 전압(VDDQ)를 이용하여 기준 전압(VREF)을 발생한다. 이 실시예에서 기준 전압(VREF)은 VDDQ/2이다. 기준 전압(VREF)은 연산 증폭기(101)의 반전 입력 단자로 인가된다. 연산 증폭기(101)의 출력은 PMOS 트랜지스터(P1)를 제어한다. PMOS 트랜지스터(P1)의 드레인의 전압 즉, ZQ 단자의 전압(VZQ)은 연산 증폭기(101)의 비반전 입력 단자로 피드백된다. 구체적으로 설명하면, ZQ 단자의 전압(VZQ)이 기준 전압(VREF)보다 높으면 연산 증폭기(101)의 출력 레벨이 높아지고 그 결과, 트랜지스터(P1)를 통해 흐르는 전류의 양이 감소한다. 따라서, ZQ 단자의 전압(VZQ)은 낮아진다. 반대로, ZQ 단자의 전압(VZQ)이 기준 전압(VREF)보다 낮으면 연산 증폭기(101)의 출력 레벨이 낮아지고 그 결과, 트랜지스터(P1)를 통해 흐르는 전류의 양이 증가한다. 따라서, ZQ 단자의 전압(VZQ)은 높아진다. 이와 같은 과정에 의해서 ZQ 단자의 전압(VZQ)은 기준 전압(VDDQ/2)과 동일해진다.
제 1 컨트롤러는 연산 증폭기(103)와 업/다운 카운터(104)로 구성된다. 연산 증폭기(103)는 기준 전압(VREF)과 연결된 비반전 입력 단자 그리고 PMOS 트랜지스터(P1)의 드레인과 PMOS 어레이(102) 사이의 연결 노드(REFU)와 연결된 반전 입력 단자를 갖는다.
업/다운 카운터(104)는 연산 증폭기(103)의 출력(UOUT)에 응답해서, PMOS 어레이(102) 내의 n 개의 더미 트랜지스터들을 선택적으로 온/오프시켜서 트랜지스터(P1)와 PMOS 어레이(102) 사이의 연결 노드(REFU)의 전압을 기준 전압(VREF)에 일치시키기 위해 데이터 비트들(U0-Un-1)을 제공한다.
PMOS 어레이(102)의 구체적인 회로도가 도 4에 도시되어 있다. 도 4를 참조하면, PMOS 어레이(102)는, 각각이 전원 전압(VDDQ)과 연결된 소스, PMOS 트랜지스터(P1)와 ZQ 단자 사이의 연결 노드(REFU)와 연결된 드레인 그리고 게이트를 갖는 n 개의 PMOS 트랜지스터들(P11-P13)을 포함한다. PMOS 트랜지스터들(P11-P13)의 게이트들은 업/다운 카운터(104)로부터 출력되는 데이터 비트들(U0-Un-1) 중 대응하는 비트에 각각 연결된다.
제 2 컨트롤러는 디더링 검출기(105), 레지스터(106), 클럭 발생기(107) 그리고 전송기(108)를 포함한다. 디더링(dethering) 검출기(105)는 연산 증폭기(103)의 출력(UOUT)을 받아들인다. 디더링 검출기(105)는 신호(DN)가 일정 크기 이내의 진폭으로 스윙하는 것을 검출해서 검출 신호(UDET)를 활성화한다. 디더링 검출기(105)의 상세한 회로 구성이 도 7에 도시되어 있다.
도 7을 참조하면, 디더링 검출기(105)는 D-플립플롭들(201-205)이 직렬로 연결된 플립플롭 어레이(200)와 검출 신호 발생기(210)를 포함한다.
D-플립플롭들(201-205)은 도 3에 도시된 클럭 발생기(107)로부터의 클럭 신호(UP_CK)에 응답하여 동작한다. D-플립플롭(201)은 클럭 신호(UP_CK)에 동기되어서 연산 증폭기(103)의 출력 신호(UOUT)를 받아들인다. D-플립플롭들(202-205)은 클럭 신호(UP_CK)에 동기되어서 이전 단의 D-플립플롭들(201-204)의 출력을 각각 받아들인다.
검출 신호 발생기(210)는 낸드(NAND) 게이트들(211, 212)과 노아(NOR) 게이트(213)를 포함한다. 낸드 게이트(211)는 D-플립플롭(201)의 비반전 출력 신호(Q1), D-플립플롭(202)의 반전 출력 신호(), 그리고 D-플립플롭(203)의 비반전 출력 신호(Q3)를 받아들인다. 낸드 게이트(212)는 D-플립플롭(204)의 반전 출력 신호()와 D-플립플롭(205)의 비반전 출력 신호(Q5)를 받아들인다. 노아 게이트(213)는 낸드 게이트들(211, 212)의 출력들을 받아들인다.
이와 같은 구성을 갖는 디더링 검출기(105)는 도 8에 도시된 바와 같이, 비교기(103)로부터 출력되는 신호(UOUT)가 논리 1, 0, 1, 0 및 1로 천이할 때 검출 신호(UDET)를 하이 레벨로 활성화시킨다.
다시 도 3을 참조하면, 레지스터(106)는 디더링 검출기(105)로부터의 검출 신호(UDET)가 활성화될 때 업/다운 카운터(104)로부터 출력되는 데이터(U0-Un-1)를 저장한다. 레지스터(106)에 저장된 데이터는 전송기(108)를 통해 출력 버퍼(26)로 전달된다.
클럭 발생기(107)는, 업/다운 카운터(104)와 디더링 검출기(105)에서 사용되는 클럭 신호(UP_CK) 그리고 업/다운 카운터(112)와 디더링 검출기(113)에서 사용되는 클럭 신호(DN_CK)를 발생한다.
PMOS 트랜지스터(P2)는 전원 전압과 연결된 소스, 드레인 그리고 PMOS 트랜지스터(P1)의 게이트 및 연산 증폭기(101)의 출력단과 연결된 게이트를 갖는다.
풀-다운 제어 패스는 제 3 컨트롤러와 제 4 컨트롤러를 포함한다. 제 3 컨트롤러는 연산 증폭기(111)와 업/다운 카운터(112)로 구성된다. 연산 증폭기(111)는 기준 전압(VREF)과 연결된 비반전 입력 단자 그리고 PMOS 트랜지스터(P2)의 드레인, PMOS 어레이(109) 및 NMOS 어레이(110) 사이의 연결 노드(REFD)와 연결된 반전 입력 단자를 갖는다.
업/다운 카운터(114)는 연산 증폭기(111)의 출력(DOUT)에 응답해서, PMOS 어레이(102) 내의 n 개의 더미 트랜지스터들을 선택적으로 온/오프시켜서 트랜지스터(P2), PMOS 어레이(109) 및 NMOS 어레이(110) 사이의 연결 노드(REFD)의 전압을 기준 전압(VREF)에 일치시키기 위해 데이터 비트들(D0-Dn-1)을 제공한다.
PMOS 어레이(109)의 구체적인 회로도가 도 5에 도시되어 있다. 도 5를 참조하면, PMOS 어레이(109)는, 각각이 전원 전압(VDDQ)과 연결된 소스, PMOS 트랜지스터(P2)와 NMOS 어레이(110) 사이의 연결 노드(REFD)와 연결된 드레인 그리고 게이트를 갖는 n 개의 PMOS 트랜지스터들(P21-P23)을 포함한다. PMOS 트랜지스터들(P21-P23)의 게이트들은 업/다운 카운터(104)로부터 출력되는 데이터 비트들(U0-Un-1) 중 대응하는 비트에 각각 연결된다.
도 6은 도 3에 도시된 NMOS 어레이(110)의 구체적인 회로도이다. 도 6을 참조하면, NMOS 어레이(110)는, 각각이 PMOS 트랜지스터(P2)와 PMOS 어레이(109) 사이의 연결 노드(REFD)와 연결된 드레인, 접지 전압과 연결된 소스, 그리고 게이트를 갖는 n 개의 NMOS 트랜지스터들(N11-N13)을 포함한다. NMOS 트랜지스터들(N11-N13)의 게이트들은 업/다운 카운터(112)로부터 출력되는 데이터 비트들(D0-Dn-1) 중 대응하는 비트에 각각 연결된다.
제 4 컨트롤러는 디더링 검출기(113)와 레지스터(114)를 포함한다. 디더링 검출기(113)는 연산 증폭기(111)의 출력(DOUT)을 받아들인다. 디더링 검출기(113)는 신호(DN)가 일정 크기 이내의 진폭으로 스윙하는 것을 검출해서 검출 신호(UDET)를 활성화한다. 디더링 검출기(113)의 상세한 회로 구성 및 동작은 도 7에 도시된 디더링 검출기(105)와 동일하므로 구체적인 설명은 생략한다.
디더링 검출기(105)와 마찬가지로, 디더링 검출기(110)는 비교기(111)로부터 출력되는 신호(DOUT)가 논리 1, 0, 1, 0 및 1로 천이할 때 검출 신호(DDET)를 하이 레벨로 활성화시킨다.
레지스터(114)는 디더링 검출기(113)로부터의 검출 신호(DDET)가 활성화될 때 업/다운 카운터(112)로부터 출력되는 데이터(D0-Dn-1)를 저장한다. 레지스터(114)에 저장된 데이터는 전송기(108)를 통해 출력 버퍼(26)로 전달된다.
이와 같은 출력 임피던스 제어 유닛(26)의 구성에 의하면, 풀-다운 제어 패스에서, 트랜지스터(P1)의 드레인 레벨은 VDDQ/2로 제어된다. 풀-업 제어 전류 패스에서, 트랜지스터(P2)의 드레인 레벨은 VDDQ/2로 제어된다. 즉, 트랜지스터들(P1-P2)의 드레인 레벨들은 VDDQ/2로 제어되고, 트랜지스터들(P1-P3)이 동일한 구동 능력을 갖는 경우 그들은 동일한 전류를 통과시킨다.
상술한 바와 같은 구성을 갖는 출력 임피던스 제어 유닛(26)의 구체적인 동작은 다음과 같다. PMOS 어레이(102)와 ZQ 단자와 연결된 저항(RQ)의 분압에 의해 ZQ 단자의 전압(VZQ)이 생성된다. 연산 증폭기(101)는 ZQ 단자의 전압(VZQ)과 기준 전압(VREF)을 비교한다. 예컨대, ZQ 단자의 전압(VZQ)이 기준 전압(VREF)보다 낮으면 연산 증폭기(101)의 출력 레벨은 낮아지고 이것은 PMOS 트랜지스터(P1)를 통해 흐르는 전류의 양을 증가시킨다. 그러므로, ZQ 단자의 전압(VZQ)은 높아진다. 반대로, ZQ 단자의 전압(VZQ)이 기준 전압(VREF)보다 높으면 연산 증폭기(101)의 출력 레벨은 높아지고 이것은 PMOS 트랜지스터(P1)를 통해 흐르는 전류의 양을 감소시킨다. 그러므로, ZQ 단자의 전압(VZQ)은 낮아진다. 이와 같은 과정을 통해, ZQ 단자의 전압(VZQ)은 기준 전압 즉,(VDDQ/2)로 된다.
한편, 저항(RQ)을 통해 흐르는 전류(I)는 VDDQ/2RQ로 되며, 이 전류(I)는 PMOS 어레이(109)와 전류 미러(current mirror)인 PMOS 트랜지스터(P2)를 통해 NMOS 어레이(110)로 공급된다. 이와 같이, PMOS 트랜지스터들(P1, P2)은 노드들(REFU, REFD)에 각각 전류를 공급하고, PMOS 어레이들(102, 109)은 업/다운 카운터들(104, 112)의 제어에 응답해서 노드들(REFU, REFD)로 흐르는 전류를 제어한다. 여기서, PMOS 트랜지스터(P1)의 전류 구동 능력(current driving capability)은 PMOS 어레이(102) 내의 PMOS 트랜지스터들(P11-P13) 각각의 전류 구동 능력보다 커야 한다.
도 9는 PMOS 트랜지스터(P1)와 PMOS 어레이(102) 내의 트랜지스터의 크기에따라서 ZQ 단자의 전압(VZQ)이 기준 전압(VREF=VDDQ/2)으로 수렴하는 과정을 보여주고 있다. 도 9의 (A)를 참조하면, PMOS 트랜지스터(P1)의 크기 즉, 전류 구동 능력이 PMOS 어레이(102)의 전류 구동 능력보다 충분히 클 때 ZQ 단자의 전압(VZQ)은 VDDQ/2로 수렴된다. 그러나, (B)와 같이, PMOS 트랜지스터(P1)의 크기가 PMOS 어레이(102)의 전류 구동 능력보다 작으면 ZQ 단자의 전압(VZQ)의 디더링 현상은 감소되지 않는다. 그러므로, PMOS 트랜지스터(P1)의 전류 구동 능력이 PMOS 어레이(102)의 전류 구동 능력보다 커야 한다. 이 실시예에서, PMOS 트랜지스터들(P1, P2)의 크기가 동일하고, PMOS 어레이들(102, 109)의 크기가 동일하다.
연산 증폭기(103)는 ZQ 단자의 전압(VZQ)과 기준 전압(VREF)을 비교하고 비교 결과로서 비교 신호(UOUT)를 출력한다. 예컨대, ZQ 단자의 전압(VZQ)이 기준 전압(VREF)보다 낮으면 비교 신호(UOUT)는 하이 레벨(즉, 논리 '1')로 되고, ZQ 단자의 전압(VZQ)이 기준 전압(VREF)보다 높으면 비교 신호(UOUT)는 로우 레벨(즉, 논리 '0')로 된다.
업/다운 카운터(104)는 연산 증폭기(103)로부터의 비교 신호(UOUT)와 클럭 신호(UP_CK)에 응답하여 카운트 업/다운을 수행한다. 즉, 비교 신호(UOUT)가 하이 레벨이면 클럭 신호(UP_CK)에 응답하여 카운트 업하고, 비교 신호(UOUT)가 로우 레벨이면 클럭 신호(UP_CK)에 응답하여 카운트 다운한다.
PMOS 어레이(102)의 PMOS 트랜지스터들(P11-P13)은 카운터(104)의 출력 데이터에 응답해서 턴 온/오프된다. 카운터(104)의 출력 데이터의 값이 증가하면 PMOS어레이(102)의 저항값은 감소하고, 카운터(104)의 출력 데이터의 값이 감소하면 PMOS 어레이(102)의 저항값은 증가한다. 이와 같은 과정에 의해서, ZQ 단자 즉, 노드(REFU)의 전압(VZQ)은 기준 전압(VREF)인 VDDQ/2에 수렴된다. 여기서, 업/다운 카운터(104)에 의해 제어되는 PMOS 어레이(102)의 저항값은 이산적으로(discretely) 변화하므로 전압(VZQ)을 기준 전압(VREF)인 VDDQ/2에 일치시키는 것은 어렵다. 즉, 전압(VZQ)이 VDDQ/2를 중심으로 양자화 오차(quantization error) 범위 내에서 흔들리는 디더링 현상이 발생된다. 디더링 검출기(105)는 연산 증폭기(103)의 출력을 받아들여서 이러한 디더링 현상을 검출하고, 검출 신호(UDET)를 활성화시킨다. 다시 말하면, 검출 신호(UDET)가 활성화될 때 ZQ 단자의 전압(VZQ)는 기준 전압(VREF)인 VDDQ/2에 가장 근접하다.
디더링 검출기(105)로부터의 검출 신호(UDET)가 활성화되면 업/다운 카운터(104)의 출력 데이터(U0-Un-1)는 레지스터(106)에 저장되고, 전송기(108)를 통해 출력 버퍼(25)로 전달된다.
풀-다운 트랜지스터 제어 패스는 풀-업 트랜지스터 제어 패스와 유사하게 동작하므로, 구체적인 동작 설명은 생략한다.
그러므로, 목표 임피던스 값으로 정의된 외부 저항(RQ)은 ZQ 단자와 연결되고, 출력 임피던스 제어 유닛(26)은 출력 버퍼(25)의 트랜지스터들의 구동 능력을 제어한다. 따라서, 출력 버퍼(25)의 임피던스는 저항(RQ)의 저항값과 동일하게 된다.
도 10은 본 발명의 다른 실시예에 따른 출력 임피던스 제어 유닛(260)을 보여주는 도면이다. 도 10에 도시된 출력 임피던스 제어 유닛(260)은 도 3에 도시된 출력 임피던스 제어 유닛(26)과 동일한 회로 구성을 가지되, PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N1)를 더 포함한다.
PMOS 트랜지스터(P3)는 전원 전압(VDDQ)과 연결된 소스, PMOS 트랜지스터(P12)의 게이트 및 연산 증폭기(102)의 출력과 연결된 드레인 그리고 검출 신호(UDET)와 연결된 게이트를 갖는다. NMOS 트랜지스터(N1)는 PMOS 트랜지스터(P1)의 게이트, PMOS 트랜지스터(P3)의 드레인 및 연산 증폭기(102)의 출력과 연결된 소스, PMOS 트랜지스터(P2)의 게이트와 연결된 드레인 그리고 검출 신호(UDET)와 연결된 게이트를 갖는다.
디더링 검출기(105)로부터의 검출 신호(UDET)가, 연산 증폭기(103)의 출력(UOUT)이 기준 전압(VREF)에 수렴하지 않음을 나타내는 로우 레벨인 동안, PMOS 트랜지스터(P3)가 턴 온되고 그 결과, PMOS 트랜지스터(P1)가 턴 오프된다. 한편, 디더링 검출기(105)로부터의 검출 신호(UDET)가 로우 레벨인 동안 NMOS 트랜지스터(N1)가 턴 오프되고 그 결과, 연산 증폭기(101)와 PMOS 트랜지스터(P2) 사이의 피드백 루프가 끊어진다.
디더링 검출기(105)로부터의 검출 신호(UDET)가, 연산 증폭기(103)의 출력(UOUT)이 기준 전압(VREF)에 수렴함을 나타내는 하이 레벨로 천이하면, PMOS 트랜지스터(P3)가 턴 오프되고, NMOS 트랜지스터(N1)가 턴 온된다. 따라서, 연산 증폭기(101)와 PMOS 트랜지스터(P2) 사이의 피드백 루프가 형성된다. 그러므로, PMOS 트랜지스터들(P1, P2)은 연산 증폭기(101)의 출력에 의해 제어된다.
상술한 바와 같은 실시예에 의하면, 노드들(REFU, REFD)의 전압이 VDDQ/2로 설정되도록 PMOS 어레이들(102, 109)의 저항값이 조절될 때까지 연산 증폭기(101)의 출력이 PMOS 트랜지스터들(P1, P2)로 피드백되는 것을 막는다. 그리고, 노드들(REFU, REFD)의 전압이 VDDQ/2로 설정된 후 비로소 연산 증폭기(101)의 출력이 PMOS 트랜지스터들(P1, P2)로 피드백되어서 노드들(REFU, REFD)의 전압이 미세 조정된다.
즉, PMOS 어레이들(102, 109)의 저항값과 NMOS 어레이(110)의 저항값이 외부 저항(RQ)와 일치된 후 연산 증폭기(101)와 PMOS 트랜지스터들(P1, P2) 사이의 피드백 패스를 형성시키므로 피드백 패스에 의한 지연 시간을 단축할 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는 다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해성되어야 한다.
이와 같은 본 발명의 출력 임피던스 제어 유닛은 외부의 임피던스(RQ)에 대한 출력 버퍼(25)의 임피던스 매칭을 자동으로 수행한다. 더욱이, 출력 임피던스 제어 유닛(26)은 두 개의 PMOS 트랜지스터들(P1, P2)을 이용한 간단한 전류 미러 구조를 포함하므로 회로 구성이 간단하고, 연산 증폭기(101)의 출력을 PMOS 트랜지스터들(P1, P2)로 피드백함으로써 양자화 오차를 최소화한다. 한편, 출력 임피던스 제어 유닛(260)은 PMOS 어레이들(102, 109)과 NMOS 어레이(110)의 임피던스를외부 저항(RQ)에 매칭시킨 후 연산 증폭기(101)를 이용하여 노드들(REFU, REFD)의 양자화 오차를 최소화함으로써 임피던스 매칭에 소요되는 시간을 단축시킬 수 있다.
Claims (18)
- 반도체 장치에 있어서:다수의 트랜지스터들이 병렬로 연결된 출력 버퍼와;외부 저항과 연결된 연결 단자; 및상기 연결 단자 및 상기 출력 버퍼와 연결되고, 상기 외부 저항에 따라서 상기 출력 버퍼의 임피던스를 조절하기 위한 출력 임피던스 제어기를 포함하되;상기 출력 임피던스 제어기는,상기 연결 단자와 연결된 제 1 트랜지스터와;상기 제 1 트랜지스터의 게이트와 연결되고, 상기 연결 단자를 미리 설정된 전압 레벨로 설정하기 위해서 상기 제 1 트랜지스터의 게이트의 레벨을 제어하는 레벨 컨트롤러와;상기 제 1 트랜지스터와 연결되고, 상기 출력 버퍼의 트랜지스터들에 대응하는 제 1 더미 트랜지스터 어레이와;상기 제 1 트랜지스터와 상기 제 1 더미 트랜지스터 어레이 사이의 연결 노드와 연결되고, 상기 제 1 트랜지스터와 상기 제 1 더미 트랜지스터 어레이 사이의 연결 노드의 레벨과 미리 설정된 전압 레벨을 비교하고, 상기 연결 노드의 레벨이 상기 미리 설정된 전압 레벨과 동일하도록 상기 제 1 더미 트랜지스터 어레이를 제어하는 제 1 컨트롤러; 그리고상기 연결 노드의 레벨이 소정의 범위 내에서 스윙할 때 상기 제 1 컨트롤러에 의해서 수행되는 제어에 근거해서 상기 출력 버퍼 내의 트랜지스터들을 제어하는 제 2 컨트롤러를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 트랜지스터의 게이트와 연결된 게이트를 갖는 제 2 트랜지스터;상기 제 2 트랜지스터와 연결되고, 상기 제 1 더미 트랜지스터 어레이(102)의 트랜지스터들에 대응하는 제 2 더미 트랜지스터 어레이와;상기 제 2 트랜지스터와 연결되고, 상기 출력 버퍼의 트랜지스터들에 대응하는 제 3 더미 트랜지스터 어레이와;상기 제 2 트랜지스터와 상기 제 2 더미 트랜지스터 어레이 사이의 연결 노드와 연결되고, 상기 제 2 트랜지스터와 상기 제 2 더미 트랜지스터 어레이 사이의 연결 노드의 전압과 상기 미리 설정된 레벨을 비교하고, 상기 연결 노드의 레벨이 상기 미리 설정된 전압 레벨과 동일하도록 상기 제 2 더미 트랜지스터 어레이를 제어하는 제 3 컨트롤러; 그리고상기 연결 노드의 레벨이 소정의 범위 내에서 스윙할 때 상기 제 3 컨트롤러에 의해서 수행되는 제어에 근거해서 상기 출력 버퍼의 트랜지스터들을 제어하는 제 4 컨트롤러를 더 포함하되;상기 제 2 더미 트랜지스터 어레이는 상기 제 1 컨트롤러에 의해 상기 제 1 더미 트랜지스터 어레이와 동일하게 제어되는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 제 1 및 제 2 트랜지스터들의 소스들은 상기 출력 버퍼를 구동하는 전원 전압에 의해 구동되는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 미리 설정된 전압 레벨은 상기 출력 버퍼를 구동하는 전원 전압의 1/2인 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 제 1 컨트롤러는,상기 연결 단자와 상기 제 1 더미 트랜지스터 어레이 사이의 연결 노드의 전압과 상기 미리 설정된 전압을 비교하고, 비교 결과로서 제 1 비교 신호를 출력하는 제 1 비교기; 및제 1 클럭 신호에 응답해서 동작하며, 상기 제 1 비교기로부터의 상기 제 1 비교 신호에 따라서 카운트 업/다운을 수행하는 제 1 카운터를 포함하되;상기 제 1 더미 트랜지스터 어레이와 상기 제 2 더미 트랜지스터 어레이는 상기 제 1 카운터의 출력에 의해 제어되는 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서,상기 제 2 컨트롤러는,상기 제 1 클럭 신호에 응답해서 상기 제 1 비교기로부터의 상기 제 1 비교 신호를 받아들이고, 상기 제 1 비교기로부터의 출력 신호가 상기 소정의 레벨 내에서 스윙할 때 제 1 검출 신호를 활성화시키는 제 1 검출기와;상기 제 1 검출 신호가 활성화될 때 상기 제 1 카운터의 출력을 저장하는 제 1 레지스터; 그리고상기 제 1 클럭 신호를 발생하는 클럭 발생기를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 제 3 컨트롤러는,상기 제 2 트랜지스터, 상기 제 2 더미 트랜지스터 어레이 그리고 상기 제 3 더미 트랜지스터 어레이 사이의 연결 노드의 전압과 상기 미리 설정된 전압을 비교하고 비교 결과로서 제 2 비교 신호를 출력하는 제 2 비교기; 및제 2 클럭 신호에 응답해서 동작하며, 상기 제 2 비교기로부터의 상기 제 2 비교 신호에 따라서 카운트 업/다운을 수행하는 제 2 카운터를 포함하되;상기 제 3 더미 트랜지스터 어레이는 상기 제 2 카운터의 출력에 의해 제어되는 것을 특징으로 하는 반도체 장치.
- 제 6 항 또는 제 7 항에 있어서,상기 제 4 컨트롤러는,상기 제 2 클럭 신호에 응답해서 상기 제 2 비교기로부터의 상기 제 2 비교 신호를 받아들이고, 상기 제 2 비교기로부터의 출력 신호 상기 소정의 레벨 내에서 스윙할 때 제 2 검출 신호를 활성화시키는 제 2 검출기; 그리고상기 제 2 검출 신호가 활성화될 때 상기 제 2 카운터의 출력을 저장하는 제 2 레지스터를 포함하며;상기 클럭 발생기는 상기 제 2 클럭 신호를 더 발생하는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 제 1 더미 트랜지스터 어레이는,각각이 상기 전원 전압과 연결된 소스, 상기 연결 단자와 연결된 드레인 그리고 상기 제 1 카운터로부터의 출력 비트들 중 대응하는 비트와 연결된 게이트를 갖는 복수의 PMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 제 2 더미 트랜지스터 어레이는,각각이 상기 전원 전압과 연결된 소스, 상기 제 2 트랜지스터와 연결된 드레인 그리고 상기 제 1 카운터로부터의 출력 비트들 중 대응하는 비트와 연결된 게이트를 갖는 복수의 PMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 제 3 더미 트랜지스터 어레이는,각각이 상기 제 2 트랜지스터와 연결된 드레인, 접지 전압과 연결된 소스 그리고 상기 제 2 카운터로부터의 출력 비트들 중 대응하는 비트와 연결된 게이트를 갖는 복수의 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 장치에 있어서:다수의 트랜지스터들이 병렬로 연결된 출력 버퍼와;외부 저항과 연결된 연결 단자; 및상기 연결 단자 및 상기 출력 버퍼와 연결되고, 상기 외부 저항에 따라서 상기 출력 버퍼의 임피던스를 조절하기 위한 출력 임피던스 제어기를 포함하되;상기 출력 임피던스 제어기는,전원 전압과 연결된 소스, 상기 연결 단자와 연결된 드레인 및 게이트를 갖는 제 1 트랜지스터와;상기 제 1 트랜지스터의 게이트와 연결되고, 상기 연결 단자를 미리 설정된 전압 레벨로 설정하기 위해서 상기 제 1 트랜지스터의 게이트의 레벨을 제어하는 레벨 컨트롤러와;상기 전원 전압과 연결된 소스, 상기 제 1 트랜지스터의 게이트 및 상기 레벨 컨트롤러 사이의 연결 노드와 연결된 드레인 그리고 게이트를 갖는 제 3 트랜지스터와;상기 제 1 트랜지스터와 연결되고, 상기 출력 버퍼의 트랜지스터들에 대응하는 제 1 더미 트랜지스터 어레이와;상기 제 1 트랜지스터와 상기 제 1 더미 트랜지스터 어레이 사이의 연결 노드의 전압과 미리 설정된 전압을 비교하고 비교 결과로서 제 1 비교 신호를 출력하는 제 1 비교기와;제 1 클럭 신호와 상기 제 1 비교기로부터의 상기 제 1 비교 신호에 따라서 상기 제 1 더미 트랜지스터 어레이를 제어하는 제 1 컨트롤러와;상기 제 1 클럭 신호에 응답해서 상기 제 1 비교기로부터의 상기 제 1 비교 신호를 받아들이고, 상기 제 1 비교 신호가 미리 설정된 레벨로 수렴할 때 제 1 검출 신호를 출력하는 제 1 검출기; 그리고상기 제 1 검출 신호에 응답해서 상기 제 1 컨트롤러에 의해서 수행되는 제어에 근거해서 상기 출력 버퍼 내의 트랜지스터들을 제어하는 제 2 컨트롤러를 포함하되;상기 제 3 트랜지스터의 게이트는 상기 제 1 검출 신호와 연결되는 것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서,전원 전압과 연결된 소스, 드레인 및 상기 제 1 트랜지스터의 게이트와 연결된 게이트를 갖는 제 2 트랜지스터와;상기 레벨 컨트롤러와 연결된 드레인, 상기 제 2 트랜지스터의 게이트와 연결된 소스 및 게이트를 갖는 제 4 트랜지스터와;상기 제 2 트랜지스터의 드레인과 연결되고, 상기 제 1 더미 트랜지스터 어레이(102)의 트랜지스터들에 대응하는 제 2 더미 트랜지스터 어레이와;상기 제 2 트랜지스터의 드레인과 연결되고, 상기 출력 버퍼의 트랜지스터들에 대응하는 제 3 더미 트랜지스터 어레이와;상기 제 2 트랜지스터와 상기 제 2 더미 트랜지스터 어레이 사이의 연결 노드의 전압과 상기 미리 설정된 전압을 비교하고, 비교 결과로서 제 2 비교 신호를 출력하는 제 2 비교기와;제 2 클럭 신호와 상기 제 2 비교기로부터의 상기 제 2 비교 신호에 따라서 상기 제 3 더미 트랜지스터 어레이를 제어하는 제 2 컨트롤러와;상기 제 2 클럭 신호에 응답해서 상기 제 2 비교기로부터의 상기 제 2 비교 신호를 받아들이고, 상기 제 2 비교 신호가 상기 미리 설정된 레벨로 수렴할 때 제 2 검출 신호를 출력하는 제 2 검출기; 그리고상기 제 2 검출 신호에 응답해서 상기 제 2 컨트롤러에 의해서 수행되는 제어에 근거해서 상기 출력 버퍼 내의 트랜지스터들을 제어하는 제 4 컨트롤러를 더 포함하되;상기 제 4 트랜지스터의 게이트는 상기 제 2 검출 신호와 연결되는 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 제 1 및 제 2 트랜지스터들의 소스들은 상기 출력 버퍼를 구동하는 전원 전압에 의해 구동되는 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 미리 설정된 전압 레벨은 상기 출력 버퍼를 구동하는 전원 전압의 1/2인 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 제 1 더미 트랜지스터 어레이는,각각이 상기 전원 전압과 연결된 소스, 상기 연결 단자와 연결된 드레인 그리고 상기 제 1 카운터로부터의 출력 비트들 중 대응하는 비트와 연결된 게이트를 갖는 복수의 PMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 제 2 더미 트랜지스터 어레이는,각각이 상기 전원 전압과 연결된 소스, 상기 제 2 트랜지스터와 연결된 드레인 그리고 상기 제 1 컨트롤러로부터의 출력 비트들 중 대응하는 비트와 연결된 게이트를 갖는 복수의 PMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 제 3 더미 트랜지스터 어레이는,각각이 상기 제 2 트랜지스터와 연결된 드레인, 접지 전압과 연결된 소스 그리고 상기 제 2 컨트롤러로부터의 출력 비트들 중 대응하는 비트와 연결된 게이트를 갖는 복수의 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치.
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