KR102529968B1 - 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치의 임피던스 조정 회로는 제1 코드 생성기, 제1 코드 저장 회로, 제2 코드 생성기 및 제2 코드 저장 회로를 포함한다. 상기 제1 코드 생성기는 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압 및 풀업 드라이버와 제1 레플리카 풀다운 드라이버 사이의 제1 노드의 전압을 비교한 결과에 따른 풀업 제어 코드를 생성한다. 상기 제1 코드 저장 회로는 상기 타겟 VOH 전압과 상기 제1 노드의 전압이 동일해질 때의 상기 풀업 제어 코드를 저장한다. 상기 제2 코드 생성기는 상기 타겟 VOH 전압과 외부 저항에 연결되는 ZQ 패드에 연결되는 제2 노드의 전압을 비교한 결과에 따른 풀다운 제어 코드를 생성한다. 상기 제2 코드 저장 회로는 상기 타겟 VOH 전압과 상기 제2 노드의 전압이 동일해질 때의 상기 풀다운 제어 코드를 저장한다.

Description

반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법{Impedance calibration circuit of semiconductor memory device, semiconductor memory device and method of operating the same}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치의 동작 속도가 증가함에 따라, 반도체 메모리 장치와 메모리 컨트롤러 사이에서 송수신되는 신호의 스윙 폭이 감소하고, 임피던스 부정합(impedance mismatch)에 따른 신호의 왜곡이 더욱 문제되고 있다. 이러한 신호 왜곡 문제를 해결하기 위해, 공정, 전압 및 온도(Process, Voltage and Temperature; PVT)의 변동에 무관하도록 반도체 메모리 장치의 출력 및/또는 종단 임피던스를 외부 저항을 이용하여 일정하게 조정하는 임피던스 조정 동작이 연구되고 있다. 상기와 같은 임피던스 조정 동작은 입출력 오프셋 제거 동작 또는 ZQ 캘리브레이션 동작으로 불릴 수 있다.
이에 따라, 본 발명의 일 목적은 신호 무결성을 높일 수 있는 반도체 메모리 장치의 임피던스 조정 회로를 제공하는데 있다.
본 발명의 일 목적은 상기 임피던스 조정 회로를 포함하여 신호 무결성을 높일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 신호 무결성을 높일 수 있는 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치의 임피던스 조정 회로는 제1 코드 생성기, 제1 코드 저장 회로, 제2 코드 생성기 및 제2 코드 저장 회로를 포함한다. 상기 제1 코드 생성기는 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압 및 풀업 드라이버와 제1 레플리카 풀다운 드라이버 사이의 제1 노드의 전압을 비교한 결과에 따른 풀업 제어 코드를 생성한다. 상기 제1 코드 저장 회로는 상기 타겟 VOH 전압과 상기 제1 노드의 전압이 동일해질 때의 상기 풀업 제어 코드를 저장한다. 상기 제2 코드 생성기는 상기 타겟 VOH 전압과 외부 저항에 연결되는 ZQ 패드에 연결되는 제2 노드의 전압을 비교한 결과에 따른 풀다운 제어 코드를 생성한다. 상기 제2 코드 저장 회로는 상기 타겟 VOH 전압과 상기 제2 노드의 전압이 동일해질 때의 상기 풀다운 제어 코드를 저장한다. 상기 제1 코드 저장 회로와 상기 제2 코드 저장 회로는 상기 반도체 메모리 장치가 제1 주파수로 동작하는 동안, 상기 반도체 메모리 장치의 제1 동작 파라미터와 관련된 제1 풀업 제어 코드와 제1 풀다운 제어 코드 및 제2 동작 파라미터와 관련된 제2 풀업 제어 코드와 제2 풀다운 제어 코드를 각각 저장한다.
예시적인 실시예에 있어서, 상기 제1 코드 생성기와 상기 제2 코드 생성기는 외부의 메모리 컨트롤러로부터 인가되는 제1 커맨드에 기초하여 상기 제1 풀업 제어 코드와 상기 제1 풀다운 제어 코드를 생성하고, 상기 제1 커맨드와 다른 시점에 인가되는 제2 커맨드에 기초하여 상기 제2 풀업 제어 코드와 상기 제2 풀다운 제어 코드를 생성할 수 있다.
예시적인 실시예에 있어서, 상기 제1 코드 생성기와 상기 제2 코드 생성기는 외부의 메모리 컨트롤러로부터 인가되는 커맨드에 기초하여 임피던스 조정 구간 동안에 상기 제1 풀업 제어 코드와 상기 제1 풀다운 제어 코드 및 상기 제2 풀업 제어 코드와 상기 제2 풀다운 제어 코드를 순차적으로 생성할 수 있다.
예시적인 실시예에 있어서, 상기 제1 코드 생성기는 제1 비교기 및 제1 카운터를 포함할 수 있다. 상기 제1 비교기는 상기 타겟 VOH 전압과 상기 제1 노드의 전압을 비교하여 제1 비교 신호를 출력할 수 있다. 상기 제1 카운터는 상기 제1 비교 신호에 응답하여 상기 풀업 제어 코드를 증가시키거나 감소시킬 수 있다. 상기 제2 코드 생성기는 제2 비교기 및 제2 카운터를 포함할 수 있다. 상기 제2 비교기는 상기 타겟 VOH 전압과 상기 제2 노드의 전압을 비교하여 제2 비교 신호를 출력할 수 있다. 상기 제2 카운터는 상기 제2 비교 신호에 응답하여 상기 풀다운 제어 코드를 증가시키거나 감소시킬 수 있다.
상기 제1 코드 저장 회로는 상기 제1 비교 신호의 천이에 응답하여 상기 풀업 제어 코드를 래치하여 저장하고, 상기 반도체 메모리 장치의 동작 주파수를 나타내는 주파수 정보 신호와 레지스터 출력 인에이블 신호에 응답하여 상기 저장된 풀업 제어 코드를 상기 반도체 메모리 장치의 출력 회로의 풀업 드라이버에 제공할 수 있다. 상기 2 코드 저장 회로는 상기 제2 비교 신호의 천이에 응답하여 상기 풀다운 제어 코드를 래치하여 저장하고, 상기 주파수 정보 신호와 레지스터 상기 출력 인에이블 신호에 응답하여 상기 저장된 풀다운 제어 코드를 상기 출력 회로의 풀다운 드라이버에 제공할 수 있다.
상기 제1 코드 저장 회로는 제1 래치 회로, 제1 레지스터 유닛 및 제1 멀티플렉서를 포함할 수 있다. 상기 제1 래치 회로는 상기 제1 비교 신호의 천이에 응답하여 서로 다른 시점에서 상기 제1 풀업 제어 코드와 상기 제2 풀업 제어 코드를 래치할 수 있다. 상기 제1 레지스터 유닛은 상기 래치 회로에 래치된 상기 제1 풀업 제어 코드를 저장하는 제1 레지스터와 상기 제2 풀업 제어 코드를 저장하는 제2 레지스터를 적어도 포함할 수 있다. 상기 제1 멀티플렉서는 상기 제1 레지스터 유닛에 연결되고, 주파수 정보 신호에 기초하여 상기 제1 풀업 제어 코드 및 상기 제2 풀업 제어 코드 중 하나를 출력할 수 있다.
상기 제2 코드 저장 회로는 제2 래치 회로, 제2 레지스터 유닛 및 제2 멀티플렉서를 포함할 수 있다. 상기 제2 래치 회로는 상기 제2 비교 신호의 천이에 응답하여 서로 다른 시점에서 상기 제1 풀다운 제어 코드와 상기 제2 풀다운 제어 코드를 래치할 수 있다. 상기 제2 레지스터 유닛은 상기 래치 회로에 래치된 상기 제1 풀다운 제어 코드를 저장하는 제3 레지스터와 상기 제2 풀다운 제어 코드를 저장하는 제4 레지스터를 적어도 포함할 수 있다. 상기 제2 멀티플렉서는 상기 제2 레지스터 유닛에 연결되고, 주파수 정보 신호에 기초하여 상기 제1 풀다운 제어 코드 및 상기 제2 풀다운 제어 코드 중 하나를 출력할 수 있다.
예시적인 실시예에 있어서, 상기 임피던스 조정 회로는 타겟 전압 생성기를 더 포함할 수 있다. 상기 타겟 전압 생성기는 스위칭 제어 신호에 기초하여 상기 타겟 VOH 전압을 생성할 수 있다. 상기 타겟 전압 생성기는 상기 스위칭 제어 신호에 기초하여 서로 다른 시점에서 상기 제1 동작 파라미터와 관련된 제1 타겟 VOH 전압과 상기 제2 동작 파라미터와 관련된 제2 타겟 VOH 전압을 생성할 수 있다.
예시적인 실시예에 있어서, 상기 제1 동작 파라미터는 상기 제1 주파수와 상기 제1 주파수와 관련된 전압 및 온도 조건을 적어도 포함하고, 상기 제2 동작 파라미터는 상기 제1 주파수와는 다른 상기 반도체 메모리 장치의 제2 동작 주파수와 상기 제2 동작 주파수와 관련된 전압 및 온도 조건을 적어도 포함할 수 있다.
예시적인 실시예에 있어서, 상기 임피던스 조정 회로는 제3 코드 생성기 및 제3 코드 저장 회로를 더 포함할 수 있다. 상기 제3 코드 생성기는 추가 타겟 VOH 전압과 레플리카 풀업 드라이버와 제2 레플리카 풀다운 드라이버 사이의 제3 노드의 전압을 비교한 결과에 따른 추가 풀업 제어 코드를 생성할 수 있다. 상기 제3 코드 저장 회로는 상기 추가 타겟 VOH 전압과 상기 제3 노드의 전압이 동일해질 때의 상기 추가 풀업 제어 코드를 저장할 수 있다.
상기 제1 코드 생성기와 상기 제3 코드 생성기는 외부의 메모리 컨트롤러로부터 인가되는 커맨드에 기초하여 임피던스 조정 구간 동안에 상기 풀업 제어 코드와 상기 추가 풀업 제어 코드를 병렬적으로 생성할 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 제어 로직 회로, 임피던스 조정 회로 및 데이터 출력 회로를 포함한다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러부터의 커맨드를 디코딩하여 임피던스 조정 인에이블 신호 및 모드 레지스터 셋 신호를 출력한다. 상기 임피던스 조정 회로는 상기 임핀더스 조정 인에이블 신호에 기초한 임피던스 조정 구간 동안에, 상기 모드 레지스터 셋 신호에 응답하여 서로 다른 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압들에 대한 풀업 제어 코드들과 풀다운 제어 코드들을 생성하고 상기 풀업 제어 코드들와 상기 풀다운 제어 코드들을 저장한다. 상기 데이터 출력 회로는 상기 반도체 메모리 장치가 제1 주파수로 동작하는 동안 상기 풀업 제어 코드들 중 제1 풀업 제어 코드와 상기 풀다운 제어 코드들 중 제1 풀다운 제어 코드에 기초하여 데이터를 구동하여 데이터 신호를 출력하고, 상기 반도체 메모리 장치가 제1 주파수와는 다른 제2 주파수로 동작하는 동안 상기 풀업 제어 코드들 중 제2 풀업 제어 코드와 상기 풀다운 제어 코드들 중 제2 풀다운 제어 코드에 기초하여 상기 데이터를 구동하여 상기 데이터 신호를 출력한다.
예시적인 실시예에 있어서, 상기 임피던스 조정 회로는 제1 코드 생성기, 제1 코드 저장 회로, 제2 코드 생성기 및 제2 코드 저장 회로를 포함한다. 상기 제1 코드 생성기는 상기 타겟 VOH 전압 및 풀업 드라이버와 제1 레플리카 풀다운 드라이버 사이의 제1 노드의 전압을 비교한 결과에 따른 풀업 제어 코드를 생성한다. 상기 제1 코드 저장 회로는 상기 타겟 VOH 전압과 상기 제1 노드의 전압이 동일해질 때의 상기 풀업 제어 코드를 저장한다. 상기 제2 코드 생성기는 상기 타겟 VOH 전압과 외부 저항에 연결되는 ZQ 패드에 연결되는 제2 노드의 전압을 비교한 결과에 따른 풀다운 제어 코드를 생성한다. 상기 제2 코드 저장 회로는 상기 타겟 VOH 전압과 상기 제2 노드의 전압이 동일해질 때의 상기 풀다운 제어 코드를 저장한다.
상기 제1 저장 회로와 상기 제2 저장 회로는 상기 반도체 메모리 장치가 제1 주파수로 동작하는 상기 임피던스 조정 구간 동안, 상기 반도체 메모리 장치의 제1 동작 파라미터와 관련된 제1 풀업 제어 코드와 제2 풀다운 제어 코드 및 제2 동작 파라미터와 관련된 제2 풀업 제어 코드와 제2 풀다운 제어 코드를 각각 저장할 수 있다.
상기 제1 코드 생성기와 상기 제2 코드 생성기는 상기 메모리 컨트롤러로부터 인가되는 제1 커맨드에 기초하여 제1 임피던스 조정 구간 동안에 상기 제1 풀업 제어 코드와 상기 제1 풀다운 제어 코드를 생성하여 저장하고, 상기 제1 커맨드와 다른 시점에 인가되는 제2 커맨드에 기초하여 제2 임피던스 조정 구간 동안에 상기 제2 풀업 제어 코드와 상기 제2 풀다운 제어 코드를 생성하여 저장할 수 있다.
상기 제1 코드 생성기와 상기 제2 코드 생성기는 상기 메모리 컨트롤러로부터 인가되는 커맨드에 기초하여 상기 임피던스 조정 구간 동안에 상기 제1 풀업 제어 코드와 상기 제1 풀다운 제어 코드 및 상기 제2 풀업 제어 코드와 상기 제2 풀다운 제어 코드를 순차적으로 생성하여 저장할 수 있다.
상기 임피던스 조정 회로는 상기 임피던스 조정 회로는 제3 코드 생성기 및 제3 코드 저장 회로를 더 포함할 수 있다. 상기 제3 코드 생성기는 추가 타겟 VOH 전압과 레플리카 풀업 드라이버와 제2 레플리카 풀다운 드라이버 사이의 제3 노드의 전압을 비교한 결과에 따른 추가 풀업 제어 코드를 생성할 수 있다. 상기 제3 코드 저장 회로는 상기 추가 타겟 VOH 전압과 상기 제3 노드의 전압이 동일해질 때의 상기 추가 풀업 제어 코드를 저장할 수 있다. 상기 제1 코드 생성기와 상기 제3 코드 생성기는 상기 메모리 컨트롤러로부터 인가되는 커맨드에 기초하여 상기 임피던스 조정 구간 동안에 상기 제1 풀업 제어 코드와 상기 추가 풀업 제어 코드를 병렬적으로 생성하여 저장할 수 있다.
예시적인 실시예에 있어서, 상기 데이터 출력 회로는 프리-드라이버 및 출력 드라이버를 포함할 수 있다. 상기 프리-드라이버는 상기 데이터를 수신하고, 상기 풀업 제어 코드 및 상기 풀다운 제어 코드에 기초하여 풀업 구동 신호와 풀다운 구동 신호를 생성할 수 있다. 상기 출력 드라이버는 상기 풀업 구동 신호에 따라 결정되는 전류를 생성하는 풀업 드라이버 및 상기 풀다운 구동 신호에 따라 결정되는 저항 값을 갖는 풀다운 드라이버를 구비하여 상기 타겟 VOH 전압을 갖는 상기 데이터 신호를 출력할 수 있다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 검출 회로를 더 포함할 수 있다. 상기 검출 회로는 상기 임피던스 조정 구간 동안에 상기 임피던스 조정 회로로부터 제공되는 풀업 전압 및 풀다운 전압에 기초하여 상기 타겟 전압이 기준 범위 이내인지를 판단하고, 상기 판단의 결과를 나타내는 검출 신호를 출력할 수 있다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 메모리 셀 어레이를 더 포함할 수 있다. 상기 메모리 셀 어레이는 상기 데이터를 저장하고, 상기 저장된 데이터를 상기 데이터 출력 회로에 제공할 수 있다. 상기 메모리 셀 어레이는 3차원 메모리 셀 어레이일 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 외부의 메모리 컨트롤러로부터의 커맨드에 기초한 임피던스 조정 구간 동안, 제1 타겟 전압에 대한 제1 임피던스 조정 동작을 수행하여 제1 풀업 제어 코드와 제1 풀다운 제어 코드를 저장하고, 상기 임피던스 조정 구간 동안, 제2 타겟 전압에 대한 제2 임피던스 조정 동작을 수행하여 제2 풀업 제어 코드와 제2 풀다운 제어 코드를 저장하고, 상기 반도체 메모리 장치가 제1 주파수로 동작하면서 상기 제1 풀업 제어 코드와 상기 제1 풀다운 제어 코드에 기초하여 데이터 신호를 출력하고, 모드 레지스터를 기입하여 상기 반도체 메모리 장치의 동작 주파수를 제1 주파수에서 제2 주파수로 변경하고, 상기 반도체 메모리 장치가 상기 제2 주파수로 동작하면서 상기 제2 풀업 제어 코드와 상기 제2 풀다운 제어 코드에 기초하여 상기 데이터 신호를 출력한다.
본 발명의 예시적인 실시예들에 따르면, 임피던스 조정 구간 동안에 적어도 두 개의 타겟 VOH 전압들에 대한 임피던스 조정 동작을 수행하여 풀업 제어 코드와 풀다운 제어 코드 쌍들을 저장하고, 노멀 메모리 동작에서는 임피던스 조정 동작을 수행하지 않고, 저장된 코드 쌍들을 이용하여 데이터 신호를 출력함으로써 동작 속도를 증가시킬 수 있고 신호 무결성을 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 반도체 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 입출력 회로를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 5의 입출력 회로에서 출력 드라이버의 구성을 나타낸다.
도 7은 도 6에 도시된 데이터 출력 회로의 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 임피던스 조정 회로의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 8의 임피던스 조정 회로에서 타겟 전압 생성기의 구성을 나타낸다.
도 10a는 본 발명의 실시예들에 따른 도 8의 임피던스 조정 회로에서 제1 코드 저장 회로를 나타낸다.
도 10b는 본 발명의 실시예들에 따른 도 8의 임피던스 조정 회로에서 제2 코드 저장 회로를 나타낸다.
도 11은 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치에 포함될 수 있는 검출 회로를 나타낸다.
도 12는 도 8의 임피던스 조정 회로 및 도 11의 검출 회로의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 임피던스 조정 회로의 다른 예를 나타낸다.
도 14는 도 8의 임피던스 조정 회로 또는 도 13의 임피던스 조정 회로의 동작을 설명하기 위한 도면이다.
도 15는 도 8의 임피던스 조정 회로 또는 도 13의 임피던스 조정 회로의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치의 동작 시퀀스를 나타내는 흐름도이다.
도 17은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 임피던스 조정 회로의 다른 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 임피던스 조정 회로의 다른 예를 나타내는 블록도이다.
도 19는 도 18의 임피던스 조정 회로에서 타겟 전압 생성기의 구성을 나타내는 블록도이다.
도 20은 도 18의 임피던스 조정 회로의 동작을 설명하기 위한 도면이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 22는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 23은 도 3의 반도체 메모리 장치를 포함하는 멀티-칩 패키지를 개략적으로 나타낸다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k, k는 2 이상의 자연수)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 반도체 메모리 장치들(200a~200k)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 있어서, 반도체 메모리 장치들(200a~200k) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.
다른 실시예에 있어서, 반도체 메모리 장치들(200a~200k) 각각은 플래시(flash) 메모리, MRAM(Magnetic RAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 또는 저항 메모리(Resistive RAM: RRAM 또는 ReRAM)와 같은 비휘발성 메모리일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다.
메모리 컨트롤러(100)는 클럭 신호(CLK), 커맨드(CMD), 어드레스(ADDR), 데이터 스트로브 신호(DQS) 등의 제어 신호들과 데이터 신호(DQ)를 반도체 메모리 장치(200a)로 전송하고, 반도체 메모리 장치(200a)로부터 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)를 수신한다. 메모리 컨트롤러(100)는 독출 커맨드, 기입 커맨드 및 임피던스 조정 커맨드를 반도체 메모리 장치(200)로 전송할 수 있다.
반도체 메모리 장치(200)는 독출 커맨드에 응답하여 독출 동작을 수행하고, 기입 명령에 응답하여 기입 동작을 수행하고, 임피던스 조정 커맨드에 응답하여 임피던스 조정 동작을 수행할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 반도체 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 커맨드/어드레스 입력 버퍼(210), 제어 로직 회로(220), 뱅크 제어 로직(230A~230D), 메모리 셀 어레이(240A-240D), 기입 드라이버 및 데이터 입출력 센스 앰프부들(250A~250D), ECC 엔진들(260A~260D), 입출력 데이터 버퍼(270), 입출력 회로(300) 및 임피던스 조정 회로(400)를 포함한다.
메모리 셀 어레이(240A~240D)는 복수개의 메모리 셀들이 행들 및 열들로 배열되는 제1 내지 제4 뱅크 어레이들(240A~240D)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에는 메모리 셀들과 연결되는 워드라인들과 비트라인들을 선택하는 로우 디코더와 칼럼 디코더가 연결될 수 있다. 본 실시예에서는 4개의 뱅크 어레이들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예들에 따라 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
커맨드/어드레스 입력 버퍼(210)는 메모리 컨트롤러(100)로부터 수신되는 클럭 신호(CLK)과 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 커맨드(CMD)와 어드레스(ADDR)는 동일한 단자들, 이른바 CA 패드들을 통하여 입력될 수 있다. CA 패드들을 통하여 커맨드(CMD)와 어드레스(ADDR)가 순차적으로 입력될 수 있다. 메모리 컨트롤러(100)가 발행하는 커맨드(CMD)에는 독출 커맨드, 기입 커맨드 및 임피던스 조정 커맨드 등이 있다. 독출 커맨드는 반도체 메모리 장치(200a)의 독출 동작을 지시하고, 기입 커맨드은 반도체 메모리 장치(200a)의 기입 동작을 지시하고, 임피던스 조정 커맨드는 반도체 메모리 장치(200a)의 임피던스 조정 동작을 지시한다.
제어 로직 회로(220)는 커맨드/어드레스 입력 버퍼(210)를 통해 수신되는 커맨드(CMD)와 어드레스(ADDR)를 수신하여, 내부 커맨드(ICMD), 모드 레지스터 셋 신호(MRS), 임피던스 조정 인에이블 신호(ZQEN)를 발생하고 어드레스 신호를 발생할 수 있다. 내부 커맨드(ICMD)는 내부 독출 커맨드, 내부 기입 커맨드를 포함할 수 있다. 어드레스 신호는 뱅크 어드레스 (BA), 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 포함할 수 있다. 내부 커맨드(ICMD)와 어드레스 신호(BA/RA/CA)는 뱅크 제어 로직들(230A~230D)로 제공될 수 있다.
제어 로직 회로(220)는 커맨드 디코더(221) 및 모드 레지스터(222)를 포함할 수 있다. 커맨드 디코더(221)는 커맨드(CMD)를 디코딩하여 내부 커맨드(ICMD)를 생성할 수 있고, 모드 레지스터(222)는 커맨드(CMD)와 어드레스(ADDR)에 기초하여 반도체 메모리 장치(300a)의 동작 모드를 설정할 수 있다. 즉 모드 레지스터(222)는 커맨드(CMD)와 어드레스(ADDR)에 기초하여 모드 레지스트 셋 신호(MRS)와 임피던스 조정 인에이블 신호(ZQEN)를 생성하고, 모드 레지스트 셋 신호(MRS)와 임피던스 조정 인에이블 신호(ZQEN)를 임피던스 조정 회로(400)에 제공할 수 있다.
뱅크 제어 로직들(230A~230D) 각각은 뱅크 어드레스(BA)에 상응하여 활성화될 수 있다. 활성화된 뱅크 제어 로직들(230A~230D)는 내부 커맨드(INT_CMD)와 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호에 응답하여, 활성화된 뱅크 제어 로직들(230A~230D)와 연결되는 제1 내지 제4 뱅크 어레이들(240A~240D)의 로우 디코더와 칼럼 디코더가 활성화될 수 있다.
제1 내지 제4 뱅크 어레이들(240A~240D)의 로우 디코더는 로우 어드레스(RA)를 디코딩하여 로우 어드레스(RA)에 상응하는 워드라인을 인에이블시킬 수 있다. 제1 내지 제4 뱅크 어레이들(240A~240D)의 칼럼 어드레스(CA)는 칼럼 어드레스 래치에 일시적으로 저장될 수 있다. 칼럼 어드레스 래치는 버스트 모드에서 칼럼 어드레스(CA)를 점진적으로 증가시킬 수 있다. 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(CA)는 칼럼 디코더로 제공될 수 있다. 칼럼 디코더는 칼럼 어드레스(CA)를 디코딩하여 칼럼 어드레스(CA)에 상응하는 칼럼 선택 신호(CSL)를 활성화시킬 수 있다.
뱅크 제어 로직들(230A~230D) 각각은 뱅크 제어 신호에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D)와 연결되는 ECC 엔진들(260A~260D)의 동작을 제어하는 ECC 인코딩 신호(ENC)와 ECC 디코딩 신호(DEC)를 발생할 수 있다.
기입 드라이버 및 데이터 입출력 센스 앰프부들(250A~250D)는 뱅크 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에서 출력되는 독출 데이터(DTA)를 감지 증폭하고, 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에 저장될 기입 데이터(DTA)를 전달할 수 있다.
ECC 엔진들(260A~260D)은 기입 동작 시, 뱅크 제어 로직들(230A~230D)에서 출력되는 ECC 인코딩 신호(ENC)에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에 저장될 기입 데이터(DTA)에 대해 ECC 인코딩 동작을 수행하여 패리티 비트들을 생성할 수 있다.
ECC 엔진들(260A~260D)은 독출 동작시, 뱅크 제어 로직들(230A~230D)에서 출력되는 ECC 디코딩 신호(DEC)에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에서 독출되는 데이터(DTA)와 패리티 비트들을 이용하여 ECC 디코딩 동작을 수행하여 독출 데이터에 발생된 에러 비트를 검출/정정할 수 있다.
입출력 데이터 버퍼(270)는 제1 내지 제4 뱅크 어레이들(240A~240D)로/로부터 입출력되는 데이터(DTA)를 게이팅하는 회로들과 함께, 제1 내지 제4 뱅크 어레이들(240A~240D)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들과 제1 내지 제4 뱅크 어레이들(240A~240D)에 데이터를 기입하기 위한 기입 데이터 래치들을 포함할 수있다.
입출력 데이터 버퍼(270)는 독출 데이터 래치들을 통하여 제1 내지 제4 뱅크 어레이들(240A~240D)로부터 출력되는 병렬 데이터 비트들을 직렬 데이터 비트들로 변환할 수 있다. 입출력 데이터 버퍼(270)는 기입 데이터 래치를 이용하여 직렬하게 수신되는 기입 데이터를 병렬 데이터 비트들로 변환할 수 있다.
입출력 회로(300)는 입출력 데이터 버퍼(270)에서 출력되는 직렬 데이터 비트들을 수신하고, 버스트 길이에 대응하는 데이터 비트들로 순차 배열하여 데이터 스트로브 신호(DQS)와 함께 데이터 입출력 패드들로 출력할 수 있다. 입출력 회로(300)는 메모리 컨트롤러(100)로부터 제공되며 데이터 스트로브 신호(DQS)와 함께 데이터 입출력 패드들을 통해 직렬하게 입력되는 버스트 길이에 해당하는 기입 데이터를 수신할 수 있다. 입출력 회로(300)는 직렬하게 수신된 버스트 길이의 기입 데이터를 입출력 데이터 버퍼(270)로 제공할 수 있다.
또한 입출력 회로(300)는 임피던스 조정 회로(400)로부터 제공되는 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)에 기초하여 데이터 비트들를 구동하여 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압을 가지는 데이터 신호(DQ)를 데이터 입/출력 패드(301)을 통하여 메모리 컨트롤러(100)에 출력할 수 있다.
임피던스 조정 회로(400)는 ZQ 패드(401)를 통하여 외부 저항(RZQ)에 연결되고, 외부 저항(RZQ)은 전원 전압(VDDQ)에 연결될 수 있다. 다른 실시예에 있어서, 외부 저항(RZQ)은 접지 전압에 연결될 수도 있다.
임피던스 조정 회로(또는 ZQ 캘리브레이션 회로, 400)는 모드 레지스터 셋 신호(MRS)와 임피던스 조정 인에이블 신호(ZQEN) 신호에 응답하여 임피던스 조정 구간 동안에 서로 다른 타겟 VOH 전압들(적어도 두 개의 타겟 VOH 전압들)에 대한 풀업 제어 코드들과 풀다운 제어 코드들을 생성하고 상기 풀업 제어 코드들(PUCD)와 상기 풀다운 제어 코드들(PDCD)을 저장할 수 있다. 임피던스 조정 회로(400)는 반도체 메모리 장치의 노멀 동작 동안에 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 입출력 회로(300)의 데이터 출력 회로에 제공할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4를 참조하면, 제1 뱅크 어레이(240A)는 복수개의 워드라인들(WL1~WL2m, m은 2이상의 정수), 복수개의 비트라인들(BL1~BL2n, n은 2이상의 정수), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BL1~BL2n) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(240A)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(240A)의 칼럼들(columns)이라고 정할 수 있다.
도 4의 제1 뱅크 어레이(240A)에서 하나의 비트라인(BL)에는 m 개의 메모리 셀들이 연결될 수 있고, 하나의 워드라인(WL)에는 n 개의 메모리 셀들이 연결될 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 입출력 회로를 나타낸다.
도 5를 참조하면, 입출력 회로(300)는 데이터 입력 회로(310) 및 데이터 출력 회로(320)를 포함할 수 있다. 데이터 출력 회로(320)는 프리-드라이버(330) 및 출력 드라이버(340)를 포함할 수 있다.
데이터 입력 회로(310)는 메모리 컨트롤러(100)부터 데이터 신호(DQ)를 수신하고, 데이터 신호(DQ)를 입출력 데이터 버퍼(270)에 제공할 수 있다. 데이터 출력 회로(310)는 입출력 데이터 버퍼(270)로부터의 데이터(DTA)를 데이터 신호(DQ)로 변환하고, 데이터 신호(DQ)를 메모리 컨트롤러(100)에 전송할 수 있다.
프리-드라이버(330)는 데이터(DTA)를 수신하고, 풀업 제어 코드(PUCD) 및 풀다운 제어 코드(PDCD)에 기초하여 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 생성하고, 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 출력 드라이버(340)에 제공할 수 있다.
예를 들어, 데이터(DTA)가 로직 하이 레벨인 경우, 프리-드라이버(330)는 풀업 제어 코드(PUCD)를 버퍼링하여 풀업 제어 코드(PUCD)와 동일한 풀업 구동 신호(PUDS)와 출력 드라이버(340)의 풀다운 드라이버(도 6의 343)에 포함되는 트랜지스터들을 모두 턴-오프시키는 풀다운 구동 신호(PDDS)를 생성할 수 있다.
예를 들어, 데이터(DTA)가 로직 로우 레벨인 경우, 프리-드라이버(330)는 풀다운 제어 코드(PDCD)를 버퍼링하여 풀다운 제어 코드(PDCD)와 동일한 풀다운 구동 신호(PDDS)와 출력 드라이버(340)의 풀업 드라이버(도 6의 341)에 포함되는 트랜지스터들을 모두 턴-오프시키는 풀업 구동 신호(PUDS)를 생성할 수 있다.
프리-드라이버(330)는 출력 드라이버(340)가 데이터 신호(DQ)를 출력할 때 풀업 드라이버(341)가 생성하는 전류와 풀다운-드라이버(343)가 갖는 저항값을 결정할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 입출력 회로에서 출력 드라이버의 구성을 나타낸다.
도 6을 참조하면, 출력 드라이버(340)는 풀업 드라이버(341) 및 풀다운 드라이버(343)를 포함할 수 있다.
풀업 드라이버(341)는 전원 전압(VDDQ)과 출력 노드(ON1) 사이에 연결되는 제1 내지 제r(r은 2 이상의 자연수) 풀업 트랜지스터들(NU1~NUr)을 포함할 수 있다. 제1 내지 제r 풀업 트랜지스터들(NU1~NUr) 각각은 엔모스 트랜지스터로 구현될 수 있다.
풀다운 드라이버(343)는 출력 노드(ON1)와 접지 전압(VSS) 사이에 연결되는 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr)을 포함할 수 있다. 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr) 각각도 엔모스 트랜지스터로 구현될 수 있다.
데이터(DTA)가 로직 하이 레벨인 경우, 풀업 드라이버(341)는 풀업 제어 코드(PUCD)에 해당하는 풀업 구동 신호(PUDS)를 수신하여 풀업 제어 코드(PUCD)에 따라 결정되는 전류를 생성할 수 있다. 풀다운 드라이버(343)에 포함되는 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr)은 풀다운 구동 신호(PDDS)에 응답하여 모두 턴-오프될 수 있다.
이 때, 풀업 드라이버(341)가 생성하는 전류는 데이터 입출력 패드(또는 DQ 패드, 301)를 통하여 메모리 컨트롤러(100) 측의 온-다이 터미네이션 저항(즉, 오디티 저항, RODT_MC)으로 전송될 수 있다. 오디티 저항(RODT_MC)이 수신하는 데이터 신호(DQ)는 풀업-드라이버(341)가 생성하는 전류와 오디티 저항(RODT_MC)에 의하여 결정되며, 임피던스 조정 회로(400)가 생성하는 풀업 제어 코드(PUCD)의 의해 조절되는 VOH를 갖게 된다.
데이터(DTA)가 로직 로우 레벨일 때, 풀업 드라이버(341)에 포함되는 제1 내지 제r 풀업 트랜지스터들(NU1~NUr)은 풀업 구동 신호(PUDS)에 응답하여 모두 턴-오프될 수 있다. 풀다운 드라이버(343)는 풀다운 제어 코드(PDCD)에 해당하는 풀다운 구동 신호(PDDS)를 수신하여 풀다운 제어 코드(PDCD)에 따라 결정되는 저항값을 가질 수 있다.
이 때, 풀업 드라이버(341)가 생성하는 전류가 존재하지 않으므로, 오디티 저항(RODT_MC)이 수신하는 데이터 신호(DQ)는 접지 전압(VSS)과 동일한 출력 로우 레벨(output low level voltage, 이하 VOL)을 갖게 된다.
실시예에 따라, 특정한 풀업 구동 신호(PUDS)또는 특정한 풀다운 구동 신호(PDDS)에서 풀업 드라이버(341) 또는 풀다운 드라이버(343)가 갖는 전체의 저항값 즉, 터미네이션 저항값(RTT)은 변동될 수 있다. 이는 도 1의 반도체 메모리 장치들(200a~200k)들이 메모리 모듈로 구성되는 경우 메모리 슬롯에 메모리 모듈을 몇개 꼽는지 등의 구성에 따라 싱글 로딩(single loaging)/더블 로딩(double loading) 등의 구성이 가능하며, 상황에 맞도록 적절한 터미네이션 저항값(RTT)을 선택하기 위해서이다.
예컨대, 터미네이션 저항값(RTT)은 모드 레지스터(222)의 셋팅(setting)에 의해 RZQ/1, RZQ/2, 또는 RZQ/4(RZQ=240Ω) 등으로 변동될 수 있다.
도 7은 도 6에 도시된 데이터 출력 회로의 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 데이터 신호(DQ)는 데이터(DTA)에 따라 하이 레벨과 로우 레벨을 가질 수 있다. 데이터 신호(DQ)는 VOH와 VOL 사이에서 스윙하는 AC 형태의 신호이다.
메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k) 각각으로부터 데이터 신호(DQ)를 수신하고, 데이터 신호(DQ)의 VOH와 VOL을 결정하여 상기 VOH와 상기 VOL로부터 기준 전압(VREF)을 결정할 수 있다. 메모리 컨트롤러(100)는 데이터 신호(DQ)를 기준 전압(VREF)과 비교하여 수신된 데이터 값(0 또는 1)을 결정할 수 있다. 따라서, 기준 전압(VREF)을 결정하는 VOH를 정하는 것은 데이터의 신뢰도 향상을 위해 매우 중요한 작업이다.
반도체 메모리 장치들(200a~200k) 각각에 대해, 다양한 PVT(Process Voltage Temperature) 조건이 가해질 수 있다. 상기 PVT 조건은 웨이퍼 공정상 도핑(doping)의 불균형, 파워 공급시 전류가 여러 소자를 통과하는 동안의 전압 강하 및 신호가 통과하는 경로의 온도 조건을 포함할 수 있다. 다양한 PVT 조건에 따라 반도체 메모리 장치의 출력 측의 교류 온-저항(Ron AC)이 변화될 수 있다. 각 PVT 조건에 따라 달라지는 교류 온-저항(Ron AC)에 의해 데이터 신호(DQ)의 VOH가 달라질 수 있다.
또한 반도체 메모리 장치들(200a~200k) 각각에 대해 동작 주파수가 변경될 수 있다. 동작 주파수가 변경되면 데이터 신호(DQ)의 VOH가 달라질 수 있다. 따라서 PVT 조건 및 동작 주파수에 따라 데이터 신호(DQ)가 최적의 VOH를 갖도록 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 생성하여 반도체 메모리 장치들(200a~200k) 각각의 신호 무결성을 증가시킬 수 있다.
메모리 컨트롤러(100)는 데이터 신호(DQ)의 VOH의 변경의 필요 또는 메모리 컨트롤러(100)의 오디티 저항(RODT_MC)의 임피던스를 커맨드(CMD) 형태로 반도체 메모리 장치(200a)에 알려 수 있다. 제어 로직 회로(220)의 모드 레지스터(222)는 데이터 신호(DQ)의 VOH의 변경의 필요 또는 메모리 컨트롤러(100)의 오디티 저항(RODT_MC)의 임피던스에 따라 미리 정해진 모드 레지스터 셋 신호(MRS)와 임피던스 조정 인에이블 신호(ZQEN)를 생성할 수 있다.
임피던스 조정 회로(400)는 모드 레지스터 셋 신호(MRS)와 임피던스 조정 인에이블 신호(ZQEN)에 응답하여, 임피던스 조정 구간 동안에 서로 다른 타겟 VOH 전압들에 대한 풀업 제어 코드들(PUCD)와 풀다운 제어 코드들(PDCD)를 생성하고, 풀업 제어 코드들(PUCD)와 풀다운 제어 코드들(PDCD)을 저장할 수 있다.
노멀 동작 구간에서 반도체 메모리 장치(200a)가 제1 주파수로 동작하는 경우, 임피던스 조정 회로(400)는 제1 타겟 VOH 전압에 대한 제1 풀업 제어 코드(PUDC)와 제1 풀다운 제어 코드(PDDC)를 데이터 출력 회로(340)에 제공하고, 데이터 출력 회로(340)는 제1 풀업 제어 코드(PUDC)와 제1 풀다운 제어 코드(PDDC)에 기초하여 데이터 신호(DQ)를 메모리 컨트롤러(100)로 전송할 수 있다. 노멀 동작 구간에서 반도체 메모리 장치(200a)가 제1 주파수와는 다른 제2 주파수로 동작하는 경우, 임피던스 조정 회로(400)는 제2 타겟 VOH 전압에 대한 제2 풀업 제어 코드(PUDC)와 제2 풀다운 제어 코드(PDDC)를 데이터 출력 회로(340)에 제공하고, 데이터 출력 회로(340)는 제2 풀업 제어 코드(PUDC)와 제1 풀다운 제어 코드(PDDC)에 기초하여 데이터 신호(DQ)를 메모리 컨트롤러(100)로 전송할 수 있다.
모드 레지스터 셋 신호(MRS)는 메모리 컨트롤러(100)의 오디티 저항(RODT_MC)에 대한 정보 및 데이터 신호(DQ)의 VOH를 상승시킬지 또는 하강시킬지에 대한 정보를 포함할 수 있다. 또한 모드 레지스터 셋 신호(MRS)는 반도체 메모리 장치(200a)의 동작 주파수에 관한 주파수 정보를 포함할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 임피던스 조정 회로의 구성을 나타내는 블록도이다.
도 8을 참조하면, 임피던스 조정 회로(400)는 타겟 전압 생성기(410), 풀업 드라이버(420), 제1 코드 생성기(430), 제1 코드 저장 회로(440), 풀다운 드라이버(460), 레플리카 풀다운 드라이버(470), 제2 코드 생성기(480) 및 제2 코드 저장 회로(490)를 포함할 수 있다.
타겟 전압 생성기(410)는 스위칭 제어 신호(SCS)에 응답하여 타겟 VOH 전압(VTG)을 생성할 수 있다. 스위칭 제어 신호(SCS)가 변경되는 경우, 타겟 전압 생성기(410)는 서로 다른 시점에서 서로 다른 레벨을 가지는 제1 타겟 VOH 전압(VTG1)과 제2 타겟 VOH 전압(VTG2)를 생성할 수 있다.
풀업 드라이버(420)는 전원 전압(VDDQ)와 제1 노드(N11) 사이에 연결되고, 도 6의 풀업 드라이버(341)와 실질적으로 동일한 구성을 가질 수 있다. 레플리카 풀다운 드라이버(470)는 제1 노드(N11)와 접지 전압(VSS) 사이에 연결되고, 도 6의 풀다운 드라이버(343)와 실질적으로 동일한 구성을 가질 수 있다. 풀다운 드라이버(460)는 외부 저항(RZQ)에 연결되는 ZQ 패드(401)에 연결되는 제2 노드(N12)와 접지 전압(VSS) 사이에 연결되고, 도 6의 풀다운 드라이버(343)와 실질적으로 동일한 구성을 가질 수 있다.
제1 코드 생성기(430)는 타겟 VOH 전압(VTG)과 제1 노드(N11)의 전압, 즉 풀업 전압(VPU)을 비교한 결과에 따른 풀업 제어 코드(PUCD)를 생성할 수 있다. 제1 코드 생성기(430)는 제1 비교기(431) 및 제1 카운터(433)를 포함할 수 있다.
제1 비교기(431)는 임피던스 조정 인에이블 신호(ZQEN)에 응답하여 타겟 VOH 전압(VTG)과 풀업 전압(VPU)을 비교하여 제1 비교 신호(CS11)를 생성하고, 제1 비교 신호(CS11)를 제1 카운터(433)와 제1 코드 저장 회로(440)에 제공할 수 있다. 제1 동작 주파수와 관련된 제1 타겟 VOH 전압은 VDDQ/2.5일 수 있고, 제2 동작 주파수와 관련된 제2 타겟 VOH 전압은 VDDQ/3일 수 있다.
제1 카운터(433)는 제1 비교 신호(CS11)에 응답하여 카운팅 동작을 수행하여 풀업 제어 코드(PUCD)를 생성하는데, 제1 비교 신호(CS11)의 로직 레벨이 천이될 때까지 풀업 제어 코드(PUCD)를 증가시키거나 감소시키는 카운팅 동작을 수행할 수 있다. 제1 카운터(433)는 풀업 제어 코드(PUCD)를 풀업 드라이버(420)와 제1 코드 저장 회로(440)에 제공할 수 있다.
풀업 드라이버(420)는 풀업 제어 코드(PUCD)에 응답하여 풀업 임피던스를 조절할 수 있다. 풀업 제어 코드(PUCD)는 타겟 VOH 전압(VTG)과 풀업 전압(VPU)이 동일해 질 때까지 변경될 수 있다.
제1 코드 저장 회로(440)는 제1 비교 신호(CS11)의 로직 레벨이 천이되는 때의 풀업 제어 코드(PUCD)를 저장할 수 있다. 즉 제1 코드 저장 회로(440)는 타겟 VOH 전압(VTG)과 풀업 전압(VPU)이 동일해 질 때의 풀업 제어 코드(PUCD)를 저장할 수 있다. 즉 타겟 VOH 전압(VTG)이 변경되는 경우, 제1 코드 저장 회로(440)는 적어도 복수의 풀업 제어 코드(PUCD)들을 저장할 수 있다. 또한 제1 코드 저장 회로(440)는 레지스터 출력 인에이블 신호(ROEN) 및 주파수 정보 신호(FIS)에 응답하여 주파수 정보 신호(FIS)에 상응하는 풀업 제어 코드(PUCD)를 도 6의 풀업 드라이버(341)에 인가할 수 있다.
제2 코드 생성기(480)는 타겟 VOH 전압(VTG)과 제2 노드(N12)의 전압, 즉 풀다운 전압(VPD)을 비교한 결과에 따른 풀다운 제어 코드(PDCD)를 생성할 수 있다. 제2 코드 생성기(480)는 제2 비교기(481) 및 제2 카운터(483)를 포함할 수 있다.
제2 비교기(481)는 임피던스 조정 인에이블 신호(ZQEN)에 응답하여 활성화되고 타겟 VOH 전압(VTG)과 풀다운 전압(VPD)을 비교하여 제2 비교 신호(CS12)를 생성하고, 제2 비교 신호(CS12)를 제2 카운터(483)와 제2 코드 저장 회로(490)에 제공할 수 있다.
제2 카운터(483)는 제2 비교 신호(CS12)에 응답하여 카운팅 동작을 수행하여 풀다운 제어 코드(PDCD)를 생성하는데, 제2 비교 신호(CS12)의 로직 레벨이 천이될 때까지 풀다운 제어 코드(PDCD)를 증가시키거나 감소시키는 카운팅 동작을 수행할 수 있다. 제2 카운터(483)는 풀다운 제어 코드(PDCD)를 풀다운 드라이버(460), 레플리카 풀다운 드라이버(470) 및 제2 코드 저장 회로(490)에 제공할 수 있다.
풀다운 드라이버(460)는 풀다운 제어 코드(PDCD)에 응답하여 풀다운 임피던스를 조절할 수 있다. 레플리카 풀다운 드라이버(470)도 풀다운 제어 코드(PDCD)에 응답하여 풀다운 임피던스를 조절할 수 있다. 풀다운 제어 코드(PDCD)는 타겟 VOH 전압(VTG)과 풀다운 전압(VPD)이 동일해 질 때까지 변경될 수 있다.
제2 코드 저장 회로(490)는 제2 비교 신호(CS12)의 로직 레벨이 천이되는 때의 풀다운 제어 코드(PDCD)를 저장할 수 있다. 즉 제2 코드 저장 회로(490)는 타겟 VOH 전압(VTG)과 풀다운 전압(VPD)이 동일해 질 때의 풀다운 제어 코드(PDCD)를 저장할 수 있다. 즉 타겟 VOH 전압(VTG)이 변경되는 경우, 제2 코드 저장 회로(490)는 복수의 풀다운 제어 코드(PDCD)들을 저장할 수 있다. 또한 제2 코드 저장 회로(490)는 레지스터 출력 인에이블 신호(ROEN) 및 주파수 정보 신호(FIS)에 응답하여 주파수 정보 신호(FIS)에 상응하는 풀다운 제어 코드(PDCD)를 도 6의 풀다운 드라이버(343)에 인가할 수 있다.
도 8에서 스위칭 제어 신호(SCS), 주파수 정보 신호(FIS) 및 레지스터 출력 인에이블 신호(ROEN)은 모드 레지스터 셋 신호(MRS)에 포함될 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 임피던스 조정 회로에서 타겟 전압 생성기의 구성을 나타낸다.
도 9를 참조하면, 타겟 전압 생성기(410)는 인에이블 트랜지스터들(M1, M2), 복수의 저항들(R, R1~Rp, 2R, p는 3 이상의 자연수) 및 복수의 스위치들(SW0~SWp)을 포함할 수 있다.
제1 인에이블 트랜지스터(M1)는 접지 전압(VSS)에 연결되고 그 게이트로는 인에이블 신호(EN)가 인가된다. 제1 인에이블 트랜지스터(M1)는 엔모스 트랜지스터로 구현될 수 있다. 제2 인에이블 트랜지스터(M2)는 접지 전압(VDDQ)에 연결되고 그 게이트로는 반전 인에이블 신호(ENB)가 인가된다. 제2 인에이블 트랜지스터(M2)는 피모스 트랜지스터로 구현될 수 있다.
복수의 저항들(R, R1~Rp, 2R)은 제1 인에이블 트랜지스터(M1)와 제2 인에이블 트랜지스터(M2) 사이에 서로 직렬로 연결될 수 있다. 복수의 스위치들(SW0~SWp)은 복수의 저항들(R, R1~Rp, 2R) 사이의 노드들 각각과 타겟 VOH 전압(VTG)이 제공되는 출력 노드(ON2) 사이에 연결될 수 있다.
복수의 스위치들(SW0~SWp) 각각은 스위칭 제어 신호(SCS)의 각 비트를 수신할 수 있다. 예를 들어, 스위칭 제어 신호(SCS)가 (p+1) 비트를 가지고, 스위치(SW0)부터 순차적으로 상기 (p+1) 비트를 수신할 수 있다.
저항들(R1~Rp) 각각은 동일한 저항값을 가질 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 도 9에서는 저항들(R1~Rp) 각각은 저항(R)과 동일한 저항값을 가진다고 가정한다.
타겟 전압 생성기(410)는 인에이블 신호(EN)가 하이 레벨이 되었을 때, 스위칭 제어 신호(SCS)에 의해 결정되는 연결 상태에서 전압 분배에 따라 정해지는 타겟 VOH 전압(VTG)을 출력할 수 있다. 예를 들어, 스위칭 제어 신호(SCS)가 제1 비트값들을 가질 때, 타겟 전압 생성기(410)는 제1 타겟 VOH 전압(VTG1)을 출력할 수 있다. 스위칭 제어 신호(SCS)가 제2 비트값들을 가질 때, 타겟 전압 생성기(410)는 제2 타겟 VOH 전압(VTG2)을 출력할 수 있다.
도 9에서 인에이블 신호(EN)와 반전 인에이블 신호(ENB)는 모드 레지스터 셋 신호(MRS)에 포함될 수 있다.
도 10a는 본 발명의 실시예들에 따른 도 8의 임피던스 조정 회로에서 제1 코드 저장 회로를 나타낸다.
도 10a를 참조하면, 제1 코드 저장 회로(440)는 제1 래치 회로(441), 제1 레지스터 유닛(443) 및 제1 멀티플렉서(447)를 포함할 수 있다.
제1 래치 회로(441)는 제1 비교 신호(CS11)의 천이에 응답하여 서로 다른 시점에서 제1 타겟 VOH 전압(VTG1)에 대한 제1 풀업 제어 코드(PUCD1)와 제2 타겟 VOH 전압(VTG2)에 대한 제2 풀업 제어 코드(PUCD2)를 래치할 수 있다. 제1 레지스터 유닛(443)은 제1 레지스터(444)와 제2 레지스터(446)을 포함할 수 있다. 제1 레지스터(444)는 제1 풀업 제어 코드(PUCD1)를 저장하고, 제2 레지스터(446)는 제2 풀업 제어 코드(PUCD2)를 저장할 수 있다.
제1 레지스터(444)와 제2 레지스터(446)는 레지스터 출력 인에이블 신호(ROEN)에 응답하여 각각 제1 풀업 제어 코드(PUCD1)와 제2 풀업 제어 코드(PUCD2)를 제1 멀티플렉서(447)에 출력할 수 있다. 제1 멀티플렉서(447)는 주파수 정보 신호(FIS)에 응답하여 제1 풀업 제어 코드(PUCD1)와 제2 풀업 제어 코드(PUCD2) 중 하나를 선택하고, 선택된 하나를 도 6의 풀업 드라이버(341)에 풀업 제어 코드(PUCD)로서 인가할 수 있다.
도 10a에서 제1 레지스터 유닛(443)이 제1 레지스터(444)와 제2 레지스터(446)를 포함한다고 설명하였으나, 실시예에 따라서 제1 레지스터 유닛(443)은 세 개 이상의 레지스터들을 포함할 수 있고, 세 개 이상의 레지스터들에는 서로 다른 풀업 제어 코드들이 저장될 수 있다.
도 10b는 본 발명의 실시예들에 따른 도 8의 임피던스 조정 회로에서 제2 코드 저장 회로를 나타낸다.
도 10b를 참조하면, 제2 코드 저장 회로(490)는 제2 래치 회로(491), 제2 레지스터 유닛(493) 및 제2 멀티플렉서(497)를 포함할 수 있다.
제2 래치 회로(491)는 제2 비교 신호(CS12)의 천이에 응답하여 서로 다른 시점에서 제1 타겟 VOH 전압(VTG1)에 대한 제1 풀다운 제어 코드(PDCD1)와 제2 타겟 VOH 전압(VTG2)에 대한 제2 풀다운 제어 코드(PDCD2)를 래치할 수 있다. 제2 레지스터 유닛(493)은 제3 레지스터(494)와 제4 레지스터(496)을 포함할 수 있다. 제3 레지스터(494)는 제1 풀다운 제어 코드(PDCD1)를 저장하고, 제4 레지스터(496)는 제2 풀다운 제어 코드(PDCD2)를 저장할 수 있다.
제3 레지스터(494)와 제4 레지스터(496)는 레지스터 출력 인에이블 신호(ROEN)에 응답하여 각각 제1 풀다운 제어 코드(PDCD1)와 제2 풀다운 제어 코드(PDCD2)를 제2 멀티플렉서(497)에 출력할 수 있다. 제2 멀티플렉서(497)는 주파수 정보 신호(FIS)에 응답하여 제1 풀다운 제어 코드(PDCD1)와 제2 풀다운 제어 코드(PDCD2) 중 하나를 선택하고, 선택된 하나를 도 6의 풀다운 드라이버(343)에 풀다운 제어 코드(PDCD)로서 인가할 수 있다.
도 10b에서 제2 레지스터 유닛(493)이 제3 레지스터(494)와 제4 레지스터(496)를 포함한다고 설명하였으나, 실시예에 따라서 제2 레지스터 유닛(493)은 세 개 이상의 레지스터들을 포함할 수 있고, 세 개 이상의 레지스터들에는 서로 다른 풀업 제어 코드들이 저장될 수 있다.
도 11은 본 발명의 실시예들에 따라 도 3의 반도체 메모리 장치에 포함될 수 있는 검출 회로를 나타낸다.
도 3 및 도 11을 참조하면, 검출 회로(350)는 반도체 메모리 장치(200a) 내에서 임피던스 조정 회로(400)와 인접하게 배치될 수 있다. 검출 회로(350)는 제1 검증부(360) 및 제2 검증부(370)를 포함할 수 있다. 검출 회로(350)는 기준 전압 생성기(380)를 더 포함할 수 있다.
기준 전압 생성기(380)는 전원 전압(VDDQ), 접지 전압(VSS) 및 검증 인에이블 신호(EDEN)에 기초하여 제1 기준 전압(VTGH) 및 제2 기준 전압(VTGL)을 발생할 수 있다. 기준 전압 생성기(380)는 복수의 저항들(R11, R12, ..., R1n, R21, R22, ..., R2n) 및 트랜지스터(M3)를 포함할 수 있다. 복수의 저항들(R11, ..., R2n) 및 트랜지스터(M3)는 전원 전압(VDDQ)과 접지 전압(VSS) 사이에 직렬 연결될 수 있다. 트랜지스터(M3)는 검증 인에이블 신호(EDEN)에 기초하여 선택적으로 턴온될 수 있다.
실시예에서, 제1 기준 전압(VTGH) 및 제2 기준 전압(VTGL)은 임피던스 조정 검증 동작의 정확도(accuracy)에 상응하는 값들을 가질 수 있다. 예를 들어, 상기 임피던스 조정 검증 동작의 정확도를 5%로 설정하고자 하는 경우에, 제1 기준 전압(VTGH)은 타겟 VOH 전압(VTG)보다 5% 높은 레벨을 가지고 제2 기준 전압(VTGL)은 상기 타겟 VOH 전압(VTG)보다 5% 낮은 레벨을 가지도록 설정될 수 있다. 제1 기준 전압(VTGH) 및 제2 기준 전압(VTGL)의 레벨들은 복수의 저항들(R11, ..., R2n)의 크기 및 개수에 기초하여 결정될 수 있다.
제1 검증부(360)는 풀업 전압(VPU)에 기초하여 풀업 임피던스 조정 동작에 대한 제1 검증 동작을 수행할 수 있다. 예를 들어, 제1 검증부(360)는 제1 기준 전압(VTGH), 제2 기준 전압(VTGL), 풀업 전압(VPU) 및 검증 인에이블 신호(EDEN)에 기초하여 제1 검출 신호(EDPU)를 발생할 수 있다. 제1 검증부(360)는 제1 비교기(361), 제2 비교기(362) 및 제1 검출 신호 발생부(363)를 포함할 수 있다.
제1 비교기(361)는 검증 인에이블 신호(EDEN)를 기초로 풀업 전압(VPU)과 제1 기준 전압(VTGH을 비교하여 제1 비교 신호(CSE1)를 발생할 수 있다. 제2 비교기(362)는 검증 인에이블 신호(EDEN)를 기초로 풀업 전압(VPU)과 제2 기준 전압(VTGL)을 비교하여 제2 비교 신호(CSE2)를 발생할 수 있다. 제1 검출 신호 발생부(363)는 검증 인에이블 신호(EDEN), 제1 비교 신호(CSE1) 및 제2 비교 신호(CSE2)에 기초하여 제1 검출 신호(EDPU)를 발생할 수 있다.
제1 검출 신호 발생부(363)는 제1 AND 게이트(364) 및 제1 플립플롭(365)을 포함할 수 있다. 제1 AND 게이트(364)는 제1 비교 신호(CSE1) 및 제2 비교 신호(CSE2)에 대한 AND 연산을 수행할 수 있다. 제1 플립플롭(365)은 제1 AND 게이트(364)의 출력 및 검증 인에이블 신호(EDEN)의 반전 신호(EDENB)에 기초하여 제1 검출 신호(EDPU)를 발생할 수 있다.
제2 검증부(370)는 풀다운 전압(VPD)에 기초하여 풀다운 임피던스 조정 동작에 대한 제2 검증 동작을 수행할 수 있다. 예를 들어, 제2 검증부(370)는 제1 기준 전압(VTGH), 제2 기준 전압(VTGL), 풀다운 전압(VPD) 및 검증 인에이블 신호(EDEN)에 기초하여 제2 검출 신호(EDPD)를 발생할 수 있다. 제2 검증부(370)는 제3 비교기(371), 제4 비교기(372) 및 제2 검출 신호 발생부(373)를 포함할 수 있다.
제3 비교기(371)는 검증 인에이블 신호(EDEN)를 기초로 풀다운 전압(VPD)과 제1 기준 전압(VTGH)을 비교하여 제3 비교 신호(CSE3)를 발생할 수 있다. 제4 비교기(372)는 검증 인에이블 신호(EDEN)를 기초로 풀다운 전압(VPD)과 제2 기준 전압(VTGL)을 비교하여 제4 비교 신호(CSE4)를 발생할 수 있다. 제2 검출 신호 발생부(373)는 검증 인에이블 신호(EDEN), 제3 비교 신호(CSE3) 및 제4 비교 신호(CSE4)에 기초하여 제2 검출 신호(EDPD)를 발생할 수 있다.
제2 검출 신호 발생부(440)는 제2 AND 게이트(374) 및 제2 플립플롭(375)을 포함할 수 있다. 제2 AND 게이트(374)는 제3 비교 신호(CSE3) 및 제4 비교 신호(CSE4)에 대한 AND 연산을 수행할 수 있다. 제2 플립플롭(375)은 제2 AND 게이트(374)의 출력 및 검증 인에이블 신호(EDEN)의 반전 신호(EDENB)에 기초하여 제2 검출 신호(EDPD)를 발생할 수 있다.
도 12는 도 8의 임피던스 조정 회로 및 도 11의 검출 회로의 동작을 설명하기 위한 도면이다.
도 8, 11 및 12를 참조하면, 임피던스 조정 회로(400)는 임피던스 조정 구간(TCAL)의 서브 조정 구간(SUB_TCAL)에서 임피던스 조정 동작을 수행할 수 있다. 예를 들어, 커맨드(CMD)가 임피던스 조정을 지시하는 경우, 임피던스 조정 인에이블 신호(ZQEN)가 활성화되는 경우에 임피던스 조정 구간(TCAL)이 시작되며, 이에 따라 풀업 임피던스 조정 동작 및 상기 풀다운 임피던스 조정 동작이 수행될 수 있다. 상기 풀업 임피던스 조정 동작 및 상기 풀다운 임피던스 조정 동작이 정상적으로 완료되는 경우에, 풀-업 전압(VPU) 및 풀다운 전압(VPD)은 타겟 VOH 전압(VTG)에 인접하는 레벨들을 가질 수 있다.
검출 회로(350)는 임피던스 조정 구간(TCAL)의 검증 구간(TVR)에서 임피던스 조정 검증 동작을 수행할 수 있다. 예를 들어, 임피던스 조정 인에이블 신호(ZQEN)가 활성화되고 그 후에 검증 인에이블 신호(EDEN)가 활성화되는 경우에, 검증 구간(TVR)이 시작되며, 이에 따라 제1 검증 동작 및 제2 검증 동작이 수행될 수 있다. 도 12에 도시된 것처럼 풀업 전압(VPU) 및 풀다운 전압(VPD)이 모두 제1 기준 전압(VTGH)과 제2 기준 전압(VTGL) 사이의 레벨들을 가지는 경우에, 상기 풀-업 임피던스 조정 동작 및 상기 풀-다운 임피던스 조정 동작이 정상적으로 수행된 것으로 판단될 수 있다.
도시하지는 않았지만, 풀-업 전압(VPU) 및 풀-다운 전압(VPD) 중 적어도 하나가 제1 기준 전압(VTGH)보다 크거나 제2 기준 전압(VTGL)보다 작은 레벨을 가지는 경우에, 상기 풀업 임피던스 조정 동작 및 상기 풀다운 임피던스 조정 동작 중 적어도 하나가 비정상적으로 수행된 것으로 판단될 수 있다.
제1 검출 신호(EDPU)와 제2 검출 신호(EDPD)는 메모리 컨트롤러(100)를 통하여 도 1의 호스트(20)로 전달될 수 있고, 메모리 시스템(30)의 사용자는 호스트(20)를 통하여 임피던스 조정 동작이 정상적으로 수행되었는지 여부를 판단할 수 있다. 임피던스 조정 동작이 정상적으로 수행되지 않은 경우, 사용자는 메모리 시스템(30)의 사용자는 메모리 시스템(30)의 유휴(idle) 구간 동안에 메모리 컨트롤러(100)를 제어하여 반도체 메모리 장치(200a)가 상술한 임피던스 조정 동작을 수행하도록 할 수 있다.
도 13은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 임피던스 조정 회로의 다른 예를 나타낸다.
도 13을 참조하면, 임피던스 조정 회로(500)는 타겟 전압 생성기(510), 풀업 드라이버(520), 제1 코드 생성기(530), 제1 코드 저장 회로(540), 레플리카 풀업 드라이버(545), 풀다운 드라이버(560), 제2 코드 생성기(480) 및 제2 코드 저장 회로(490)를 포함할 수 있다.
도 13의 임피던스 조정 회로(500)는 ZQ 패드(401)에 연결되는 외부 저항(RZQ)이 접지 전압(VSS)에 연결되고, 레플리카 풀다운 드라이버(470) 대신에 레플리카 풀업 드라이버(545)를 포함하는 것이 도 8의 임피던스 조정 회로(400)와 차이가 있다.
이하에서는, 설명의 편의를 위하여 도 8의 임피던스 조정 회로(400)와 차이점을 중점으로 하여 도 13의 임피던스 조정 회로(500)를 설명한다.
레플리카 풀업 드라이버(545)와 풀다운 드라이버(560)는 제1 노드(N21)에서 서로 연결되고, 레플리카 풀업 드라이버(545)는 전원 전압(VDDQ)와 제1 노드(N21) 사이에 연결되고, 풀다운 드라이버(560)는 제1 노드(N21)과 접지 전압(VSS)에 연결된다.
타겟 전압 생성기(510)는 스위칭 제어 신호(SCS)에 응답하여 타겟 VOH 전압(VTG)을 생성할 수 있다.
제1 코드 생성기(530)는 타겟 VOH 전압(VTG)과 제2 노드(N22)의 전압을 비교한 결과에 따른 풀업 제어 코드(PUCD)를 생성할 수 있다. 제1 코드 생성기(530)는 제1 비교기(531) 및 제1 카운터(533)를 포함할 수 있다. 제1 비교기(531)는 임피던스 조정 인에이블 신호(ZQEN)에 응답하여 타겟 VOH 전압(VTG)과 제2 노드(N22)의 전압을 비교하여 제1 비교 신호(CS21)를 생성하고, 제1 비교 신호(CS21)를 제1 카운터(533)와 제1 코드 저장 회로(540)에 제공할 수 있다.
제1 카운터(533)는 제1 비교 신호(CS21)에 응답하여 카운팅 동작을 수행하여 풀업 제어 코드(PUCD)를 생성하는데, 제1 비교 신호(CS21)의 로직 레벨이 천이될 때까지 풀업 제어 코드(PUCD)를 증가시키거나 감소시키는 카운팅 동작을 수행할 수 있다. 풀업 제어 코드(PUCD)는 타겟 VOH 전압(VTG)과 제2 노드(N22)의 전압이 동일해 질 때까지 변경될 수 있다. 제1 코드 저장 회로(540)는 타겟 VOH 전압(VTG)과 제2 노드(N22)의 전압이 동일해 질 때의 풀업 제어 코드(PUCD)를 저장할 수 있다.
제2 코드 생성기(580)는 타겟 VOH 전압(VTG)과 제1 노드(N21)의 전압을 비교한 결과에 따른 풀다운 제어 코드(PDCD)를 생성할 수 있다. 제2 코드 생성기(580)는 제2 비교기(581) 및 제2 카운터(583)를 포함할 수 있다. 제2 비교기(581)는 임피던스 조정 인에이블 신호(ZQEN)에 응답하여 타겟 VOH 전압(VTG)과 제1 노드(N21)의 전압을 비교하여 제2 비교 신호(CS22)를 생성하고, 제2 비교 신호(CS22)를 제2 카운터(583)와 제2 코드 저장 회로(590)에 제공할 수 있다.
제2 카운터(583)는 제2 비교 신호(CS22)에 응답하여 카운팅 동작을 수행하여 풀다운 제어 코드(PDCD)를 생성하는데, 제2 비교 신호(CS22)의 로직 레벨이 천이될 때까지 풀다운 제어 코드(PDCD)를 증가시키거나 감소시키는 카운팅 동작을 수행할 수 있다. 풀다운 제어 코드(PDCD)는 타겟 VOH 전압(VTG)과 제1 노드(N21)의 전압이 동일해 질 때까지 변경될 수 있다. 제2 코드 저장 회로(590)는 타겟 VOH 전압(VTG)과 제1 노드(N21)의 전압이 동일해 질 때의 풀다운 제어 코드(PDCD)를 저장할 수 있다.
임피던스 조정 회로(500)의 구성과 동작은 임피던스 조정 회로(400)의 구성과 동작과 실질적으로 유사하므로 이에 대한 상세한 설명은 생략한다.
도 14는 도 8의 임피던스 조정 회로 또는 도 13의 임피던스 조정 회로의 동작을 설명하기 위한 도면이다.
도 3 내지 도 10, 도 13 및 도 14를 참조하면, 반도체 메모리 장치(200a)가 제1 주파수(FREQ1)로 동작하는 제1 구간(INT11)에서, 메모리 컨트롤러(100)로부터의 제1 커맨드(CMD)에 응답하여 임피던스 조정 인에이블 신호(ZQEN)가 활성화된다.
임피던스 조정 인에이블 신호(ZQEN)가 활성화되는 제1 임피던스 조정 구간(TCAL11) 동안에 도 8의 임피던스 조정 회로(400) 또는 도 13의 임피던스 조정 회로(500)는 제1 타겟 VOH 전압(VTG)에 대한 임피던스 조정 동작을 수행한다. 임피던스 조정 인에이블 신호(ZQEN)가 활성화되면 제1 타겟 VOH 전압(VTG)에 대한 임피던스 조정 동작이 시작(ZQCAL START)되고, 제1 타겟 VOH 전압(VTG)과 제1 노드의 전압이 같아지는 순간에 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)가 래치(ZQCAL LATCH)되어 각각 제1 코드 저장 회로(440 또는 540)와 제2 코드 저장 회로(490 또는 590)에 저장된다.
반도체 메모리 장치(200a)가 제1 주파수(FREQ1)로 동작하는 제1 구간(INT11)에서, 메모리 컨트롤러(100)로부터의 제2 커맨드(CMD)에 응답하여 임피던스 조정 인에이블 신호(ZQEN)가 다시 활성화된다.
임피던스 조정 인에이블 신호(ZQEN)가 활성화되는 제2 임피던스 조정 구간(TCAL12) 동안에 도 8의 임피던스 조정 회로(400) 또는 도 13의 임피던스 조정 회로(500)는 제2 타겟 VOH 전압(VTG)에 대한 임피던스 조정 동작을 수행한다. 임피던스 조정 인에이블 신호(ZQEN)가 활성화되면 제2 타겟 VOH 전압(VTG)에 대한 임피던스 조정 동작이 시작(ZQCAL START)되고, 제2 타겟 VOH 전압(VTG)과 제1 노드의 전압이 같아지는 순간에 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)가 래치(ZQCAL LATCH)되어 각각 제1 코드 저장 회로(440 또는 540)와 제2 코드 저장 회로(490 또는 590)에 저장된다.
데이터 출력 회로(320)는 제1 구간(INT11)의 제1 임피던스 조정 구간(TCAL11)과 제2 임피던스 조정 구간(TCAL12)사이 또는 제2 임피던스 조정 구간(TCAL12) 이후에서 제1 타겟 VOH 전압(VTG)에 대한 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)에 기초하여 데이터 신호(DQ)를 메모리 컨트롤러(100)로 전송한다. 또한 데이터 출력 회로(320)는 반도체 메모리 장치(200a)가 제2 주파수(FREQ2)로 동작하는 제1 구간(INT12)에서 제2 타겟 VOH 전압(VTG)에 대한 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)에 기초하여 데이터 신호(DQ)를 메모리 컨트롤러(100)로 전송할 수 있다.
도 14에서는 도 8의 임피던스 조정 회로(400) 또는 도 13의 임피던스 조정 회로(500)는 메모리 컨트롤러(100)로부터 서로 다른 시점에 인가되는 제1 커맨드와 제2 커맨드에 기초하여 서로 다른 타겟 VOH 전압(VTG)에 대한 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD) 쌍을 순차적으로 생성하여 저장한다.
도 15는 도 8의 임피던스 조정 회로 또는 도 13의 임피던스 조정 회로의 동작을 설명하기 위한 도면이다.
도 3 내지 도 10, 도 13 및 도 15를 참조하면, 반도체 메모리 장치(200a)가 제1 주파수(FREQ1)로 동작하는 제1 구간(INT21)에서, 메모리 컨트롤러(100)로부터의 커맨드(CMD)에 응답하여 임피던스 조정 인에이블 신호(ZQEN)가 활성화된다.
임피던스 조정 인에이블 신호(ZQEN)가 활성화되는 임피던스 조정 구간(TCAL2)의 제1 서브 조정 구간(SUB_TCAL21) 동안에 도 8의 임피던스 조정 회로(400) 또는 도 13의 임피던스 조정 회로(500)는 제1 타겟 VOH 전압(VTG1)에 대한 임피던스 조정 동작을 수행하여 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 각각 제1 코드 저장 회로(440 또는 540)와 제2 코드 저장 회로(490 또는 590)에 저장한다. 제1 서브 조정 구간(SUB_TCAL21)에 연속하는 임피던스 조정 구간(TCAL2)의 제2 서브 조정 구간(SUB_TCAL22) 동안에, 도 8의 임피던스 조정 회로(400) 또는 도 13의 임피던스 조정 회로(500)는 제2 타겟 VOH 전압(VTG2)에 대한 임피던스 조정 동작을 수행하여 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 각각 제1 코드 저장 회로(440 또는 540)와 제2 코드 저장 회로(490 또는 590)에 저장한다.
데이터 출력 회로(320)는 제1 구간(INT11)의 임피던스 조정 구간(TCAL2) 이후에서 제1 타겟 VOH 전압(VTG1)에 대한 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)에 기초하여 데이터 신호(DQ)를 메모리 컨트롤러(100)로 전송한다. 또한 데이터 출력 회로(320)는 반도체 메모리 장치(200a)가 제2 주파수(FREQ2)로 동작하는 제2 구간(INT22)에서 제2 타겟 VOH 전압(VTG)에 대한 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)에 기초하여 데이터 신호(DQ)를 메모리 컨트롤러(100)로 전송할 수 있다.
도 15에서는 도 8의 임피던스 조정 회로(400) 또는 도 13의 임피던스 조정 회로(500)는 메모리 컨트롤러(100)로부터 인가되는 커맨드에 기초하여 임피던스 조정 구간 내에서 서로 다른 타겟 VOH 전압(VTG)에 대한 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD) 쌍을 순차적으로 생성하여 저장한다.
도 16은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치의 동작 시퀀스를 나타내는 흐름도이다.
도 2 내지 도 16을 참조하면, 반도체 메모리 장치(200a)에 전원이 인가되면, 반도체 메모리 장치(200a)는 파워-업 시퀀스를 수행하여(S110), 동작 전압의 레벨을 일정 레벨까지 상승시킨다. 파워-업 시퀀스가 완료되면, 메모리 컨트롤러(100)는 모드 레지스터(222)에 대한 기입 동작을 수행하여(S120), 반도체 메모리 장치(200a)의 동작 모드와 동작 조건을 설정한다. 이 때 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)의 기입 레이턴스와 독출 레이턴시를 모드 레지스터(222)에 기입하여 반도체 메모리 장치(200a)의 동작 주파수를 제1 주파수(FREQ1)로 설정할 수 있다.
반도체 메모리 장치(200a)의 동작 모드와 동작 조건이 설정되면, 제어 로직 회로(220)는 임피던스 조정 인에이블 신호(ZQEN)를 활성화시켜 임피던스 조정 회로(400)가 임피던스 조정 동작을 수행하도록 한다(S130, S140). 임피던스 조정 회로(400)는 임피던스 조정 인에이블 신호(ZQEN)의 활성화에 응답하여 임피던스 조정 동작을 시작하고(S130), 적어도 하나의 타겟 VOH 전압에 대한 임피던스 조정 동작을 수행하여 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 저장한다(S140). 이 때, 제1 타겟 VOH 전압(VTG1)과 제2 타겟 VOH 전압(VTG2) 각각에 대한 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD) 쌍이 순차적으로 저장될 수 있다.
임피던스 조정 동작이 완료되면, 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 커맨드/어드레스 버스 트레이닝 및 데이터 신호 트레이닝을 포함하는 트레이닝 동작을 수행한다(S150). 트레이닝 동작이 완료된 후에, 반도체 메모리 장치는 제1 주파수(FREQ1)로 동작하면서 기입 동작 및 독출 동작을 포함하는 노멀 메모리 동작을 수행한다(S170). 이 때의 타겟 VOH 전압은 제1 타겟 VOH 전압(VTG1)이다.
노멀 메모리 동작의 수행 도중 또는 완료 후에 반도체 메모리 장치(200a)의 동작 주파수의 변경이 필요한 경우에, 메모리 컨트롤러(100)는 모드 레지스터(222)에 대한 기입 동작을 수행하여(S170), 반도체 메모리 장치(200a)의 동작 모드와 동작 조건을 다시 설정한다. 이 때 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)의 기입 레이턴스와 독출 레이턴시를 모드 레지스터(222)에 기입하여 반도체 메모리 장치(200a)의 동작 주파수를 제2 주파수(FREQ2)로 설정할 수 있다.
반도체 메모리 장치(200a)의 동작 모드와 동작 조건이 다시 설정되면, 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 제2 주파수(FREQ2)로 동작하면서 커맨드/어드레스 버스 트레이닝 및 데이터 신호 트레이닝을 포함하는 트레이닝 동작을 수행한다(S180). 트레이닝 동작이 완료된 후에, 반도체 메모리 장치는 제2 주파수(FREQ2)로 동작하면서 기입 동작 및 독출 동작을 포함하는 노멀 메모리 동작을 수행한다(S190). 이 때의 타겟 VOH 전압은 제2 타겟 VOH 전압(VTG2)이다.
도 17은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 임피던스 조정 회로의 다른 예를 나타내는 블록도이다.
도 17을 참조하면, 임피던스 조정 회로(600)는 타겟 전압 생성기(610), 레플리카 풀업 드라이버(620), 제1 코드 생성기(630), 제1 코드 저장 회로(640), 레플리카 풀다운 드라이버(650), 제2 코드 생성기(660), 제2 코드 저장 회로(670) 및 레프리카 오디저 저항(680)을 포함할 수 있다.
도 17의 임피던스 조정 회로(600)는 레플리카 풀업 드라이버(620)가 풀업 드라이버(420)를 대체하고, 레플리카 풀다운 드라이버(650)가 풀다운 드라이버(460)를 대체하고, 레플리카 오디티 저항(680)이 레플리카 풀다운 드라이버(470)을 대체한다는 점이 도 8의 임피던스 조정 회로(400)와 차이가 있다.
이하에서는 설명의 편의를 위하여 도 8의 임피던스 조정 회로(400)와 차이점을 중점으로 하여 도 17의 임피던스 조정 회로(600)를 설명한다.
타겟 전압 생성기(610)는 스위칭 제어 신호(SCS)에 응답하여 타겟 VOH 전압(VTG)을 생성할 수 있다.
레플리카 풀업 드라이버(620)와 레플리카 오디티 저항(680)은 제1 노드(N31)에서 연결되고, 레플리카 오디티 저항(680)은 도 6의 오디티 저항(RODT_MC)에 대응될 수 있다. 레플리카 풀다운 드라이버(650)는 전원 전압(VDDQ)에 연결되는 ZQ 패드(401)에 연결되는 제2 노드(N32)와 접지 전압(VSS) 사이에 연결될 수 있다. 레플리카 풀업 드라이버(620)는 도 6의 풀업 드라이버(341)와 동일한 구성을 가질 수 있고, 레플리카 풀다운 드라이버(650)는 도 6의 풀다운 드라이버(343)와 동일한 구성을 가질 수 있다.
제1 코드 생성기(630)는 타겟 VOH 전압(VTG)과 제1 노드(N31)의 전압을 비교한 결과에 따른 풀업 제어 코드(PUCD)를 생성할 수 있다. 제1 코드 생성기(630)는 제1 비교기(631) 및 제1 카운터(633)를 포함할 수 있다. 제1 비교기(631)는 임피던스 조정 인에이블 신호(ZQEN)에 응답하여 타겟 VOH 전압(VTG)과 제1 노드(N31)의 전압을 비교하여 제1 비교 신호(CS31)를 생성하고, 제1 비교 신호(CS31)를 제1 카운터(633)와 제1 코드 저장 회로(640)에 제공할 수 있다.
제1 카운터(633)는 제1 비교 신호(CS31)에 응답하여 카운팅 동작을 수행하여 풀업 제어 코드(PUCD)를 생성하는데, 제1 비교 신호(CS31)의 로직 레벨이 천이될 때까지 풀업 제어 코드(PUCD)를 증가시키거나 감소시키는 카운팅 동작을 수행할 수 있다. 풀업 제어 코드(PUCD)는 타겟 VOH 전압(VTG)과 제1 노드(N31)의 전압이 동일해 질 때까지 변경될 수 있다. 제1 코드 저장 회로(640)는 타겟 VOH 전압(VTG)과 제1 노드(N31)의 전압이 동일해 질 때의 풀업 제어 코드(PUCD)를 저장할 수 있다.
제2 코드 생성기(660)는 타겟 VOH 전압(VTG)과 제2 노드(N32)의 전압을 비교한 결과에 따른 풀다운 제어 코드(PDCD)를 생성할 수 있다. 제2 코드 생성기(660)는 제2 비교기(661) 및 제2 카운터(663)를 포함할 수 있다. 제2 비교기(661)는 임피던스 조정 인에이블 신호(ZQEN)에 응답하여 타겟 VOH 전압(VTG)과 제2 노드(N32)의 전압을 비교하여 제2 비교 신호(CS32)를 생성하고, 제2 비교 신호(CS32)를 제2 카운터(663)와 제2 코드 저장 회로(670)에 제공할 수 있다.
제2 카운터(663)는 제2 비교 신호(CS32)에 응답하여 카운팅 동작을 수행하여 풀다운 제어 코드(PDCD)를 생성하는데, 제2 비교 신호(CS32)의 로직 레벨이 천이될 때까지 풀다운 제어 코드(PDCD)를 증가시키거나 감소시키는 카운팅 동작을 수행할 수 있다. 풀다운 제어 코드(PDCD)는 타겟 VOH 전압(VTG)과 제2 노드(N32)의 전압이 동일해 질 때까지 변경될 수 있다. 제2 코드 저장 회로(670)는 타겟 VOH 전압(VTG)과 제2 노드(N32)의 전압이 동일해 질 때의 풀다운 제어 코드(PDCD)를 저장할 수 있다.
레플리카 풀업 드라이버(620)는 풀업 제어 코드(PUCD)에 따라 제1 노드(N31)를 흐르는 제1 전류(I1)을 생성할 수 있다. 제1 노드(N31)은 도 6의 출력 노드(ON1)와 DQ 패드(301)에 해당할 수 있다. 제1 전류(I1)는 레플리카 오디티 저항(680)의 저항값과 함께 제1 노드(N31)의 전압을 결정할 수 있다.
레플리카 오디티 저항(680)은 제1 전류(I1)에 의하여 제1 노드(N31)의 전압을 결정할 수 있다. 레플리카 오디티 저항(680)의 저항값은 도 6의 오디티 저항(RODT_MC)과 동일한 임피던스를 갖는 저항으로 구현될 수 있다. 레플리카 오디티 저항(680)의 저항값은 풀다운 제어 코드(PDCD)에 의하여 결정될 수 있다.
임피던스 조정 회로(600)의 구성과 동작은 임피던스 조정 회로(400)의 구성과 동작과 실질적으로 유사하므로 이에 대한 상세한 설명은 생략한다.
도 18은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 임피던스 조정 회로의 다른 예를 나타내는 블록도이다.
도 18을 참조하면, 임피던스 조정 회로(700)는 타겟 전압 생성기(703), 풀업 드라이버(710), 제1 코드 생성기(713), 제1 코드 저장 회로(718), 풀다운 드라이버(730), 제1 레플리카 풀다운 드라이버(740), 제2 코드 생성기(733), 제2 코드 저장 회로(738), 레플리카 풀업 드라이버(720), 제3 코드 생성기(723), 제3 코드 저장 회로(728) 및 제2 레플리카 풀다운 드라이버(750)를 포함할 수 있다.
도 18의 임피던스 조정 회로(700)는 레플리카 풀업 드라이버(720), 제3 코드 생성기(723), 제3 코드 저장 회로(728) 및 제2 레플리카 풀다운 드라이버(750)를 더 포함한다는 점이 도 8의 임피던스 조정 회로(400)와 차이가 있다.
이하에서는 설명의 편의를 위하여 도 8의 임피던스 조정 회로(400)와 차이점을 중점으로 하여 도 18의 임피던스 조정 회로(700)를 설명한다.
타겟 전압 생성기(710)는 스위칭 제어 신호(SCS2)에 응답하여 적어도 제1 타겟 VOH 전압(VTG21) 및 제2 타겟 VOH 전압(VTG22)을 동시에 생성할 수 있다.
레플리카 풀업 드라이버(720)는 전원 전압(VDDQ)와 제3 노드(N43) 사이에 연결되고, 제2 레플리카 풀다운 드라이버(750)는 제3 노드(N43)와 접지 전압(VSS) 사이에 연결된다. 레플리카 풀업 드라이버(720)는 도 6의 풀업 드라이버(341)와 동일한 구성을 가질 수 있고, 제2 레플리카 풀다운 드라이버(750)는 도 6의 풀다운 드라이버(343)와 동일한 구성을 가질 수 있다.
제1 코드 생성기(713)는 제1 타겟 VOH 전압(VTG21)과 제1 노드(N41)의 전압을 비교한 결과에 따른 풀업 제어 코드(PUCD)를 생성할 수 있다. 제1 코드 생성기(713)는 제1 비교기(714) 및 제1 카운터(716)를 포함할 수 있다. 제1 비교기(713)는 임피던스 조정 인에이블 신호(ZQEN)에 응답하여 제1 타겟 VOH 전압(VTG21)과 제1 노드(N41)의 전압을 비교하여 제1 비교 신호(CS41)를 생성하고, 제1 비교 신호(CS41)를 제1 카운터(716)와 제1 코드 저장 회로(718)에 제공할 수 있다.
제1 카운터(716)는 제1 비교 신호(CS41)에 응답하여 카운팅 동작을 수행하여 풀업 제어 코드(PUCD)를 생성하는데, 제1 비교 신호(CS41)의 로직 레벨이 천이될 때까지 풀업 제어 코드(PUCD)를 증가시키거나 감소시키는 카운팅 동작을 수행할 수 있다. 풀업 제어 코드(PUCD)는 제1 타겟 VOH 전압(VTG21)과 제1 노드(N41)의 전압이 동일해 질 때까지 변경될 수 있다. 제1 코드 저장 회로(718)는 제1 타겟 VOH 전압(VTG21)과 제1 노드(N41)의 전압이 동일해 질 때의 풀업 제어 코드(PUCD)를 저장할 수 있다.
제2 코드 생성기(733)는 제1 타겟 VOH 전압(VTG21)과 제2 노드(N42)의 전압을 비교한 결과에 따른 풀다운 제어 코드(PDCD)를 생성할 수 있다. 제2 코드 생성기(733)는 제2 비교기(734) 및 제2 카운터(736)를 포함할 수 있다. 제2 비교기(734)는 임피던스 조정 인에이블 신호(ZQEN)에 응답하여 제1 타겟 VOH 전압(VTG21)과 제2 노드(N42)의 전압을 비교하여 제2 비교 신호(CS42)를 생성하고, 제2 비교 신호(CS42)를 제2 카운터(736)와 제2 코드 저장 회로(738)에 제공할 수 있다.
제2 카운터(736)는 제2 비교 신호(CS42)에 응답하여 카운팅 동작을 수행하여 풀다운 제어 코드(PDCD)를 생성하는데, 제2 비교 신호(CS42)의 로직 레벨이 천이될 때까지 풀다운 제어 코드(PDCD)를 증가시키거나 감소시키는 카운팅 동작을 수행할 수 있다. 풀다운 제어 코드(PDCD)는 타겟 제1 타겟 VOH 전압(VTG21)과 제2 노드(N32)의 전압이 동일해 질 때까지 변경될 수 있다. 제2 코드 저장 회로(738)는 제1 타겟 VOH 전압(VTG)과 제2 노드(N42)의 전압이 동일해 질 때의 풀다운 제어 코드(PDCD)를 저장할 수 있다.
제3 코드 생성기(723)는 제2 타겟 VOH 전압(VTG22)과 제3 노드(N43)의 전압을 비교한 결과에 따른 추가 풀업 제어 코드(PUCDA)를 생성할 수 있다. 제3 코드 생성기(723)는 제3 비교기(724) 및 제3 카운터(726)를 포함할 수 있다. 제3 비교기(723)는 임피던스 조정 인에이블 신호(ZQEN)에 응답하여 제2 타겟 VOH 전압(VTG22)과 제3 노드(N43)의 전압을 비교하여 제3 비교 신호(CS43)를 생성하고, 제3 비교 신호(CS43)를 제3 카운터(726)와 제3 코드 저장 회로(728)에 제공할 수 있다.
제3 카운터(726)는 제2 비교 신호(CS43)에 응답하여 카운팅 동작을 수행하여 풀업 제어 코드(PUCD)를 생성하는데, 제3 비교 신호(CS43)의 로직 레벨이 천이될 때까지 추가 풀업 제어 코드(PUCDA)를 증가시키거나 감소시키는 카운팅 동작을 수행할 수 있다. 추가 풀업 제어 코드(PUCDA)는 제2 타겟 VOH 전압(VTG22)과 제3 노드(N43)의 전압이 동일해 질 때까지 변경될 수 있다. 제3 코드 저장 회로(728)는 제2 타겟 VOH 전압(VTG22)과 제3 노드(N43)의 전압이 동일해 질 때의 추가 풀업 제어 코드(PUCDA)를 저장할 수 있다.
도 18의 임피던스 조정 회로(700)는 제1 타겟 VOH 전압(VOH21)에 대한 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD) 및 제2 타겟 VOH 전압(VOH22)에 대한 추가 풀업 제어 코드(PUCDA)를 동시에 또는 병렬적으로 저장할 수 있다. 즉, 임피던스 조정 회로(700)는 제1 타겟 VOH 전압(VOH21)에 대한 임피던스 조정 동작과 제2 타겟 VOH 전압(VOH22)에 대한 임핀던스 조정 동작을 동시에 또는 병렬적으로 수행할 수 있다.
도 19는 도 18의 임피던스 조정 회로에서 타겟 전압 생성기의 구성을 나타내는 블록도이다.
도 19를 참조하면, 타겟 전압 생성기(703)는 적어도 제1 타겟 전압 생성 회로(705) 및 제2 타겟 전압 생성 회로(707)를 포함할 수 있다.
제1 타겟 전압 생성 회로(705)는 인에이블 신호(EN)와 반전 인에이블 신호(ENB)에 응답하여 활성화되고 제1 스위칭 제어 신호(SCS21)에 응답하여 제1 타겟 VOH 전압(VOH21)을 출력할 수 있다. 제2 타겟 전압 생성 회로(707)는 인에이블 신호(EN)와 반전 인에이블 신호(ENB)에 응답하여 활성화되고 제2 스위칭 제어 신호(SCS22)에 응답하여 제2 타겟 VOH 전압(VOH22)을 출력할 수 있다.
제1 타겟 전압 생성 회로(705) 및 제2 타겟 전압 생성 회로(707)는 각각 도 9의 타겟 전압 생성기(410)와 실질적으로 동일한 구성을 가질 수 있고, 제1 스위칭 제어 신호(SCS21)와 제2 스위칭 제어 신호(SCS22)는 도 18의 스위칭 제어 신호(SCS)에 포함될 수 있다.
도 20은 도 18의 임피던스 조정 회로의 동작을 설명하기 위한 도면이다.
도 3 내지 도 6 및 도 18 내지 도 20을 참조하면, 반도체 메모리 장치(200a)가 제1 주파수(FREQ1)로 동작하는 제1 구간(INT21)에서, 메모리 컨트롤러(100)로부터의 커맨드(CMD)에 응답하여 임피던스 조정 인에이블 신호(ZQEN)가 활성화된다.
임피던스 조정 인에이블 신호(ZQEN)가 활성화되는 임피던스 조정 구간(TCAL3) 동안에, 도 18의 임피던스 조정 회로(700)는 제1 타겟 VOH 전압(VTG21)에 대한 임피던스 조정 동작을 수행하여 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 각각 제1 코드 저장 회로(718)와 제2 코드 저장 회로(738)에 저장한다. 이와 동시에 또는 병렬적으로 임피던스 조정 회로(700)는 제2 타겟 VOH 전압(VTG22)에 대한 임피던스 조정 동작을 수행하여 추가 풀업 제어 코드(PUCDA)를 제3 코드 저장 회로(728)에 저장한다.
데이터 출력 회로(320)는 제1 구간(INT31)의 임피던스 조정 구간(TCAL3) 이후에서 제1 타겟 VOH 전압(VTG21)에 대한 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)에 기초하여 데이터 신호(DQ)를 메모리 컨트롤러(100)로 전송한다. 또한 데이터 출력 회로(320)는 반도체 메모리 장치(200a)가 제2 주파수(FREQ2)로 동작하는 제2 구간(INT32)에서 제2 타겟 VOH 전압(VTG22)에 대한 추가 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)에 기초하여 데이터 신호(DQ)를 메모리 컨트롤러(100)로 전송할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 21의 동작 방법은 도 3의 반도체 메모리 장치(200a)를 통하여 수행될 수 있다.
도 2 내지 도 21을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치(200a)의 동작 방법에서는, 임피던스 조정 회로(400, 500, 600, 700)가 제1 임피던스 조정 구간 동안 제1 타겟 VOH 전압에 대한 제1 임피던스 조정 동작을 수행하여 제1 풀업 제어 코드(PUCD1)와 제1 풀다운 제어 코드(PDCD1)를 저장한다(S210). 임피던스 조정 회로(400, 500, 600, 700)가 제2 임피던스 조정 구간 동안 제2 타겟 VOH 전압에 대한 제2 임피던스 조정 동작을 수행하여 제2 풀업 제어 코드(PUCD2)와 제1 풀다운 제어 코드(PDCD2)를 저장한다(S220).
실시예에 있어서, 임피던스 조정 회로들(400, 500, 600) 중 하나가 상기 임피던스 조정 동작을 수행하는 경우, 상기 제1 임피던스 조정 동작과 상기 제2 임피던스 조정 동작은 서로 다른 커맨드에 기초하는 서로 다른 제1 임피던스 조정 구간과 제2 임피던스 조정 구간 각각에서 순차적으로 수행될 수 있다.
실시예에 있어서, 임피던스 조정 회로들(400, 500, 600) 중 하나가 상기 임피던스 조정 동작을 수행하는 경우, 상기 제1 임피던스 조정 동작과 상기 제2 임피던스 조정 동작은 하나의 커맨드에 기초하는 하나의 임피던스 조정 구간의 제1 서브 조정 구간과 제2 서브 조정 구간 각각에서 순차적으로 수행될 수 있다.
실시예에 있어서, 임피던스 조정 회로(700)가 상기 임피던스 조정 동작을 수행하는 경우, 상기 제1 임피던스 조정 동작과 상기 제2 임피던스 조정 동작은 하나의 커맨드에 기초하는 하나의 임피던스 조정 구간 내에서 병렬적으로 또는 동시에 수행될 수 있다.
반도체 메모리 장치(200a)가 제1 주파수(FREQ1)로 동작하면서 제1 풀업 제어 코드(PUCD1)와 제1 풀다운 제어 코드(PUCD2)에 기초하여 데이터 신호(DQ)를 출력할 수 있다(S230).
모드 레지스터(222)에 대한 기입 동작을 수행하여 반도체 메모리 장치(200a)의 동작 주파수를 제1 주파수(FREQ1)에서 제2 주파수(FREQ2)로 변경한다(S240). 반도체 메모리 장치(200a)가 제2 주파수(FREQ2)로 동작하면서 제2 풀업 제어 코드(PUCD2)와 제2 풀다운 제어 코드(PDCD2)에 기초하여 데이터 신호(DQ)를 출력할 수 있다(S250).
도 22는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 22에 도시된 바와 같이, 반도체 메모리 장치(800)는 다수의 반도체 레이어들(LA1 내지 LAs, s는 2 이상의 정수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAs)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAs)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(810)와 슬레이브 칩으로서 제s 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(800)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(810)는 슬레이브 칩들에 구비되는 메모리 영역(821)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(810)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 8101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 8102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력 회로(8103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(8104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(8105) 등을 구비할 수 있다. 메모리 영역(821)은 도 4를 참조하여 설명한 복수의 메모리 셀들을 포함할 수 있다.
또한 제1 반도체 레이어(810)는 제어 로직(8107)을 더 포함할 수 있다. 제어 로직(8107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(821)에 대한 액세스를 제어할 수 있다.
한편, 제s 반도체 레이어(820)는, 메모리 영역(821)과 메모리 영역들(821)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(823)을 구비할 수 있다.
데이터 입출력 회로(8103)는 도 5의 입출력 회로(300)와 도 8, 13, 17 및 18의 임피던스 조정 회로들(400, 500, 600, 700) 중 하나를 포함할 수 있다. 따라서, 도 3 내지 도 21을 참조하여 설명한 바와 같이, 반도체 메모리 장치(600)는 임피던스 조정 구간 동안에 적어도 두 개의 타겟 VOH 전압들에 대한 임피던스 조정 동작을 수행하여 풀업 제어 코드와 풀다운 제어 코드 쌍들을 저장하고, 노멀 메모리 동작에서는 임피던스 조정 동작을 수행하지 않고, 저장된 코드 쌍들을 이용하여 데이터 신호를 출력함으로써 동작 속도를 증가시킬 수 있고 신호 무결성을 높일 수 있다.
또한 반도체 메모리 장치(800)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 이ㅕ역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 'monolithic'이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
도 23은 도 3의 반도체 메모리 장치를 포함하는 멀티-칩 패키지를 개략적으로 나타낸다.
도 3 및 도 23을 참조하면, 멀티-칩 패키지(900)는 패키지 기판(910)상에 순차적으로 적층되는 다수의 반도체 장치들(930~950, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(930~950) 각각은 상술한 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다. 다수의 반도체 장치들(930~950) 각각의 동작을 제어하기 위한 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(930~950) 중 하나 이상의 반도체 장치의 내부에 구비될 수도 있고, 패키지 기판(910) 상에 구현될 수도 있다. 다수의 반도체 장치들(930~950)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(920) 등이 사용될 수 있다. 메모리 컨트롤러(미도시)는 도 2에 도시된 메모리 컨트롤러(100)일 수 있다.
예를 들어, 제1 반도체 장치(930)는 로직 다이(logic die)로, 입출력 인터페이스 장치 및 메모리 컨트롤러를 포함하고, 제2 반도체 장치(940)와 제3 반도체 장치(950)는 복수의 메모리 장치가 적층된 다이(die)들로 각각 메모리 셀 어레이를 포함할 수 있다. 이때 제2 반도체 장치(940)의 메모리 장치와 제3 반도체 장치(950)는 실시예에 따라, 동일한 종류의 메모리 장치일 수도 있고, 다른 종류의 메모리 장치일 수도 있다.
다른 실시예로서, 제1 반도체 장치 내지 제3 반도체 장치(930~950) 각각은 각각의 메모리 컨트롤러를 포함할 수 있다. 이때 메모리 컨트롤러는 실시예에 따라 메모리 셀 어레이와 동일한 다이(die)에 있을 수도 있고, 메모리 셀 어레이와 다른 다이(die)에 있을 수도 있다.
실시예에 있어서, 제1 반도체 장치(Die 1, 930)는 광학 인터페이스 장치를 포함할 수 있다. 메모리 컨트롤러는 제1 반도체 장치(930) 또는 제2 반도체 장치(940)에 위치할 수 있고, 메모리 장치는 제2 반도체 장치(940)또는 제3 반도체 장치(950)에 위치하여 메모리 컨트롤러와 실리콘 관통 전극(TSV)로 연결될 수 있다.
또한 상기 실시예들은 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 HMC)로써 구현될 수 있다. HMC로 구현함으로써 대역폭 증가로 인한 메모리 장치의 성능 향상, 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 24를 참조하면, 모바일 시스템(1100)은 어플리케이션 프로세서(1110), 통신(Connectivity)부(1120), 사용자 인터페이스(1130), 비휘발성 메모리 장치(1140), 휘발성 메모리 장치(1150) 및 파워 서플라이(1160)를 포함한다. 실시예에 따라, 모바일 시스템(1100)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1110)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1120)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1120)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1120)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치(1150)는 어플리케이션 프로세서(1110)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치(1150)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 휘발성 메모리 장치(1150)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 따라서 휘발성 메모리 장치(1150)는 도 5의 입출력 회로(300)와 도 8, 13, 17 및 18의 임피던스 조정 회로들(400, 500, 600, 700) 중 하나를 포함할 수 있다. 따라서, 도 3 내지 도 21을 참조하여 설명한 바와 같이, 반도체 메모리 장치(600)는 임피던스 조정 구간 동안에 적어도 두 개의 타겟 VOH 전압들에 대한 임피던스 조정 동작을 수행하여 풀업 제어 코드와 풀다운 제어 코드 쌍들을 저장하고, 노멀 메모리 동작에서는 임피던스 조정 동작을 수행하지 않고, 저장된 코드 쌍들을 이용하여 데이터 신호를 출력함으로써 동작 속도를 증가시킬 수 있고 신호 무결성을 높일 수 있다.
비휘발성 메모리 장치(1140)는 모바일 시스템(1100)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1140)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1120)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1160)는 모바일 시스템(1100)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1100)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1100) 또는 모바일 시스템(1100)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 메모리 컨트롤러 200a: 반도체 메모리 장치
300: 입출력 회로 350: 검출 회로
400, 500, 600, 700: 임피던스 조정 회로

Claims (20)

  1. 반도체 메모리 장치의 임피던스 조정 회로로서,
    타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압 및 풀업 드라이버와 제1 레플리카 풀다운 드라이버 사이의 제1 노드의 전압을 비교한 결과에 따른 풀업 제어 코드를 생성하는 제1 코드 생성기;
    상기 타겟 VOH 전압과 상기 제1 노드의 전압이 동일해질 때의 상기 풀업 제어 코드를 저장하는 제1 코드 저장 회로;
    상기 타겟 VOH 전압과 외부 저항에 연결되는 ZQ 패드에 연결되는 제2 노드의 전압을 비교한 결과에 따른 풀다운 제어 코드를 생성하는 제2 코드 생성기; 및
    상기 타겟 VOH 전압과 상기 제2 노드의 전압이 동일해질 때의 상기 풀다운 제어 코드를 저장하는 제2 코드 저장 회로를 포함하고,
    상기 제1 코드 저장 회로와 상기 제2 코드 저장 회로는 상기 반도체 메모리 장치가 제1 주파수로 동작하는 동안, 상기 반도체 메모리 장치의 제1 동작 파라미터와 관련된 제1 풀업 제어 코드와 제1 풀다운 제어 코드 및 제2 동작 파라미터와 관련된 제2 풀업 제어 코드와 제2 풀다운 제어 코드를 각각 저장하는 반도체 메모리 장치의 임피던스 조정 회로.
  2. 제1항에 있어서,
    상기 제1 코드 생성기와 상기 제2 코드 생성기는 외부의 메모리 컨트롤러로부터 인가되는 제1 커맨드에 기초하여 상기 제1 풀업 제어 코드와 상기 제1 풀다운 제어 코드를 생성하고, 상기 제1 커맨드와 다른 시점에 인가되는 제2 커맨드에 기초하여 상기 제2 풀업 제어 코드와 상기 제2 풀다운 제어 코드를 생성하는 반도체 메모리 장치의 임피던스 조정 회로.
  3. 제1항에 있어서,
    상기 제1 코드 생성기와 상기 제2 코드 생성기는 외부의 메모리 컨트롤러로부터 인가되는 커맨드에 기초하여 임피던스 조정 구간 동안에 상기 제1 풀업 제어 코드와 상기 제1 풀다운 제어 코드 및 상기 제2 풀업 제어 코드와 상기 제2 풀다운 제어 코드를 순차적으로 생성하는 반도체 메모리 장치의 임피던스 조정 회로.
  4. 제1항에 있어서, 상기 제1 코드 생성기는
    상기 타겟 VOH 전압과 상기 제1 노드의 전압을 비교하여 제1 비교 신호를 출력하는 제1 비교기; 및
    상기 제1 비교 신호에 응답하여 상기 풀업 제어 코드를 증가시키거나 감소시키는 제1 카운터를 포함하고,
    상기 제2 코드 생성기는
    상기 타겟 VOH 전압과 상기 제2 노드의 전압을 비교하여 제2 비교 신호를 출력하는 제2 비교기; 및
    상기 제2 비교 신호에 응답하여 상기 풀다운 제어 코드를 증가시키거나 감소시키는 제2 카운터를 포함하는 반도체 메모리 장치의 임피던스 조정 회로.
  5. 제4항에 있어서,
    상기 제1 코드 저장 회로는 상기 제1 비교 신호의 천이에 응답하여 상기 풀업 제어 코드를 래치하여 저장하고, 상기 반도체 메모리 장치의 동작 주파수를 나타내는 주파수 정보 신호와 레지스터 출력 인에이블 신호에 응답하여 상기 저장된 풀업 제어 코드를 상기 반도체 메모리 장치의 출력 회로의 풀업 드라이버에 제공하고,
    상기 제2 코드 저장 회로는 상기 제2 비교 신호의 천이에 응답하여 상기 풀다운 제어 코드를 래치하여 저장하고, 상기 주파수 정보 신호와 레지스터 상기 출력 인에이블 신호에 응답하여 상기 저장된 풀다운 제어 코드를 상기 출력 회로의 풀다운 드라이버에 제공하는 반도체 메모리 장치의 임피던스 조정 회로.
  6. 제4항에 있어서, 상기 제1 코드 저장 회로는
    상기 제1 비교 신호의 천이에 응답하여 서로 다른 시점에서 상기 제1 풀업 제어 코드와 상기 제2 풀업 제어 코드를 래치하는 제1 래치 회로;
    상기 래치 회로에 래치된 상기 제1 풀업 제어 코드를 저장하는 제1 레지스터와 상기 제2 풀업 제어 코드를 저장하는 제2 레지스터를 적어도 구비하는 제1 레지스터 유닛; 및
    상기 제1 레지스터 유닛에 연결되고, 주파수 정보 신호에 기초하여 상기 제1 풀업 제어 코드 및 상기 제2 풀업 제어 코드 중 하나를 출력하는 제1 멀티플렉서를 포함하고,
    상기 제2 코드 저장 회로는
    상기 제2 비교 신호의 천이에 응답하여 서로 다른 시점에서 상기 제1 풀다운 제어 코드와 상기 제2 풀다운 제어 코드를 래치하는 제2 래치 회로;
    상기 래치 회로에 래치된 상기 제1 풀다운 제어 코드를 저장하는 제3 레지스터와 상기 제2 풀다운 제어 코드를 저장하는 제4 레지스터를 적어도 구비하는 제2 레지스터 유닛; 및
    상기 제2 레지스터 유닛에 연결되고, 상기 주파수 정보 신호에 기초하여 상기 제1 풀다운 제어 코드 및 상기 제2 풀다운 제어 코드 중 하나를 출력하는 제2 멀티플렉서를 포함하는 반도체 메모리 장치의 임피던스 조정 회로.
  7. 제1항에 있어서,
    스위칭 제어 신호에 기초하여 상기 타겟 VOH 전압을 생성하는 타겟 전압 생성기를 더 포함하고,
    상기 타겟 전압 생성기는 상기 스위칭 제어 신호에 기초하여 서로 다른 시점에서 상기 제1 동작 파라미터와 관련된 제1 타겟 VOH 전압과 상기 제2 동작 파라미터와 관련된 제2 타겟 VOH 전압을 생성하는 반도체 메모리 장치의 임피던스 조정 회로.
  8. 제1항에 있어서,
    상기 제1 동작 파라미터는 상기 제1 주파수와 상기 제1 주파수와 관련된 전압 및 온도 조건을 적어도 포함하고, 상기 제2 동작 파라미터는 상기 제1 주파수와는 다른 상기 반도체 메모리 장치의 제2 동작 주파수와 상기 제2 동작 주파수와 관련된 전압 및 온도 조건을 적어도 포함하는 반도체 메모리 장치의 임피던스 조정 회로.
  9. 제1항에 있어서,
    추가 타겟 VOH 전압과 레플리카 풀업 드라이버와 제2 레플리카 풀다운 드라이버 사이의 제3 노드의 전압을 비교한 결과에 따른 추가 풀업 제어 코드를 생성하는 제3 코드 생성기; 및
    상기 추가 타겟 VOH 전압과 상기 제3 노드의 전압이 동일해질 때의 상기 추가 풀업 제어 코드를 저장하는 제3 코드 저장 회로를 더 포함하는 반도체 메모리 장치의 임피던스 조정 회로.
  10. 제9항에 있어서,
    상기 제1 코드 생성기와 상기 제3 코드 생성기는 외부의 메모리 컨트롤러로부터 인가되는 커맨드에 기초하여 임피던스 조정 구간 동안에 상기 풀업 제어 코드와 상기 추가 풀업 제어 코드를 병렬적으로 생성하는 반도체 메모리 장치의 임피던스 조정 회로.
  11. 반도체 메모리 장치로서,
    외부의 메모리 컨트롤러부터의 커맨드를 디코딩하여 임피던스 조정 인에이블 신호 및 모드 레지스터 셋 신호를 출력하는 제어 로직 회로;
    상기 임피던스 조정 인에이블 신호에 기초한 임피던스 조정 구간 동안에, 상기 모드 레지스터 셋 신호에 응답하여 서로 다른 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압들에 대한 풀업 제어 코드들과 풀다운 제어 코드들을 생성하고 상기 풀업 제어 코드들와 상기 풀다운 제어 코드들을 저장하는 임피던스 조정 회로; 및
    상기 반도체 메모리 장치가 제1 주파수로 동작하는 동안 상기 풀업 제어 코드들 중 제1 풀업 제어 코드와 상기 풀다운 제어 코드들 중 제1 풀다운 제어 코드에 기초하여 데이터를 구동하여 데이터 신호를 출력하고, 상기 반도체 메모리 장치가 제1 주파수와는 다른 제2 주파수로 동작하는 동안 상기 풀업 제어 코드들 중 제2 풀업 제어 코드와 상기 풀다운 제어 코드들 중 제2 풀다운 제어 코드에 기초하여 상기 데이터를 구동하여 상기 데이터 신호를 출력하는 데이터 출력 회로를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 임피던스 조정 회로는
    상기 타겟 VOH 전압과 풀업 드라이버와 제1 레플리카 풀다운 드라이버 사이의 제1 노드의 전압을 비교한 결과에 따른 풀업 제어 코드를 생성하는 제1 코드 생성기;
    상기 타겟 VOH 전압과 상기 제1 노드의 전압이 동일해질 때의 상기 풀업 제어 코드를 저장하는 제1 저장 회로;
    상기 타겟 VOH 전압과 외부 저항에 연결되는 ZQ 패드에 연결되는 제2 노드의 전압을 비교한 결과에 따른 풀다운 제어 코드를 생성하는 제2 코드 생성기; 및
    상기 타겟 VOH 전압과 상기 제2 노드의 전압이 동일해질 때의 상기 풀업 제어 코드를 저장하는 제2 저장 회로를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 저장 회로와 상기 제2 저장 회로는 상기 반도체 메모리 장치가 제1 주파수로 동작하는 상기 임피던스 조정 구간 동안, 상기 반도체 메모리 장치의 제1 동작 파라미터와 관련된 제1 풀업 제어 코드와 제2 풀다운 제어 코드 및 제2 동작 파라미터와 관련된 제2 풀업 제어 코드와 제2 풀다운 제어 코드를 각각 저장하는 반도체 메모리 장치.
  14. 제12항에 있어서,
    상기 제1 코드 생성기와 상기 제2 코드 생성기는 상기 메모리 컨트롤러로부터 인가되는 제1 커맨드에 기초하여 제1 임피던스 조정 구간 동안에 상기 제1 풀업 제어 코드와 상기 제1 풀다운 제어 코드를 생성하여 저장하고, 상기 제1 커맨드와 다른 시점에 인가되는 제2 커맨드에 기초하여 제2 임피던스 조정 구간 동안에 상기 제2 풀업 제어 코드와 상기 제2 풀다운 제어 코드를 생성하여 저장하는 반도체 메모리 장치.
  15. 제12항에 있어서,
    상기 제1 코드 생성기와 상기 제2 코드 생성기는 상기 메모리 컨트롤러로부터 인가되는 커맨드에 기초하여 상기 임피던스 조정 구간 동안에 상기 제1 풀업 제어 코드와 상기 제1 풀다운 제어 코드 및 상기 제2 풀업 제어 코드와 상기 제2 풀다운 제어 코드를 순차적으로 생성하여 저장하는 반도체 메모리 장치
  16. 제12항에 있어서, 상기 임피던스 조정 회로는
    추가 타겟 VOH 전압과 레플리카 풀업 드라이버와 제2 레플리카 풀다운 드라이버 사이의 제3 노드의 전압을 비교한 결과에 따른 추가 풀업 제어 코드를 생성하는 제3 코드 생성기; 및
    상기 추가 타겟 VOH 전압과 상기 제3 노드의 전압이 동일해질 때의 상기 추가 풀업 제어 코드를 저장하는 제3 코드 저장 회로를 더 포함하고,
    상기 제1 코드 생성기와 상기 제3 코드 생성기는 상기 메모리 컨트롤러로부터 인가되는 커맨드에 기초하여 상기 임피던스 조정 구간 동안에 상기 제1 풀업 제어 코드와 상기 추가 풀업 제어 코드를 병렬적으로 생성하여 저장하는 반도체 메모리 장치.
  17. 제11항에 있어서, 상기 데이터 출력 회로는
    상기 데이터를 수신하고, 상기 풀업 제어 코드 및 상기 풀다운 제어 코드에 기초하여 풀업 구동 신호와 풀다운 구동 신호를 생성하는 프리-드라이버; 및
    상기 풀업 구동 신호에 따라 결정되는 전류를 생성하는 풀업 드라이버 및 상기 풀다운 구동 신호에 따라 결정되는 저항 값을 갖는 풀다운 드라이버를 구비하여 상기 타겟 VOH 전압을 갖는 상기 데이터 신호를 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치.
  18. 제11항에 있어서,
    상기 임피던스 조정 구간 동안에 상기 임피던스 조정 회로로부터 제공되는 풀업 전압 및 풀다운 전압에 기초하여 상기 타겟 VOH 전압이 기준 범위 이내인지를 판단하고, 상기 판단의 결과를 나타내는 검출 신호를 출력하는 검출 회로를 더 포함하는 반도체 메모리 장치.
  19. 제11항에 있어서,
    상기 데이터를 저장하고, 상기 저장된 데이터를 상기 데이터 출력 회로에 제공하는 메모리 셀 어레이를 더 포함하고,
    상기 메모리 셀 어레이는 3차원 메모리 셀 어레이인 반도체 메모리 장치.
  20. 반도체 메모리 장치의 동작 방법으로서,
    외부로부터의 커맨드에 기초한 제1 임피던스 조정 구간 동안, 제1 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압에 대한 제1 임피던스 조정 동작을 수행하여 제1 풀업 제어 코드와 제1 풀다운 제어 코드를 저장하는 단계;
    제2 임피던스 조정 구간 동안, 제2 타겟 VOH 전압에 대한 제2 임피던스 조정 동작을 수행하여 제2 풀업 제어 코드와 제2 풀다운 제어 코드를 저장하는 단계; 및
    상기 반도체 메모리 장치가 제1 주파수로 동작하면서 상기 제1 풀업 제어 코드와 상기 제1 풀다운 제어 코드에 기초하여 데이터 신호를 출력하는 단계;
    모드 레지스터를 기입하여 상기 반도체 메모리 장치의 동작 주파수를 상기 제1 주파수에서 제2 주파수로 변경하는 단계; 및
    상기 반도체 메모리 장치가 상기 제2 주파수로 동작하면서 상기 제2 풀업 제어 코드와 상기 제2 풀다운 제어 코드에 기초하여 상기 데이터 신호를 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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