KR20210146656A - 캘리브레이션 회로 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 캘리브레이션 회로는 제1 저항 코드 출력 회로 및 제2 저항 코드 출력 회로를 포함한다. 제1 저항 코드 출력 회로는 입출력 패드를 통해 제1 저항과 연결되고, 상기 입출력 패드와 연결된 제1 기준 노드에 인가되는 타겟 전압이 설정된 레벨을 갖도록 상기 제1 저항 값을 기초로 제1 캘리브레이션 동작을 수행하고, 상기 제1 캘리브레이션 동작의 결과인 제1 저항 코드를 출력한다. 제2 저항 코드 출력 회로는 상기 타겟 전압을 수신하고, 상기 제1 저항 코드를 기초로 내부 저항 값을 설정하고, 상기 제1 저항 값과 다른 제2 저항 값을 기초로 제2 캘리브레이션 동작을 수행하고, 상기 제2 캘리브레이션 동작의 결과인 제2 저항 코드를 출력한다.

Description

캘리브레이션 회로 및 그 동작 방법{CALIBRATION CIRCUIT AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 캘리브레이션 회로 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 캘리브레이션 성능을 갖는 캘리브레이션 회로 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 캘리브레이션 회로는 제1 저항 코드 출력 회로 및 제2 저항 코드 출력 회로를 포함한다. 제1 저항 코드 출력 회로는 입출력 패드를 통해 제1 저항과 연결되고, 상기 입출력 패드와 연결된 제1 기준 노드에 인가되는 타겟 전압이 설정된 레벨을 갖도록 상기 제1 저항 값을 기초로 제1 캘리브레이션 동작을 수행하고, 상기 제1 캘리브레이션 동작의 결과인 제1 저항 코드를 출력한다. 제2 저항 코드 출력 회로는 상기 타겟 전압을 수신하고, 상기 제1 저항 코드를 기초로 내부 저항 값을 설정하고, 상기 제1 저항 값과 다른 제2 저항 값을 기초로 제2 캘리브레이션 동작을 수행하고, 상기 제2 캘리브레이션 동작의 결과인 제2 저항 코드를 출력한다.
본 발명의 실시 예에 따른 입출력 패드를 통해 제1 저항과 연결되는 캘리브레이션 회로의 동작 방법은, 상기 입출력 패드와 연결된 제1 기준 노드에 인가되는 타겟 전압이 설정된 레벨을 갖도록 상기 제1 저항 값을 기초로 제1 캘리브레이션 동작을 수행하는 단계; 상기 제1 캘리브레이션 동작의 결과인 제1 저항 코드를 출력하는 단계; 상기 타겟 전압 및 상기 제1 저항 값과 다른 제2 저항 값 및 상기 제1 저항 코드를 기초로 제2 캘리브레이션 동작을 수행하는 단계; 및 상기 제2 캘리브레이션 동작의 결과인 제2 저항 코드를 출력하는 단계;를 포함한다.
본 기술에 따르면 향상된 캘리브레이션 성능을 갖는 캘리브레이션 회로 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 다른 실시 예에 따른 도 2의 데이터 입출력 회로를 설명하기 위한 도면이다.
도 4는 DQ 패드에 연결되는 저항을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 풀업 저항을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 풀다운 저항을 설명하기 위한 도면이다.
도 7은 도 3의 캘리브레이션 회로를 설명하기 위한 도면이다.
도 8은 도 7의 캘리브레이션 회로의 구성과 동작을 설명하기 위한 도면이다.
도 9는 도 8의 캘리브레이션 회로의 구성과 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 캘리브레이션 회로의 동작을 설명하기 위한 순서도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
호스트는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(121)는 선택된 워드라인에 전압 생성부(122)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 다른 실시 예에 따른 도 2의 데이터 입출력 회로를 설명하기 위한 도면이다.
도 3을 참조하면, 데이터 입출력 회로(300)는 데이터 입출력 패드(310) 및 캘리브레이션 회로(320)를 포함할 수 있다.
데이터 입출력 패드(310)는 복수의 DQ 패드들(DQ1~DQ8)을 포함할 수 있다. 각 DQ 패드는 입출력 라인을 통해 외부로부터 데이터를 수신하고, 데이터 라인(DL)을 통해 수신한 데이터를 읽기 및 쓰기 회로에 전달할 수 있다. 각 DQ 패드에 연결된 저항 값은 캘리브레이션 회로(320)로부터 수신한 저항 코드(Cal_code)를 기초로 제어될 수 있다.
캘리브레이션 회로(320)는 ZQ 패드를 통해 외부 저항(RZQ)과 연결될 수 있다. 캘리브레이션 회로(320)는 외부 저항(RZQ) 값을 기준으로 제1 캘리브레이션 동작을 수행할 수 있다. 캘리브레이션 회로(320)는 제1 캘리브레이션 동작의 결과인 제1 저항 코드를 생성할 수 있다. 캘리브레이션 회로(320)는 제1 저항 코드를 기초로 캘리브레이션 회로(320)의 내부의 풀업 저항과 풀다운 저항의 저항 값을 설정할 수 있다. 이후에 캘리브레이션 회로(320)는 DQ 패드에서 사용되는 내부 저항 값을 기준으로 제2 캘리브레이션 동작을 수행할 수 있다. 캘리브레이션 회로(320)는 제2 캘리브레이션 동작의 결과인 제2 저항 코드를 생성할 수 있다. 캘리브레이션 회로(320)는 제2 저항 코드를 데이터 입출력 패드(310)로 출력할 수 있다. 제2 저항 코드는 저항 코드(Cal_code)일 수 있다.
도 4는 DQ 패드에 연결되는 저항을 설명하기 위한 도면이다.
도 4를 참조하면, DQ 패드에는 N(N은 1이상의 자연수)개의 래그 저항이 병렬로 연결될 수 있다. 실시 예에서 래그 저항은 풀업 저항일 수 있다. 다른 실시예서 래그 저항은 풀다운 저항일 수 있다. 각 래그 저항의 저항 값은 저항 코드(Cal_code)를 기초로 결정될 수 있다.
실시 예에서, 하나의 래그 저항이 300옴일 때, DQ 패드에 연결되는 저항 값을 50옴으로 설정하려면, 6개의 래그 저항이 필요하다. 하나의 래그 저항이 150옴일 때, DQ 패드에 연결되는 저항 값을 50옴으로 설정하려면, 3개의 래그 저항이 필요하다.
즉, DQ 패드에 연결되는 저항 값을 하나의 래그 저항 값보다 작게 설정하는 경우, 각 래그 저항 값이 작을 수록 더 적은 개수의 래그 저항이 필요하므로 회로 사이즈 감소에 더 유리하다.
도 5는 본 발명의 실시 예에 따른 풀업 저항을 설명하기 위한 도면이다.
도 4 및 도 5를 참조하면, 풀업 저항인 래그 저항이 도시된다.
도 5에서, 풀업 저항은 복수 개의 트랜지스터들(T1~T5)을 포함할 수 있다. 트랜지스터의 개수는 본 실시 예에 제한되지 않는다. 실시 예에서, 트랜지스터는 PMOS 트랜지스터일 수 있다. 다른 실시 예에서 트랜지스터는 NMOS 트랜지스터일 수 있다.
제1 내지 제4 트랜지스터들(T1~T4)은 전원 전압 노드와 제2 저항(R2) 사이에 병렬로 연결될 수 있다. 제5 트랜지스터(T5)는 전원 전압 노드와 제1 저항(R1) 사이에 연결될 수 있다. 제1 저항(R1)과 제2 저항(R2)은 서로 연결될 수 있다. 실시 예에서, 제1 내지 제5 트랜지스터들(T1~T5)은 서로 동일할 수 있다. 실시 예에서, 제1 내지 제5 트랜지스터들(T1~T5)은 서로 다를 수 있다. 실시 예에서, 제1 내지 제5 트랜지스터들(T1~T5) 중 일부는 동일하고 나머지는 서로 다를 수 있다.
각 트랜지스터들은 저항 코드(Cal_code[4:0])에 따라 턴 온되거나 턴 오프될 수 있다. 풀업 저항의 저항 값은 저항 코드(Cal_code[4:0])에 따라 턴 온되거나 턴 오프되는 트랜지스터에 따라 결정될 수 있다.
도 6은 본 발명의 실시 예에 따른 풀다운 저항을 설명하기 위한 도면이다.
도 4 및 6을 참조하면, 풀다운 저항인 래그 저항이 도시된다.
도 6에서, 풀다운 저항은 복수 개의 트랜지스터들(T1'~T5')을 포함할 수 있다. 트랜지스터의 개수는 본 실시 예에 제한되지 않는다. 실시 예에서, 트랜지스터는 PMOS 트랜지스터일 수 있다. 다른 실시 예에서 트랜지스터는 NMOS 트랜지스터일 수 있다.
제1 내지 제4 트랜지스터들(T1'~T4')은 접지 전압 노드와 제2 저항(R2') 사이에 병렬로 연결될 수 있다. 제5 트랜지스터(T5')는 접지 전압 노드와 제1 저항(R1') 사이에 연결될 수 있다. 제1 저항(R1')과 제2 저항(R2')은 서로 연결될 수 있다. 실시 예에서, 제1 내지 제5 트랜지스터들(T1'~T5')은 서로 동일할 수 있다. 실시 예에서, 제1 내지 제5 트랜지스터들(T1'~T5')은 서로 다를 수 있다. 실시 예에서, 제1 내지 제5 트랜지스터들(T1'~T5') 중 일부는 동일하고 나머지는 서로 다를 수 있다.
각 트랜지스터들은 저항 코드(Cal_code[4:0])에 따라 턴 온되거나 턴 오프될 수 있다. 풀다운 저항의 저항 값은 저항 코드(Cal_code[4:0])에 따라 턴 온되거나 턴 오프되는 트랜지스터에 따라 결정될 수 있다.
도 7은 도 3의 캘리브레이션 회로를 설명하기 위한 도면이다.
도 7을 참조하면, 캘리브레이션 회로(320)는 제1 저항 코드 출력 회로(321) 및 제2 저항 코드 출력 회로(322)를 포함할 수 있다.
제1 저항 코드 출력 회로(321)는 입출력 패드(ZQ)를 통해 외부 저항(RZQ)과 연결될 수 있다. 외부 저항(RZQ)의 저항 값은 300옴일 수 있다. 외부 저항(RZQ)의 저항 값은 본 실시 예에 제한되지 않는다.
제1 저항 코드 출력 회로(321)는 입출력 패드(ZQ)가 연결된 제1 기준 노드에 인가되는 타겟 전압(Vtar)이 설정된 레벨을 갖도록, 제1 저항 값을 기초로 제1 캘리브레이션 동작을 수행할 수 있다. 실시 예에서, 제1 저항 값은 외부 저항(RZQ)의 저항 값일 수 있다. 제1 저항 코드 출력 회로(321)는 제1 캘리브레이션 동작의 결과인 제1 저항 코드를 제2 저항 코드 출력 회로(322)로 출력할 수 있다. 제1 저항 코드는 제1 풀업 저항 코드(Pcal1_code) 및 제1 풀다운 저항 코드(Ncal1_code)를 포함할 수 있다.
제2 저항 코드 출력 회로(322)는 제1 풀업 저항 코드(Pcal1_code)를 기초로 내부 풀업 저항의 저항 값을 설정할 수 있다. 제2 저항 코드 출력 회로(322)는 제1 풀다운 저항 코드(Ncal1_code)를 기초로 내부 풀다운 저항의 저항 값을 설정할 수 있다. 제2 저항 코드 출력 회로(322)는 타겟 전압(Vtar)을 수신하고, 제2 저항 값을 기초로 제2 캘리브레이션 동작을 수행할 수 있다. 제2 저항 값은 제1 저항 값과 다를 수 있다. 실시 예에서, 제1 저항 값은 제2 저항 값의 정수 배일 수 있다. 실시 예에서, 제2 저항 값은 도 4를 참조하여 설명된 DQ 패드에 연결된 하나의 래그 저항의 저항 값일 수 있다. 제2 저항 코드 출력 회로(322)는 제2 캘리브레이션 동작의 결과인 제2 저항 코드를 외부로 출력할 수 있다. 제2 저항 코드는 제2 풀업 저항 코드(Pcal2_code)를 포함할 수 있다.
도 8은 도 7의 캘리브레이션 회로의 구성과 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 제1 저항 코드 출력 회로(321)는 기준 전압 생성부(3211), 제1 풀업 코드 생성부(321a) 및 제1 풀다운 코드 생성부(321b)를 포함할 수 있다.
기준 전압 생성부(3211)는 풀업 기준 전압(Vref_PU) 및 풀다운 기준 전압(Vref_PD)을 생성할 수 있다.
제1 풀업 코드 생성부(321a)는 입출력 패드(ZQ)를 통해 타겟 전압(Vtar)을 수신할 수 있다. 제1 풀업 코드 생성부(321a)는 기준 전압 생성부(3211)로부터 풀업 기준 전압(Vref_PU)을 수신할 수 있다. 제1 풀업 코드 생성부(321a)는 타겟 전압(Vtar)과 풀업 기준 전압(Vref_PU)의 비교 결과를 기초로 제1 풀업 저항 코드(Pcal1_code)를 생성할 수 있다.
제1 풀다운 코드 생성부(321b)는 제1 풀업 코드 생성부(321a)로부터 제1 풀업 저항 코드(Pcal1_code)를 수신할 수 있다. 제1 풀다운 코드 생성부(321b)는 기준 전압 생성부(3211)로부터 풀다운 기준 전압(Vref_PD)을 수신할 수 있다. 제1 풀다운 코드 생성부(321b)는 제1 풀업 저항 코드(Pcal1_code) 및 풀다운 기준 전압(Vref_PD)을 기초로 제1 풀다운 저항 코드(Ncal1_code)를 생성할 수 있다.
제2 저항 코드 출력 회로(322)는 레지스터(3224) 및 제2 풀업 코드 생성부(322a)를 포함할 수 있다.
레지스터(3224)는 제1 저항 코드 출력 회로(321)로부터 수신한 제1 풀업 저항 코드(Pcal1_code)를 저장할 수 있다.
제2 풀업 코드 생성부(322a)는 제1 저항 코드 출력 회로로(321)부터 제1 풀다운 저항 코드(Ncal1_code)를 수신할 수 있다. 제2 풀업 코드 생성부(322a)는 제1 풀다운 저항 코드(Ncal1_code)를 기초로 제2 풀업 코드 생성부(322a) 내부의 풀 다운 저항의 저항 값을 설정할 수 있다.
제2 풀업 코드 생성부(322a)는 레지스터(3224)로부터 제1 풀업 저항 코드(Pcal1_code)를 수신할 수 있다. 제2 풀업 코드 생성부(322a)는 제1 풀업 저항 코드(Pcal1_code)를 기초로 제2 풀업 코드 생성부(322a) 내부의 풀업 저항의 저항 값을 설정할 수 있다.
제2 풀업 코드 생성부(322a)는 입출력 패드(ZQ)를 통해 타겟 전압(Vtar)을 수신할 수 있다. 제2 풀업 코드 생성부(322a)는 내부 풀업 저항과 내부 풀다운 저항 사이에 인가되는 전압과 타겟 전압(Vtar)의 비교 결과를 기초로 제2 풀업 저항 코드(Pcal2_code)를 생성할 수 있다.
도 9는 도 8의 캘리브레이션 회로의 구성과 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 제1 저항 코드 출력 회로(321)는 기준 전압 생성부(3211), 제1 풀업 코드 생성부(321a) 및 제1 풀다운 코드 생성부(321b)를 포함할 수 있다.
제1 풀업 코드 생성부(321a)는 제1 풀업 저항(3210), 제1 비교기(Comp1) 및 풀업 카운터(3212)를 포함할 수 있다.
제1 풀업 저항(3210)은 전원 전압 노드와 제1 기준 노드 사이(N1)에 연결되고, 제1 풀업 저항 코드(Pcal1_code)에 따라 저항 값이 제어될 수 있다. 제1 기준 노드(N1)에 인가되는 타겟 전압(Vtar)은 전원 전압이 제1 풀업 저항(3210)의 저항 값과 제1 저항(RZQ)의 저항 값에 따라 분배된 전압일 수 있다. 실시 예에서, 제1 풀업 저항(3210)의 저항 값과 제1 저항(RZQ)의 저항 값이 동일하므로, 타겟 전압(Vtar)은 전원 전압의 1/2로 설정될 수 있다. 단 타겟 전압(Vtar)의 레벨은 본 실시 예에 제한되지 않는다. 제1 풀업 저항(3210)의 저항 값은 제1 저항 값을 기초로 결정될 수 있다. 제1 저항 값은 입출력 패드(ZQ)를 통해 연결된 외부 저항(RZQ)의 저항 값일 수 있다.
제1 비교기(Comp1)는 타겟 전압(Vtar)과 풀업 기준 전압(Vref_PU)의 비교 결과를 기초로 제1 업다운 신호를 생성할 수 있다. 예를 들어, 제1 비교기(Comp1)는 타겟 전압(Vtar)이 풀업 기준 전압(Vref_PU)보다 낮으면, 저항의 값을 감소시키기 위한 다운 신호를 생성할 수 있다. 제1 비교기(Comp1)는 타겟 전압(Vtar)이 풀업 기준 전압(Vref_PU)보다 높으면, 저항의 값을 증가시키기 위한 업 신호를 생성할 수 있다.
풀업 카운터(3212)는 제1 업다운 신호에 응답하여 제1 풀업 저항 코드(Pcal1_code)를 출력할 수 있다. 풀업 카운터(3212)는 제1 비교기(Comp1)로부터 업 신호를 수신하면 제1 풀업 저항 코드(Pcal1_code)의 값을 증가시키고, 제1 비교기(Comp1)로부터 다운 신호를 수신하면 제1 풀업 저항 코드(Pcal1_code)의 값을 감소시킬 수 있다. 다른 실시 예에서, 풀업 카운터(3212)는 제1 비교기(Comp1)으로부터 업 신호를 수신하면 제1 풀업 저항 코드(Pcal1_code)의 값을 감소시키고, 제1 비교기(Comp1)으로부터 다운 신호를 수신하면 제1 풀업 저항 코드(Pcal1_code)의 값을 증가시킬 수 있다.
제1 풀다운 코드 생성부(321b)는 복수의 제2 풀업 저항들(3213), 제1 풀다운 저항(3214), 제2 비교기(Comp2) 및 풀다운 카운터(3215)를 포함할 수 있다.
복수의 제2 풀업 저항들(3213)은 전원 전압 노드와 제2 기준 노드(N2) 사이에 연결되고, 제1 풀업 저항 코드(Pcal1_code)에 따라 저항 값이 제어될 수 있다. 실시 예에서, 복수의 제2 풀업 저항들(3213) 각각의 저항 값은 제1 저항 값을 기초로 결정될 수 있다. 제1 저항 값은 입출력 패드(ZQ)를 통해 연결된 외부 저항(RZQ)의 저항 값일 수 있다. 복수의 제2 풀업 저항들(3213)은 병렬로 연결될 수 있다.
제1 풀다운 저항(3214)은 제2 기준 노드(N2)와 접지 전압 노드 사이에 연결되고, 제1 풀다운 저항 코드(Ncal1_code)에 따라 저항 값이 제어될 수 있다. 실시 예에서, 제1 풀다운 저항(3214)의 저항 값은 제2 저항 값을 기초로 결정될 수 있다. 제2 저항 값은 제1 저항 값을 정수 배로 나눈 값일 수 있다. 제2 저항 값은 도 4를 참조하여 설명된 DQ 패드에 연결된 하나의 래그 저항의 저항 값일 수 있다.
제2 비교기(Comp2)는 제2 기준 노드(N2)에 인가되는 전압과 풀다운 기준 전압(Vref_PD)의 비교 결과를 기초로 제2 업다운 신호를 생성할 수 있다. 제2 기준 노드(N2)에 인가되는 전압은 전원 전압이 복수의 제2 풀업 저항들(3213)의 저항 값과 제1 풀다운 저항(3214)의 저항 값에 따라 분배된 전압일 수 있다.
예를 들어, 제2 비교기(Comp2)는 제2 기준 노드(N2)에 인가되는 전압이 풀다운 기준 전압(Vref_PD)보다 낮으면, 저항의 값을 증가시키기 위한 업 신호를 생성할 수 있다. 제1 비교기(Comp1)는 제2 기준 노드(N2)에 인가되는 전압이 풀다운 기준 전압(Vref_PD)보다 높으면, 저항의 값을 감소시키기 위한 다운 신호를 생성할 수 있다.
풀다운 카운터(3215)는 제2 업다운 신호에 응답하여 제1 풀다운 저항 코드(Ncal1_code)를 출력할 수 있다. 풀다운 카운터(3215)는 제2 비교기(Comp2)로부터 업 신호를 수신하면 제1 풀다운 저항 코드(Ncal1_code)의 값을 증가시키고, 제2 비교기(Comp2)으로부터 다운 신호를 수신하면 제1 풀다운 저항 코드(Ncal1_code)의 값을 감소시킬 수 있다. 다른 실시 예에서, 풀다운 카운터(3215)는 제2 비교기(Comp2)로부터 업 신호를 수신하면 제1 풀다운 저항 코드(Ncal1_code)의 값을 감소시키고, 제2 비교기(Comp2)으로부터 다운 신호를 수신하면 제1 풀다운 저항 코드(Ncal1_code)의 값을 증가시킬 수 있다.
제2 저항 코드 출력 회로(322)는 레지스터(3224) 및 제2 풀업 코드 생성부(322a)를 포함할 수 있다.
레지스터(3224)는 제1 저항 코드 출력 회로로(321)부터 수신한 제1 풀다운 저항 코드(Pcal1_code)를 저장할 수 있다.
제2 풀업 코드 생성부(322a)는 제3 풀업 저항(3221), 제2 풀다운 저항(3222), 제3 비교기(Comp3) 및 풀업 카운터(3223)를 포함할 수 있다.
제3 풀업 저항(3221)은 전원 전압 노드와 제3 기준 노드(N3) 사이에 연결되고, 제2 풀업 저항 코드(Pcal2_code)에 따라 저항 값이 제어될 수 있다.
제2 풀다운 저항(3222)은 제3 기준 노드(N3)와 접지 전압 노드 사이에 연결될 수 있다.
제3 비교기(Comp3)는 제3 기준 노드(N3)에 인가되는 전압과 타겟 전압(Vtar)의 비교 결과를 기초로 제3 업다운 신호를 생성할 수 있다. 풀업 카운터(3223)는 제3 업다운 신호에 응답하여 제2 풀업 저항 코드(Pcal2_code)를 출력할 수 있다.
제3 비교기(Comp3)는 제1 풀업 코드 생성부(321a)의 제1 비교기(Comp1)와 마찬가지로 설명될 수 있다. 풀업 카운터(3223)는 제1 풀업 코드 생성부(321a)의 풀업 카운터(3212)와 마찬가지로 설명될 수 있다.
실시 예에서, 제1 풀업 저항(3210) 및 복수의 제2 풀업 저항들(3213)은 저항의 사이즈가 S1일 수 있다. 제1 풀다운 저항(3214), 제3 풀업 저항(3221) 및 제2 풀다운 저항(3222)은 사이즈가 S1의 N배일 수 있다. 저항의 사이즈는 저항에 포함된 트랜지스터의 폭에 비례할 수 있다. 따라서, 저항의 사이즈가 N배 증가하면 저항 값은 1/N배로 감소할 수 있다.
실시 예에서, 제1 저항 코드는 제1 풀업 저항 코드(Pcal1_code) 및 제1 풀다운 저항 코드(Ncal1_code)를 포함할 수 있다. 제2 저항 코드는 제2 풀업 저항 코드(Pcal2_code)를 포함할 수 있다. 제2 저항 코드는 DQ 패드에 연결된 하나의 래그 저항과 동일한 저항 값을 기초로 캘리브레이션 동작을 통해 생성되므로, 캘리브레이션 회로의 외부 저항 값을 기초로 캘리브레이션 동작을 통해 생성된 제1 저항 코드에 비해 DQ 패드에 입력될 시 저항 값의 미스매치가 감소될 수 있다.
도 10은 본 발명의 실시 예에 따른 캘리브레이션 회로의 동작을 설명하기 위한 순서도이다. 캘리브레이션 회로는 제1 저항 코드 출력 회로 및 제2 저항 코드 출력 회로를 포함할 수 있다.
도 10을 참조하면, S1001단계에서, 캘리브레이션 회로는 타겟 전압 및 제1 저항 값을 기초로 제1 캘리브레이션 동작을 수행할 수 있다. 제1 캘리브레이션 동작은 기준 노드에 인가되는 타겟 전압이 설정된 레벨을 갖도록 제1 저항 코드를 생성하고, 제1 저항 코드를 기초로 피드백 방식을 통해 제1 저항 코드 출력 회로 내부의 저항 값들을 보정하는 동작일 수 있다. 이 때 내부의 저항 값들은 제1 저항 값을 기초로 결정될 수 있다. 실시 예에서, 제1 저항 값은 캘리브레이션 회로와 연결된 외부 저항의 저항 값일 수 있다.
S1003단계에서, 캘리브레이션 회로는 제1 캘리브레이션 동작의 결과인 제1 저항 코드를 출력할 수 있다. 제1 저항 코드는 제1 풀업 저항 코드 및 제1 풀다운 저항 코드를 포함할 수 있다.
S1005단계에서, 캘리브레이션 회로는 타겟 전압, 제2 저항 값 및 제1 저항 코드를 기초로 제2 캘리브레이션 동작을 수행할 수 있다. 캘리브레이션 회로는 제1 저항 코드 중 제1 풀업 저항 코드를 기초로 제2 저항 코드 출력 회로 내부의 풀업 저항의 초기 저항 값을 설정할 수 있다. 캘리브레이션 회로는 제1 저항 코드 중 제1 풀다운 저항 코드를 기초로 제2 저항 코드 출력 회로 내부의 풀다운 저항의 저항 값을 설정할 수 있다.
제2 캘리브레이션 동작은 내부의 풀업 저항과 풀다운 저항 사이에 인가되는 전압과 타겟 전압의 비교 결과를 기초로 제2 저항 코드를 생성하고, 제2 저항 코드를 기초로 피드백 방식을 통해 제2 저항 코드 출력 회로 내부의 저항 값들을 보정하는 동작일 수 있다. 이 때 내부의 저항 값들은 제2 저항 값을 기초로 결정될 수 있다. 실시 예에서, 제2 저항 값은 도 4를 참조하여 설명된 DQ 패드에 연결된 하나의 래그 저항의 저항 값일 수 있다. 실시 예에서, 제2 저항 값은 제1 저항 값과 다를 수 있다. 실시 예에서, 제1 저항 값은 제2 저항 값의 정수 배일 수 있다. 제2 저항 코드는 DQ 패드에 연결된 하나의 래그 저항과 동일한 저항 값을 기초로 캘리브레이션 동작을 통해 생성되므로, 캘리브레이션 회로의 외부 저항 값을 기초로 캘리브레이션 동작을 통해 생성된 제1 저항 코드에 비해 DQ 패드에 입력될 시 저항 값의 미스매치가 감소될 수 있다.
S1007단계에서, 캘리브레이션 회로는 제2 캘리브레이션 동작의 결과인 제2 저항 코드를 출력할 수 있다. 제2 저항 코드는 제2 풀업 저항 코드를 포함할 수 있다.
320: 캘리브레이션 회로
321: 제1 저항 코드 출력 회로
322: 제2 저항 코드 출력 회로

Claims (20)

  1. 입출력 패드를 통해 제1 저항과 연결되고, 상기 입출력 패드와 연결된 제1 기준 노드에 인가되는 타겟 전압이 설정된 레벨을 갖도록 상기 제1 저항 값을 기초로 제1 캘리브레이션 동작을 수행하고, 상기 제1 캘리브레이션 동작의 결과인 제1 저항 코드를 출력하는 제1 저항 코드 출력 회로; 및
    상기 타겟 전압을 수신하고, 상기 제1 저항 코드를 기초로 내부 저항 값을 설정하고, 상기 제1 저항 값과 다른 제2 저항 값을 기초로 제2 캘리브레이션 동작을 수행하고, 상기 제2 캘리브레이션 동작의 결과인 제2 저항 코드를 출력하는 제2 저항 코드 출력 회로를 포함하는 캘리브레이션 회로.
  2. 제 1항에 있어서, 상기 제1 저항 코드 출력 회로는,
    풀업 기준 전압 및 풀다운 기준 전압을 생성하는 기준 전압 생성부;
    상기 타겟 전압과 상기 풀업 기준 전압을 기초로 제1 풀업 저항 코드를 생성하는 제1 풀업 코드 생성부; 및
    상기 제1 풀업 저항 코드 및 상기 풀다운 기준 전압을 기초로 제1 풀다운 저항 코드를 생성하는 제1 풀다운 코드 생성부;를 포함하는 캘리브레이션 회로.
  3. 제 2항에 있어서, 상기 제1 풀업 코드 생성부는,
    전원 전압 노드와 상기 제1 기준 노드 사이에 연결되고, 상기 제1 풀업 저항 코드에 따라 저항 값이 제어되는 제1 풀업 저항;
    상기 타겟 전압과 상기 풀업 기준 전압의 비교 결과를 기초로 제1 업다운 신호를 생성하는 제1 비교기;
    상기 제1 업다운 신호에 응답하여 상기 제1 풀업 저항 코드를 출력하는 풀업 카운터;를 포함하는 캘리브레이션 회로.
  4. 제 3항에 있어서, 상기 제1 풀업 저항은,
    상기 제1 저항 값을 기초로 결정되는 캘리브레이션 회로.
  5. 제 2항에 있어서, 상기 제1 풀다운 코드 생성부는,
    전원 전압 노드와 제2 기준 노드 사이에 연결되고, 상기 제1 풀업 저항 코드에 따라 저항 값이 제어되는 복수의 제2 풀업 저항들;
    상기 제2 기준 노드와 접지 전압 노드 사이에 연결된 제1 풀다운 저항;
    상기 제2 기준 노드에 인가되는 전압과 상기 풀다운 기준 전압의 비교 결과를 기초로 제2 업다운 신호를 생성하는 제2 비교기; 및
    상기 제2 업다운 신호에 응답하여 상기 제1 풀다운 저항 코드를 출력하는 풀다운 카운터;를 포함하는 캘리브레이션 회로.
  6. 제 5항에 있어서,
    상기 복수의 제2 풀업 저항들의 개수는 N(N은 2이상의 자연수)개이고,
    상기 제1 풀다운 저항의 사이즈는 제2 풀업 저항의 사이즈의 N배인 캘리브레이션 회로.
  7. 제 5항에 있어서, 상기 제1 풀다운 저항은,
    상기 복수의 제2 풀업 저항들 전체와 동일한 저항 값을 갖는 캘리브레이션 회로.
  8. 제 5항에 있어서, 상기 복수의 제2 풀업 저항들은,
    병렬로 연결되는 캘리브레이션 회로.
  9. 제 5항에 있어서, 상기 복수의 제2 풀업 저항들 각각은,
    상기 제1 저항 값을 기초로 결정되고,
    상기 제1 풀다운 저항은,
    상기 제2 저항 값을 기초로 결정되는 캘리브레이션 회로.
  10. 제 2항에 있어서, 상기 제2 저항 코드 출력 회로는,
    상기 제1 저항 코드 출력 회로로부터 수신한 상기 제1 풀업 저항 코드를 저장하는 레지스터;
    상기 제1 저항 코드 출력 회로로부터 수신한 상기 제1 풀다운 저항 코드, 상기 레지스터로부터 수신한 상기 제1 풀업 저항 코드 및 상기 타겟 전압을 기초로 제2 풀업 저항 코드를 생성하는 제2 풀업 코드 생성부;를 포함하고,
    상기 제2 저항 코드는 상기 제2 풀업 저항 코드를 포함하는 캘리브레이션 회로.
  11. 제 10항에 있어서, 상기 제2 풀업 코드 생성부는,
    전원 전압 노드와 제3 기준 노드 사이에 연결되고, 상기 제2 풀업 저항 코드에 따라 저항 값이 제어되는 제3 풀업 저항;
    상기 제3 기준 노드와 접지 전압 노드 사이에 연결된 제2 풀다운 저항;
    상기 제3 기준 노드에 인가되는 전압과 상기 타겟 전압의 비교 결과를 기초로 제3 업다운 신호를 생성하는 제3 비교기; 및
    상기 제3 업다운 신호에 응답하여 상기 제2 풀업 저항 코드를 출력하는 풀업 카운터;를 포함하는 캘리브레이션 회로.
  12. 제 11항에 있어서, 상기 제3 풀업 저항 및 제2 풀다운 저항은,
    상기 제2 저항 값을 기초로 결정되는 캘리브레이션 회로.
  13. 제 1항에 있어서, 상기 제1 저항 값은,
    상기 제2 저항 값의 정수 배인 캘리브레이션 회로.
  14. 입출력 패드를 통해 제1 저항과 연결되는 캘리브레이션 회로의 동작 방법에 있어서,
    상기 입출력 패드와 연결된 제1 기준 노드에 인가되는 타겟 전압이 설정된 레벨을 갖도록 상기 제1 저항 값을 기초로 제1 캘리브레이션 동작을 수행하는 단계;
    상기 제1 캘리브레이션 동작의 결과인 제1 저항 코드를 출력하는 단계;
    상기 타겟 전압 및 상기 제1 저항 값과 다른 제2 저항 값 및 상기 제1 저항 코드를 기초로 제2 캘리브레이션 동작을 수행하는 단계; 및
    상기 제2 캘리브레이션 동작의 결과인 제2 저항 코드를 출력하는 단계;를 포함하는 캘리브레이션 회로의 동작 방법.
  15. 제 14항에 있어서, 상기 제1 저항 코드를 출력하는 단계는,
    상기 타겟 전압과 기준 풀업 전압의 비교 결과를 기초로 제1 풀업 저항 코드를 출력하는 단계; 및
    상기 제1 풀업 저항 코드 및 기준 풀다운 전압을 기초로 제1 풀다운 저항 코드를 출력하는 단계;를 포함하고,
    상기 제1 저항 코드는,
    상기 제1 풀업 저항 코드 및 상기 제1 풀다운 저항 코드를 포함하는 캘리브레이션 회로의 동작 방법.
  16. 제 15항에 있어서, 상기 제1 풀다운 저항 코드를 출력하는 단계는,
    상기 제1 풀업 저항 코드를 기초로 복수의 풀업 저항들의 저항 값을 설정하는 단계;
    상기 제1 풀다운 저항 코드를 기초로 풀다운 저항의 저항 값을 설정하는 단계; 및
    상기 풀다운 저항과 상기 복수의 풀업 저항들 사이에 인가되는 전압과 상기 기준 풀다운 전압의 비교 결과를 기초로 상기 제1 풀다운 저항 코드를 출력하는 단계;를 포함하고,
    상기 복수의 풀업 저항들과 상기 풀다운 저항은,
    전원 전압 노드와 접지 전압 노드 사이에 직렬로 연결되는 캘리브레이션 회로의 동작 방법.
  17. 제 16항에 있어서, 상기 복수의 풀업 저항들 각각은,
    상기 제1 저항 값을 기초로 결정되고,
    상기 풀다운 저항은,
    상기 제2 저항 값을 기초로 결정되는 캘리브레이션 회로의 동작 방법.
  18. 제 16항에 있어서,
    상기 복수의 풀업 저항들의 개수는 N(N은 2이상의 자연수)개이고,
    상기 풀다운 저항의 사이즈는 제2 풀업 저항의 사이즈의 N배인 캘리브레이션 회로의 동작 방법.
  19. 제 15항에 있어서, 상기 제2 저항 코드를 출력하는 단계는,
    상기 제1 저항 코드를 기초로 풀업 저항 및 풀다운 저항의 저항 값을 설정하는 단계;
    상기 풀다운 저항과 상기 풀업 저항 사이에 인가되는 전압과 상기 타겟 전압의 비교 결과를 기초로 제2 풀업 저항 코드를 출력하는 단계;를 포함하고,
    상기 풀업 저항과 상기 풀다운 저항은,
    전원 전압 노드와 접지 전압 노드 사이에 직렬로 연결되고,
    상기 제2 저항 코드는 상기 제2 풀업 저항 코드를 포함하는 캘리브레이션 회로의 동작 방법.
  20. 제 14항에 있어서, 상기 제1 저항 값은,
    상기 제2 저항 값의 정수 배인 캘리브레이션 회로의 동작 방법.
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