CN114077390A - 储存装置及其操作方法 - Google Patents

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CN114077390A CN202110614115.XA CN202110614115A CN114077390A CN 114077390 A CN114077390 A CN 114077390A CN 202110614115 A CN202110614115 A CN 202110614115A CN 114077390 A CN114077390 A CN 114077390A
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Abstract

本申请公开了储存装置及其操作方法。本技术涉及电子装置。储存装置包括：多个存储器装置，其包括执行操作的目标存储器装置和非目标存储器装置；以及存储器控制器，其被配置为控制多个存储器装置，在该储存装置中存储器装置控制ODT操作以用数量减少的引脚来改善存储器装置的操作性能。多个存储器装置中的每一个包括：管芯上端接(ODT)标志生成器，其被配置为生成指示可以对非目标存储器装置进行ODT操作的标志；以及ODT执行器，其被配置为基于标志来确定ODT操作是针对读取操作的ODT读取操作还是针对写入操作的ODT写入操作，并且被配置为生成使能ODT读取操作或ODT写入操作的使能信号。

Description

储存装置及其操作方法
技术领域
本公开涉及电子装置，更具体地涉及储存装置及其操作方法。
背景技术
储存装置是基于诸如计算机、智能电话或智能平板之类的主机装置存储数据的装置。储存装置包括将数据存储在诸如硬盘驱动器(HDD)之类的磁盘中的装置、将数据存储在诸如固态驱动器(SSD)或存储卡之类的半导体存储器(尤其是非易失性存储器)中的装置。
储存装置可以包括其内存储数据的存储器装置和将数据存储在存储器装置中的存储器控制器。存储器装置可以分类为易失性存储器和非易失性存储器。这里，非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EPM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。
发明内容
根据本公开的实施方式的储存装置包括：多个存储器装置，其包括在其中执行操作的目标存储器装置和非目标存储器装置；以及存储器控制器，其被配置为控制多个存储器装置。多个存储器装置中的每一个包括：管芯上端接(on die termination，ODT)标志生成器，其被配置为生成指示可以对非目标存储器装置进行ODT操作的标志；以及ODT执行器，其被配置为基于标志来确定ODT操作是针对读取操作的ODT读取操作还是针对写入操作的ODT写入操作，并且被配置为生成使能ODT读取操作或ODT写入操作的使能信号。
根据本公开的实施方式的操作具有多个存储器装置和控制多个存储器装置的存储器控制器的储存装置的方法包括：由多个存储器装置当中的目标存储器装置执行操作；生成指示可以对非目标存储器装置进行管芯上端接(ODT)操作的标志；基于标志确定ODT操作是针对读取操作的ODT读取操作还是针对写入操作的ODT写入操作；以及由非目标存储器装置生成使能ODT读取操作或ODT写入操作的使能信号。
附图说明
图1是例示储存装置的框图。
图2是例示图1的存储器装置的结构的图。
图3是例示图2的存储器单元阵列的实施方式的图。
图4是例示由图1的存储器控制器执行的管芯上端接(ODT)操作的图。
图5是例示图1的存储器装置的引脚配置的图。
图6A和图6B是例示当图1的存储器装置的数量为多个时的目标存储器装置和非目标存储器装置的图。
图7是例示生成标志的过程的图。
图8是例示图7的ODT标志生成器的配置的图。
图9是例示为了对非目标存储器装置执行ODT操作而从存储器控制器输出的命令的图。
图10例示了基于标志对非目标存储器执行ODT操作的过程。
图11是例示图10的ODT执行器的配置的图。
图12是例示图11的RX使能控制器的配置的图。
图13是例示图11的ODT读取使能控制器的配置的图。
图14是例示图11的ODT写入使能控制器的配置的图。
图15是例示ODT写入操作的定时图。
图16是例示ODT读取操作的定时图。
图17是例示ODT写入操作和ODT操作的定时图。
图18是例示根据本公开的实施方式的存储器装置的操作的图。
图19是例示图1的存储器控制器的另一实施方式的图。
图20是例示应用根据本公开的实施方式的储存装置的存储卡系统的框图。
图21是示例性例示应用根据本公开的实施方式的储存装置的固态驱动器(SSD)系统的框图。
图22是例示应用根据本公开的实施方式的储存装置的用户系统的框图。
具体实施方式
根据在本说明书或本申请中公开的构思的实施方式的具体结构性描述或功能性描述仅是为了描述根据本公开的构思的实施方式而例示的。可以以各种形式来执行根据本公开的构思的实施方式，并且描述不限于在本说明书或本申请中描述的实施方式。
在下文中，将参照附图详细描述本公开的实施方式，使得本公开所属领域的技术人员可以容易地施行本公开的技术精神。
将理解，尽管在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，一些实施方式中的第一元件可以在其它实施方式中称为第二元件。
此外，将理解，当元件被称为“连接”或“联接”到另一元件时，其可以直接连接或联接到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。
本公开的实施方式提供了一种在不控制存储器控制器的ODT引脚的情况下控制管芯上端接(ODT)操作的储存装置及其操作方法。
根据本技术，存储器装置通过使用存储器装置的就绪-忙碌(RB)引脚来控制管芯上端接(ODT)操作，无需使用存储器控制器的ODT引脚，因此，存储器装置可以用数量减少的引脚来改善存储器装置的操作性能。
图1是例示储存装置的框图。
参照图1，储存装置50可以包括存储器装置100和存储器控制器200。
储存装置50可以是基于诸如蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统之类的主机300存储数据的装置。
储存装置50根据作为与主机300进行通信的装置的主机接口而可以被制造为各种类型的储存装置之一。例如，储存装置50可以被配置为诸如SSD，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，通用串行总线(USB)储存装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型储存装置，外围组件互连(PCI)卡型储存装置，PCI快速(PCI-E)卡型储存装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒之类的各种类型的储存装置中的任何一种。
储存装置50可以被制造为各种类型的封装件中的任何一种。例如，储存装置50可以被制造为诸如层叠式封装(PoP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)或晶圆级层叠封装(WSP)之类的各种类型的封装类型中的任何一种。
存储器装置100可以存储数据。存储器装置100可以基于存储器控制器200进行操作。存储器装置100可以包括具有存储数据的多个存储器单元的存储器单元阵列。存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元，并且多个存储器单元可以配置多个页。在实施方式中，页可以是用于将数据存储在存储器装置100中或用于读取存储器装置100中存储的数据的度量单位。存储块可以是用于擦除数据的度量单位。
在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假设存储器装置100是NAND闪存。
存储器装置100可以被实现为二维阵列结构或三维阵列结构。在下文中，将描述三维阵列结构作为实施方式，但是本公开不限于三维阵列结构。本公开不仅可以应用于由导电浮栅(FG)来配置电荷储存层的闪存装置，而且可以应用于由绝缘膜来配置电荷储存层的电荷捕获闪存(CTF)。
在实施方式中，存储器装置100可以以一个存储器单元中存储一个数据位的单级单元(SLC)方法进行操作。另选地，存储器装置100可以以一个存储器单元中存储至少两个数据位的方法进行操作。例如，存储器装置100可以以一个存储器单元中存储两个数据位的多级单元(MLC)方法、一个存储器单元中存储三个数据位的三级单元(TLC)方法、或者一个存储器单元中存储四个数据位的四级单元(QLC)方法进行操作。
存储器装置100被配置为从存储器控制器200接收命令和地址，并且被配置为访问存储器单元阵列中通过地址所选择的区域。也就是说，存储器装置100可以对通过地址所选择的区域执行与命令相对应的操作。例如，存储器装置100可以基于接收到的命令执行写入操作(编程操作)、读取操作或擦除操作。例如，当接收到编程命令时，存储器装置100可以将数据编程到通过地址所选择的区域。当接收到读取命令时，存储器装置100可以从通过地址所选择的区域读取数据。当接收到擦除命令时，存储器装置100可以擦除通过地址所选择的区域中存储的数据。
在实施方式中，存储器装置100可以包括ODT标志生成器150。ODT标志生成器150可以生成标志FLAG，该标志FLAG提供对非目标存储器装置或非目标管芯执行管芯上端接(ODT)操作的指令。ODT操作可以是通过使在存储器控制器200和存储器装置100之间的接口处的信号反射等最小化来改善信号完整性(SI)的操作。也就是说，ODT操作可以是设置存储器控制器200或存储器装置100的输入/输出端子的端接电阻(RTT)的大小的操作，并且ODT操作可以是用于数据传输线的阻抗匹配的操作。
此外，目标存储器装置可以是在连接到存储器控制器200的多个存储器装置当中处于执行操作的忙碌状态的存储器装置，并且目标管芯可以是一个存储器装置100中所包括的多个管芯当中处于执行操作的忙碌状态的管芯。相反，非目标存储器装置可以是连接至存储器控制器200的多个存储器装置当中处于不执行操作的就绪状态的存储器装置，并且非目标管芯可以是一个存储器装置100中所包括的多个管芯当中处于不执行操作的就绪状态的管芯。
在实施方式中，ODT标志生成器150可以基于针对目标存储器装置或目标管芯的读取使能信号和输入/输出选通信号来生成标志。这里，输入/输出选通信号可以是指示从存储器控制器接收到的输入/输出信号有效的信号，并且读取使能信号可以是使能数据的输出的信号。
在另一实施方式中，可以基于针对目标存储器装置或目标管芯的写入使能信号和输入/输出选通信号来生成标志。这里，写入使能信号可以是使能数据的输入的信号。
在实施方式中，存储器装置100可以包括ODT执行器170。ODT执行器170可以基于从存储器控制器200接收到的标志FLAG对非目标存储器装置或非目标管芯执行ODT操作。标志FLAG可以指示可以对非目标存储器装置或非目标管芯执行ODT操作。此外，可以基于标志FLAG来区分目标存储器装置和非目标存储器装置。
在实施方式中，在执行ODT操作之前，存储器装置100可以基于从存储器控制器200接收到的参数设置命令来执行用于执行ODT操作的准备操作。准备操作可以包括向存储器控制器200输出指示对非目标存储器装置或非目标管芯执行ODT操作的选通信号以及指示不可执行除ODT操作以外的其它操作的信号的操作。
此后，当ODT执行器170从存储器控制器200接收到标志FLAG时，ODT执行器170可以生成通过基于标志FLAG生成的就绪/忙碌信号提供执行ODT写入或ODT读取操作的指令的信号并且可以向存储器控制器200输出该信号。这里，ODT执行器170可以在执行ODT写入或ODT读取操作之前输出开启临时存储数据的缓冲器的信号。
在传统技术中，为了执行ODT操作，存储器控制器200基于从存储器装置100输出的信号而自身生成控制信号，并且通过存储器控制器200中的ODT引脚输入该控制信号。因此，可以设置存储器控制器200的端接电阻(RTT)。
然而，在本公开中，可以基于从存储器装置100输出的信号而不是存储器控制器200的ODT控制信号来执行ODT操作，从而减轻了存储器控制器200上的负担。此外，因为可以通过使用存储器装置100的就绪/忙碌引脚而不是使用存储器控制器200的ODT引脚来执行ODT操作，所以可以最小化硬件上的负担。
存储器控制器200可以控制储存装置50的整体操作。
当向储存装置50施加电源电压时，存储器控制器200可以执行固件。当存储器装置100是闪存装置100时，存储器控制器200可以操作诸如闪存转换层(FTL)之类的固件，以控制主机300与存储器装置100之间的通信。
在实施方式中，存储器控制器200可以包括固件(未示出)，该固件从主机300接收数据和逻辑块地址(LBA)并将LBA转换为物理块地址(PBA)，该PBA指示要在其中存储存储器装置100中所包括的数据的存储器单元的地址。另外，存储器控制器200可以在缓冲存储器中存储逻辑-物理地址映射表，该逻辑-物理地址映射表配置LBA和PBA之间的映射关系。
存储器控制器200可以基于主机300的请求来控制存储器装置100以执行编程操作、读取操作、擦除操作等。例如，当从主机300接收到编程请求时，存储器控制器200可以将编程请求转换为编程命令，并且可以向存储器装置100提供编程命令、PBA和数据。当从主机300接收到与LBA一起的读取请求时，存储器控制器200可以将读取请求改变为读取命令，选择与LBA相对应的PBA，然后向存储器装置100提供读取命令和PBA。当从主机300接收到与LBA一起的擦除请求时，存储器控制器200可以将擦除请求改变为擦除命令，选择与LBA相对应的PBA，然后向存储器装置100提供擦除命令和PBA。
在实施方式中，存储器控制器200可以在没有来自主机300的请求的情况下生成编程命令、地址和数据并向存储器装置100发送编程命令、地址和数据。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据以执行诸如用于损耗均衡的编程操作和用于垃圾回收的编程操作之类的后台操作。
在实施方式中，储存装置50可以还包括缓冲存储器(未示出)。存储器控制器200可以控制主机300和缓冲存储器(未示出)之间的数据交换。另选地，存储器控制器200可以在缓冲存储器中临时存储系统数据以控制存储器装置100。例如，存储器控制器200可以在缓冲存储器中临时存储从主机300输入的数据，然后可以向存储器装置100发送缓冲存储器中临时存储的数据。
在各种实施方式中，缓冲存储器可以用作存储器控制器200的操作存储器和缓存存储器。缓冲存储器可以存储由存储器控制器200执行的代码或命令。另选地，缓冲存储器可以存储由存储器控制器200处理的数据。
在实施方式中，缓冲存储器可以被实现为动态随机存取存储器(DRAM)(诸如，双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4 SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(DRAM))或静态随机存取存储器(SRAM)。
在各种实施方式中，可以通过在储存装置50外部的外部装置来连接缓冲存储器。在这种情况下，外部地连接到储存装置50的易失性存储器装置可以用作缓冲存储器。
在实施方式中，存储器控制器200可以控制至少两个或更多个存储器装置。在这种情况下，存储器控制器200可以基于交错(interleaving)方法来控制存储器装置，从而提高操作性能。
主机300可以通过使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI-快速(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和轻载DIMM(LRDIMM)之类的各种通信方法中的至少一种与储存装置50通信。
图2是例示图1的存储器装置的结构的图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过行线RL连接到行解码器121。多个存储块BLK1至BLKz可以通过位线BL1至BLn连接到页缓冲器组123。多个存储块BLK1至BLKz中的每个包括多个存储器单元。作为实施方式，多个存储器单元是非易失性存储器单元。连接到相同字线的存储器单元可以被定义为一个页。因此，一个存储块可以包括多个页。
行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。
存储器单元阵列110中所包括的每个存储器单元可以被配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)、或存储四个数据位的四级单元(QLC)。
外围电路120可以被配置为基于控制逻辑130的控制对存储器单元阵列110的被选区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以基于控制逻辑130的控制而向行线RL和位线BL1至BLn施加各种操作电压或者使所施加的电压放电。
外围电路120可以包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121可以通过行线RL连接到存储器单元阵列110。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可以包括正常字线和虚设字线。在实施方式中，行线RL可以还包括管道选择线。
行解码器121可以被配置为对从控制逻辑130接收的行地址RADD进行解码。行解码器121可以基于经解码的地址在存储块BLK1至BLKz当中选择至少一个存储块。另外，行解码器121可以基于经解码的地址选择为了向至少一条字线WL施加由电压发生器122生成的电压而选择的存储块的至少一条字线。
例如，在编程操作期间，行解码器121可以向被选字线施加编程电压，并且向未选字线施加电平低于编程电压的编程通过电压。在编程验证操作期间，行解码器121可以向被选字线施加验证电压，并且向未选字线施加高于验证电压的验证通过电压。在读取操作期间，行解码器121可以向被选字线施加读取电压，并且向未选字线施加比读取电压高的读取通过电压。
在实施方式中，可以以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可以基于经解码的地址选择一个存储块。在擦除操作期间，行解码器121可以向连接到被选存储块的字线施加接地电压。
电压发生器122可以基于控制逻辑130的控制进行操作。电压发生器122可以被配置为通过使用供应给存储器装置100的外部电源电压来生成多个电压。具体而言，电压发生器122可以基于操作信号OPSIG生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生器122可以基于控制逻辑130的控制来生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
作为实施方式，电压发生器122可以通过调整外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。
作为实施方式，电压发生器122可以通过使用外部电源电压或内部电源电压来生成多个电压。
例如，电压发生器122可以包括接收内部电源电压的多个泵送电容器，并且可以基于控制逻辑130来选择性地激活多个泵送电容器以生成多个电压。
可以通过行解码器121向存储器单元阵列110供应所生成的多个电压。
页缓冲器组123可以包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn可以分别通过第一位线BL1至第n位线BLn连接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn可以基于控制逻辑130进行操作。具体而言，第一页缓冲器PB1至第n页缓冲器PBn可以基于页缓冲器控制信号PBSIGNALS进行操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可以临时存储通过第一位线BL1至第n位线BLn接收的数据，或者可以在读取或验证操作期间感测位线BL1至BLn的电压或电流。
具体而言，在编程操作期间，当向被选字线施加编程电压时，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn向被选存储器单元传送通过输入/输出电路125接收的数据DATA。可以基于所传送的数据DATA来对被选页的存储器单元进行编程。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以通过感测通过第一位线BL1至第n位线BLn从被选存储器单元接收的电压或电流来读取页数据。
在读取操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn从被选页的存储器单元读取数据DATA，并且可以基于列解码器124的控制向输入/输出电路125输出所读取的数据DATA。
在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以使第一位线BL1至第n位线BLn浮置或可以施加擦除电压。
列解码器124可以基于列地址CADD在输入/输出电路125和页缓冲器组123之间传送数据。例如，列解码器124可以通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以向控制逻辑130传送从参照图1描述的图1的存储器控制器200接收的命令CMD和地址ADDR，或者可以与列解码器124交换数据DATA。
感测电路126可以在读取操作或验证操作期间基于允许位信号VRYBIT生成参考电流，并且可以将从页缓冲器组123接收的感测电压VPB与通过参考电流生成的参考电压进行比较以输出通过信号PASS或失败信号FAIL。
控制逻辑130可以基于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位信号VRYBIT，以控制外围电路120。例如，控制逻辑130可以基于子块读取命令和地址来控制被选存储块的读取操作。另外，控制逻辑130可以基于子块擦除命令和地址来控制被选存储块中所包括的被选子块的擦除操作。另外，控制逻辑130可以基于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
图3是例示图2的存储器单元阵列的实施方式的图。
参照图2和图3，图3是示出了图2的存储器单元阵列110中所包括的多个存储块BLK1至BLKz当中的任何一个存储块BLKa的电路图。
彼此平行布置的第一选择线、字线和第二选择线可以连接到存储块BLKa。例如，字线可以在第一选择线和第二选择线之间彼此平行地布置。这里，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。
更具体地，存储块BLKa可以包括连接在位线BL1至BLn与源极线SL之间的多个串。位线BL1至BLn可以分别连接到串，并且源极线SL可以共同连接到串。由于串可以被配置为彼此相同，因此，作为示例将具体描述连接到第一位线BL1的串ST。
串ST可以包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。一个串ST可以包括源极选择晶体管SST和漏极选择晶体管DST中的至少一个或更多个。然而，本公开不限于此，并且串ST可以包括比附图中示出的存储器单元F1至F16更多或更少的存储器单元。
源极选择晶体管SST的源极可以连接至源极线SL，而漏极选择晶体管DST的漏极可以连接至第一位线BL1。存储器单元F1至F16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串中的源极选择晶体管SST的栅极可以连接至源极选择线SSL，漏极选择晶体管DST的栅极可以连接至漏极选择线DSL，并且存储器单元F1至F16的栅极可以连接到多条字线WL1至WL16。在包括于不同串中的存储器单元当中的连接到相同字线的一组存储器单元可以被称为物理页PPG。因此，存储块BLKa可以包括字线WL1至WL16的数量的物理页PPG。
一个存储器单元可以存储一位数据。这通常被称为单级单元(SLC)。在这种情况下，一个物理页PPG可以存储一个逻辑页(LPG)数据。一个逻辑页(LPG)数据可以包括一个物理页PPG中所包括的存储器单元的数量的数据位。另外，一个存储器单元可以存储两位或更多位的数据。这通常被称为多级单元(MLC)。在这种情况下，一个物理页PPG可以存储两个或更多个逻辑页(LPG)数据。
在一个存储器单元中存储两位或更多位数据的存储器单元称为多级单元(MLC)。然而，近来，随着一个存储器单元中所存储的数据位的数量的增加，多级单元(MLC)是指存储两位数据的存储器单元，其中存储三位或更多位数据的存储器单元称为三级单元(TLC)，其中存储四位或更多位数据的存储器单元称为四级单元(QLC)。另外，已经开发了存储多位数据的存储器单元方法，并且其中存储两位或更多位数据的存储器单元可以应用于本实施方式的存储器装置100。
在另一实施方式中，存储块可以具有三维结构。每个存储块可以包括层叠在基板上的多个存储器单元。这样的多个存储器单元可以沿着+X方向、+Y方向和+Z方向布置。
图4是例示由图1的存储器控制器执行的ODT操作的图。
参照图4，图4的存储器控制器200可以包括ODT控制器210和存储器缓冲器220。在实施方式中，ODT操作可以由ODT控制器210执行。这里，图4的ODT控制器210可以包括NMOS、PMOS和电阻器中的至少两个或更多个。
例如，当存储器装置100执行读取操作时，从存储器装置100读取的数据DATA可以通过输入/输出线DQ向存储器控制器200输出。从存储器装置100输出的数据DATA可以被临时存储在存储器缓冲器220中，然后输出给主机(未示出)。
在实施方式中，在执行读取操作之前，可以执行ODT操作以对连接存储器控制器200和存储器装置100的接口(即，向存储器控制器200看到的阻抗和传输线的阻抗)进行匹配。这里，可以执行ODT操作以改善信号完整性(SI)。
因此，在执行读取操作之前，ODT控制器210可以执行用于阻抗匹配的ODT操作。例如，ODT控制器210可以通过接通或关断连接到电源VDDQ的开关来控制连接到输入/输出线DQ的传输线连接到电源VDDQ。这里，开关可以是NMOS和/或PMOS。
通过经由接通或关断ODT控制器210中所包括的开关来调整数据传输线的阻抗，可以执行使向存储器控制器200看到的阻抗与传输线的阻抗相匹配的ODT操作。
然而，当如上所述由ODT控制器210执行ODT操作时，对于每个存储器控制器200或每个存储器装置100需要ODT引脚。此外，存在以下担忧：在储存装置包括多个存储器装置的结构中或在多个管芯的结构中，对每个管芯执行的操作可能被延迟。因此，由于硬件上的负担，ODT控制器210进行的ODT操作可能导致性能降低。
因此，在本公开中，作为由存储器控制器200中的ODT控制器210执行ODT操作的替代，提出了基于从存储器装置100输出的信号来执行ODT操作的处理。此外，由于可以通过使用存储器装置100的就绪/忙碌引脚而不是使用ODT控制器210中的开关(ODT引脚)来执行ODT操作，可以减轻硬件上的负担。
图5是例示图1的存储器装置的引脚配置的图。
参照图5，图1的存储器装置100可以通过多条输入/输出线与外部控制器通信。例如，图1的存储器装置100可以通过数据输入/输出线DQ和控制信号线与外部控制器进行通信，控制信号线具有芯片使能线CE#、写入使能线WE#、读取使能线RE#、地址锁存使能线ALE、命令锁存使能线CLE、写入保护线WP#和就绪忙碌线RB。
图1的存储器装置100可以通过芯片使能线CE#从外部控制器接收芯片使能信号。图1的存储器装置100可以通过写入使能线WE#从外部控制器接收写入使能信号。图1的存储器装置100可以通过读取使能线RE#从外部控制器接收读取使能信号。图1的存储器装置100可以通过地址锁存使能线ALE从外部控制器接收地址锁存使能信号。图1的存储器装置100可以通过命令锁存使能线CLE从外部控制器接收命令锁存使能信号。图1的存储器装置100可以通过写入保护线WP#从外部控制器接收写入保护信号。
在实施方式中，图1的存储器装置100可以通过就绪忙碌线RB向图1的存储器控制器200提供指示图1的存储器装置100是处于就绪状态还是处于忙碌状态的就绪忙碌信号。
芯片使能信号可以是选择图1的存储器装置100的控制信号。当芯片使能信号处于“高”状态并且图1的存储器装置100对应于“就绪”状态时，图1的存储器装置100可以进入低功率待机状态。
写入使能信号可以是控制输入到图1的存储器装置100的命令、地址和输入数据在锁存器中的存储的控制信号。
读取使能信号可以是使能串行数据的输出的控制信号。
地址锁存使能信号可以是由主机用于指示输入到输入/输出线DQ的信号的类型是命令、地址还是数据的控制信号之一。
命令锁存使能信号可以是由主机用于指示输入到输入/输出线DQ的信号的类型是命令、地址还是数据的控制信号之一。
例如，当命令锁存使能信号被激活(例如，逻辑高)、地址锁存使能信号被停用(例如，逻辑低)并且写入使能信号被激活(例如，逻辑低)并然后被停用(例如，逻辑高)时，图1的存储器装置100可以识别出通过输入/输出线DQ输入的信号是命令。
例如，当命令锁存使能信号被停用(例如，逻辑低)、地址锁存使能信号被激活(例如，逻辑高)、并且写入使能信号被激活(例如，逻辑低)并然后被停用(例如，逻辑高)时，图1的存储器装置100可以识别出通过输入/输出线DQ输入的信号是地址。
写保护信号可以是使图1的存储器装置100不能执行编程操作和擦除操作的控制信号。
就绪忙碌信号可以是标识图1的存储器装置100的状态的信号。也就是说，低状态的就绪忙碌信号可以指示图1的存储器装置100正在执行至少一个操作。高状态的就绪忙碌信号可以指示图1的存储器装置100没有正在执行操作。
在图1的存储器装置100执行编程操作、读取操作和擦除操作中的任何一个时，就绪忙碌信号可以处于低状态。在本公开的实施方式中，参照图1描述的图1的存储器控制器200可以基于就绪忙碌信号确定作为编程操作或擦除操作结束的时间点的结束时间。
图6A和图6B是例示当图1的存储器装置的数量为多个时的目标存储器装置和非目标存储器装置的图。
参照图6A和图6B，图6A示出了当图1的储存装置50包括多个存储器装置MD1至MD4时从每个存储器装置输出的就绪/忙碌信号RB1至RB4，而图6B示出了与每个存储器装置相对应的就绪/忙碌信号RB的状态和与就绪/忙碌信号相对应的存储器装置的状态READY/BUSY。图6A的第一存储器装置MD1至第四存储器装置MD4或者100_1至100_4可以包括存储数据的多个存储器单元。
在图6A和图6B中，示出了储存装置50包括多个存储器装置100_1至100_4的结构，但是本公开可以等同地应用于一个存储器装置中包括多个管芯的结构。
在图6A和图6B、以及图7、图9和图10中，多个存储器装置100_1至100_4中的每个包括ODT标志生成器和ODT执行器。例如，第一存储器装置100_1具有ODT标志生成器150_1和ODT执行器170_1，第二存储器装置100_2具有ODT标志生成器150_2和ODT执行器170_2，第三存储器装置100_3具有ODT标志生成器150_3和ODT执行器170_3，并且第四存储器装置100_4具有ODT标志生成器150_4和ODT执行器170_4。
在图6A和图6B中，假设在第一存储器装置100_1至第四存储器装置100_4当中，仅第一存储器装置100_1执行操作并且第二存储器装置100_2至第四存储器装置100_4没有执行操作。此时，由第一存储器装置100_1执行的操作可以是编程操作、读取操作或擦除操作中的任何一个。
因此，由于假设仅第一存储器装置100_1执行操作，所以第一存储器装置100_1可以是目标存储器装置，而第二存储器装置100_2至第四存储器装置100_4可以是非目标存储器装置。
在实施方式中，第一存储器装置100_1至第四存储器装置100_4可以分别基于从存储器控制器200接收到的状态读取命令而输出就绪/忙碌信号RB1至RB4。就绪/忙碌信号RB1至RB4可以指示存储器装置正在操作的状态或在执行操作之前的待机状态。
参照图6B，由于在图6A和图6B中假设仅第一存储器装置100_1执行操作，因此从第一存储器装置100_1输出的第一就绪/忙碌信号RB1可以处于指示操作状态的低状态(“0”)。相反，由于假设第二存储器装置100_2至第四存储器装置100_4处于没有执行操作的待机状态，因此从第二存储器装置100_2至第四存储器装置100_4输出的第二就绪/忙碌信号RB2至第四就绪/忙碌信号RB4可以处于指示待机状态的高状态(“1”)。
因此，第一存储器装置100_1可以处于忙碌状态BUSY，并且第二存储器装置100_2至第四存储器装置100_4可以处于就绪状态READY。
在实施方式中，在第一存储器装置100_1处于忙碌状态BUSY之前，第一存储器装置100_1可以执行ODT操作。ODT操作可以是在初始化步骤中执行以改善信号完整性(SI)的操作，并且可以是使在存储器控制器200与存储器装置100_1至100_4之间的接口处的信号反射等最小化的操作。
此外，ODT操作可以是设置存储器控制器200或多个存储器装置100_1至100_4的输入/输出端子的端接电阻(RTT)的大小的操作，并且可以是用于数据传输线的阻抗匹配的操作。
在实施方式中，ODT操作可以是ODT读取操作或ODT写入操作。例如，在存储器装置执行读取操作之前执行的ODT操作可以是ODT读取操作，并且在存储器装置执行写入(编程)操作之前执行的ODT操作可以是ODT写入操作。也就是说，可以基于由存储器装置执行的操作来执行不同的阻抗匹配。
然而，由于在图6A和图6B中假设仅第一存储器装置100_1执行操作，所以可以仅对第一存储器装置100_1执行ODT操作。
因此，在本公开中，提供了一种在第一存储器装置100_1执行操作的同时对其余的第二存储器装置100_2至第四存储器装置100_4执行ODT操作的方法。此外，在本公开中，提供了一种在不使用存储器控制器200中的ODT控制器的ODT引脚的情况下通过经由存储器装置中的就绪/忙碌引脚RB#的信号输出来执行ODT操作的方法。
结果，通过本公开，可以基于从存储器装置输出的信号来执行ODT操作。因此，可以减轻硬件上的负担，从而可以提高储存装置50的性能。
图7是例示生成标志的过程的图。
参照图6A、图6B和图7，图7示出了连接到图6A和图6B的多个存储器装置100_1至100_4当中的第一存储器装置100_1和第一存储器装置100_1中所包括的ODT标志生成器150_1的线以及存储器控制器200。类似于图6A和图6B，图7的第一存储器装置100_1可以是在其上执行操作的存储器装置，即，目标存储器装置。在图7中，假设省略了第二存储器装置100_2至第四存储器装置100_4(即，在其上没有执行操作的非目标存储器装置)。
参照图7，假设第一存储器装置100_1执行读取操作。在另一实施方式中，第一存储器装置100_1可以执行写入(编程)操作或擦除操作。
在实施方式中，当第一存储器装置100_1执行读取操作时，可以通过图5的读取使能线RE#接收读取使能信号RE_N CLK。读取使能信号RE_N CLK可以是使能来自存储器装置的数据的输出的信号。
在图7中，由于假设第一存储器装置100_1执行读取操作，所以可以基于读取使能信号RE_N CLK生成ODT读取使能信号，该ODT读取使能信号提供对非目标存储器装置执行ODT读取操作的指令。这里，ODT读取使能信号可以是导致使能ODT读取操作的信号。
结果，由于假定第一存储器装置100_1执行了读取操作，所以可以基于读取使能信号RE_N CLK来生成ODT读取使能信号。
在另一实施方式中，当假设第一存储器装置100_1执行写入(编程)操作时，可以基于输入/输出选通信号DQS CLK来生成ODT写入使能信号，该ODT写入使能信号提供对非目标存储器装置执行ODT写入操作的指令。输入/输出选通信号DQS CLK可以是指示从存储器控制器200接收到的数据有效的信号，并且可以通过输入/输出选通线向存储器控制器200输出。另外，ODT写入使能信号可以是导致使能ODT写入操作的信号。
结果，由于假设第一存储器装置100_1执行写入操作，所以可以基于输入/输出选通信号DQS CLK来生成ODT写入使能信号。
此后，当第一存储器装置100_1执行读取操作时，ODT标志生成器150_1可以基于ODT读取使能信号和读取使能信号RE_N CLK输出ODT使能信号ODT_ENABLE，该ODT使能信号ODT_ENABLE指示可以对非目标存储器装置执行ODT操作。这里，ODT使能信号ODT_ENABLE可以以标志FLAG的形式输出到存储器控制器200。
在实施方式中，当存储器控制器200从第一存储器装置100_1(目标存储器装置)接收标志FLAG时，存储器控制器200可以向第二存储器装置100_2至第四存储器装置100_4输出标志FLAG，使得对第二存储器装置100_2至第四存储器装置100_4(非目标存储器装置)执行ODT操作。
图8是例示图7的ODT标志生成器的配置的图。
参照图7和图8，图8示出了图7的ODT标志生成器150_1中所包括的ODT读取使能控制器151、ODT写入使能控制器153和使能信号发生器155。图8示出了输出图7的ODT使能信号ODT_ENABLE的过程。
在图8中，ODT读取使能控制器151和ODT写入使能控制器153可以由D触发器来配置，并且使能信号发生器155可以由OR(或)门来配置。在另一实施方式中，可以以各种方式来配置ODT读取使能控制器151、ODT写入使能控制器153和使能信号发生器155。
在实施方式中，当目标存储器装置执行读取操作时，可以基于读取使能信号RE_NCLK来生成ODT读取使能信号ODT_RD_EN。例如，当目标存储器装置执行读取操作时，可以使能读取使能信号RE_N CLK，并且可以基于使能的读取使能信号RE_N CLK来生成ODT读取使能信号ODT_RD_EN。
在实施方式中，当目标存储器装置执行写入(编程)操作时，可以基于输入/输出选通信号DQS CLK来生成ODT写入使能信号ODT_WR_EN。例如，当目标存储器装置执行写入(编程)操作时，可以使能输入/输出选通信号DQS CLK，并且可以基于使能的输入/输出选通信号DQS CLK来生成ODT写入使能信号ODT_WR_EN。
在实施方式中，使能的读取使能信号RE_N CLK和ODT读取使能信号ODT_RD_EN可以输入到ODT读取使能控制器151，并且可以从ODT读取使能控制器151输出ODT读取使能信号ODT_RD_EN。另外，使能的输入/输出选通信号DQS CLK和ODT写入使能信号ODT_WR_EN可以输入到ODT写入使能控制器153，并且可以从ODT写入使能控制器153输出ODT写入使能信号ODT_WR_EN。
ODT读取使能信号ODT_RD_EN和ODT写入使能信号ODT_WR_EN可以输入到使能信号发生器155，并且使能信号发生器155可以输出指示可以对非目标存储器装置执行ODT操作的ODT使能信号ODT_ENABLE。
也就是说，当目标存储器装置执行读取操作时，可以从ODT读取使能控制器151输出ODT读取使能信号ODT_RD_EN，并且当目标存储器装置执行写入操作时，可以从ODT写入使能控制器153输出ODT写入使能信号ODT_WR_EN。此后，当使能信号发生器155接收到ODT读取使能信号ODT_RD_EN和ODT写入使能信号ODT_WR_EN中的任何一个时，使能信号发生器155可以输出ODT使能信号ODT_ENABLE，使得对非目标存储器装置执行ODT操作。
图9是例示为了对非目标存储器装置执行ODT操作而从存储器控制器输出的命令的图。
参照图6A、图6B和图9，图9示出了与图6A的储存装置50的配置相同的配置。另外，类似于图6A和图6B，假设图9的第一存储器装置100_1至第四存储器装置100_4中的仅第一存储器装置100_1执行操作。也就是说，假设在第一存储器装置100_1至第四存储器装置100_4当中，第一存储器装置100_1是目标存储器装置，并且第二存储器装置100_2至第四存储器装置100_4是非目标存储器装置。
图9示出了在存储器控制器200从第一存储器装置100_1接收标志FLAG之后，存储器控制器200可以输出参数设置命令SET_FEATURE_CMD以对第二存储器装置100_2至第四存储器装置100_4(即，非目标存储器装置)执行ODT操作。这里，标志FLAG可以指示可以对非目标存储器装置执行ODT操作。此外，可以基于标志FLAG来区分目标存储器装置和非目标存储器装置。
在实施方式中，存储器控制器200可以从作为目标存储器装置的第一存储器装置100_1接收标志FLAG，然后向第二存储器装置100_2至第四存储器装置100_4输出参数设置命令SET_FEATURE_CMD。参数设置命令SET_FEATURE_CMD可以是向第二存储器装置100_2至第四存储器装置100_4提供仅执行ODT操作而不执行任何其它操作的指令的命令。
因此，在存储器控制器200向第二存储器装置100_2至第四存储器装置100_4输出参数设置命令SET_FEATURE_CMD之后，可以输出指示可以对非目标存储器装置执行ODT操作的信号和设置参数值以使得不可执行除ODT操作以外的其它操作的信号。
图10例示了基于标志对非目标存储器执行ODT操作的过程。
参照图10，图10示出了包括于储存装置中的存储器控制器200和多个存储器装置100_1至100_4当中的作为非目标存储器装置的第二存储器装置100_2。除了第二存储器装置100_2之外，本附图的内容可以应用于也是非目标存储器装置的第三存储器装置100_3和第四存储器装置100_4。
图10示出了连接到第二存储器装置100_2以及包括在第二存储器装置100_2中的ODT执行器170_2的线以及存储器控制器200。
在实施方式中，作为非目标存储器装置的第二存储器装置100_2可以通过就绪/忙碌线RB#从存储器控制器200接收标志FLAG。标志FLAG可以指示可以对非目标存储器装置或非目标管芯执行ODT操作，并且此外，可以基于标志FLAG来区分目标存储器装置和非目标存储器装置。
当第二存储器装置100_2从存储器控制器200接收到标志FLAG时，可以基于标志FLAG生成提供执行ODT操作的指令的ODT就绪/忙碌信号RB_N_ODT。ODT执行器170_2可以基于ODT就绪/忙碌信号RB_N_ODT来执行ODT操作。
例如，ODT执行器170_2可以基于ODT就绪/忙碌信号RB_N_ODT和通过延迟ODT就绪/忙碌信号RB_N_ODT而获得的延迟信号DELAY_SIG，输出缓冲器使能信号RE_N_RX_ENABLE以操作其中临时存储数据的存储器缓冲器。当通过读取使能线RE#向存储器控制器200传送缓冲器使能信号时，可以操作其中临时存储存储器控制器200中的数据的存储器缓冲器。
此后，ODT执行器170_2可以基于ODT就绪/忙碌信号RB_N_ODT、延迟信号DELAY_SIG和缓冲器使能信号RE_N_RX_ENABLE来生成ODT读取使能信号ODT_RD_EN以用于控制以执行ODT读取操作。另选地，可以基于ODT就绪/忙碌信号RB_N_ODT和ODT读取使能信号ODT_RD_EN来生成ODT写入使能信号ODT_WR_EN。
在实施方式中，当所生成的ODT读取使能信号ODT_RD_EN或ODT写入使能信号ODT_WR_EN通过就绪/忙碌线RB#输出至存储器控制器200时，存储器控制器200可以执行ODT读取操作或ODT写入操作。ODT读取操作可以是用于在存储器装置执行读取操作之前进行阻抗匹配而执行的ODT操作，并且ODT写入操作可以是用于在存储器装置执行写入(编程)操作之前进行阻抗匹配而执行的ODT操作。也就是说，可以基于由存储器装置执行的操作而执行不同的阻抗匹配。
图11是例示图10的ODT执行器的配置的图。
参照图10和图11，图11示出了包括在图10的ODT执行器170_2中的信号延迟器171、RX使能控制器173、ODT读取使能控制器175和ODT写入使能控制器177。
在实施方式中，RX使能控制器173和ODT写入使能控制器177可以由反相器(即，NOT(非)门)和非-AND(与非：NAND)门配置，并且ODT读取使能控制器175可以由异或(XOR)门和D锁存器(DLAT)配置。在各种实施方式中，可以以各种方式来配置信号延迟器171、RX使能控制器173、ODT读取使能控制器175和ODT写入使能控制器177。
ODT执行器170_2可以通过就绪/忙碌线RB#接收ODT就绪/忙碌信号RB_N_ODT。接收到的ODT就绪/忙碌信号RB_N_ODT可以是提供执行ODT操作的指令的信号。ODT就绪/忙碌信号RB_N_ODT可以被输出到ODT执行器170_2中包括的所有组件171至177。
在实施方式中，信号延迟器171可以生成通过延迟ODT就绪/忙碌信号RB_N_ODT而获得的延迟信号DELAY_SIG。延迟信号DELAY_SIG可以被输出给RX使能控制器173和ODT读取使能控制器175。
在实施方式中，RX使能控制器173可以基于ODT就绪/忙碌信号RB_N_ODT和延迟信号DELAY_SIG来输出缓冲器使能信号RE_N_RX_ENABLE。缓冲器使能信号RE_N_RX_ENABLE可以使临时存储数据的存储器缓冲器能够操作。
在实施方式中，ODT读取使能控制器175可以基于从RX使能控制器173输出的缓冲器使能信号RE_N_RX_ENABLE、延迟信号DELAY_SIG和ODT就绪/忙碌信号RB_N_ODT来生成ODT读取使能信号ODT_RD_EN。也就是说，在要在其中临时存储数据的存储器缓冲器被开启之后，ODT读取使能控制器175可以生成控制以执行ODT读取操作的ODT读取使能信号ODT_RD_EN，并向图10的存储器控制器200输出ODT读取使能信号ODT_RD_EN。ODT读取操作可以是用于在存储器装置执行读取操作之前进行阻抗匹配而执行的ODT操作。
在实施方式中，ODT写入使能控制器177可以基于从ODT读取使能控制器175输出的ODT读取使能信号ODT_RD_EN和ODT就绪/忙碌信号RB_N_ODT来生成ODT写入使能信号ODT_WR_EN。也就是说，在要在其中临时存储数据的存储器缓冲器被开启之后，ODT写入使能控制器177可以生成控制以执行ODT写入操作的ODT写入使能信号ODT_WR_EN，并且可以向图10的存储器控制器200输出ODT写入使能信号ODT_WR_EN。ODT写入操作可以是用于在存储器装置执行写入(编程)操作之前进行阻抗匹配而执行的ODT操作。
在实施方式中，当从图10的存储器控制器200接收到标志FLAG时，可以基于ODT就绪/忙碌信号RB_N_ODT生成ODT写入使能信号ODT_WR_EN，使得首先执行ODT写入操作。也就是说，ODT写入使能控制器177可以生成控制以执行ODT写入操作的ODT写入使能信号ODT_WR_EN直至从ODT读取使能控制器175接收到执行ODT读取操作的ODT读取使能信号ODT_RD_EN。
图12是例示图11的RX使能控制器的配置的图。
参照图11和图12，图12的RX使能控制器173可以由反相器173_1(即，NOT(非)门)和非-AND(与非：NAND)门173_2来配置。反相器173_1可以对输入信号进行反相并输出，并且NAND门173_2可以是当输入信号二者都为“1”时输出“0”的门。
在实施方式中，RX使能控制器173可以基于ODT就绪/忙碌信号RB_N_ODT和延迟信号DELAY_SIG来输出缓冲器使能信号RE_N_RX_ENABLE。ODT就绪/忙碌信号RB_N_ODT可以是提供执行ODT操作的指令的信号，并且延迟信号DELAY_SIG可以是通过延迟ODT就绪/忙碌信号RB_N_ODT而获得的信号。
例如，延迟信号DELAY_SIG可以输入到反相器173_1。也就是说，当延迟信号DELAY_SIG处于高状态(“1”)时，可以向NAND门173_2输入处于低状态(“0”)的信号，并且当延迟信号DELAY_SIG处于低状态(“0”)时，可以向NAND门173_2输入处于高状态(“1”)的信号。
此后，ODT就绪/忙碌信号RB_N_ODT和从反相器173_1输出的信号可以输入到NAND门173_2。因此，当ODT就绪/忙碌信号RB_N_ODT和延迟信号DELAY_SIG二者都处于低状态(“0”)时，可以输出用于操作存储器缓冲器的缓冲器使能信号RE_N_RX_ENABLE。
图13是例示图11的ODT读取使能控制器的配置的图。
参照图11和图13，图13的ODT读取使能控制器175可以由XOR门175_1和DLAT 175_2来配置。XOR门175_1可以是仅当两个输入信号处于不同状态时才输出“1”的门，而DLAT175_2可以是在它处于使能状态时输出输入信号的元件。
在实施方式中，ODT读取使能控制器175可以基于从RX使能控制器173输出的缓冲器使能信号RE_N_RX_ENABLE、延迟信号DELAY_SIG和ODT就绪/忙碌信号RB_N_ODT来生成ODT读取使能信号ODT_RD_EN。缓冲器使能信号RE_N_RX_ENABLE可以是控制以开启其中临时存储数据的存储器缓冲器的信号，ODT就绪/忙碌信号RB_N_ODT可以是提供执行ODT操作的指令的信号，并且延迟信号DELAY_SIG可以是通过延迟ODT就绪/忙碌信号RB_N_ODT而获得的信号。
例如，ODT就绪/忙碌信号RB_N_ODT和通过延迟ODT就绪/忙碌信号RB_N_ODT而获得的延迟信号DELAY_SIG可以输入到XOR门175_1。也就是说，仅当ODT就绪/忙碌信号RB_N_ODT和延迟信号DELAY_SIG中的一者为“1”时，可以生成ODT读取使能信号ODT_RD_EN。
当ODT就绪/忙碌信号RB_N_ODT和延迟信号DELAY_SIG中的任何一个为“1”时，从XOR门输出的信号XOR_SIG可以为“1”，并且该信号XOR_SIG可以使能DLAT 175_2。
此后，当DLAT 175_2被使能时，ODT读取使能控制器175可以基于缓冲器使能信号RE_N_RX_ENABLE而输出ODT读取使能信号ODT_RD_EN。
结果，仅当ODT就绪/忙碌信号RB_N_ODT和延迟信号DELAY_SIG中的任何一个为“1”时，可以执行ODT读取操作。
图14是例示图11的ODT写入使能控制器的配置的图。
参照图11和图14，图14的ODT写入使能控制器177可以由反相器177_1(即，NOT(非)门)和非-AND(与非：NAND)门177_2来配置。反相器177_1可以对输入信号进行反相并输出，并且NAND门177_2可以是当两个输入信号二者都为“1”时输出“0”的门。
在实施方式中，ODT写入使能控制器177可以基于从ODT读取使能控制器175输出的ODT读取使能信号ODT_RD_EN和ODT就绪/忙碌信号RB_N_ODT，而输出ODT写入使能信号ODT_WR_EN。ODT就绪/忙碌信号RB_N_ODT可以是提供执行ODT操作的指令的信号，并且ODT读取使能信号ODT_RD_EN可以是提供执行ODT读取操作的指令的信号，该ODT读取操作是为了在存储器装置执行读取操作之前进行阻抗匹配而执行的。
例如，ODT读取使能信号ODT_RD_EN可以输入到反相器177_1。
由于在执行ODT读取操作之前未生成ODT读取使能信号ODT_RD_EN，因此可以输出处于高状态(“1”)的ODT写入使能信号ODT_WR_EN，从而可以执行ODT写入操作。
然而，当确定执行ODT读取操作时，可以向反相器177_1输入处于低状态(“0”)的ODT读取使能信号ODT_RD_EN，并且可以向NAND门177_2输入反相后的信号。因此，ODT写入使能信号ODT_WR_EN可以被禁用。
图15是例示ODT写入操作的定时图。
参照图15，图15示出了当对非目标存储器装置NON_TARGET执行ODT写入操作时的每个信号的状态。在图15中，非目标存储器装置NON_TARGET可以是没有执行操作的存储器装置或管芯，并且用于选择没有执行操作的存储器装置或管芯的CE_N信号在ODT写入操作期间可以保持低状态。
在以下图中，假设目标是目标存储器装置TARGET，而非目标是非目标存储器装置NON_TARGET。在另一实施方式中，目标可以是目标管芯，并且非目标可以是非目标管芯。
在实施方式中，目标存储器装置TARGET可以通过输入/输出引脚DQ或输入/输出线DQ接收命令80h和12h、地址ADD以及数据DATA-IN，使得执行ODT写入操作。另外，当接收到命令80h和12h、地址ADD或数据DATA-IN时，指示对应的命令80h和12h、地址ADD或数据DATA-IN有效的输入/输出选通信号DQS可以处于高状态。
当在写入(编程)操作期间从图1的存储器控制器200接收到处于低状态的输入/输出选通信号DQS(t13)时，目标存储器装置TARGET可以输出指示可以对非目标存储器装置NON_TARGET进行ODT操作的ODT使能信号ODT_ENABLE。这里，ODT使能信号ODT_ENABLE可以以标志FLAG的形式输出到存储器控制器200。
在实施方式中，由于仅在目标存储器装置TARGET正在操作的同时才可以执行ODT操作，所以从输入/输出选通信号DQS处于低状态的时间t13到数据的输入完成的时间t17，ODT使能信号ODT_ENABLE可以保持高状态。
此后，在目标存储器装置TARGET执行写入(编程)操作的同时，目标存储器装置TARGET的就绪/忙碌信号RB_N可以处于指示忙碌状态的低状态(时间t14至时间t17)。
紧接在目标存储器装置TARGET开始操作之后，非目标存储器装置NON_TARGET的就绪/忙碌信号RB_N也可以在执行ODT操作时(时间t15)处于指示忙碌状态的低状态。当非目标存储器装置NON_TARGET的就绪/忙碌信号RB_N处于低状态时，提供对非目标存储器装置NON_TARGET执行ODT操作的指令的ODT写入使能信号ODT_WR_EN可以处于高状态，因此，可以执行ODT写入操作。
图16是例示ODT读取操作的定时图。
参照图16，图16示出了当对非目标存储器装置NON_TARGET执行ODT读取操作时的每个信号的状态。在图16中，非目标存储器装置NON_TARGET可以是没有执行操作的存储器装置或管芯，并且选择没有执行操作的存储器装置或管芯的CE_N信号在ODT读取操作期间可以保持低状态。
在实施方式中，目标存储器装置TARGET可以接收命令00h和CMD以及地址ADD，并且可以通过输入/输出引脚DQ向存储器装置输出数据(DATA-OUT)，使得执行ODT读取操作。另外，当接收到命令00h和CMD以及地址ADD时，RE_N信号可以处于高状态。
当接收到用于使能读取操作的处于低状态的RE_N信号时(时间t23)，目标存储器装置TARGET可以输出指示可以对非目标存储器装置NON_TARGET执行ODT操作的ODT使能信号ODT_ENABLE。这里，ODT使能信号ODT_ENABLE可以以标志FLAG的形式输出给存储器控制器200。
在实施方式中，由于仅在目标存储器装置TARGET正在操作的同时才执行ODT操作，所以从RE_N信号变为低状态的时间t23到数据的输出完成的时间t27，ODT使能信号ODT_ENABLE可以保持高状态。
此后，在目标存储器装置TARGET执行读取操作的同时，目标存储器装置TARGET的就绪/忙碌信号RB_N可以处于指示忙碌状态的低状态(时间t24至时间t27)。
紧接在目标存储器装置TARGET开始操作之后，在执行ODT操作时(时间t25)非目标存储器装置NON_TARGET的就绪/忙碌信号RB_N也可以处于指示忙碌状态的低状态。当非目标存储器装置NON_TARGET的就绪/忙碌信号RB_N处于低状态时，提供对非目标存储器装置NON_TARGET执行ODT操作的指令的ODT读取使能信号ODT_RD_EN可以处于高状态，因此，可以执行ODT读取操作。
图17是例示ODT写入操作和ODT操作的定时图。
参照图17，图17示出了从目标存储器装置TARGET和非目标存储器装置NON_TARGET输出的信号的状态。
在实施方式中，当目标存储器装置TARGET执行操作时，目标存储器装置TARGET的RB_N信号可以处于低状态(时间t31至时间t36)。
在本公开中，当目标存储器装置TARGET执行操作时，由于执行对非目标存储器装置NON_TARGET的ODT操作，所以在执行对非目标存储器装置NON_TARGET的ODT操作的同时，非目标存储器装置NON_TARGET的RB_N信号也可以处于低状态(时间t32至时间t37)。
在实施方式中，当非目标存储器装置NON_TARGET的RB_N信号处于低状态时，可以执行ODT操作。因此，在时间t34至时间t35，在ODT读取操作或ODT写入操作期间开启要在其中临时存储数据的存储器缓冲器的RE_N_RX_ENABLE信号可以处于高状态。
在目标存储器装置TARGET执行读取操作之前，在非目标存储器装置NON_TARGET可以从图1的存储器控制器200接收指示可以执行ODT操作的标志FLAG之后，可以向图1的存储器控制器200输出处于高状态的ODT写入使能信号ODT_WR_EN以使能ODT写入操作(时间t33)。
在实施方式中，在目标存储器装置TARGET执行读取操作的时间t35，可以输出处于高状态的ODT读取使能信号ODT_RD_EN以使能ODT读取操作。另外，由于输出处于低状态的ODT写入使能信号ODT_WR_EN，因此可以禁用ODT写入操作。然而，当目标存储器装置TARGET没有执行读取操作时，ODT写入使能信号ODT_WR_EN可以保持高状态直到目标存储器装置TARGET完成写入操作为止(时间t33至时间t37)。
图18是例示根据本公开的实施方式的存储器装置的操作的图。
参照图18，在步骤S1801中，目标存储器装置可以执行操作。由目标存储器装置执行的操作可以是编程操作、读取操作和擦除操作中的任何一个。
在步骤S1803中，可以从目标存储器装置输出标志。该标志可以指示可以对非目标存储器装置或非目标管芯执行ODT操作。此外，可以基于标志来区分目标存储器装置和非目标存储器装置。这里，目标存储器装置可以是处于执行操作的忙碌状态的存储器装置，而非目标存储器装置可以是处于没有执行操作的就绪状态的存储器装置。
在本公开中，当对目标存储器装置执行操作时，可以对非目标存储器装置执行ODT操作。
在步骤S1805中，可以从存储器控制器接收参数设置命令。此时，非目标存储器装置可以从存储器控制器接收参数设置命令。在接收到参数设置命令之后，可以仅对非目标存储器装置执行关于ODT操作的操作，并且可以不执行其它操作。
在步骤S1807中，存储器装置可以输出ODT写入使能信号或ODT读取使能信号。
在实施方式中，当目标存储器装置执行写入操作时，存储器装置可以基于从存储器控制器接收到的标志而输出请求对非目标存储器装置执行ODT写入操作的ODT写入使能信号。
另外，当目标存储器装置执行读取操作时，存储器装置可以基于从存储器控制器接收到的标志而输出请求对非目标存储器装置执行ODT读取操作的ODT读取使能信号。
图19是例示图1的存储器控制器的另一实施方式的图。
存储器控制器1000可以连接到主机和存储器装置。存储器控制器1000可以被配置为基于来自主机Host的请求而访问存储器装置。例如，存储器控制器1000可以被配置为控制存储器装置的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可以被配置为在存储器装置和主机之间提供接口。存储器控制器1000可以被配置为驱动固件以控制存储器装置。
参照图19，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、纠错电路(ECC)1030、主机接口1040、缓冲控制器(或缓冲控制电路)1050、存储器接口1060和总线1070。
总线1070可以被配置为在存储器控制器1000的组件之间提供通道。
处理器1010可以控制存储器控制器1000的整体操作，并且可以执行逻辑运算。处理器1010可以通过主机接口1040与外部主机通信，并且可以通过存储器接口1060与存储器装置通信。另外，处理器1010可以通过缓冲控制器1050与存储器缓冲器1020通信。处理器1010可以通过使用存储器缓冲器1020作为操作存储器、缓存存储器或缓冲存储器来控制存储器装置的操作。
处理器1010可以执行FTL的功能。处理器1010可以通过FTL将由主机提供的LBA转换为PBA。FTL可以接收LBA并且可以通过使用映射表来将LBA转换为PBA。闪存转换层的地址映射方法可以包括基于映射单位的多种映射方法。代表性地址映射方法可以包括页映射方法、块映射方法和混合映射方法。
处理器1010可以被配置为随机化从主机接收的数据。例如，处理器1010可以通过使用随机化种子来随机化从主机接收的数据。随机化的数据可以作为要存储的数据提供给存储器装置，并且可以被编程到存储器单元阵列。
处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
存储器缓冲器1020可以用作处理器1010的操作存储器、缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
纠错电路1030可以执行纠错。纠错电路1030可以基于要通过存储器接口1060写入到存储器装置的数据执行纠错编码(ECC编码)。可以通过存储器接口1060将经纠错编码的数据传送给存储器装置。纠错电路1030可以对通过存储器接口1060从存储器装置接收的数据执行纠错解码(ECC解码)。例如，纠错电路1030可以作为存储器接口1060的组件而包括在存储器接口1060中。
主机接口1040可以被配置为基于处理器1010与外部主机通信。主机接口1040可以被配置为通过使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI-快速)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和轻载DIMM(LRDIMM)之类的各种通信方法中的至少一种来执行通信。
缓冲控制器1050可以被配置为基于处理器1010的控制来控制存储器缓冲器1020。
存储器接口1060可以被配置为基于处理器1010的控制与存储器装置通信。存储器接口1060可以通过通道与存储器装置通信命令、地址和数据。
例如，存储器控制器1000可以不包括存储器缓冲器1020和缓冲控制器1050。
例如，处理器1010可以通过使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000内部的非易失性存储器装置(例如，只读存储器)加载代码。作为另一示例，处理器1010可以通过存储器接口1060从存储器装置加载代码。
例如，存储器控制器1000的总线1070可以划分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000内传输数据，并且控制总线可以被配置为在存储器控制器1000内传输诸如命令和地址之类的控制信息。数据总线和控制总线可以彼此分开，并且可以彼此不干扰或彼此不影响。数据总线可以连接到主机接口1040、缓冲控制器1050、纠错电路1030和存储器接口1060。控制总线可以连接到主机接口1040、处理器1010、缓冲控制器1050、存储器缓冲器1020和存储器接口1060。
图20是例示应用根据本公开的实施方式的储存装置的存储卡系统的框图。
参照图20，存储卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100可以连接到存储器装置2200。存储器控制器2100可以被配置为访问存储器装置2200。例如，存储器控制器2100可以被配置为控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可以被配置为在存储器装置2200和主机之间提供接口。存储器控制器2100可以被配置为驱动固件以控制存储器装置2200。可以等同于参照2描述的图1的存储器装置100来实现存储器装置2200。
作为示例，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错电路之类的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以基于特定的通信标准与外部装置(例如，主机)通信。作为示例，存储器控制器2100可以被配置为通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线(FireWire)、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe之类的各种通信标准中的至少一种与外部装置通信。作为示例，连接器2300可以由上述的各种通信标准中的至少一种来定义。
作为示例，存储器装置2200可以被实现为各种非易失性存储器元件，诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电式RAM(FRAM)和自旋转移力矩磁RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以配置存储卡。例如，存储器控制器2100和存储器装置2200可以集成到一个半导体装置中，以配置诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)之类的存储卡。
图21是示例性例示应用根据本公开的实施方式的储存装置的固态驱动器(SSD)系统的框图。
参照图21，SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以通过信号连接器3001与主机3100交换信号SIG，并且可以通过电源连接器3002接收电源PWR。SSD 3200可以包括SSD控制器3210、多个闪存3221至322n、辅助电源装置3230和缓冲存储器3240。
在实施方式中，SSD控制器3210可以执行参照图1描述的图1的存储器控制器200的功能。
SSD控制器3210可以基于从主机3100接收到的信号SIG来控制多个闪存3221至322n。作为示例，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线(FireWire)、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe之类的接口中的至少一种而定义的信号。
辅助电源装置3230可以通过电源连接器3002连接到主机3100。辅助电源装置3230可以从主机3100接收电源PWR并且可以对电源充电。当来自主机3100的电源供应不平稳时，辅助电源装置3230可以向SSD 3200提供电源。作为示例，辅助电源装置3230可以位于SSD3200中或者可以位于SSD 3200外部。例如，辅助电源装置3230可以位于主板上并且可以向SSD 3200提供辅助电源。
缓冲存储器3240可以用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可以临时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM之类的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM之类的非易失性存储器。
图22是例示应用根据本公开的实施方式的储存装置的用户系统的框图。
参照图22，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、储存模块4400和用户接口4500。
应用处理器4100可以驱动用户系统4000中包括的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可以包括控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被提供为片上系统(SoC)。
存储器模块4200可以作为用户系统4000的主存储器、操作存储器、缓冲存储器或缓存存储器而操作。存储器模块4200可以包括易失性随机存取存储器(诸如，DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM)或非易失性随机存取存储器(诸如，PRAM、ReRAM、MRAM和FRAM)。例如，应用处理器4100和存储器模块4200可以基于层叠式封装(POP)来进行封装并且设置为一个半导体封装件。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和WI-FI之类的无线通信。例如，网络模块4300可以被包括在应用处理器4100中。
储存模块4400可以存储数据。例如，储存模块4400可以存储从应用处理器4100接收的数据。另选地，储存模块4400可以向应用处理器4100发送储存模块4400中存储的数据。例如，储存模块4400可以被实现为非易失性半导体存储器元件，诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存。例如，储存模块4400可以被设置为用户系统4000的外部驱动器和诸如存储卡之类的可拆除储存装置(可拆除驱动器)。
例如，储存模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与参照图2和图3描述的存储器装置相同地操作。储存模块4400可以与参照图1描述的储存装置50相同地操作。
用户接口4500可以包括向应用处理器4100输入数据或指令或者向外部装置输出数据的接口。例如，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视仪。
相关申请的交叉引用
本申请要求于2020年8月18日在韩国知识产权局提交的韩国专利申请No.10-2020-0103550的优先权，其全部公开内容通过引用合并于此。

Claims (20)

1.一种储存装置，该储存装置包括：
多个存储器装置，所述多个存储器装置包括执行操作的目标存储器装置和非目标存储器装置；以及
存储器控制器，所述存储器控制器被配置为控制所述多个存储器装置，
其中，所述多个存储器装置中的每一个包括：
管芯上端接ODT标志生成器，所述ODT标志生成器被配置为生成指示能够对所述非目标存储器装置进行ODT操作的标志；以及
ODT执行器，所述ODT执行器被配置为基于所述标志来确定所述ODT操作是针对读取操作的ODT读取操作还是针对写入操作的ODT写入操作，并且被配置为生成使能所述ODT读取操作或所述ODT写入操作的使能信号。
2.根据权利要求1所述的储存装置，其中，所述标志在所述目标存储器装置和所述非目标存储器装置之间进行区分。
3.根据权利要求1所述的储存装置，其中，当所述目标存储器装置执行所述读取操作时，所述目标存储器装置的所述ODT标志生成器基于使能所述读取操作的信号来生成所述标志。
4.根据权利要求1所述的储存装置，其中，当所述目标存储器装置执行所述写入操作时，所述目标存储器装置的所述ODT标志生成器在输入与所述写入操作相对应的数据时，基于指示所述数据有效的输入/输出选通信号来生成所述标志。
5.根据权利要求1所述的储存装置，其中，所述存储器控制器基于所述标志来在所述目标存储器装置和所述非目标存储器装置之间进行区分，并且输出参数设置命令以对所述非目标存储器装置执行所述ODT操作。
6.根据权利要求5所述的储存装置，其中，所述非目标存储器装置基于所述参数设置命令而仅执行与执行所述ODT操作有关的操作。
7.根据权利要求1所述的储存装置，其中，对多个非目标存储器装置中的每一个执行对所述非目标存储器装置的所述ODT操作。
8.根据权利要求1所述的储存装置，其中，多个非目标存储器装置中的每一个中所包括的所述ODT执行器接收所述标志，并然后输出启用包括在所述存储器控制器中的缓冲器的信号以进行所述ODT操作。
9.根据权利要求1所述的储存装置，其中，当所述ODT操作是所述ODT读取操作时，多个非目标存储器装置中的每一个中所包括的所述ODT执行器输出ODT读取使能信号，所述ODT读取使能信号提供执行针对所述读取操作的阻抗匹配的指令。
10.根据权利要求1所述的储存装置，其中，当所述ODT操作是所述ODT写入操作时，多个非目标存储器装置中的每一个中所包括的所述ODT执行器输出ODT写入使能信号，所述ODT写入使能信号提供执行针对所述写入操作的阻抗匹配的指令。
11.一种操作储存装置的方法，所述储存装置具有多个存储器装置和控制所述多个存储器装置的存储器控制器，该方法包括以下步骤：
由所述多个存储器装置当中的目标存储器装置执行操作；
生成指示能够对非目标存储器装置进行管芯上端接ODT操作的标志；
基于所述标志来确定所述ODT操作是针对读取操作的ODT读取操作还是针对写入操作的ODT写入操作；以及
由所述非目标存储器装置生成使能所述ODT读取操作或所述ODT写入操作的使能信号。
12.根据权利要求11所述的方法，其中，所述标志在所述目标存储器装置和所述非目标存储器装置之间进行区分。
13.根据权利要求11所述的方法，其中，当所述目标存储器装置执行所述读取操作时，基于使能所述读取操作的信号来生成所述标志。
14.根据权利要求11所述的方法，其中，当所述目标存储器装置执行所述写入操作时，基于使能所述写入操作的信号来生成所述标志。
15.根据权利要求11所述的方法，该方法还包括以下步骤：
基于所述标志来在所述目标存储器装置和所述非目标存储器装置之间进行区分；以及
由所述存储器控制器输出参数设置命令，使得对所述非目标存储器装置执行所述ODT操作。
16.根据权利要求15所述的方法，其中，所述非目标存储器装置基于所述参数设置命令而仅执行与执行所述ODT操作有关的操作。
17.根据权利要求11所述的方法，其中，对多个非目标存储器装置中的每一个执行对所述非目标存储器装置的所述ODT操作。
18.根据权利要求11所述的方法，该方法还包括以下步骤：
在接收到所述标志之后，由所述非目标存储器装置输出用于所述ODT操作的信号，所述信号启用所述存储器控制器中所包括的缓冲器。
19.根据权利要求11所述的方法，其中，在生成所述使能信号中，当所述ODT操作是所述ODT读取操作时，所述非目标存储器装置输出ODT读取使能信号，所述ODT读取使能信号提供执行针对所述读取操作的阻抗匹配的指令。
20.根据权利要求11所述的方法，其中，在生成所述使能信号中，当所述ODT操作是所述ODT写入操作时，所述非目标存储器装置输出ODT写入使能信号，所述ODT写入使能信号提供执行针对所述写入操作的阻抗匹配的指令。
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