CN115083482A - 存储器装置和包括该存储器装置的存储装置 - Google Patents

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Abstract

本文提供了一种存储器装置和包括该存储器装置的存储装置。存储器装置包括输入/输出电路，该输入/输出电路被配置为从存储器控制器接收命令、地址和数据。存储器装置还包括控制逻辑，该控制逻辑被配置为控制存储器装置的外围电路，从而基于从输入/输出电路接收的命令和地址来执行将数据存储在存储器装置的存储器单元中的操作。输入/输出电路包括队列层，该队列层被配置为临时存储命令和地址，并且基于由存储器装置从存储器控制器接收的写入使能信号的上升沿和下降沿中的至少一个，将命令和地址输出到控制逻辑。

Description

存储器装置和包括该存储器装置的存储装置
技术领域
本公开的各种实施方式涉及一种电子装置，更具体地，涉及一种存储器装置(memory device)和包括该存储器装置的存储装置(storage device)。
背景技术
存储装置是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储装置可以包括存储数据的存储器装置和控制存储器装置的存储器控制器。这种存储器装置分为易失性存储器装置或非易失性存储器装置。
易失性存储器装置是仅在供电时存储数据并且在断电时丢失所存储的数据的存储器装置。易失性存储器装置包括例如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。
非易失性存储器装置是即使在断电时也会保留所存储的数据的存储器装置。非易失性存储器装置包括例如只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存存储器。
发明内容
本公开的各种实施方式涉及一种包括能够处理高速输入的命令和地址的队列层的存储器装置，以及包括该存储器装置的存储装置。
本公开的一个实施方式涉及一种存储器装置。存储器装置可以包括输入/输出电路，该输入/输出电路被配置为从存储器控制器接收命令、地址和数据。存储器装置还可以包括控制逻辑，该控制逻辑被配置为控制存储器装置的外围电路，从而基于从输入/输出电路接收的命令和地址来执行将数据存储在存储器装置的存储器单元中的操作。输入/输出电路可以包括队列层，该队列层被配置为临时存储命令和地址，并且基于存储器装置从存储器控制器接收的写入使能信号的上升沿和下降沿中的至少一个，将命令和地址输出到控制逻辑。
本公开的一个实施方式涉及一种存储装置。存储装置可以包括存储器装置，该存储器装置被配置为基于命令和地址存储数据。存储装置还可以包括存储器控制器，该存储器控制器被配置为将命令、地址和数据发送到存储器装置。存储器装置可以包括队列层。队列层被配置为：临时存储从存储器控制器接收的命令和地址，并且基于从存储器控制器接收的写入使能信号的上升沿和下降沿中的至少一个，将命令和地址输出到存储器装置的控制逻辑。
附图说明
图1是示出根据本公开的一个实施方式的存储装置的框图。
图2是示出根据本公开的一个实施方式的存储器装置和存储器控制器之间交换的信号的图。
图3是示出根据本公开的一个实施方式的存储器装置的框图。
图4是示出根据本公开的一个实施方式的存储块的图。
图5是示出根据本公开的一个实施方式的单数据速率(SDR)的图。
图6是示出根据本公开的一个实施方式的双数据速率(DDR)的图。
图7是示出根据本公开的一个实施方式的队列层的图。
图8是描述根据本公开的一个实施方式的输入命令和地址的操作的时序图。
图9是示出根据本公开的一个实施方式的数据线的图。
图10是示出根据本公开的一个实施方式的命令/地址(CA)输入控制器的图。
图11是示出根据本公开的一个实施方式的存储器控制器的框图。
图12是示出根据本公开的一个实施方式的存储卡系统的图。
图13是示出根据本公开的一个实施方式的固态驱动器(SSD)系统的图。
图14是示出根据本公开的一个实施方式的用户系统的图。
具体实施方式
对本说明书或本申请中介绍的本公开的实施方式中的具体结构描述或功能描述进行例示以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式实施，并且不应被解释为限于本说明书或本申请中描述的实施方式。
现在将基于实施方式详细描述本公开。然而，本公开可以以许多不同的形式实现，并且不应被解释为仅限于本文阐述的实施方式，而应被解释为覆盖落入本公开的理念和技术范围内的变型、等同物或替代物。然而，这并不旨在将本公开限于特定的实践模式，并且应当理解，不脱离本公开的精神和技术范围的所有变化、等同物和替代物都包含在本公开中。将省略对本领域技术人员熟知的功能和结构的详细描述，以避免模糊本公开的主题。这旨在省略不必要的描述，以使本公开的主题清楚。
在下文中，将参照附图基于本公开的实施方式来详细描述本公开。
图1是示出根据本公开的一个实施方式的存储装置的框图。
参照图1，存储装置1000可以包括存储器装置100和存储器控制器200。
存储装置1000可以是在主机2000(例如，移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏控制台、显示装置、平板PC或车载信息娱乐系统)的控制下存储数据的装置。
根据作为用于与主机2000通信的方案的主机接口，存储装置1000可以被实现为各种类型的存储装置中的任何一种。例如，存储装置1000可以被实现为例如固态盘(SSD)，诸如MMC、嵌入式MMC(eMMC)、尺寸减小MMC(RS-MMC)或微型MMC的多媒体卡，诸如SD、mini-SD或micro-SD的安全数字卡，通用串行总线(USB)存储装置，通用闪存存储(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡式存储装置，外围组件互连(PCI)卡式存储装置，PCIExpress(PCI-E)卡式存储装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒的各种类型的存储装置中的任何一种。
存储装置1000可以被实现为各种类型的封装形式中的任何一种。例如，存储装置1000可以被实现为例如层叠封装(POP)、系统级封装(SIP)、芯片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)的各种类型的封装形式中的任何一种。
存储器装置100可以存储数据或使用所存储的数据。具体而言，存储器装置100可以响应于存储器控制器200的控制而进行操作。此外，存储器装置100可以包括多个存储器管芯，每个存储器管芯可以包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。
每个存储器单元可以被实现为能够存储一个数据位的单级单元(SLC)、能够存储两个数据位的多级单元(MLC)、能够存储三个数据位的三级单元(TLC)或能够存储四个数据位的四级单元(QLC)。
存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元，并且一个存储块可以包括多个页。这里，每个页可以是将数据存储在存储器装置100中或者读取存储在存储器装置100中的数据的一个单位。
可以采用以下各项来实现存储器装置100：双数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双数据速率第四代(LPDDR4)SDRAM、图形双数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器装置、电阻RAM(RRAM)、相变存储器(PRAM)、磁阻RAM(MRAM)、铁电RAM(FRAM)或自旋转移力矩RAM(STT-RAM)。在本说明书中，为了便于描述，将假设存储器装置100包括NAND闪存存储器来进行描述。
存储器装置100可以从存储器控制器200接收命令和地址。存储器装置100可以访问存储器单元阵列中由接收到的地址选择的区域。访问选择的区域可以表示对选择的区域执行对应于接收到的命令的操作。例如，存储器装置100可以执行写入操作(即，编程操作)、读取操作或擦除操作。这里，编程操作可以是存储器装置100将数据写入由地址选择的区域的操作。读取操作可以是存储器装置100从由地址选择的区域读取数据的操作。擦除操作可以是存储器装置100擦除存储在由地址选择的区域中的数据的操作。
根据本公开的一个实施方式，存储器装置100可以包括队列层(queue layer)50。具体而言，存储器装置100可以将从存储器控制器200接收的命令和地址临时存储在队列层50中。存储器装置100可以通过包括队列层50来处理高速输入的命令和地址。传统技术已经发展为其中数据高速输入并且对输入的数据进行处理的形式，但是命令和地址的输入速度固定在特定速度(例如，400Mbps)。随着命令和地址的输入速度与数据的输入速度之间的差异增大，存储装置的性能提高受到限制。本公开包括能够处理高速输入的命令和地址的队列层50，因此可以高速输入命令和地址，并且可以以双数据速率(DDR)输入命令和地址。
存储器控制器200可以控制存储装置1000的整体操作。
当向存储装置1000供电时，存储器控制器200可以运行固件(FW)。固件(FW)可以包括接收从主机2000输入的请求或向主机2000输出响应的主机接口层(HIL)、管理主机2000的接口和存储器装置100的接口之间的操作的闪存转换层(FTL)以及向存储器装置100提供命令或从存储器装置100接收响应的闪存接口层(FIL)。
存储器控制器200可以从主机2000接收数据和逻辑地址(LA)，并且可以将逻辑地址转换成指示包括在存储器装置100中并且将存储数据的存储器单元的地址的物理地址(PA)。逻辑地址可以是逻辑块地址(LBA)，并且物理地址可以是物理块地址(PBA)。
存储器控制器200可以控制存储器装置100，从而响应于从主机2000接收的请求而执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器装置100提供编程命令、物理块地址和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和物理块地址。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和物理块地址。
存储器控制器200可以控制存储器装置100，以使得不管从主机2000接收的请求如何，都自主地执行编程操作、读取操作或擦除操作。例如，存储器控制器200可以控制存储器装置100，以使得执行将要用于执行后台操作(例如，损耗均衡、垃圾收集和读取回收操作)的编程操作、读取操作或擦除操作。
主机2000可以使用例如以下各种通信方法中的至少一种与存储装置1000通信：通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI Express(PCIe)、非易失性存储器Express(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、注册DIMM(RDIMM)和减载DIMM(LRDIMM)通信方法。
图2是示出根据本公开的一个实施方式的存储器装置和存储器控制器之间交换的信号的图。
参照图2，存储器装置100可以通过数据(DQ)线、芯片使能(CE)线、写入使能(WE_N)线、读取使能(RE_N)线、地址锁存使能(ALE)线、命令锁存使能(CLE)线、写入保护(WP_N)线以及就绪/忙碌(RB)线与存储器控制器200通信。
尽管在图2中，示出了一个存储器装置100和存储器控制器200之间的联接关系，但是根据一个实施方式，这同样可以应用于存储器控制器200和多个存储器装置之间的联接关系。例如，数据(DQ)线、芯片使能(CE)线、写入使能(WE_N)线、读取使能(RE_N)线、地址锁存使能(ALE)线、命令锁存使能(CLE)线、写入保护(WP_N)线以及就绪/忙碌(RB)线可以被包括在一个通道(channel)中，存储器控制器200与多个存储器装置可以通过该通道彼此联接。因此，当存储器控制器200通过包括在一个通道中的线路发送信号时，联接到对应通道的所有存储器装置、或者由存储器控制器200从联接到对应通道的存储器装置中选择的存储器装置100可以接收信号。
数据(DQ)线可以从存储器控制器200向存储器装置100输入命令、地址和数据，或者可以从存储器装置100向存储器控制器200输出数据。数据(DQ)线可以由八条线组成，从而可以发送/接收八位数据(8位数据)，其中每条线可以发送/接收一位数据。然而，在各种实施方式中，数据(DQ)线的数量不限于8，并且可以扩展到例如16或32。
芯片使能(CE)线可以传输指示存储器装置100可操作的芯片使能(CE)信号。芯片使能(CE)信号可以选择性地施加到联接到同一通道的存储器装置。当芯片使能(CE)信号转变到低状态(例如，区别于高电压状态的低电压状态)时，它可以指示存储器装置100中的所有操作均可用的状态。芯片使能(CE)信号处于高状态的情况可以指示对应的存储器装置100处于待机状态(standby state)。
存储器装置100可以通过读取使能(RE_N)线接收读取使能(RE_N)信号，并且可以通过写入使能(WE_N)线接收写入使能(WE_N)信号。当数据加载到存储器控制器200中时，读取使能(RE_N)信号可以切换(toggled)，并且当命令和地址加载到存储器装置100中时，写入使能(WE_N)信号可以切换。在一个实施方式中，可以在写入使能(WE_N)信号从低到高转变(即，处于写入使能(WE_N)信号的上升沿)时将命令和地址输入到选定存储器装置100。在一个实施方式中，可以在写入使能(WE_N)信号从高到低转变(即，处于写入使能(WE_N)信号的下降沿)时将命令和地址输入到选定存储器装置100。在一个实施方式中，可以在写入使能(WE_N)信号从低到高转变以及从高到低转变(即，处于写入使能(WE_N)信号的上升沿和下降沿)时将命令和地址输入到选定存储器装置100。
命令锁存使能(CLE)线可以传输用于输入命令的命令锁存使能(CLE)信号。具体而言，存储器装置100可以通过命令锁存使能(CLE)线从存储器控制器200接收命令锁存使能(CLE)信号。此外，当命令CMD输入到存储器装置100时，命令锁存使能(CLE)信号可以处于高状态。
地址锁存使能(ALE)线可以传输用于输入地址的地址锁存使能(ALE)信号。具体而言，存储器装置100可以通过地址锁存使能(ALE)线从存储器控制器200接收地址锁存使能(ALE)信号。当地址ADDR输入到存储器装置100时，地址锁存使能(ALE)信号可以处于高状态。
存储器装置100可以通过写入保护(WP_N)线接收写入保护(WP_N)信号。写入保护(WP_N)信号可以是用于禁用存储器单元阵列的编程操作和擦除操作的信号。
当在存储器装置100中执行操作时，通过就绪/忙碌(RB)线传输的就绪/忙碌(RB)信号可以具有低状态。当就绪/忙碌(RB)信号处于低状态时，存储器装置100可以不与外部装置交换其它信号。就绪/忙碌(RB)信号处于高状态的情况可以指示存储器装置100处于就绪状态。当存储器装置100处于就绪状态时，存储器装置100可以与外部装置交换信号。
图3是示出根据本公开的一个实施方式的存储器装置的框图。
参照图3，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过行线RL联接到行解码器121。这里，行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。存储块BLK1至BLKz中的每一个可以通过位线BL1至BLn联接到页缓冲器组123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在一个实施方式中，多个存储器单元可以是非易失性存储器单元。可以将联接到相同字线的存储器单元定义为单个页。因此，单个存储块可以包括多个页。
包括在存储器单元阵列110中的存储器单元中的每个可以被实现为能够存储一个数据位的单级单元(SLC)、能够存储两个数据位的多级单元(MLC)、能够存储三个数据位的三级单元(TLC)或者能够存储四个数据位的四级单元(QLC)。
外围电路120可以在控制逻辑130的控制下对存储器单元阵列110的选定区域执行编程操作、读取操作或擦除操作。也就是说，外围电路120可以在控制逻辑130的控制下驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下向行线RL和位线BL1至BLn施加各种操作电压，或者将所施加的电压放电。
外围电路120可以包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121可以通过行线RL联接到存储器单元阵列110。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。在一个实施方式中，字线可以包括正常字线和虚设字线。此外，行线RL还可以包括管道选择线(pipe select line)。
行解码器121可以响应于控制逻辑130的控制而进行操作。行解码器121可以从控制逻辑130接收行地址RADD。具体而言，行解码器121可以解码行地址RADD。行解码器121可以根据解码的地址选择存储块BLK1至BLKz中的至少一个。此外，行解码器121可以根据解码的地址选择选定存储块的至少一条字线WL，从而将由电压发生器122产生的电压施加到该至少一条字线WL。
例如，在编程操作期间，行解码器121可以将编程电压施加到选定字线，并且将电平低于编程电压的电平的编程通过电压施加到未选字线。在编程验证操作期间，行解码器121可以将验证电压施加到选定字线，并且将高于验证电压的验证通过电压施加到未选字线。在读取操作期间，行解码器121可以将读取电压施加到选定字线，并且将高于读取电压的读取通过电压施加到未选字线。
在一个实施方式中，可以基于存储块来执行存储器单元阵列110的擦除操作。在擦除操作期间，行解码器121可以根据解码的地址选择一个存储块，并且可以向联接到选定存储块的字线施加接地电压。
电压发生器122可以在控制逻辑130的控制下进行操作。更具体地，电压发生器122可以在控制逻辑130的控制下使用提供给存储器装置100的外部电源电压来产生多个电压。例如，电压发生器122可以在控制逻辑130的控制下产生编程电压、验证电压、通过电压、读取电压、擦除电压等。也就是说，电压发生器122可以响应于操作信号OPSIG而产生用于编程操作、读取操作和擦除操作的各种操作电压Vop。
在一个实施方式中，电压发生器122可以通过调节外部电源电压来产生内部电源电压。由电压发生器122产生的内部电源电压可以用作存储器单元阵列110的操作电压。
在一个实施方式中，电压发生器122可以使用外部电源电压或内部电源电压来产生多个电压。例如，电压发生器122可以包括用于接收内部电源电压的多个泵浦电容器，并且可以通过在控制逻辑130的控制下选择性地启用多个泵浦电容器来产生多个电压。此外，多个产生的电压可以由行解码器121提供给存储器单元阵列110。
页缓冲器组123可以包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn可以分别通过第一位线BL1至第n位线BLn联接到存储器单元阵列110。此外，第一页缓冲器PB1至第n页缓冲器PBn可以在控制逻辑130的控制下进行操作。具体而言，第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIGNALS而进行操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可以在读取操作或验证操作期间感测位线BL1至BLn的电压或电流，或者可以临时存储通过第一位线BL1至第n位线BLn接收的数据。
具体而言，在编程操作期间，当编程脉冲施加到选定字线时，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn将通过输入/输出电路125接收的数据DATA传输到选定存储器单元。可以基于所接收的数据DATA对选定页中的存储器单元进行编程。联接到施加了编程允许电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。联接到施加了编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可以保持。
在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn从选定存储器单元读取页数据。
在读取操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn从选定页中的存储器单元读取数据DATA，并且可以在列解码器124的控制下将读取的数据DATA输出到输入/输出电路125。
在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以使第一位线BL1至第n位线BLn浮置。
列解码器124可以响应于列地址CADD而在输入/输出电路125和页缓冲器组123之间传输数据。例如，列解码器124可以通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从存储器控制器200接收的命令CMD和地址ADDR传输到控制逻辑130，或者可以与列解码器124交换数据DATA。根据本公开的一个实施方式，输入/输出电路125可以包括队列层50，并且输入/输出电路125可以使用队列层50将高速输入的命令CMD和地址ADDR传输到控制逻辑130。
在读取操作或验证操作期间，感测电路126可以响应于使能位信号(enable bitsignal)VRYBIT而产生参考电流，并且可以将从页缓冲器组123接收的感测电压VPB与通过参考电流产生的参考电压进行比较，并且然后输出通过信号PASS或失败信号FAIL。
控制逻辑130可以响应于命令CMD和地址ADDR，通过输出操作信号OPSlG、行地址RADD、页缓冲器控制信号PBSIGNALS和使能位信号VRYBIT来控制外围电路120。控制逻辑130可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
此外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。此外，控制逻辑130可以控制页缓冲器组123，从而将包括通过信号PASS或失败信号FAIL的验证信息临时存储在页缓冲器组123中。具体而言，控制逻辑130可以响应于通过信号PASS或失败信号FAIL而确定每个存储器单元的编程状态。例如，当存储器单元作为三级单元(TLC)进行操作时，控制逻辑130可以确定存储器单元的编程状态是擦除状态E还是第一编程状态P1至第七编程状态P7中的任何一个。根据本公开的一个实施方式，控制逻辑130可以设置队列层50的模式。具体而言，控制逻辑130可以控制队列层50，使得队列层50以单数据速率(SDR)模式和双数据速率(DDR)模式中的任何一种进行操作。
图4是示出根据本公开的一个实施方式的存储块的图。
参照图4，在第一选择线和第二选择线之间彼此平行布置的多条字线可以联接到存储块BLKi。这里，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。具体而言，存储块BLKi可以包括联接在位线BL1至BLn和源极线SL之间的多个串ST。位线BL1至BLn可以分别联接到各个串ST，并且源极线SL可以共同联接到各个串ST。各个串ST可以同等地配置，因此将通过示例的方式详细描述联接到第一位线BL1的串ST。
串ST可以包括在源极线SL和第一位线BL1之间彼此串联联接的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。单个串ST可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且串ST中可以包括比图中所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可以联接到源极线SL，并且漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元F1至F16可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可以联接到源极选择线SSL，包括在不同串ST中的漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可以分别联接到多条字线WL1至WL16。在包括在不同串ST中的存储器单元中，联接到相同字线的一组存储器单元可以被称为“物理页(PPG)”。因此，存储块BLKi可以包括与字线WL1至WL16的数量相同的数量个物理页(PPG)。
每个存储器单元可以被实现为能够存储一个数据位的单级单元(SLC)、能够存储两个数据位的多级单元(MLC)、能够存储三个数据位的三级单元(TLC)或能够存储四个数据位的四级单元(QLC)。
单级单元(SLC)可以存储1位数据。单级单元的一个物理页(PPG)可以存储对应于一个逻辑页(LPG)的数据。对应于一个逻辑页(LPG)的数据可以包括与一个物理页(PPG)中包括的单元的数量相同的数量个数据位。
多级单元(MLC)、三级单元(TLC)和四级单元(QLC)可以存储两位或更多位的数据。这里，一个物理页(PPG)可以存储对应于两个或更多个逻辑页(LPG)的数据。
图5是示出根据本公开的一个实施方式的单数据速率(SDR)的图。
参照图5，示出了数据(DQ)线、写入使能(WE#)信号和数据选通(data strobe)(DQS)信号。简要示出了图5中的附图，以描述输入命令CMD、地址ADDR和数据DATA的方法，并且本公开的实现方式不限于此。
数据(DQ)线可以是用于输入命令、地址和数据或输出数据的线。具体而言，存储器装置100可以使用数据(DQ)线从存储器控制器200接收命令、地址和数据，或者使用数据(DQ)线向存储器控制器200输出数据。
当命令和地址加载到存储器装置100中时，写入使能(WE#)信号可以切换。例如，存储器装置100可以响应于写入使能(WE#)信号而从存储器控制器200加载命令和地址。
当数据加载到存储器装置100中时，数据选通(DQS)信号可以切换。例如，存储器装置100可以响应于数据选通(DQS)信号而从存储器控制器200加载数据。
根据本公开的一个实施方式，存储器装置100可以以单数据速率(SDR)加载命令和地址。这里，SDR可以是在切换信号的上升沿或下降沿输入数据等的速度(速率)。参照图5，当写入使能(WE#)信号从低到高转变时，存储器装置100可以加载命令或地址。另外，存储器装置100可以以双数据速率(DDR)加载数据。这里，DDR可以是在切换信号的上升沿和下降沿输入数据等的速率。参照图5，当数据选通(DQS)信号从低到高转变以及从高到低转变时，存储器装置100可以加载数据。
图6是示出根据本公开的一个实施方式的双数据速率(DDR)的图。
参照图6，示出了数据(DQ)线、写入使能(WE#)信号和数据选通(DQS)信号。简要示出了图6中的附图，以描述输入命令CMD、地址ADDR和数据DATA的方法，并且本公开的实现方式不限于此。
数据(DQ)线可以是用于输入命令、地址和数据或输出数据的线。具体而言，存储器装置100可以使用数据(DQ)线从存储器控制器200接收命令、地址和数据，或者使用数据(DQ)线向存储器控制器200输出数据。
当命令和地址加载到存储器装置100中时，写入使能(WE#)信号可以切换。例如，存储器装置100可以响应于写入使能(WE#)信号而从存储器控制器200加载命令和地址。
当数据加载到存储器装置100中时，数据选通(DQS)信号可以切换。例如，存储器装置100可以响应于数据选通(DQS)信号而从存储器控制器200加载数据。
根据本公开的一个实施方式，存储器装置100可以以双数据速率(DDR)加载命令和地址。这里，DDR可以是在切换信号的上升沿和下降沿输入数据等的速率。参照图6，当写入使能(WE#)信号从低到高转变以及从高到低转变时，存储器装置100可以加载命令或地址。也就是说，存储器装置100可以在写入使能(WE#)信号的上升沿和下降沿两者上加载命令或地址。另外，存储器装置100可以以双数据速率(DDR)加载数据。这里，DDR可以是在切换信号的上升沿和下降沿输入数据等的速率。参照图6，当数据选通(DQS)信号从低到高转变以及从高到低转变时，存储器装置100可以加载数据。
图7是示出根据本公开的一个实施方式的队列层的图。
参照图7，队列层50可以包括命令锁存器51、地址锁存器52、数据锁存器53、队列层控制器54、时钟发生器55和计数器56。
命令锁存器51可以锁存从存储器控制器200接收的命令锁存使能(CLE)信号。具体而言，队列层50可以通过命令锁存使能(CLE)线从存储器控制器200接收命令锁存使能(CLE)信号，并且可以将接收的命令锁存使能(CLE)信号锁存在命令锁存器51中。这里，锁存可以表示临时保持或储存某个时间的信号状态。也就是说，命令锁存器51可以临时存储输入的命令锁存器使能(CLE)信号。根据本公开的一个实施方式，命令锁存器51可以锁存高速输入的命令锁存使能(CLE)信号，并且输入/输出电路125可以响应于锁存在命令锁存器51中的命令锁存使能(CLE)信号和写入使能(WE)信号而将接收的命令输入到控制逻辑130。
地址锁存器52可以锁存从存储器控制器200接收的地址锁存使能(ALE)信号。具体而言，队列层50可以通过地址锁存使能(ALE)线从存储器控制器200接收地址锁存使能(ALE)信号，并且可以将接收的地址锁存使能(ALE)信号锁存在地址锁存器52中。也就是说，地址锁存器52可以临时存储输入的地址锁存使能(ALE)信号。根据本公开的一个实施方式，地址锁存器52可以锁存高速输入的地址锁存使能(ALE)信号，并且输入/输出电路125可以响应于锁存在地址锁存器52中的地址锁存使能(ALE)信号和写入使能(WE)信号而将接收的地址输入到控制逻辑130。
数据锁存器53可以临时存储从存储器控制器200输入的命令、地址和数据。具体而言，队列层50可以通过数据(DQ)线接收命令、地址和数据，并且可以将接收的命令、地址和数据锁存在数据锁存器53中。也就是说，数据锁存器53可以临时存储输入的命令、地址和数据。根据本公开的一个实施方式，数据锁存器53可以锁存高速输入的命令、地址和数据，并且输入/输出电路125可以响应于写入使能(WE)信号和命令锁存使能(CLE)信号，或者响应于写入使能(WE)信号和地址锁存使能(ALE)信号而将命令、地址和数据输入到控制逻辑130。
队列层控制器54可以控制队列层的整体操作。具体而言，队列层控制器54可以执行对队列层50的控制，使得命令锁存器51、地址锁存器52和数据锁存器53复位。此外，队列层控制器54可以执行控制，使得时钟发生器55和计数器56复位。
此外，队列层控制器54可以执行控制，使得队列层50的操作模式从SDR模式改变为DDR模式或者从DDR模式改变为SDR模式。具体而言，队列层控制器54可以在控制逻辑130的控制下，将队列层50的操作模式从SDR模式改变为DDR模式。此外，队列层控制器54可以控制数据锁存器53，从而响应于分别锁存在命令锁存器51和地址锁存器52中的命令锁存使能(CLE)信号和地址锁存使能(ALE)信号，将临时存储在数据锁存器53中的命令或地址发送到控制逻辑130。
时钟发生器55可以产生输入到命令锁存器51、地址锁存器52和数据锁存器53的时钟信号。命令锁存器51和地址锁存器52可以响应于由时钟发生器55产生的时钟信号而对命令锁存使能(CLE)信号和地址锁存使能(ALE)信号进行分布(distribute)和锁存。也就是说，时钟发生器55可以产生用于内部操作的时钟信号。
计数器56可以对输入到输入/输出电路125的写入使能(WE)信号进行计数。具体而言，当从存储器控制器200输入写入使能(WE)信号时，计数器56可以对输入的写入使能(WE)信号进行计数。此外，当由对写入使能(WE)信号进行计数的计数器56获得的计数值对应于一组(one set)命令和地址时，队列层控制器54可以控制时钟发生器55，使得时钟发生器55产生指示一组的发送已经完成的信号(例如，CLK_1)。
图8是描述根据本公开的一个实施方式的输入命令和地址的操作的时序图。
参照图8，描述了命令锁存使能(CLE)信号、地址锁存使能(ALE)信号、数据(DQ)线和写入使能(WE)信号的时序图。当输入处于高状态的命令锁存使能(CLE)信号时，可以使能命令周期(command cycle)。此外，队列层控制器54可以响应于写入使能(WE)信号而接收第0数据DQ 0。具体而言，当在命令锁存使能(CLE)信号处于高状态的状态下写入使能(WE)信号从低到高转变时，队列层控制器54可以接收第0数据DQ 0。此外，当在命令锁存使能(CLE)信号处于高状态的状态下写入使能(WE)信号从高到低转变时，队列层控制器54可以接收第一数据DQ 1。当输入处于低状态的命令锁存使能(CLE)信号时，可以禁用命令周期。此外，当输入处于高状态的地址锁存使能(ALE)信号时，可以使能地址周期。当在地址锁存使能(ALE)信号处于高状态的状态下写入使能(WE)信号从低到高转变时，队列层控制器54可以接收第二数据DQ 2。此后，队列层控制器54可以在写入使能(WE)信号的上升沿或下降沿接收第三数据DQ 3、第四数据DQ 4、第五数据DQ 5、第六数据DQ 6、第七数据DQ 7、第八数据DQ8和第九数据DQ 9。这里，第0数据DQ0和第一数据DQ 1可以是命令，第二数据DQ 2和第三数据DQ 3可以是列地址，第四数据DQ 4至第八数据DQ 8可以是行地址，并且第九数据DQ 9可以是命令。
图9是示出根据本公开的一个实施方式的数据线的图。
参照图9，示出了第0数据线DQ_0至第九数据线DQ_9、第一时钟信号CLK_1、时钟复位信号CLK_rst和计数器的计数值。
在一个实施方式中，第0数据线DQ_0至第九数据线DQ_9中的每一条可以发送/接收八位数据(8位数据)。此外，第0数据线DQ_0至第九数据线DQ_9中的每一条可以向控制逻辑130发送命令或地址。具体而言，第0数据线DQ_0和第一数据线DQ_1可以向控制逻辑130发送命令，并且第二数据线DQ_2至第八数据线DQ_8可以向控制逻辑130发送地址。特别地，第二数据线DQ_2和第三数据线DQ_3可以向控制逻辑130发送列地址，并且第四数据线DQ_4至第八数据线DQ_8可以向控制逻辑130发送行地址。此外，第九数据线DQ 9可以向控制逻辑130发送命令。
图10是示出根据本公开的一个实施方式的命令/地址(CA)输入控制器的图。
参照图10，示出了包括CA输入控制器210和存储器接口220的存储器控制器200、模式设置控制器135和队列层50。
存储器控制器200可以使用存储器接口220向存储器装置100输入命令和地址。此外，CA输入控制器210可以控制存储器控制器200的命令和地址的输入速度。更具体地，CA输入控制器210可以控制存储器接口220的命令和地址的输入速度，使得输入速度增加。存储器接口220可以在CA输入控制器210的控制下将命令和地址的输入速度提高到等于数据的输入速度的速度。
此外，CA输入控制器210可以控制包括在控制逻辑130中的模式设置控制器135，从而改变队列层50的操作模式。模式设置控制器135或队列层50可以存储对应于SDR或DDR的操作模式设置信息，并且CA输入控制器210可以控制模式设置控制器135，从而在重置存储器装置100的重置操作或设置初始参数的初始化操作中，基于对应于SDR或DDR的操作模式设置信息来操作模式设置控制器135。模式设置控制器135可以在CA输入控制器210的控制下改变队列层50的模式，从而将在SDR模式下操作的队列层50改变为DDR模式，或者将在DDR模式下操作的队列层50改变为SDR模式。
图11是示出根据本公开的一个实施方式的存储器控制器的框图。
参照图11，存储器控制器1300可以包括处理器1310、RAM 1320、纠错电路(ECC电路)1330、ROM 1360、主机接口1370和存储器接口1380。图11所示的存储器控制器1300可以是图1所示的存储器控制器200的一个实施方式。
处理器1310可以使用主机接口1370与主机2000通信，并且可以执行逻辑操作以控制存储器控制器1300的操作。例如，响应于从主机2000或外部装置接收的请求，处理器1310可以加载编程命令、数据文件、数据结构等，并且可以执行各种类型的操作或者产生命令和地址。例如，处理器1310可以产生编程操作、读取操作、擦除操作、挂起操作和参数设置操作所需的各种命令。
此外，处理器1310可以执行闪存转换层(FTL)的功能。处理器1310可以通过FTL将主机2000提供的逻辑块地址(LBA)转换成物理块地址(PBA)。FTL可以接收LBA，并且使用映射表将LBA转换为PBA。通过FTL执行的地址映射方法的示例可以根据映射单位而包括各种方法。代表性的地址映射方法包括页映射方法、块映射方法和混合映射方法。
此外，处理器1310可以在未从主机2000接收到请求的情况下产生命令。例如，处理器1310可以产生用于后台操作(例如，用于存储器装置100的损耗均衡的操作和用于存储器装置100的垃圾收集的操作)的命令。
RAM 1320可以用作处理器1310的缓冲存储器、工作存储器或高速缓存存储器。RAM1320可以存储由处理器1310执行的代码和命令。RAM 1320可以存储由处理器1310处理的数据。此外，在RAM 1320的实现方式中，RAM 1320可以被实现为包括静态RAM(SRAM)或动态RAM(DRAM)。
纠错电路1330可以在编程操作或读取操作期间检测错误并且纠正检测到的错误。具体而言，纠错电路1330可以基于纠错码(ECC)执行纠错操作。此外，纠错电路1330可以基于将要写入存储器装置100的数据来执行纠错编码(ECC编码)。经ECC编码的数据可以通过存储器接口1380传输到存储器装置100。此外，纠错电路1330可以对通过存储器接口1380从存储器装置100接收的数据执行纠错解码(ECC解码)。
ROM 1360可以用作存储单元，其存储存储器控制器1300的操作所需的各种类型的信息。具体而言，ROM 1360可以包括映射表，其中可以存储物理-逻辑地址信息和逻辑-物理地址信息。此外，ROM 1360可以由处理器1310控制。
主机接口1370可以包括用于执行在主机2000和存储器控制器1300之间的数据交换的协议。在一个实施方式中，控制器1370可以通过例如以下各种接口协议中的至少一种与主机2000通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI Express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子装置(IDE)协议和私有协议。
存储器接口1380可以在处理器1310的控制下使用通信协议与存储器装置100通信。具体而言，存储器接口1380可以通过通道向存储器装置100发送命令、地址和数据，或从存储器装置100接收命令、地址和数据。例如，存储器接口1380可以包括NAND接口。
图12是示出根据本公开的一个实施方式的存储卡系统的图。
参照图12，存储卡系统3000可以包括存储器控制器3100、存储器装置3200和连接器3300。
存储器控制器3100可以电联接到存储器装置3200，并且可以访问存储器装置3200。例如，存储器控制器3100可以控制存储器装置3200的读取操作、写入操作、擦除操作和后台操作。存储器控制器3100可以提供存储器装置3200和主机之间的接口。此外，存储器控制器3100可以运行用于控制存储器装置3200的固件。
例如，存储器控制器3100可以包括诸如RAM、处理单元、主机接口、存储器接口和纠错电路的组件。
存储器控制器3100可以通过连接器3300与外部装置通信。存储器控制器3100可以基于特定的通信协议与外部装置(例如，主机)通信。在一个实施方式中，存储器控制器3100可以通过例如以下各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI Express(PCI-E)、高级技术附件(ATA)协议、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线、通用闪存存储(UFS)、WiFi、蓝牙和非易失性存储器Express(NVMe)。在一个实施方式中，可以通过上述各种通信协议中的至少一种来定义连接器3300。
在一个实施方式中，存储器装置3200可以被实现为例如包括电可擦除可编程ROM(EEPROM)、NAND闪存存储器、NOR闪存存储器、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转移力矩磁性RAM(STT-MRAM)的各种非易失性存储器装置中的任何一种。
存储器控制器3100和存储器装置3200可以集成到单个半导体装置中以形成存储卡。例如，存储器控制器3100和存储器装置3200可以集成到单个半导体装置中，并且于是可以形成诸如PC卡(即个人计算机存储卡国际协会：PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存存储(UFS)的存储卡。
图13是示出根据本公开的一个实施方式的固态驱动器(SSD)系统的图。
参照图13，SSD系统4000可以包括主机4100和SSD 4200。SSD 4200可以通过信号连接器4001与主机4100交换信号SIG，并且可以通过电源连接器4002被提供电力PWR。SSD4200可以包括SSD控制器4210、多个闪存存储器4221至422n、辅助电源4230和缓冲存储器4240。
在一个实施方式中，SSD控制器4210可以执行上文参照图1描述的存储器控制器200的功能。SSD控制器4210可以响应于从主机4100接收的信号SIG而控制多个闪存存储器4221至422n。在一个实施方式中，信号SIG可以指示基于主机4100和SSD 4200的接口的信号。例如，信号SIG可以是由例如以下各种接口中的至少一个定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI Express(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线、通用闪存存储(UFS)、WiFi、蓝牙和非易失性存储器Express(NVMe)接口。
辅助电源4230可以通过电源连接器4002联接到主机4100。可以从主机4100向辅助电源4230提供电力PWR，并且可以对辅助电源4230充电。当来自主机4100的电力供应没有平稳执行时，辅助电源4230可以对SSD 4200供电。在一个实施方式中，辅助电源4230可以位于SSD 4200内部或者位于SSD 4200外部。例如，辅助电源4230可以位于主板中，并且还可以向SSD 4200提供辅助电力。
缓冲存储器4240可以用作SSD 4200的缓冲存储器。例如，缓冲存储器4240可以临时存储从主机4100接收的数据或者从多个闪存存储器4221至422n接收的数据，或者可以临时存储闪存存储器4221至422n的元数据(例如，映射表)。缓冲存储器4240可以包括易失性存储器(例如，DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM)，或者非易失性存储器(例如，FRAM、ReRAM、STT-MRAM和PRAM)。
图14是示出根据本公开的一个实施方式的用户系统的图。
参照图14，用户系统5000可以包括应用处理器5100、存储器模块5200、网络模块5300、存储模块5400和用户接口5500。
应用处理器5100可以执行用户系统5000中包括的组件、操作系统(OS)或用户程序等。在一个实施方式中，应用处理器5100可以包括用于控制用户系统5000中包括的组件的控制器、接口、图形引擎等。应用处理器5100可以以片上系统(SoC)的形式提供。
存储器模块5200可以用作用户系统5000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块5200可以包括易失性RAM(例如，DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM)，或者非易失性RAM(例如，PRAM、ReRAM、MRAM和FRAM)。在一个实施方式中，应用处理器5100和存储器模块5200可以基于层叠封装(POP)进行封装，然后可以被提供为单个半导体封装。
网络模块5300可以与外部装置通信。在一个实施方式中，网络模块5300可以支持无线通信，例如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、无线LAN(WLAN)、UWB、蓝牙或WiFi。在一个实施方式中，网络模块5300可以被包括在应用处理器5100中。
存储模块5400可以存储数据。例如，存储模块5400可以存储从应用处理器5100接收的数据。另选地，存储模块5400可以将存储在存储模块5400中的数据发送到应用处理器5100。在一个实施方式中，存储模块5400可以被实现为非易失性半导体存储器装置，例如包括相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存存储器、NOR闪存存储器或具有三维(3D)结构的NAND闪存存储器。在一个实施方式中，存储模块5400可以被提供为可移除存储介质(可移除驱动器)，例如用户系统5000的外部驱动器或存储卡。
在一个实施方式中，存储模块5400可以包括多个非易失性存储器装置，每个非易失性存储器装置可以与上面参照图1至图10描述的存储器装置以相同的方式操作。存储模块5400可以与上面参照图1描述的存储装置1000以相同的方式操作。
用户接口5500可以包括向应用处理器5100输入数据或指令或者向外部装置输出数据的接口。在一个实施方式中，用户接口5500可以包括用户输入接口，例如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像头、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口5500可以包括用户输出接口，例如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
根据本公开，提供了一种包括能够处理高速输入的命令和地址的队列层的存储器装置，以及包括该存储器装置的存储装置。
相关申请的交叉引用
本申请要求于2021年3月15日在韩国知识产权局提交的韩国专利申请No.10-2021-0033365的优先权，其全部公开内容通过引用并入本文。

Claims (18)

1.一种存储器装置，所述存储器装置包括：
输入/输出电路，所述输入/输出电路从存储器控制器接收命令、地址和数据；以及
控制逻辑，所述控制逻辑控制所述存储器装置的外围电路，从而基于从所述输入/输出电路接收的所述命令和所述地址来执行将所述数据存储在所述存储器装置的存储器单元中的操作，
其中，所述输入/输出电路包括：
队列层，所述队列层临时存储所述命令和所述地址，并且基于由所述存储器装置从所述存储器控制器接收的写入使能信号的上升沿和下降沿中的至少一个，将所述命令和所述地址输出到所述控制逻辑。
2.根据权利要求1所述的存储器装置，其中，所述队列层包括：
队列层控制器，所述队列层控制器控制所述队列层，从而将所述命令和所述地址从所述队列层输出到所述控制逻辑；
计数器，所述计数器对所述写入使能信号中的切换的数量进行计数；以及
时钟发生器，所述时钟发生器产生对应于所述命令和所述地址的内部时钟信号。
3.根据权利要求2所述的存储器装置，其中，所述队列层控制器响应于命令锁存使能信号或地址锁存使能信号而向所述控制逻辑输出所述命令或所述地址。
4.根据权利要求1所述的存储器装置，其中，所述队列层包括：
命令锁存器，所述命令锁存器锁存从所述存储器控制器输入的命令锁存使能信号；
地址锁存器，所述地址锁存器锁存从所述存储器控制器输入的地址锁存使能信号；以及
数据锁存器，所述数据锁存器临时存储所述命令、所述地址和所述数据。
5.根据权利要求1所述的存储器装置，其中，所述队列层以双数据速率DDR模式从所述存储器控制器接收所述命令和所述地址。
6.根据权利要求5所述的存储器装置，其中，所述队列层以单数据速率SDR模式向所述控制逻辑输出所述命令和所述地址。
7.根据权利要求1所述的存储器装置，其中，所述控制逻辑在所述存储器控制器的控制下，将接收所述命令和所述地址的模式从单数据速率SDR模式改变为双数据速率DDR模式。
8.根据权利要求7所述的存储器装置，其中，所述控制逻辑包括：
模式设置控制器，所述模式设置控制器设置对应于所述SDR模式和所述DDR模式的操作信息。
9.根据权利要求1所述的存储器装置，其中，从所述存储器控制器输入到所述输入/输出电路的所述命令和所述地址的输入速度高于输出到所述控制逻辑的所述命令和所述地址的输出速度。
10.一种存储装置，所述存储装置包括：
存储器装置，所述存储器装置基于命令和地址存储数据；以及
存储器控制器，所述存储器控制器将所述命令、所述地址和所述数据发送到所述存储器装置，
其中，所述存储器装置包括队列层，所述队列层：
临时存储从所述存储器控制器接收的所述命令和所述地址，并且
基于从所述存储器控制器接收的写入使能信号的上升沿和下降沿中的至少一个，将所述命令和所述地址输出到所述存储器装置的控制逻辑。
11.根据权利要求10所述的存储装置，其中，所述队列层包括：
队列层控制器，所述队列层控制器控制所述队列层，从而将所述命令和所述地址从所述队列层输出到所述控制逻辑；
计数器，所述计数器对所述写入使能信号中的切换的数量进行计数；以及
时钟发生器，所述时钟发生器产生对应于所述命令和所述地址的内部时钟信号。
12.根据权利要求11所述的存储装置，其中，所述队列层控制器响应于命令锁存使能信号或地址锁存使能信号而向所述控制逻辑输出所述命令或所述地址。
13.根据权利要求10所述的存储装置，其中，所述队列层包括：
命令锁存器，所述命令锁存器锁存从所述存储器控制器输入的命令锁存使能信号；
地址锁存器，所述地址锁存器锁存从所述存储器控制器输入的地址锁存使能信号；以及
数据锁存器，所述数据锁存器临时存储所述命令、所述地址和所述数据。
14.根据权利要求10所述的存储装置，其中，所述队列层以双数据速率DDR模式从所述存储器控制器接收所述命令和所述地址。
15.根据权利要求14所述的存储装置，其中，所述队列层以单数据速率SDR模式向所述控制逻辑输出所述命令和所述地址。
16.根据权利要求10所述的存储装置，其中，所述存储器控制器控制所述队列层，使得模式从单数据速率SDR模式改变为双数据速率DDR模式。
17.根据权利要求16所述的存储装置，其中，所述控制逻辑包括：
模式设置控制器，所述模式设置控制器设置对应于所述SDR模式和所述DDR模式的操作信息。
18.根据权利要求10所述的存储装置，其中，从所述存储器控制器输入到所述队列层的所述命令和所述地址的输入速度高于从所述队列层输出到所述控制逻辑的所述命令和所述地址的输出速度。
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