KR20180126321A - 메모리 장치 및 그것의 동작 방법 - Google Patents

메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 셀 어레이에 저장된 노멀 데이터를 리드 하도록 구성된 페이지 버퍼 그룹; 로직 데이터를 저장하도록 구성된 제어 로직; 및 리드 인에이블 파이프 신호에 동기하여 상기 페이지 버퍼 그룹으로부터 출력된 상기 노멀 데이터를 래치하고, 상기 리드 인에이블 파이프 신호에 동기하여 상기 제어 로직으로부터 출력된 상기 로직 데이터를 래치하도록 구성된 파이프 래치 제어부를 포함하는 것을 특징으로 하는 메모리 장치 및 그것의 동작 방법을 개시한다.

Description

메모리 장치 및 그것의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 데이터 출력 동작을 위한 데이터 출력 패스 및 제어 방법에 관한 것이다.
메모리 장치는 하나의 워드 라인에 연결된 다수의 메모리 셀들을 포함할 수 있고, 각각의 메모리 셀들은 비트 라인을 통해 페이지 버퍼와 연결될 수 있다. 메모리 장치는 페이지 버퍼를 이용하여 메모리 셀들에 저장된 노멀 데이터를 센싱하여 일시 저장하고, 저장된 데이터를 출력하는 리드 동작 및 데이터 출력 동작을 수행할 수 있다.
또한 메모리 장치는 다수의 레지스터를 포함하고, 레지스터에 메모리 장치의 동작 조건에 관한 로직 데이터를 저장할 수 있다. 또한 레지스터에 저장된 로직 데이터는 외부의 커맨드에 응답하여 출력될 수 있다.
최근 메모리 장치에서 고속의 데이터 입출력 동작이 요구되고 있고, 이로 인해 데이터 출력 동작의 오류가 발생하여 메모리 장치의 신뢰성이 저하될 수 있다.
본 발명의 실시예는 메모리 장치의 신뢰성을 개선할 수 있는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 셀 어레이에 저장된 노멀 데이터를 리드 하도록 구성된 페이지 버퍼 그룹; 로직 데이터를 저장하도록 구성된 제어 로직; 및 리드 인에이블 파이프 신호에 동기하여 상기 페이지 버퍼 그룹으로부터 출력된 상기 노멀 데이터를 래치하고, 상기 리드 인에이블 파이프 신호에 동기하여 상기 제어 로직으로부터 출력된 상기 로직 데이터를 래치하도록 구성된 파이프 래치 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 메모리 시스템은, 노멀 데이터 및 로직 데이터를 출력 하도록 구성된 메모리 장치; 및 리드 인에이블 신호를 출력하도록 구성된 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 메모리 셀 어레이로부터 상기 노멀 데이터를 리드 하도록 구성된 페이지 버퍼 그룹; 상기 로직 데이터를 저장하도록 구성된 제어 로직; 상기 리드 인에이블 신호에 동기하여 리드 인에이블 파이프 신호를 생성하도록 구성된 입출력 회로; 및 상기 리드 인에이블 파이프 신호에 동기하여 상기 페이지 버퍼 그룹으로부터 출력된 상기 노멀 데이터 및 상기 제어 로직으로부터 출력된 상기 로직 데이터를 래치하도록 구성된 파이프 래치 제어부를 포함하고, 상기 노멀 데이터는 상기 리드 인에이블 파이프 신호의 라이징 에지 및 폴링 에지에 동기하여 출력되고, 상기 로직 데이터는 상기 리드 인에이블 파이프 신호의 라이징 에지와 폴링 에지 중 어느 하나에 동기하여 출력되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법은, 리드 인에이블 파이프 신호에 응답하여 메모리 셀 어레이로부터 출력된 노멀 데이터를 래치하는 단계; 리드 인에이블 신호가 클록킹을 시작하는 단계; 상기 리드 인에이블 신호에 동기하여 상기 리드 인에이블 파이프 신호를 클록킹 하는 단계; 및 상기 리드 인에이블 신호에 동기하여 더블 데이터 레이트로 상기 노멀 데이터를 외부로 출력하는 단계; 로직 데이터 파이프 입력 신호에 응답하여 제어 로직으로부터 출력된 로직 데이터를 래치하는 단계; 및 상기 리드 인에이블 신호에 동기하여 싱글 데이터 레이트로 상기 로직 데이터를 외부로 출력하는 단계를 포함하는 것을 특징으로 한다.
본 기술은 메모리 장치의 데이터 출력 회로 및 그 동작 방법에 있어 노멀 데이터 및 로직 데이터 출력 패스, 그리고 이와 관련된 제어 신호를 최적화 하여 메모리 장치의 데이터 출력 동작의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 데이터 출력 경로를 설명하기 위한 도면이다.
도 5는 도 4의 파이프 래치 제어부를 상세하게 설명하기 위한 도면이다.
도 6은 도 4의 데이터 출력 경로에 따른 노멀 데이터 출력 동작을 설명하기 위한 타이밍도이다.
도 7은 도 4의 데이터 출력 경로에 따른 로직 데이터 출력 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 데이터 출력 경로를 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 도 8의 파이프 래치 제어부를 상세하게 설명하기 위한 도면이다.
도 10은 도 8및 도 9의 데이터 출력 경로에 따른 로직 데이터 출력 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 다른 실시예에 따른 도 8의 파이프 래치 제어부를 상세하게 설명하기 위한 도면이다.
도 12는 도 8 및 도 10의 데이터 출력 경로에 따른 로직 데이터 출력 동작을 설명하기 위한 타이밍도이다.
도 13은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드 동작 또는 소거(erase) 동작을 수행할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)에 데이터를 입력하여 동작 조건(operating condition)을 설정할 수 있다. 이러한 설정 동작을 통상적으로 셋 피처(set feature) 또는 모드 레지스터 세팅(mode register setting)이라고 부른다. 메모리 장치(1100)는 하나 이상의 레지스터(register)를 포함할 수 있고, 메모리 컨트롤러(1200)에 의해 입력된 레지스터에 저장할 수 있다. 이러한 데이터를 메모리 셀 어레이에 저장되는 노멀 데이터와 구분하여 통상적으로 로직 데이터라고 부른다. 또한 로직 데이터는 동작 조건 정보(operating condition information)를 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 커맨드에 응답하여 레지스터에 저장된 로직 데이터를 읽어 출력할 수 있다. 이러한 커맨드를 통상적으로 로직 데이터 출력 커맨드 또는 겟 피처 커맨드(get feature command)라고 부르고, 이러한 동작을 겟 피처(get feature) 동작이라고 부른다. 메모리 컨트롤러(1200)는 메모리 장치(1100)로부터 출력된 로직 데이터에 기초하여 메모리 장치(1100)의 동작 조건을 판단할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 이러한 데이터를 앞에서 설명한 로직 데이터와 구분하기 위하여 통상적으로 노멀 데이터라고 부를 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
제어 로직(300)은 하나 이상의 레지스터들(register)을 포함할 수 있다. 이러한 레지스터들은 상술한 바와 같이 메모리 컨트롤러(1200)에 의해 입력된 로직 데이터를 저장할 수 있다. 로직 데이터는 메모리 장치(1100)의 동작 조건 정보(operating condition information)를 포함할 수 있다. 로직 데이터는 로직 데이터 라인들(DL_LOGIC)을 통해 제어 로직(300)으로 전달될 수 있다. 메모리 장치(1100)는 이러한 로직 데이터에 기초하여 메모리 장치의 동작을 제어할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)에 의해 입력된 커맨드에 응답하여 제어 로직(300)의 레지스터들에 저장된 로직 데이터를 출력할 수 있다. 로직 데이터는 로직 데이터 라인(DL_LOG)를 통해 컬럼 디코더(240)에 전달되어 메모리 컨트롤러(1200)으로 출력될 수 있다.
입출력 회로(250)는 메모리 컨트롤러(1200)와 데이터 입출력 라인(DQ<7:0>)을 통해 데이터(data) 및 어드레스(address)를 주고 받을 수 있다. 또한 입출력 회로(250)는 메모리 컨트롤러(1200)로부터 라이트 인에이블 신호(WE_N), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE) 및 리드 인에이블 신호(RE_N)를 입력 받을 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(1200)는 커맨드 래치 인에이블 신호(CLE)를 활성화 하여 데이터 입출력 라인(DQ<7:0>)을 통해 메모리 장치(1100)에 커맨드를 입력할 수 있다. 또한 메모리 컨트롤러(1200)는 어드레스 래치 인에이블 신호(ALE)를 활성화 하여 데이터 입출력 라인(DQ<7:0>)을 통해 메모리 장치(1100)에 어드레스를 입력할 수 있다. 메모리 컨트롤러(1200)는 라이트 인에이블 신호(WE_N)를 활성화 하여 데이터 입출력 라인(DQ<7:0>)을 통해 메모리 장치(1100)에 데이터를 입력할 수 있다. 또한 메모리 컨트롤러(1200)는 리드 인에이블 신호(RE_N)를 활성화 하거나 클록킹(clocking)하여 데이터 입출력 라인(DQ<7:0>)을 통해 메모리 장치(1100)가 데이터를 출력하도록 제어할 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀(MC)은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀(MC)은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 본 발명의 실시예에 따른 데이터 출력 경로를 설명하기 위한 도면이다.
도 4를 참조하면, 입출력 회로(250)는 커맨드/어드레스 제어부(251), 리드 인에이블 제어부(252), 리드 인에이블 버퍼부(253) 및 데이터 출력 버퍼부(254)를 포함할 수 있다.
커맨드/어드레스 제어부(251)는 데이터 입출력 라인(DQ<7:0>), 라이트 인에이블 신호(WE_N), 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)를 통해 외부 장치와 서로 통신할 수 있다. 커맨드/어드레스 제어부(251)는 외부 장치로부터 라이트 인에이블 신호(WE_N)가 활성화된 동안 데이터 입출력 라인(DQ<7:0>)을 통해 데이터를 입력 받을 수 있다. 외부 장치는 메모리 컨트롤러(1200) 일 수 있다. 이러한 데이터는 페이지 버퍼 그룹(230)을 거쳐 메모리 셀 어레이(100)에 저장될 수 있다. 이러한 데이터를 통상적으로 노멀 데이터라고 부른다. 또한 커맨드/어드레스 제어부(251)는 외부 장치로부터 커맨드 래치 인에이블 신호(CLE)가 활성화된 동안 데이터 입출력 라인(DQ<7:0>)을 통해 커맨드(command)를 입력 받을 수 있다. 커맨드는 노멀 데이터 출력을 위한 노멀 데이터 출력 커맨드 일 수 있다. 또한 커맨드는 로직 데이터 출력을 위한 로직 데이터 출력 커맨드 일 수 있다. 로직 데이터 출력 커맨드는 겟 피처(get feature) 커맨드 일 수 있다. 커맨드/어드레스 제어부(251)는 입력된 커맨드에 기초하여 내부 커맨드 신호(CMD_INT)를 생성할 수 있다. 또한 커맨드/어드레스 제어부(251)는 외부 장치로부터 어드레스 래치 인에이블 신호(ALE)가 활성화된 동안 데이터 입출력 라인(DQ<7:0>)을 통해 어드레스(address)를 입력 받을 수 있다. 커맨드/어드레스 제어부(251)는 입력된 어드레스에 기초하여 내부 어드레스 신호(ADD_INT)를 생성할 수 있다.
리드 인에이블 버퍼부(253)는 외부 장치로부터 입력된 리드 인에이블 신호(RE_N)에 기초하여 내부 리드 인에이블 신호(RE_INT)를 생성할 수 있다. 리드 인에이블 신호(RE_N)는 데이터 출력 구간이 아닌 동안 특정 값을 유지하거나 또는 플로팅(floating) 상태일 수 있고, 데이터 출력 구간 동안 클록(clock)의 형태, 또는 토글링(toggling)의 형태로 입력될 수 있다. 다시 말해 리드 인에이블 신호(RE_N)는 통상적인 시스템 클록(system clock)과 달리, 메모리 장치(1100)가 프로그램 또는 소거 동작을 수행하는 동안에는 비활성화 되었다가 데이터 출력 구간 동안 클록킹(clocking) 될 수 있다. 내부 리드 인에이블 신호(RE_INT)는 리드 인에이블 신호(RE_N)를 지연시켜 생성할 수 있다.
제어 로직(300)은 커맨드/어드레스 제어부(251)에 의해 생성된 내부 커맨드 신호(CMD_INT) 및 내부 어드레스 신호(ADD_INT)에 기초하여 로직 데이터 출력 인에이블 신호(LOGOUT_EN), 데이터 출력 인에이블 신호(DOUT_EN) 및 더미 데이터 인에이블 신호(DUMMY_EN)를 생성할 수 있다.
데이터 출력 인에이블 신호(DOUT_EN)는 메모리 셀 어레이(100)에 저장된 데이터가 페이지 버퍼 그룹(230)을 거쳐 출력되는 구간에서 활성화될 수 있다. 메모리 셀 어레이(100)에 저장된 데이터를 이하부터 노멀 데이터(normal data)라 부르기로 한다. 노멀 데이터는 호스트(2000)에 의해 입력된 데이터 일 수 있다. 다시 말해 데이터 출력 인에이블 신호(DOUT_EN)는 외부 장치로부터 메모리 셀 어레이(100)에 저장된 노멀 데이터를 페이지 버퍼 그룹(230)을 통해 출력하도록 하는 커맨드가 입력된 때 활성화될 수 있다.
로직 데이터 출력 인에이블 신호(LOGOUT_EN)는 제어 로직(300)의 레지스터(register)에 저장된 데이터가 출력되는 구간에서 활성화될 수 있다. 제어 로직(300)의 레지스터(register)에 저장된 데이터를 이하부터 로직 데이터(logic data)라 부르기로 한다. 다시 말해 로직 데이터 출력 인에이블 신호(LOGOUT_EN)는 외부 장치로부터 제어 로직(300)에 저장된 로직 데이터를 출력하도록 하는 커맨드가 입력된 때 활성화될 수 있다. 이러한 커맨드를 로직 데이터 출력 커맨드라고 부를 수 있다. 또한 로직 데이터 출력 커맨드는 겟 피처 커맨드(get feature command)일 수 있고, 제어 로직(300)에 저장된 로직 데이터는 메모리 장치(1100)의 동작 조건 정보일 수 있다.
리드 인에이블 버퍼부(253)는 외부 장치로부터 입력된 리드 인에이블 신호(RE_N), 로직 데이터 출력 인에이블 신호(LOGOUT_EN) 및 데이터 출력 인에이블 신호(DOUT_EN) 중 하나 이상에 기초하여 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)를 생성할 수 있다. 라이징 클럭 신호(RCLK)는 리드 인에이블 신호(RE_N)의 라이징 에지(rising edge)에 동기하여 생성될 수 있고, 폴링 클럭 신호(FCLK)는 리드 인에이블 신호(RE_N)의 폴링 에지(falling edge)에 동기하여 생성될 수 있다. 라이징 클럭 신호(RCLK)와 폴링 클럭 신호(FCLK)는 더블 데이터 레이트(double data rate; DDR) 동작을 위해 사용될 수 있다. 데이터 출력 인에이블 신호(DOUT_EN)가 활성화된 동안 리드 인에이블 신호(RE_N)에 동기하여 라이징 클럭 신호(RCLK)와 폴링 클럭 신호(FCLK) 모두 클록킹 되고, 노멀 데이터는 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)에 동기되어 출력될 수 있다. 로직 데이터 출력 인에이블 신호(LOGOUT_EN)가 활성화된 동안에는 리드 인에이블 신호(RE_N)에 동기하여 라이징 클럭 신호(RCLK) 또는 폴링 클럭 신호(FCLK) 중 어느 하나만 클록킹 되고, 다른 하나는 비활성화 될 수 있다. 예를 들어 로직 데이터 출력 인에이블 신호(LOGOUT_EN)가 활성화된 동안 리드 인에이블 신호(RE_N)의 라이징 에지에 동기하여 라이징 클럭 신호(RCLK)는 클록킹 되고, 폴링 클럭 신호(FCLK)는 비활성화 될 수 있고, 결과적으로 로직 데이터는 라이징 클럭 신호(RCLK)에 동기하여 외부 장치로 출력될 수 있다. 다시 말해 로직 데이터는 싱글 데이터 레이트(single data rate; SDR)로 출력될 수 있다.
리드 인에이블 제어부(252)는 내부 리드 인에이블 신호(RE_INT), 로직 데이터 출력 인에이블 신호(LOGOUT_EN), 데이터 출력 인에이블 신호(DOUT_EN) 및 더미 데이터 인에이블 신호(DUMMY_EN) 중 하나 이상에 기초하여 리드 인에이블 플레인 신호(RE_PLANE), 리드 인에이블 파이프 신호(RE_PIPE) 및 리드 인에이블 로직 신호(RE_LOG)를 생성할 수 있다.
리드 인에이블 플레인 신호(RE_PLANE) 및 리드 인에이블 파이프 신호(RE_PIPE)는 더미 데이터 인에이블 신호(DUMMY_EN)가 활성화 된 구간에서 클록킹(clocking) 되거나 또는 연속적인 펄스가 생성될 수 있다. 또한 리드 인에이블 파이프 신호(RE_PIPE)는 메모리 셀 어레이(100)에 저장된 노멀 데이터가 페이지 버퍼 그룹(230)을 통해 외부 장치로 출력되는 구간에서 클록킹(clocking) 될 수 있다. 이때 리드 인에이블 파이프 신호(RE_PIPE)는 내부 리드 인에이블 신호(RE_INT)에 동기하여 클록킹 될 수 있다.
리드 인에이블 로직 신호(RE_LOG)는 제어 로직(300)에 저장된 로직 데이터가 출력되는 구간에서 클록킹 될 수 있다. 다시 말해 리드 인에이블 로직 신호(RE_LOG)는 로직 데이터 출력 인에이블 신호(LOGOUT_EN)가 활성화 된 구간에서 내부 리드 인에이블 신호(RE_INT)에 동기하여 클록킹 될 수 있다.
제어 로직(300)은 내부 커맨드 신호(CMD_INT)와 내부 어드레스 신호(ADD_INT)에 기초하여 먹스 신호(MUX_CON)를 생성할 수 있다. 먹스 신호(MUX_CON)는 제어 로직(300)에 저장된 로직 데이터가 외부 장치로 출력되는 구간에서 활성화될 수 있다. 먹스 신호(MUX_CON)는 외부 장치로부터 제어 로직(300)에 저장된 로직 데이터를 출력하도록 하는 로직 데이터 출력 커맨드가 입력된 때 활성화될 수 있다. 다시 말해 먹스 신호(MUX_CON)는 데이터 출력 동작이 노멀 데이터 출력 동작인지 또는 로직 데이터 출력 동작인지를 구분하여 주는 플래그(flag) 신호일 수 있다.
제어 로직(300)은 먹스 신호(MUX_CON)가 활성화된 구간에서 로직 데이터를 로직 데이터 라인(DL_LOGIC<63:0>)을 통해 컬럼 디코더(240)의 멀티플렉서부(241)로 출력할 수 있다. 페이지 버퍼 그룹(230)은 리드 인에이블 플레인 신호(RE_PLANE)의 제어를 받아 노멀 데이터를 데이터 라인(DL<63:0>)을 통해 컬럼 디코더(240)의 멀티플렉서부(241)로 출력할 수 있다.
컬럼 디코더(240)는 멀티플렉서부(241), 파이프 래치 제어부(242), 로직 데이터 제어부(243) 및 데이터 출력 래치부(244)를 포함할 수 있다.
멀티플렉서부(241)는 페이지 버퍼 그룹(230)으로부터 데이터 라인(DL<63:0>)를 통해 출력된 노멀 데이터 또는 제어 로직(300)으로부터 로직 데이터 라인(DL_LOGIC<63:0>)을 통해 출력된 로직 데이터에 대해 멀티플렉싱(multiplexing) 동작을 수행할 수 있다. 이때 멀티플렉서부(241)는 먹스 신호(MUX_CON)의 제어를 받아 멀티플렉싱(multiplexing) 동작을 수행할 수 있다. 다시 말해 먹스 신호(MUX_CON)가 활성화 된 때 멀티플렉서부(241)는 로직 데이터 라인(DL_LOGIC<63:0>)을 통해 출력된 로직 데이터를 글로벌 데이터 라인(GDL<63:0>)으로 전송할 수 있다. 반면 먹스 신호(MUX_CON)가 비활성화 된 때 멀티플렉서부(241)는 데이터 라인(DL<63:0>)를 통해 출력된 노멀 데이터를 글로벌 데이터 라인(GDL<63:0>)으로 전송할 수 있다.
파이프 래치 제어부(242)는 멀티플렉서부(241)로부터 글로벌 데이터 라인(GDL<63:0>)을 통해 노멀 데이터를 전송 받을 수 있다. 또한 파이프 래치 제어부(242)는 리드 인에이블 파이프 신호(RE_PIPE)에 동기하여 멀티플렉서부(241)로부터 전송 받은 노멀 데이터를 래치하고, 래치된 노멀 데이터를 글로벌 데이터 출력 라인(GDL_OUT<15:0>)을 통해 데이터 출력 래치부(244)로 전송할 수 있다.
로직 데이터 제어부(243)는 멀티플렉서부(241)로부터 글로벌 데이터 라인(GDL<63:0>)을 통해 로직 데이터를 전송 받을 수 있다. 또한 로직 데이터 제어부(243)는 리드 인에이블 로직 신호(RE_LOG)에 동기하여 멀티플렉서부(241)로부터 전송 받은 로직 데이터를 로직 데이터 출력 라인(LOG_OUT<15:0>)을 통해 데이터 출력 래치부(244)로 전송할 수 있다.
데이터 출력 래치부(244)는 파이프 래치 제어부(242)로부터 글로벌 데이터 출력 라인(GDL_OUT<15:0>)을 통해 전송 받은 노멀 데이터를 래치(latch) 할 수 있다. 또한 데이터 출력 래치부(244)는 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>) 및 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 래치된 노멀 데이터를 데이터 출력 버퍼부(254)로 전송할 수 있다. 다시 말해 데이터 출력 래치부(244)는 래치된 노멀 데이터의 일부를 리드 인에이블 파이프 신호(RE_PIPE)의 라이징 엣지(rising edge)에 동기하여 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송할 수 있다. 또한 데이터 출력 래치부(244)는 래치된 노멀 데이터의 일부를 리드 인에이블 파이프 신호(RE_PIPE)의 폴링 엣지(falling edge)에 동기하여 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송할 수 있다. 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>) 및 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)은 도 2의 컬럼 라인들(CL)에 포함될 수 있다.
또한 데이터 출력 래치부(244)는 로직 데이터 제어부(243)로부터 로직 데이터 출력 라인(LOG_OUT<15:0>)을 통해 전송 받은 로직 데이터를 래치(latch) 할 수 있다. 또한 데이터 출력 래치부(244)는 래치된 로직 데이터를 리드 인에이블 파이프 신호(RE_PIPE)의 라이징 엣지(rising edge)에 동기하여 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송할 수 있다. 이때 데이터 출력 래치부(244)에 래치된 로직 데이터는 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)만을 통해 전송되고, 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해서는 전송되지 않을 수 있다.
데이터 출력 버퍼부(254)는 라이징 클럭 신호(RCLK)에 동기하여 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 전송된 적어도 노멀 데이터 또는 로직 데이터를 버퍼링(bufferring)하거나 또는 데이터 입출력 라인(DQ<7:0>)을 통해 외부 장치로 출력 할 수 있다. 또한 데이터 출력 버퍼부(254)는 폴링 클럭 신호(FCLK)에 동기하여 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 전송된 노멀 데이터를 버퍼링(bufferring) 하거나 또는 데이터 입출력 라인(DQ<7:0>)을 통해 외부 장치로 출력 할 수 있다.
도 5는 도 4의 파이프 래치 제어부를 상세하게 설명하기 위한 도면이다.
도 5를 참조하면, 파이프 래치 제어부(242)는 스트로브 신호 생성부(2421), 파이프 제어부(2422) 및 파이프 래치부(2423)를 포함할 수 있다.
스트로브 신호 생성부(2421)는 리드 인에이블 플레인 신호(RE_PLANE)에 기초하여 데이터 라인 스트로브 신호(DL_STROBE<3:0>)를 생성할 수 있다. 또한 파이프 제어부(2422)는 데이터 라인 스트로브 신호(DL_STROBE<3:0>)에 기초하여 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)를 생성할 수 있다. i는 자연수이며, 이 값은 다양한 설계 방법에 따라 선택될 수 있다.
파이프 래치부(2423)는 글로벌 데이터 라인(GDL<63:0>)을 통해 전송된 노멀 데이터를 래치 할 수 있다. 이때 파이프 래치부(2423)는 데이터 라인 스트로브 신호(DL_STROBE<3:0>)에 기초하여 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)의 제어를 받아 동작할 수 있다. 다시 말해 파이프 래치부(2423)는 리드 인에이블 파이프 신호(RE_PIPE) 및 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)의 제어를 받아 초기 2바이트(byte)의 데이터를 리드 인에이블 신호(RE_N)가 클록킹을 시작 하기 전 미리 글로벌 데이터 출력 라인(GDL_OUT<15:0>)으로 전송할 수 있다. 더미 데이터 인에이블 신호(DUMMY_EN)가 활성화 된 구간에서 리드 인에이블 파이프 신호(RE_PIPE)의 라이징 에지에 동기하여 파이프 래치부(2423)에 저장된 초기 2바이트의 데이터를 글로벌 데이터 출력 라인(GDL_OUT<15:0>)을 통해 출력할 수 있다. 이에 대해서는 하기 도 6을 통하여 보다 상세히 설명하기로 한다.
도 6은 도 4의 데이터 출력 경로에 따른 노멀 데이터 출력 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 외부 장치로부터 메모리 장치(1100)로 노멀 데이터 출력 동작을 위한 노멀 데이터 출력 커맨드와 어드레스가 입력되면 데이터 출력 인에이블 신호(DOUT_EN)가 활성화 되고, 활성화된 데이터 출력 인에이블 신호(DOUT_EN)에 응답하여 데이터 출력을 위한 메모리 장치(1100)의 내부 동작이 시작될 수 있다.
메모리 장치(1100)는 리드 인에이블 신호(RE_N)의 클록킹에 동기하여 외부 장치로 노멀 데이터를 출력 하기 전, 페이지 버퍼 그룹(230)을 이용하여 먼저 메모리 셀 어레이(100)에 저장된 노멀 데이터의 일부를 읽어 파이프 래치부(2423)에 래치하는 동작을 수행한다. 먼저 제어 로직(300)에 의해 생성된 더미 데이터 인에이블 신호(DUMMY_EN)에 기초하여 리드 인에이블 플레인 신호(RE_PLANE)와 리드 인에이블 파이프 신호(RE_PIPE)가 생성된다. 다시 말해 더미 데이터 인에이블 신호(DUMMY_EN)가 활성화 된 구간 동안 리드 인에이블 플레인 신호(RE_PLANE)와 리드 인에이블 파이프 신호(RE_PIPE)는 도 6과 같이 연속적인 펄스(pulse)로 생성되거나 클록킹 될 수 있다. 리드 인에이블 플레인 신호(RE_PLANE)에 응답하여, 페이지 버퍼 그룹(230)이 메모리 셀 어레이(100)로부터 읽은 노멀 데이터는 데이터 라인(DL<63:0>)을 통해 도 4의 멀티플렉서부(241)로 출력될 수 있다. 또한 리드 인에이블 파이프 신호(RE_PIPE)에 응답하여, 멀티플렉서부(241)로부터 글로벌 데이터 출력 라인(GDL_OUT<15:0>)을 통해 전송 받은 노멀 데이터는 도 5의 파이프 래치 제어부(242)의 파이프 래치부(2423)에 래치될 수 있다. 이때 파이프 래치부(2423)는 리드 인에이블 파이프 신호(RE_PIPE) 및 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)에 기초하여 글로벌 데이터 라인(GDL<63:0>)을 통해 전송된 노멀 데이터를 래치 할 수 있다. i는 자연수이며, 다양한 설계방법에 따라 결정될 수 있다.
파이프 래치부(2423)에 첫 2바이트(byte) 데이터가 래치된 후, 리드 인에이블 신호(RE_N)의 클록킹이 시작될 수 있다. 리드 인에이블 버퍼부(253)는 리드 인에이블 신호(RE_N)를 지연시켜 내부 리드 인에이블 신호(RE_INT)를 생성하고, 리드 인에이블 제어부(252)는 내부 리드 인에이블 신호(RE_INT)에 동기하여 리드 인에이블 파이프 신호(RE_PIPE)의 클록킹을 제어한다. 파이프 래치 제어부(242)의 파이프 래치부(2423)에 래치된 노멀 데이터는 리드 인에이블 파이프 신호(RE_PIPE)에 동기하여 글로벌 데이터 출력 라인(GDL_OUT<15:0>)을 통해 데이터 출력 래치부(244)로 출력된다. 또한 리드 인에이블 파이프 신호(RE_PIPE)에 동기하여 데이터 출력 래치부(244)에 래치된 노멀 데이터는 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>) 및 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송될 수 있다. 이때 데이터 출력 래치부(244)에 래치된 노멀 데이터의 일부는 리드 인에이블 파이프 신호(RE_PIPE)의 라이징 에지에 동기하여 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 출력되고, 데이터 출력 래치부(244)에 래치된 노멀 데이터의 다른 일부는 리드 인에이블 파이프 신호(RE_PIPE)의 폴링 에지에 동기하여 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 출력될 수 있다.
리드 인에이블 신호(RE_N)의 라이징 에지(rising edge)에 동기하여 라이징 클럭 신호(RCLK)가 클록킹을 시작하고, 리드 인에이블 신호(RE_N)의 폴링 에지(falling edge)에 동기하여 폴링 클럭 신호(FCLK)가 클록킹을 시작할 수 있다. 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)에 동기하여 데이터 출력 버퍼부(254)에 버퍼링 된 노멀 데이터는 외부 장치로 출력될 수 있다. 다시 말해 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송된 데이터는 라이징 클럭 신호(RCLK)에 동기하여 데이터 입출력 라인(DQ<7:0>)으로 출력되고, 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송된 데이터는 폴링 클럭 신호(FCLK)에 동기하여 데이터 입출력 라인(DQ<7:0>)으로 출력 될 수 있다. 이러한 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)에 의해 데이터는 듀얼 데이터 레이트(dual data rate, DDR)로 출력될 수 있다.
도 6에서 데이터 라인(DL<63:0>) 내지 데이터 입출력 라인(DQ<7:0>)에 실리는 ‘0100’ 내지 ‘00’ 등은 노멀 데이터의 값을 표시한 것으로 노멀 데이터 출력 동작에 대한 이해를 돕기 위한 하나의 예시이며, 실제 동작에서는 이에 국한되지 않고 다양한 데이터가 출력될 수 있다. 또한 데이터 라인(DL<63:0>) 내지 데이터 입출력 라인(DQ<7:0>)에 표시된 ‘xxxx’ 또는 ‘xx’ 등은 언노운(unknown) 값을 의미한다.
도 7은 도 4의 데이터 출력 경로에 따른 로직 데이터 출력 동작을 설명하기 위한 타이밍도이다.
도 7을 참조하면, 메모리 장치(1100)가 4바이트(byte)의 로직 데이터를 외부 장치로 출력하는 동작을 나타내고 있다. 외부 장치로부터 로직 데이터 출력 동작을 위한 로직 데이터 출력 커맨드가 입력되면 로직 데이터 출력 인에이블 신호(LOGOUT_EN)가 활성화 되고, 로직 데이터 출력 동작이 시작된다. 로직 데이터 출력 동작을 위한 로직 데이터 출력 커맨드는 겟 피처 커맨드(get feature command)라고도 불리운다.
로직 데이터 출력 동작이 시작되면 로직 데이터 출력 인에이블 신호(LOGOUT_EN)가 활성화 되고, 로직 데이터 출력 인에이블 신호(LOGOUT_EN)의 활성화에 응답하여 제어 로직(300)의 레지스터에 저장된 로직 데이터가 로직 데이터 라인(DL_LOGIC<63:0>)을 통해 멀티플렉서부(241)로 전송된다. 또한 멀티플렉서부(241)는 제어 로직(300)으로부터 전송 받은 로직 데이터를 먹스 신호(MUX_CON)의 활성화에 응답하여 글로벌 데이터 라인(GDL<63:0>)을 통해 로직 데이터 제어부(243)로 전송한다. 이때 먹스 신호(MUX_CON)의 활성화는 현재의 데이터 출력 동작이 로직 데이터 출력 동작임을 나타내는 플래그 신호(flag signal)의 역할을 할 수 있다.
그리고 나서 리드 인에이블 신호(RE_N)가 클록킹을 시작하고, 리드 인에이블 버퍼부(253)는 리드 인에이블 신호(RE_N)를 지연시켜 내부 리드 인에이블 신호(RE_INT)를 생성할 수 있다. 리드 인에이블 제어부(252)는 내부 리드 인에이블 신호(RE_INT)에 응답하여 리드 인에이블 로직 신호(RE_LOG)를 생성할 수 있다. 리드 인에이블 로직 신호(RE_LOG)는 내부 리드 인에이블 신호(RE_INT)에 동기하여 클록킹 할 수 있다. 도 4의 로직 데이터 제어부(243)는 리드 인에이블 로직 신호(RE_LOG)에 응답하여 선택 버스 신호(SEL<7:0>)를 생성할 수 있다. 또한 로직 데이터 제어부(243)는 선택 버스 신호(SEL<7:0>)에 응답하여 멀티플렉서부(241)로부터 전송 받은 로직 데이터를 로직 데이터 출력 라인(LOG_OUT<15:0>)을 통해 데이터 출력 래치부(244)로 전송할 수 있다.
로직 데이터 출력 동작 수행 중 리드 인에이블 버퍼부(253)는 로직 데이터 출력 인에이블 신호(LOGOUT_EN)에 기초하여 라이징 클럭 신호(RCLK)과 폴링 클럭 신호(FCLK) 중 어느 하나만 클록킹 하도록 제어 할 수 있다. 다시 말해 로직 데이터 출력 동작 수행 중 리드 인에이블 버퍼부(253)는 로직 데이터 출력 인에이블 신호(LOGOUT_EN)에 기초하여 라이징 클럭 신호(RCLK)을 클록킹 하도록 하고, 폴링 클럭 신호(FCLK)는 비활성화 된 상태로 유지할 수 있다. 비활성화 된 상태는 일정한 값을 유지하는 상태일 수 있다.
데이터 출력 래치부(244)는 로직 데이터 제어부(243)로부터 전송 받은 로직 데이터를 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송할 수 있다. 데이터 출력 버퍼부(254)는 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 전송 받은 로직 데이터를 라이징 클럭 신호(RCLK)에 동기하여 데이터 입출력 라인(DQ<7:0>)를 통해 외부 장치로 출력할 수 있다.
도 7에서 데이터 라인(DL<63:0>) 내지 데이터 입출력 라인(DQ<7:0>)에 실리는 ‘55’ 내지 ‘AA’ 등은 로직 데이터의 값을 표시한 것으로 로직 데이터 출력 동작에 대한 이해를 돕기 위한 하나의 예시이며, 실제 동작에서는 이에 국한되지 않고 다양한 데이터가 출력될 수 있다. 또한 데이터 라인(DL<63:0>) 내지 데이터 입출력 라인(DQ<7:0>)에 표시된 ‘xxxx’ 또는 ‘xx’ 등은 언노운(unknown) 값을 의미한다.
메모리 장치(1100)의 데이터 출력 동작의 동작 프리퀀시(frequency)는 지속적으로 높아지고 있다. 이에 따라 메모리 장치의 데이터 출력 동작 중 오류가 발생하여 메모리 장치의 신뢰성이 저하될 수 있다 이에 따라 메모리 장치의 데이터 출력 패스(data output path) 설계가 중요해 지고 있다. 도 4 내지 도 6을 참조하면, 노멀 데이터 출력 동작과 로직 데이터 출력 동작은 서로 상이한 데이터 패스(data path)를 활용할 수 있다. 다시 말해 노멀 데이터는 파이프 래치 제어부(242)를 통해 리드 인에이블 파이프 신호(RE_PIPE)의 제어를 받아 출력 되고, 로직 데이터는 로직 데이터 제어부(243)를 통해 리드 인에이블 로직 신호(RE_LOG) 및 선택 버스 신호(SEL<7:0>)의 제어를 받아 출력된다. 도 4 내지 도 6과 같이 노멀 데이터 출력 패스(normal data output path)와 로직 데이터 출력 패스(logic data output path)를 별도로 구비하여 제어할 경우 메모리 장치의 신뢰성을 유지하기 위하여 보다 더 정밀한 타이밍 제어(timing control)가 요구될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 데이터 출력 경로를 설명하기 위한 도면이다.
도 8을 참조하면, 노멀 데이터 출력 패스와 로직 데이터 출력 패스는 파이프 래치 제어부(242’)와 글로벌 데이터 출력 라인(GDL_OUT<15:0>)을 서로 공유할 수 있다. 페이지 버퍼 그룹(230)을 통해 출력된 노멀 데이터와 제어 로직(300)으로부터 출력된 로직 데이터는 멀티플렉서부(241) 부터 데이터 입출력 라인(DQ<7:0>)을 통해 외부 장치로 출력될 때까지 동일한 데이터 패스(data path)를 공유할 수 있다. 다시 말해 도 4에 도시된 데이터 출력 경로와 달리 로직 데이터 출력 동작을 위한 별도의 로직 데이터 제어부(243) 및 로직 데이터 출력 라인(LOG_OUT<15:0>)을 포함하고 있지 않고, 도 8의 파이프 래치 제어부(242’) 및 글로벌 데이터 출력 라인(GDL_OUT<15:0>)이 로직 데이터 출력 동작을 위한 기능을 수행할 수 있다.
도 8의 리드 인에이블 제어부(252’)는 도 4의 리드 인에이블 제어부(252)와 달리 로직 데이터 출력 인에이블 신호(LOGOUT_EN)를 입력으로 받을 수 있다. 다시 말해 리드 인에이블 제어부(252’)는 로직 데이터 출력 인에이블 신호(LOGOUT_EN) 및 데이터 출력 인에이블 신호(DOUT_EN) 중 적어도 하나의 신호에 응답하여 리드 인에이블 파이프 신호(RE_PIPE)를 생성할 수 있다. 도 4 내지 도 7에 도시된 데이터 출력 경로 및 타이밍(timing) 제어 방법에서 리드 인에이블 파이프 신호(RE_PIPE)는 노멀 데이터 출력 동작 중 내부 리드 인에이블 신호(RE_INT)에 동기하여 클록킹 하고, 로직 데이터 출력 동작 중에는 비활성화 된다. 그러나 도 8에 도시된 리드 인에이블 파이프 신호(RE_PIPE)는 노멀 데이터 출력 구간 뿐만 아니라 로직 데이터 출력 인에이블 신호(LOGOUT_EN)에 응답하여 로직 데이터 출력 구간에서도 내부 리드 인에이블 신호(RE_INT)에 동기하여 클록킹 할 수 있다. 다시 말해 도 8의 리드 인에이블 파이프 신호(RE_PIPE)는 로직 데이터 출력 동작시 도 4 내지 도 7의 리드 인에이블 로직 신호(RE_LOG)의 기능을 수행할 수 있다. 도 8의 리드 인에이블 제어부(252’)는 도 4의 리드 인에이블 제어부(252)와 달리 별도의 리드 인에이블 로직 신호(RE_LOG)를 생성하지 않을 수 있다.
도 8의 파이프 래치 제어부(242’)는 도 4에 도시된 바와 같이 노멀 데이터 출력 경로로 이용된다. 또한 파이프 래치 제어부(242’)는 로직 데이터 출력 인에이블 신호(LOGOUT_EN)의 제어를 받아 글로벌 데이터 라인(GDL<63:0>)을 통해 전송된 로직 데이터를 래치할 수 있다. 즉 파이프 래치 제어부(242’)는 로직 데이터 출력 인에이블 신호(LOGOUT_EN)가 활성화 된 때 글로벌 데이터 라인(GDL<63:0>)을 통해 전송된 로직 데이터를 래치할 수 있고, 리드 인에이블 플레인 신호(RE_PLANE)가 활성화 된 때 글로벌 데이터 라인(GDL<63:0>)을 통해 전송된 노멀 데이터를 래치할 수 있다.
데이터 출력 래치부(244’)는 리드 인에이블 파이프 신호(RE_PIPE)에 응답하여 노멀 데이터를 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>) 및 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송할 수 있다. 또한 데이터 출력 버퍼부(254)는 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)에 동기하여 노멀 데이터를 데이터 입출력 라인(DQ<7:0>)을 통해 외부 장치로 출력할 수 있다. 실시예로서, 데이터 출력 래치부(244’)는 리드 인에이블 파이프 신호(RE_PIPE)의 라이징 에지에 동기하여 노멀 데이터의 일부를 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)으로 전송하고, 리드 인에이블 파이프 신호(RE_PIPE)의 폴링 에지에 동기하여 노멀 데이터의 다른 일부를 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송할 수 있다. 또한 데이터 출력 버퍼부(254)는 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)에 동기하여 노멀 데이터를 데이터 입출력 라인(DQ<7:0>)을 통해 외부 장치로 출력할 수 있다. 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>) 및 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)은 도 2의 컬럼 라인들(CL)에 포함될 수 있다.
데이터 출력 래치부(244’)는 리드 인에이블 파이프 신호(RE_PIPE)에 동기하여 로직 데이터를 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송할 수 있다. 이때 데이터 출력 래치부(244’)는 리드 인에이블 파이프 신호(RE_PIPE)의 라이징 에지에 동기하여 로직 데이터를 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송할 수 있다. 또한 데이터 출력 버퍼부(254)는 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 전송된 로직 데이터를 라이징 클럭 신호(RCLK)에 동기하여 데이터 입출력 라인(DQ<7:0>)를 통해 외부 장치로 출력할 수 있다. 이때 로직 데이터는 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 경유하지 않을 수 있고, 폴링 클럭 신호(FCLK)는 비활성화된 상태를 유지할 수 있다. 다시 말해 노멀 데이터는 더블 데이터 레이트(double data rate; DDR)로 출력될 수 있고, 로직 데이터는 싱글 데이터 레이트(single data rate; SDR)로 출력될 수 있다. 따라서 로직 데이터가 노멀 데이터 대비 데이터 출력 동작에 있어 더 큰 타이밍 마진(timing margin)을 가질 수 있다.
커맨드/어드레스 제어부(251), 리드 인에이블 버퍼부(253) 및 데이터 출력 버퍼부(254)의 구성 및 동작은 도 4를 통해 상세히 설명된 바와 같으므로 자세한 설명은 생략한다.
도 9는 본 발명의 실시예에 따른 도 8의 파이프 래치 제어부를 상세하게 설명하기 위한 도면이다.
도 9를 참조하면, 파이프 래치 제어부(242’)는 스트로브 신호 생성부(2421), 파이프 제어부(2422’), 파이프 래치부(2423) 및 펄스 생성부(2424)를 포함할 수 있다. 다시 말해 도 9의 파이프 래치 제어부(242’)는 도 3의 파이프 래치 제어부(242)와 달리 펄스 생성부(2424)를 별도로 포함할 수 있다. 펄스 생성부(2424)는 로직 데이터 출력 동작을 위한 것으로 로직 데이터 출력 인에이블 신호(LOGOUT_EN)에 응답하여 로직 데이터 파이프 입력 신호(PIN_LOG)를 생성할 수 있다. 로직 데이터 파이프 입력 신호(PIN_LOG)는 로직 데이터 출력 인에이블 신호(LOGOUT_EN)의 활성화에 응답하여 펄스를 생성하는 신호일 수 있다.
도 9의 파이프 제어부(2422’)는 노멀 데이터 출력 동작 중 스트로브 신호 생성부(2421)에 의해 생성된 데이터 라인 스트로브 신호(DL_STROBE<3:0>)에 기초하여 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)를 생성할 수 있다. 노멀 데이터 출력 동작시 로직 데이터 파이프 입력 신호(PIN_LOG)는 비활성화 될 수 있다.
파이프 제어부(2422’)는 로직 데이터 출력 동작 중 로직 데이터 파이프 입력 신호(PIN_LOG)에 응답하여 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)의 값을 변경할 수 있다. 예를 들어 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>) 각각의 하위 1비트 값은 로직 데이터 파이프 입력 신호(PIN_LOG)의 펄스에 응답하여 값이 변경될 수 있다. 로직 데이터 출력 동작 중 데이터 라인 스트로브 신호(DL_STROBE<3:0>)는 비활성화 될 수 있다.
파이프 래치부(2423)는 글로벌 데이터 라인(GDL<63:0>)을 통해 전송된 노멀 데이터 및/또는 로직 데이터를 리드 인에이블 파이프 신호(RE_PIPE)에 기초하여 글로벌 데이터 출력 라인(GDL_OUT<15:0>)을 통해 출력할 수 있다. 상술한 바와 같이 도 8 내지 도 9의 리드 인에이블 파이프 신호(RE_PIPE)는 도 4 내지 도 7과 달리 노멀 데이터 출력 동작과 로직 데이터 출력 동작에서 클록킹 할 수 있다.
도 8 내지 도 9에서 설명된 데이터 출력 경로에서의 노멀 데이터 출력 패스 및 신호 제어 방법은 도 4 내지 도 7을 통해 설명된 노멀 데이터 출력 패스 및 신호 제어 방법과 실질적으로 동일하다. 따라서 이에 대하여는 상세한 설명을 생략한다.
도 10은 도 8및 도 9의 데이터 출력 경로에 따른 로직 데이터 출력 동작을 설명하기 위한 타이밍도이다.
도 10을 참조하면, 4바이트(byte)의 로직 데이터를 외부 장치로 출력하는 동작을 나타내고 있다. 외부 장치로부터 로직 데이터 출력 동작을 위한 로직 데이터 출력 커맨드가 입력되면 로직 데이터 출력 인에이블 신호(LOGOUT_EN)가 활성화 되고, 로직 데이터 출력 동작이 시작된다. 로직 데이터 출력 인에이블 신호(LOGOUT_EN)의 활성화에 응답하여 제어 로직(300)의 레지스터에 저장된 로직 데이터가 로직 데이터 라인(DL_LOGIC<63:0>)을 통해 멀티플렉서부(241)로 전송된다. 또한 멀티플렉서부(241)는 제어 로직(300)으로부터 전송 받은 로직 데이터를 먹스 신호(MUX_CON)의 활성화에 응답하여 글로벌 데이터 라인(GDL<63:0>)을 통해 파이프 래치 제어부(242’)로 전송한다.
도 9에서 설명한 바와 같이 로직 데이터 출력 인에이블 신호(LOGOUT_EN)의 활성화에 응답하여 로직 데이터 파이프 입력 신호(PIN_LOG)가 생성된다. 로직 데이터 파이프 입력 신호(PIN_LOG)는 로직 데이터 출력 인에이블 신호(LOGOUT_EN)가 활성화에 응답하여 발생하는 펄스 신호 일 수 있다.
로직 데이터 파이프 입력 신호(PIN_LOG)의 활성화에 응답하여 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)의 값이 변경될 수 있고, 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)에 기초하여 글로벌 데이터 라인(GDL<63:0>)을 통해 입력된 로직 데이터가 글로벌 데이터 출력 라인(GDL_OUT<15:0>)으로 전송될 수 있다. 다시 말해 로직 데이터 파이프 입력 신호(PIN_LOG)의 활성화는 제어 로직(300)에 저장된 로직 데이터의 일부가 리드 인에이블 신호(RE_N)가 클록킹을 시작하기 전 미리 글로벌 데이터 출력 라인(GDL_OUT<15:0>)으로 전송될 수 있도록 할 수 있다.
로직 데이터 출력 동작시 글로벌 데이터 출력 라인(GDL_OUT<15:0>) 중 8비트(bit)의 전송 버스(bus)를 통해 전송되는 데이터는 무시(don’t care)되고, 나머지 8비트의 전송 버스만을 이용하여 전송될 수 있다. 예를 들어 로직 데이터는 글로벌 데이터 출력 라인(GDL_OUT<15:0>)의 하위 8비트의 전송 버스를 통해 전송되고, 상위 8비트의 전송 버스로는 로직 데이터가 전송되지 않을 수 있다.
리드 인에이블 신호(RE_N)가 클록킹을 시작하면 글로벌 데이터 출력 라인(GDL_OUT<15:0>)을 통해 전송된 로직 데이터를 리드 인에이블 파이프 신호(RE_PIPE)에 동기하여 데이터 출력 버퍼부(254)로 전송할 수 있다. 이때 로직 데이터는 데이터 출력 래치부(244’)는 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>) 또는 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>) 중 어느 하나를 통해 전송될 수 있다. 예를 들어 글로벌 데이터 출력 라인(GDL_OUT<15:0>)의 하위 8비트의 전송 버스를 통해 전송된 로직 데이터는 리드 인에이블 파이프 신호(RE_PIPE)의 라이징 에지에 동기하여 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송될 수 있다. 이때 로직 데이터는 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)로는 전송되지 않게 될 수 있다.
라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송된 로직 데이터는 라이징 클럭 신호(RCLK)에 동기하여 데이터 입출력 라인(DQ<7:0>)를 통해 외부 장치로 출력될 수 있다. 이때 폴링 클럭 신호(FCLK)은 비활성화 상태를 유지할 수 있다.
다른 예시로서, 로직 데이터는 글로벌 데이터 출력 라인(GDL_OUT<15:0>)의 상위 8비트의 전송 버스를 통해 데이터 출력 래치부(244’)로 전송될 수 있다. 글로벌 데이터 출력 라인(GDL_OUT<15:0>)의 상위 8비트의 전송 버스를 통해 데이터 출력 래치부(244’)로 전송된 로직 데이터는 리드 인에이블 파이프 신호(RE_PIPE)의 폴링 에지에 동기하여 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송될 수 있다. 또한 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송된 로직 데이터는 폴링 클럭 신호(FCLK)에 동기하여 데이터 입출력 라인(DQ<7:0>)를 통해 외부 장치로 출력될 수 있다. 이때 라이징 클럭 신호(RCLK)은 비활성화 상태를 유지할 수 있다.
도 10에서 데이터 라인(DL<63:0>) 내지 데이터 입출력 라인(DQ<7:0>)에 실리는 ‘55’ 내지 ‘AA’ 등은 로직 데이터의 값을 표시한 것으로 로직 데이터 출력 동작에 대한 이해를 돕기 위한 하나의 예시이며, 실제 동작에서는 이에 국한되지 않고 다양한 데이터가 출력될 수 있다. 또한 데이터 라인(DL<63:0>) 내지 데이터 입출력 라인(DQ<7:0>)에 표시된 ‘xxxx’ 또는 ‘xx’ 등은 언노운(unknown) 값을 의미한다.
도 8 내지 도 10을 통해 설명된 바와 같이 노멀 데이터 출력 경로와 로직 데이터 출력 경로를 공유할 경우, 고속의 데이터 출력 동작에 있어 보다 높은 신뢰성을 획득할 수 있다. 다시 말해 로직 데이터 출력 경로는 노멀 데이터 출력 경로와 별도로 구성되지 않고, 로직 데이터를 노멀 데이터 출력 경로를 이용하여 출력되도록 하여 데이터 출력 경로를 단순화 할 수 있고, 결과적으로 더 신뢰성 높은 타이밍 제어가 가능할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 도 8의 파이프 래치 제어부를 상세하게 설명하기 위한 도면이다.
도 11을 참조하면, 펄스 생성부(2424”)는 로직 데이터 출력 인에이블 신호(LOGOUT_EN)에 응답하여 제1 로직 데이터 파이프 입력 신호(PIN_LOG1) 및 제2 로직 데이터 파이프 입력 신호(PIN_LOG2)를 생성할 수 있다. 이때 제1 로직 데이터 파이프 입력 신호(PIN_LOG1)은 도 9 내지 도 10의 로직 데이터 파이프 입력 신호(PIN_LOG)와 동일한 방식으로 생성될 수 있다. 또한 제2 로직 데이터 파이프 입력 신호(PIN_LOG2)는 제1 로직 데이터 파이프 입력 신호(PIN_LOG1)를 시간 지연시켜 생성할 수 있다. 메모리 장치(1100)는 제1 로직 데이터 파이프 입력 신호(PIN_LOG1) 및 제2 로직 데이터 파이프 입력 신호(PIN_LOG2)를 이용하여 8바이트의 로직 데이터를 출력할 수 있다. 다시 말해 제1 로직 데이터 파이프 입력 신호(PIN_LOG1)에 응답하여 4바이트의 로직 데이터를 출력하고, 제2 로직 데이터 파이프 입력 신호(PIN_LOG2)를 이용하여 다른 4바이트의 로직 데이터를 출력할 수 있다.
파이프 제어부(2422”)는 로직 데이터 출력 동작시 제1 로직 데이터 파이프 입력 신호(PIN_LOG1)에 기초하여 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>) 각각의 어느 한 비트의 값을 제어하고, 파이프 제어부(2422”)는 제2 로직 데이터 파이프 입력 신호(PIN_LOG2)에 기초하여 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>) 각각의 다른 한 비트의 값을 제어할 수 있다. 예를 들어 i가 1인 경우, 파이프 제어부(2422”)는 로직 데이터 출력 동작시 제1 로직 데이터 파이프 입력 신호(PIN_LOG1)에 기초하여 제1 파이프 입력 신호(PIN_0<1:0>), 제2 파이프 입력 신호(PIN_1<1:0>), 제3 파이프 입력 신호(PIN_2<1:0>) 및 제4 파이프 입력 신호(PIN_3<1:0>) 각각의 하위 비트의 값을 제어하고, 제2 로직 데이터 파이프 입력 신호(PIN_LOG2)에 기초하여 제1 파이프 입력 신호(PIN_0<1:0>), 제2 파이프 입력 신호(PIN_1<1:0>), 제3 파이프 입력 신호(PIN_2<1:0>) 및 제4 파이프 입력 신호(PIN_3<1:0>) 각각의 상위 비트의 값을 제어할 수 있다.
파이프 래치부(2423)는 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)의 제어를 받아 글로벌 데이터 라인(GDL<63:0>)을 통해 전송된 로직 데이터를 래치할 수 있다. 또한 파이프 래치부(2423)는 리드 인에이블 파이프 신호(RE_PIPE)에 동기하여 래치된 로직 데이터를 글로벌 데이터 출력 라인(GDL_OUT<15:0>)을 통해 출력할 수 있다.
도 12는 도 8 및 도 10의 데이터 출력 경로에 따른 로직 데이터 출력 동작을 설명하기 위한 타이밍도이다.
도 12를 참조하면, 8바이트(byte)의 로직 데이터를 외부 장치로 출력하는 동작을 나타내고 있다. 외부 장치로부터 로직 데이터 출력 동작을 위한 로직 데이터 출력 커맨드가 입력되면 로직 데이터 출력 인에이블 신호(LOGOUT_EN)가 활성화 되고, 로직 데이터 출력 동작이 시작된다. 로직 데이터 출력 인에이블 신호(LOGOUT_EN)의 활성화에 응답하여 제어 로직(300)의 레지스터에 저장된 로직 데이터가 로직 데이터 라인(DL_LOGIC<63:0>)을 통해 멀티플렉서부(241)로 전송된다. 또한 멀티플렉서부(241)는 제어 로직(300)으로부터 전송 받은 로직 데이터를 먹스 신호(MUX_CON)의 활성화에 응답하여 글로벌 데이터 라인(GDL<63:0>)을 통해 파이프 래치 제어부(242’)로 전송한다.
도 11에서 설명한 바와 같이 로직 데이터 출력 인에이블 신호(LOGOUT_EN)의 활성화에 응답하여 제1 로직 데이터 파이프 입력 신호(PIN_LOG1)가 생성되고, 제1 로직 데이터 파이프 입력 신호(PIN_LOG1)를 시간 지연시켜 제2 로직 데이터 파이프 입력 신호(PIN_LOG2)가 생성될 수 있다. 상술한 바와 같이 제1 로직 데이터 파이프 입력 신호(PIN_LOG1) 및 제2 로직 데이터 파이프 입력 신호(PIN_LOG2)를 생성하여 8바이트의 로직 데이터를 출력할 수 있다. 다시 말해 제1 로직 데이터 파이프 입력 신호(PIN_LOG1)에 응답하여 4바이트의 로직 데이터가 출력되고, 제2 로직 데이터 파이프 입력 신호(PIN_LOG2)에 응답하여 다른 4바이트의 로직 데이터가 출력될 수 있다. 제1 로직 데이터 파이프 입력 신호(PIN_LOG1)는 로직 데이터 출력 인에이블 신호(LOGOUT_EN)가 활성화에 응답하여 발생하는 펄스 신호 일 수 있다.
제1 로직 데이터 파이프 입력 신호(PIN_LOG1)의 활성화에 의해 파이프 제어부(2422)는 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)의 하위 비트의 값이 변경될 수 있고, 제2 로직 데이터 파이프 입력 신호(PIN_LOG2)의 활성화에 의해 파이프 제어부(2422”)는 데이터 라인 스트로브 신호(DL_STROBE<3:0>)에 기초하여 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)의 다른 비트의 값이 변경될 수 있다. 또한 파이프 래치부(2422”)는 제1 파이프 입력 신호(PIN_0<i:0>), 제2 파이프 입력 신호(PIN_1<i:0>), 제3 파이프 입력 신호(PIN_2<i:0>) 및 제4 파이프 입력 신호(PIN_3<i:0>)에 기초하여 글로벌 데이터 라인(GDL<63:0>)을 통해 입력된 로직 데이터를 래치할 수 있다.
파이프 래치부(2423)에 래치된 로직 데이터는 리드 인에이블 파이프 신호(RE_PIPE)에 동기하여 글로벌 데이터 출력 라인(GDL_OUT<15:0>)에 실릴 수 있다. 이때 글로벌 데이터 출력 라인(GDL_OUT<15:0>) 중 상위 8비트(bit)의 전송 버스(bus)를 통해 전송되는 데이터는 무시(don’t care)될 수 있다. 다시 말해 로직 데이터는 글로벌 데이터 출력 라인(GDL_OUT<15:0>) 중 하위 8비트의 전송 버스만을 이용하여 전송될 수 있다.
리드 인에이블 신호(RE_N)가 클록킹을 시작하면 데이터 출력 래치부(244’)는 로직 데이터를 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>) 또는 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>) 중 어느 하나를 통해 리드 인에이블 파이프 신호(RE_PIPE)에 동기하여 데이터 출력 버퍼부(254)로 전송할 수 있다. 예를 들어 글로벌 데이터 출력 라인(GDL_OUT<15:0>)의 하위 8비트의 전송 버스를 통해 전송된 로직 데이터는 리드 인에이블 파이프 신호(RE_PIPE)의 라이징 에지에 동기하여 라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송될 수 있다.
라이징 엣지 동기 데이터 출력 라인(RDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송된 로직 데이터는 라이징 클럭 신호(RCLK)에 동기하여 데이터 입출력 라인(DQ<7:0>)를 통해 외부 장치로 출력될 수 있다. 이때 폴링 클럭 신호(FCLK)은 비활성화 상태를 유지할 수 있다. 다시 말해 로직 데이터는 리드 인에이블 신호(RE_N)에 대해 싱글 데이터 레이트(SDR)로 출력될 수 있다.
다른 예시로서, 로직 데이터는 글로벌 데이터 출력 라인(GDL_OUT<15:0>)의 상위 8비트의 전송 버스를 통해 데이터 출력 래치부(244’)로 전송될 수 있다. 글로벌 데이터 출력 라인(GDL_OUT<15:0>)의 상위 8비트의 전송 버스를 통해 데이터 출력 래치부(244’)로 전송된 로직 데이터는 리드 인에이블 파이프 신호(RE_PIPE)의 폴링 에지에 동기하여 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송될 수 있다. 또한 폴링 엣지 동기 데이터 출력 라인(FDL_OUT<7:0>)을 통해 데이터 출력 버퍼부(254)로 전송된 로직 데이터는 폴링 클럭 신호(FCLK)에 동기하여 데이터 입출력 라인(DQ<7:0>)를 통해 외부 장치로 출력될 수 있다. 이때 라이징 클럭 신호(RCLK)은 비활성화 상태를 유지할 수 있다.
도 12에서 데이터 라인(DL<63:0>) 내지 데이터 입출력 라인(DQ<7:0>)에 실리는 ‘55’ 내지 ‘AA’ 등은 로직 데이터의 값을 표시한 것으로 로직 데이터 출력 동작에 대한 이해를 돕기 위한 하나의 예시이며, 실제 동작에서는 이에 국한되지 않고 다양한 데이터가 출력될 수 있다. 또한 데이터 라인(DL<63:0>) 내지 데이터 입출력 라인(DQ<7:0>)에 표시된 ‘xxxx’ 또는 ‘xx’ 등은 언노운(unknown) 값을 의미한다.
도 13은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 14는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 15는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 16은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (20)

  1. 메모리 셀 어레이에 저장된 노멀 데이터를 리드 하도록 구성된 페이지 버퍼 그룹;
    로직 데이터를 저장하도록 구성된 제어 로직; 및
    리드 인에이블 파이프 신호에 동기하여 상기 페이지 버퍼 그룹으로부터 출력된 상기 노멀 데이터를 래치하고, 상기 리드 인에이블 파이프 신호에 동기하여 상기 제어 로직으로부터 출력된 상기 로직 데이터를 래치하도록 구성된 파이프 래치 제어부를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 파이프 래치 제어부로부터 상기 노멀 데이터 및 상기 로직 데이터를 전송 받아 래치하도록 구성된 데이터 출력 래치부를 포함하고,
    상기 파이프 래치 제어부에 래치된 상기 노멀 데이터 및 상기 로직 데이터는 상기 리드 인에이블 파이프 신호에 동기하여 상기 데이터 출력 래치부로 순차적으로 전송되는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제어 로직은 노멀 데이터 출력 커맨드에 응답하여 더미 데이터 인에이블 신호를 활성화 하도록 구성되고,
    상기 데미 데이터 인에이블 신호가 활성화 된 동안 상기 리드 인에이블 파이프 신호가 클록킹 되도록 구성된 입출력 회로를 포함하고,
    상기 파이프 래치 제어부는 상기 데미 데이터 인에이블 신호가 활성화 된 동안 상기 리드 인에이블 파이프 신호에 동기하여 상기 노멀 데이터의 일부를 래치하도록 구성되는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 로직은 로직 데이터 출력 커맨드에 응답하여 로직 데이터 출력 인에이블 신호가 활성화 되도록 구성되고,
    상기 파이프 래치 제어부는, 상기 로직 데이터 출력 인에이블 신호가 활성화되면 로직 데이터 파이프 입력 신호에 펄스를 생성하고, 상기 로직 데이터 파이프 입력 신호의 상기 펄스에 응답하여 상기 로직 데이터의 일부를 래치하도록 구성되는 것을 특징으로 하는 메모리 장치.
  5. 제2항에 있어서,
    상기 데이터 출력 래치부는, 상기 리드 인에이블 파이프 신호의 라이징 에지에 동기하여 상기 노멀 데이터의 일부를 라이징 에지 동기 데이터 출력 라인들을 통해 출력하고, 상기 리드 인에이블 파이프 신호의 폴링 에지에 동기하여 상기 노멀 데이터의 다른 일부를 폴링 에지 동기 데이터 출력 라인들을 통해 출력하도록 구성된 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서,
    상기 데이터 출력 래치부는 상기 리드 인에이블 파이프 신호의 라이징 에지에 동기하여 상기 로직 데이터를 상기 라이징 에지 동기 데이터 출력 라인들을 통해 출력하도록 구성되고,
    상기 로직 데이터는 상기 폴링 에지 동기 데이터 출력 라인들을 거치지 않는 것을 특징으로 하는 메모리 장치.
  7. 제4항에 있어서,
    상기 입출력 회로는, 외부 장치로부터 입력되는 리드 인에이블 신호의 라이징 에지에 동기하여 라이징 클럭 신호를 생성하고, 상기 리드 인에이블 신호의 폴링 에지에 동기하여 폴링 클럭 신호를 생성하고, 상기 라이징 클럭 신호와 상기 폴링 클럭 신호에 동기하여 상기 노멀 데이터가 상기 외부 장치로 출력되도록 구성된 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 로직 데이터 출력 인에이블 신호가 활성화 된 동안 상기 폴링 클럭 신호는 상기 리드 인에이블 신호와 관계 없이 일정한 값을 유지하는 것을 특징으로 하는 메모리 장치.
  9. 제4항에 있어서,
    상기 파이프 래치 제어부는, 상기 로직 데이터 파이프 입력 신호를 시간 지연시켜 제2 로직 데이터 파이프 입력 신호를 생성하고, 상기 제2 로직 데이터 파이프 입력 신호에 응답하여 상기 로직 데이터의 다른 일부를 래치하도록 구성되는 것을 특징으로 하는 메모리 장치.
  10. 제4항에 있어서,
    상기 로직 데이터의 일부가 상기 파이프 래치 제어부에 래치 된 후 외부 장치로부터 입력되는 리드 인에이블 신호가 클록킹을 시작하고,
    상기 리드 인에이블 신호에 동기하여 상기 리드 인에이블 파이프 신호가 클록킹 되는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 제어 로직은 상기 리드 인에이블 신호가 클록킹을 시작 하기 전 상기 더미 데이터 인에이블 신호를 비활성화 하도록 구성된 것을 특징으로 하는 메모리 장치.
  12. 제1항에 있어서,
    상기 로직 데이터는 상기 메모리 장치의 동작 조건 정보를 포함하는 것을 특징으로 하는 메모리 장치.
  13. 노멀 데이터 및 로직 데이터를 출력 하도록 구성된 메모리 장치; 및
    리드 인에이블 신호를 출력하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    메모리 셀 어레이로부터 상기 노멀 데이터를 리드 하도록 구성된 페이지 버퍼 그룹;
    상기 로직 데이터를 저장하도록 구성된 제어 로직;
    상기 리드 인에이블 신호에 동기하여 리드 인에이블 파이프 신호를 생성하도록 구성된 입출력 회로; 및
    상기 리드 인에이블 파이프 신호에 동기하여 상기 페이지 버퍼 그룹으로부터 출력된 상기 노멀 데이터 및 상기 제어 로직으로부터 출력된 상기 로직 데이터를 래치하도록 구성된 파이프 래치 제어부를 포함하고,
    상기 노멀 데이터는 상기 리드 인에이블 파이프 신호의 라이징 에지 및 폴링 에지에 동기하여 출력되고,
    상기 로직 데이터는 상기 리드 인에이블 파이프 신호의 라이징 에지와 폴링 에지 중 어느 하나에 동기하여 출력되는 것을 특징으로 하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 메모리 컨트롤러는 노멀 데이터 출력 커맨드를 출력하도록 구성되고,
    상기 제어 로직은 상기 노멀 데이터 출력 커맨드에 응답하여 더미 데이터 인에이블 신호를 활성화 하도록 구성되고,
    상기 입출력 회로는 상기 더미 데이터 인에이블 신호가 활성화 된 동안 상기 리드 인에이블 파이프 신호가 상기 리드 인에이블 신호에 관계 없이 클록킹 하도록 제어하는 것을 특징으로 하는 메모리 시스템.
  15. 제14항에 있어서,
    상기 더미 데이터 인에이블 신호가 활성화 된 동안 상기 리드 인에이블 파이프 신호에 동기하여 상기 노멀 데이터의 일부가 상기 파이프 래치 제어부에 래치되는 것을 특징으로 하는 특징으로 하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 메모리 컨트롤러는 로직 데이터 출력 커맨드를 출력하도록 구성되고,
    상기 제어 로직은 상기 로직 데이터 출력 커맨드에 응답하여 로직 데이터 출력 인에이블 신호를 활성화 하도록 구성되고,
    상기 입출력 회로는 상기 로직 데이터 출력 인에이블 신호의 활성화에 응답하여 로직 데이터 파이프 입력 신호에 펄스가 생성되도록 제어하고,
    상기 로직 데이터 파이프 입력 신호에 응답하여 상기 로직 데이터의 일부가 상기 파이프 래치 제어부에 래치되는 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 입출력 회로는, 상기 로직 데이터 출력 인에이블 신호가 활성화 된 동안 상기 리드 인에이블 신호의 라이징 에지에 동기하여 상기 라이징 클럭 신호를 생성하고, 상기 라이징 클럭 신호에 동기하여 상기 노멀 데이터가 상기 메모리 컨트롤러로 출력되도록 구성되고, 상기 로직 데이터 출력 인에이블 신호가 활성화 된 동안 상기 폴링 클럭 신호를 상기 리드 인에이블 신호와 관계 없이 일정한 값으로 유지하는 것을 특징으로 하는 메모리 시스템.
  18. 제16항에 있어서,
    상기 파이프 래치 제어부는, 상기 로직 데이터 파이프 입력 신호를 시간 지연시켜 제2 로직 데이터 파이프 입력 신호를 생성하고, 상기 제2 로직 데이터 파이프 입력 신호에 응답하여 상기 로직 데이터의 다른 일부를 래치하도록 구성되는 것을 특징으로 하는 메모리 시스템.
  19. 리드 인에이블 파이프 신호에 응답하여 메모리 셀 어레이로부터 출력된 노멀 데이터를 래치하는 단계;
    리드 인에이블 신호가 클록킹을 시작하는 단계;
    상기 리드 인에이블 신호에 동기하여 상기 리드 인에이블 파이프 신호를 클록킹 하는 단계; 및
    상기 리드 인에이블 신호에 동기하여 더블 데이터 레이트로 상기 노멀 데이터를 외부로 출력하는 단계;
    로직 데이터 파이프 입력 신호에 응답하여 제어 로직으로부터 출력된 로직 데이터를 래치하는 단계; 및
    상기 리드 인에이블 신호에 동기하여 싱글 데이터 레이트로 상기 로직 데이터를 외부로 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 리드 인에이블 파이프 신호는 상기 리드 인에이블 신호가 클록킹을 시작 하기 전 노멀 데이터 출력 명령에 응답하여 다수의 펄스들을 생성하고,
    상기 로직 데이터 파이프 입력 신호는 상기 리드 인에이블 신호가 클록킹을 시작 하기 전 로직 데이터 출력 명령에 응답하여 하나의 펄스를 생성하는 것을 특징으로 하는 메모리 장치의 동작 방법.
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