KR100670729B1 - 반도체메모리소자의 내부 어드레스 생성장치 - Google Patents

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Abstract

본 발명은 적은 전류소모를 가지며 적은 면적에 구현이 가능한 반도체메모리소자의 내부 어드레스 생성장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부 어드레스를 래치하여 내부 어드레스로 출력하기 위한 복수의 어드레스 래치부를 포함하는 파이프 래치수단; 외부 읽기신호 또는 외부 쓰기신호의 인가 시 마다 상기 복수의 어드레스 래치부 중 하나를 액티브시켜 상기 외부 어드레스를 래치하도록 하고, 설정된 레이턴시에 대응되는 지연시간 이후 활성화되는 내부 읽기신호 또는 내부 쓰기신호의 활성화 시 마다 해당 어드레스 래치부가 상기 내부 어드레스를 출력하도록 제어하는 파이프 래치 제어수단; 및 애디티브레이턴시가 없는 읽기 구동 시 상기 외부 어드레스를 내부 컬럼 어드레스로 출력하며, 이외의 경우 상기 내부 어드레스를 내부 컬럼 어드레스로 출력하기 위한 어드레스 드라이빙수단을 구비하는 내부 어드레스 생성장치를 제공한다.
내부 어드레스, 애디티브레이턴시, 카스레이턴시, 선택적 구동, 전류소모

Description

반도체메모리소자의 내부 어드레스 생성장치{INTERNAL ADDRESS GENERATOR OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체메모리소자의 내부 어드레스 생성장치의 블록 구성도.
도 2는 도 1의 읽기 구동시 동작 파형도.
도 3은 도 1의 쓰기 구동시 동작 파형도.
도 4는 본 발명의 일 실시 예에 따른 내부 어드레스 생성장치의 블록 구성도.
도 5는 도 4의 제1 어드레스 래치부의 내부 회로도.
도 6은 도 4의 어드레스 드라이빙부의 내부 회로도.
도 7은 도 4의 파이프 래치 제어부의 내부 블록 구성도.
도 8A 내지 도 8C는 도 7의 초기화 제어부의 내부 회로도.
도 9는 도 7의 PI 구동클럭 생성부의 내부 회로도.
도 10은 도 7의 PO 구동클럭 생성부의 내부 회로도.
도 11은 도 7의 PI 쉬프팅부의 내부 회로도.
도 12는 도 11의 제1 플립플롭의 내부 회로도.
도 13은 도 11의 제8 플립플롭의 내부 회로도.
도 14는 도 7의 PI 드라이빙부의 내부 회로도.
도 15는 도 11 내지 도 14에 도시된 입력 제어신호 생성부의 동작 파형도.
도 16은 도 7의 PO 쉬프팅부의 내부 회로도.
도 17은 도 7의 PO 드라이빙부의 내부 회로도.
도 18은 도 16 및 도 17에 도시된 출력 제어신호 생성부의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 파이프 래치 제어부
200 : 파이프 래치부
300 : 어드레스 드라이빙부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 저전력 소모를 갖는 반도체메모리소자의 내부 어드레스 생성장치에 관한 것이다.
일반적인 반도체메모리소자에서는 로우 액티브 커맨드의 인가 이후, 최소 tRCD 이후에 다음 읽기커맨드 또는 쓰기 커맨드를 인가할 수 있었다. 이는 로우 액티브 커맨드에 대응되는 내부 동작이 수행하는데 최소 tRCD가 소요되어, tRCD 이후 에야 읽기커맨드 또는 쓰기커맨드에 대응되는 동작 수행이 가능하기 때문이다.
그러나, DDR II SDRAM에서는 tRCD이전에도 사용자의 설정에 따라 원하는 클럭에서 읽기커맨드 또는 쓰기커맨드의 인가가 가능하다. 이는 tRCD를 만족시키기 않고 인가된 커맨드를 내부적으로 홀딩한 뒤, tRCD를 만족하는 시점에 커맨드에 대응되는 내부신호를 생성하므로 가능한 것이다.
이와같이, 읽기커맨드 또는 쓰기커맨드를 tRCD 이전 몇 클럭에 인가할 것인가에 대한 것이, 애디티브레이턴시 개념이다.
한편, 읽기커맨드 또는 쓰기커맨드와 함께 인가되는 어드레스 역시 내부적으로 홀딩되었다가 내부 컬럼 어드레스로 생성되는데, 다음에서는 도면을 참조하여 구체적으로 살펴보도록 한다.
도 1은 종래기술에 따른 반도체메모리소자의 내부 어드레스 생성장치의 내부 회로도이다.
도 1을 참조하면, 종래기술에 따른 내부 어드레스 생성장치는 외부 어드레스(EXT_ADDR)를 내부클럭(CLK)에 동기시켜 지연시킨 복수의 신호 중 애디티브레이턴시 정보신호(AL<0:5>)에 대응되는 신호를 애디티브-어드레스(AL_IADD)로 출력하기 위한 읽기 어드레스 생성부(10)와, 애디티브-어드레스(AL_IADD)를 내부클럭(CLK)에 동기시켜 지연시킨 복수의 신호 중 카스레이턴시 정보신호(CL<3:8>)에 대응되는 신호를 쓰기-어드레스(WT_IADD)로 출력하기 위한 쓰기 어드레스 생성부(20)와, 쓰기구간 신호(WTS)에 응답하여 애디티브-어드레스(AL_IADD)와 쓰기-어드레스(WT_IADD) 중 하나를 내부 컬럼 어드레스(CA)로 출력하기 위한 출력부(30)를 구비한다.
그리고 읽기 어드레스 생성부(10)는 외부 어드레스(EXT_ADDR)의 활성화로 부터 1클럭 단위로 활성화되는 제1 내지 제6 AL 지연 어드레스를 생성하기 위한 AL 지연부(12)와, 활성화된 애디티브레이턴시 정보신호(AL<0:5>)에 대응되는 AL 지연 어드레스를 애디티브-어드레스(AL_IADD)로 출력하기 위한 제1 선택부(14)를 구비한다.
쓰기 어드레스 생성부(20)는 애디티브-어드레스(AL_IADD)의 활성화로 부터 1클럭 단위로 활성화되는 제1 내지 제6 CL 지연 어드레스를 생성하기 위한 CL 지연부(22)와, 활성화된 카스레이턴시 정보신호(CL<0:5>)에 대응되는 CL 지연 어드레스를 쓰기-어드레스(WT_IADD)로 출력하기 위한 제2 선택부(24)를 구비한다.
한편, 읽기 어드레스 생성부(10) 내 AL 지연부(12)는 직렬 연결되어 앞단의 출력 어드레스를 내부클럭(CLK)에 동기시켜 출력하는 복수의 플립플롭을 구비하여, 1클럭 단위로 활성화되는 복수의 제1 내지 제6 지연 어드레스를 생성한다.
쓰기 어드레스 생성부(20) 내 CL 지연부(22)는 인가되는 어드레스만 다를 뿐 AL 지연부(12)와 동일한 회로적 구현을 갖는다.
참고적으로, 전술한 내부 어드레스 생성장치는 어드레스 비트 단위로 각각 구비된다.
도 2는 도 1에 도시된 내부 어드레스 생성장치의 읽기동작 시 동작 파형도로서, 한번의 커맨드 인가로 출력되는 데이터의 수를 설정하는 버스트랭스(Burst Length)가 4로 설정된 경우이다.
먼저, 읽기커맨드(RD) 및 어드레스(ADDR)가 인가되면, 이를 내부전압 레벨 및 내부클럭(CLK)에 동기시켜 외부 읽기신호(EXT_RD) 및 외부 어드레스(EXT_ADDR)로 활성화시킨다.
이어, 읽기 어드레스 생성부(10)는 외부 어드레스(EXT_ADDR)를 설정된 애디티브레이턴시에 대응되는 지연시간 이후 애디티브-어드레스(AL_IADD)로 출력한다.
이때, 외부 읽기신호(EXT_RD) 역시 어드레스와 유사한 과정을 통해 설정된 애디티브레이턴시에 대응되는 지연시간 이후, 내부 읽기신호(IRD)로 활성화된다.
그러므로, 내부 읽기신호(IRD) 및 애디티브-어드레스(AL_IADD)의 활성화로 소자 내 읽기 동작이 수행되어, 읽기레이턴시(Read Latency, AL + CL)에 대응되는 시점에 4비트의 데이터(DQ)가 외부로 출력된다.
도 3은 도 1에 도시된 어드레스 생성장치의 쓰기동작 시 동작 파형도로서, 버스트랭스는 4로 설정된 경우이다.
먼저, 쓰기커맨드(WT) 및 어드레스(ADDR)가 인가되면, 이를 내부전압 레벨 및 내부클럭(CLK)에 동기시켜 외부 쓰기신호(EXT_WT) 및 외부 어드레스(EXT_ADDR)로 활성화시킨다.
이어, 읽기 어드레스 생성부(10)는 외부 어드레스(EXT_ADDR)를 설정된 애디티브레이턴시에 대응되는 지연시간 이후 애디티브-어드레스(AL_IADD)로 출력한다. 그리고 쓰기 어드레스 생성부(20)는 애디티브-어드레스(AL_IADD)를 설정된 카스레이턴시에 대응되는 지연시간 이후 쓰기-어드레스(WT_IADD)로 출력한다.
이때, 외부 읽기신호(EXT_RD) 역시 어드레스와 유사한 과정을 통해 설정된 쓰기레이턴시(Write Latency, AL + CL -1)에 대응되는 지연시간 이후, 내부 쓰기신 호(IWT)로 활성화된다.
또한, 쓰기레이턴시에 대응되는 시점에 외부에서 4비트가 데이터가 인가된다.
그러므로, 내부 쓰기신호 및 쓰기-어드레스의 활성화로 소자 내 쓰기 동작이 수행되어, 인가된 4비트의 데이터가 반도체메모리소자 내 메모리블록에 저장된다.
한편, 전술한 바와 같은 종래기술을 이용하는 경우, 다수의 플립플롭으로 인한 면적적 손해 및 불필요한 플립플롭의 구동으로 인한 전류소모 등의 문제점을 갖는다. 예를 들어, 최대 카스레이턴시가 7이고, 최대 애디티브레이턴시가 6인 소자의 경우, 하나의 내부 어드레스 생성장치는 총 13개의 플립플롭이 필요하다. 이러한 플립플롭의 어드레스 비트단위로 구비되어야 하므로, 100개 이상의 플립플롭이 필요하게 된다. 이와같은 다수의 플립플롭으로 인해 면적적 손해가 발생된다. 또한, 전술한 플립플롭은 어드레스의 인가와 관계없이 내부클럭의 에지에 항상 구동되어 불필요한 전류가 소모되는 문제점을 갖는다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 전류소모를 가지며 적은 면적에 구현이 가능한 반도체메모리소자의 내부 어드레스 생성장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 내부 어드레스 생성장치는 외부 어드레스를 래치하여 내부 어드레스로 출력하기 위한 복수의 어드레스 래치부를 포함하는 파이프 래치수단; 외부 읽기신호 또는 외부 쓰기신호의 인가 시 마다 상기 복수의 어드레스 래치부 중 하나를 액티브시켜 상기 외부 어드레스를 래치하도록 하고, 설정된 레이턴시에 대응되는 지연시간 이후 활성화되는 내부 읽기신호 또는 내부 쓰기신호의 활성화 시 마다 해당 어드레스 래치부가 상기 내부 어드레스를 출력하도록 제어하는 파이프 래치 제어수단; 및 애디티브레이턴시가 없는 읽기 구동 시 상기 외부 어드레스를 내부 컬럼 어드레스로 출력하며, 이외의 경우 상기 내부 어드레스를 내부 컬럼 어드레스로 출력하기 위한 어드레스 드라이빙수단을 구비한다.
본 발명의 타측면에 따른 내부 어드레스 생성장치는 외부 어드레스를 래치하여 내부 어드레스로 출력하기 위한 복수의 어드레스 래치부를 포함하는 파이프 래치수단; 상기 외부 어드레스와 함께 인가되는 커맨드의 활성화 시 상기 복수의 어드레스 래치부 중 하나를 액티브시켜 상기 외부 어드레스를 래치하도록 하고, 상기 커맨드의 활성화로 부터 설정된 레이턴시에 대응되는 지연시간 이후 활성화되는 내부신호의 활성화 시 해당 어드레스 래치부가 상기 내부 어드레스를 출력하도록 제어하는 파이프 래치 제어수단; 및 레이턴시가 없는 읽기 구동 시 상기 외부 어드레스를 내부 컬럼 어드레스로 출력하며, 이외의 경우 상기 내부 어드레스를 내부 컬럼 어드레스로 출력하기 위한 어드레스 드라이빙수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시 예에 따른 내부 어드레스 생성장치의 블록 구성도이다.
도 4를 참조하면, 본 발명에 따른 내부 어드레스 생성장치는 외부 읽기신호(EXT_RD) 또는 외부 쓰기신호(EXT_WT)의 인가 시 마다 하나의 입력 제어신호(PI<0:6>)를 순차적으로 활성화 시키고, 내부 읽기신호(INT_RD) 또는 내부 쓰기신호(INT_WT)의 활성화 시 마다 하나의 출력 제어신호(PO<0:6>)를 순차적으로 활성화 시키는 파이프 래치 제어부(100)와, 해당 입력 제어신호(PI<0:6>)에 응답하여 외부 어드레스(EXT_ADDR)를 래치하고, 해당 출력 제어신호(PO<0:6>)에 응답하여 래치된 어드레스를 내부 어드레스(INT_ADDR)로 출력하기 위한 제1 내지 제7 어드레스 래치부(210 ~ 270)를 포함하는 파이프 래치부(200)와, 애디티브레이턴시 및 쓰기구간신호에 응답하여 외부 어드레스(EXT_ADDR) 또는 내부 어드레스(INT_ADDR)를 내부 컬럼 어드레스(CA)로 출력하기 위한 어드레스 드라이빙부(300)를 구비한다.
내부 읽기신호(INT_RD)는 외부 읽기신호(EXT_RD)의 인가 시점으로 부터 애디티브레이턴시에 대응되는 지연시간 이후 활성화되는 신호로서, 도 4에 도시된 바와 같이 외부 읽기신호(EXT_RD)를 애디티브레이턴시에 대응되는 시간 동안 지연시키기 위한 제1 지연소자(400)에 의해 생성될 수 있다.
또한, 내부 쓰기신호(INT_WT)는 외부 쓰기신호(EXT_WT)의 인가 시점으로 부 터 쓰기레이턴시에 대응되는 지연시간 이후 활성화되는 신호로서, 도 4에 도시된 바와 같이 외부 쓰기신호(EXT_WT)를 카스레이턴시에 대응되는 시간 동안 지연시키기 위한 제2 지연소자(500)에 의해 생성될 수 있다.
도 5는 도 4의 제1 어드레스 래치부(210)의 내부 회로도로서, 제1 내지 제7 어드레스 래치부(210 ~ 270)는 인가받는 제어신호만 다르고 동일한 회로적 구현을 가지므로 제1 어드레스 래치부(210)를 예시로 살펴보도록 한다.
도 5를 참조하면, 제1 어드레스 래치부(210)는 외부 어드레스(EXT_ADDR)를 반전시키기 위한 인버터(I1)와, 입력 제어신호 PI<0>의 논리레벨 'H'에 응답하여 인버터(I1)의 출력신호를 전달하기 위한 제1 트랜스퍼 게이트(TG1)와, 제1 트랜스퍼 게이트(TG1)의 출력신호를 래치하기 위한 래치소자(212)와, 출력 제어신호 PO<0>의 논리레벨 'H'에 응답하여 래치소자(212)의 출력신호를 내부 어드레스(INT_ADDR)로 출력하기 위한 제2 트랜스퍼 게이트(TG2)를 구비한다.
즉, 제1 어드레스 래치부(210)는 입력 제어신호 PI<0>의 활성화에 응답하여 외부 어드레스(EXT_ADDR)를 래치하며, 출력 제어신호 PO<0>의 활성화에 응답하여 래치된 어드레스를 내부 어드레스(INT_ADDR)로 출력한다.
제2 내지 제7 어드레스 래치부(220 ~ 270)도 전술한 제1 어드레스 래치부(210)와 동일한 구동을 갖는다.
도 6은 도 4의 어드레스 드라이빙부(300)의 내부 회로도이다.
도 6을 참조하면, 어드레스 드라이빙부(300)는 내부 어드레스(INT_ADDR)를 래치하기 위한 래치소자(320)와, 애디티브레이턴시 정보신호 AL<0>와 쓰기구간신호 (WTS)를 인가받아 선택신호를 생성하기 위한 선택신호 생성부(340)와, 선택신호에 응답하여 래치소자(320)의 출력 어드레스와 외부 어드레스(EXT_ADDR) 중 선택하여 출력하기 위한 선택부(360)와, 선택부(360)의 출력신호를 내부 컬럼 어드레스(CA)로 출력하기 위한 드라이버(380)를 포함한다.
그리고 선택신호 생성부(340)는 쓰기구간신호(WTS)를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호와 애디티브레이턴시 정보신호 AL<0>를 입력으로 가져 선택신호를 출력하기 위한 논리곱게이트(AD1)를 포함한다.
선택부(360)는 선택신호의 논리레벨 'H'에 응답하여 외부 어드레스(EXT_ADDR)를 출력하기 위한 제1 트랜스퍼 게이트(TG3)와, 선택신호의 논리레벨 'L'에 응답하여 래치소자(320)의 출력 어드레스를 전달하기 위한 제2 트랜스퍼 게이트(TG4)를 포함한다.
드라이버(380)는 직렬 연결된 제1 및 제2 인버터(I3, I4)를 포함한다.
다음에서는 어드레스 드라이빙부(300)의 동작을 간략히 살펴보도록 한다.
먼저, 선택신호 생성부(340)는 애디티브레이턴시 정보신호 AL<0>의 활성화 및 쓰기구간신호(WTS)의 비활성화 시 선택신호를 논리레벨 'H'로 출력하고, 이외의 경우에는 선택신호를 논리레벨 'L'로 출력한다.
따라서, 선택부(360)는 선택신호가 논리레벨 'H'를 갖는 경우에는 외부 어드레스(EXT_ADDR)를 출력하며, 선택신호가 논리레벨 'L'를 갖는 경우에는 래치소자(340)에 저장된 내부 어드레스(INT_ADDR)를 선택하여 출력한다.
드라이버(380)는 선택부(360)의 출력 어드레스를 내부 컬럼 어드레스(CA)로 출력한다.
즉, 어드레스 드라이빙부(300)는 애디티브레이턴시가 0으로 설정된 읽기 구동 시와 같이, 인가된 외부 어드레스(EXT_ADDR)에 추가적인 지연이 필요하지 않은 경우 선택신호를 논리레벨 'H'로 출력하므로서, 외부 어드레스(EXT_ADDR)가 바로 내부 컬럼 어드레스(CA)로 출력되도록 한다.
이외의 경우에는 설정된 레이턴시에 대응되는 지연시간을 가지고 활성화된 내부 어드레스(INT_ADDR)를 래치소자(320)를 통해 저장한 뒤, 선택부(360) 및 드라이버(380)를 통해 내부 컬럼 어드레스(CA)로 출력한다.
도 7은 도 4의 파이프 래치 제어부(100)의 내부 블록 구성도이다.
도 7를 참조하면, 파이프 래치 제어부(100)는 외부 읽기신호(EXT_RD) 또는 외부 쓰기신호(EXT_WT)의 활성화 시 마다 PI 구동클럭(ERW)을 한번 토글시키며, 내부 읽기신호(INT_RD) 또는 내부 쓰기신호(INT_WT)의 활성화 시 마다 PO 구동클럭(IRW)을 한번 토글 시키기 위한 구동클럭 생성부(120)와, PI 구동클럭(ERW)에 응답하여 복수의 입력 제어신호(PI<0:6>) 중 하나를 동기시켜 출력하기 위한 입력 제어신호 생성부(140)와, PO 구동클럭(IRW)에 응답하여 복수의 출력 제어신호(PO<0:6>) 중 하나를 동기시켜 출력하기 위한 출력 제어신호 생성부(160)를 구비한다.
그리고 구동클럭 생성부(120)는 외부 읽기신호(EXT_RD) 또는 외부 쓰기신호(EXT_WT)의 활성화 시 마다 PI 구동클럭(ERW)을 한번 토글시키기 위한 PI 구동클럭 생성부(124)와, 내부 읽기신호(INT_RD) 또는 내부 쓰기신호(INT_WT)의 활성화 시 마다 PO 구동클럭(IRW)을 한번 토글 시키기 위한 PO 구동클럭 생성부(126)와, 초기 플래그(ST_FL), 애디티브레이턴시 정보신호 AL<0>, 또는 쓰기구간신호(WTS)에 응답하여 입력 및 출력 제어신호 생성부(140, 160)를 초기화 시키기 위한 초기화 제어부(122)를 포함한다.
입력 제어신호 생성부(140)는 PI 구동클럭(ERW)에 동기되어 순차적으로 활성화되는 제1 내지 제6 PI 지연신호(P<0:6>)를 출력하기 위한 PI 쉬프팅부(142)와, 제1 내지 제6 PI 지연신호(P<0:6>)를 PI 구동클럭(ERW)에 동기시켜 출력하기 위한 PI 드라이빙부(144)를 구비한다.
출력 제어신호 생성부(160)는 PO 구동클럭(IRW)에 동기되어 순차적으로 활성화되는 제1 내지 제6 PO 지연신호(P<0:6>)를 출력하기 위한 PO 쉬프팅부(162)와, 제1 내지 제6 PO 지연신호(P<0:6>)를 출력하기 위한 PO 드라이빙부(164)를 포함한다.
참고적으로, 초기 플래그(ST_FL)는 소자의 초기 구동으로 인해 정상적인 구동이 가능하지 않을 경우 활성화되는 신호이다.
도 8A 내지 도 8C는 도 7의 초기화 제어부(122)의 내부 회로도이다.
도 8A는 제1 실시 예에 따른 초기화 제어부(122)로서, 제1 실시 예에 따른 초기화 제어부(122)는 인가된 초기 플래그(ST_FL)를 제1 및 제2 인버터(I5, I6)를 통해 리셋신호(RST)로 출력한다.
제1 실시 예에 따른 초기화 제어부(122)는 인가된 초기 플래그(ST_FL)의 활성화 시 리셋신호(RST)를 활성화시켜 출력한다.
도 8B는 제2 실시 예에 따른 초기화 제어부(122)로서, 초기화 제어부(122)는 쓰기구간신호(WTS)를 반전시키기 위한 인버터(I7)와, 인버터(I7)의 출력신호와 애디티브레이턴시 정보신호 AL<0>를 입력으로 갖는 논리곱게이트(AD2)와, 논리곱게이트(AD2)의 출력신호와 초기 플래그(ST_FL)를 입력으로 가져 리셋신호(RST)를 출력하기 위한 논리합 게이트(OR1)를 구비한다.
제2 실시 예에 따른 초기화 제어부(122)는 애디티브레이턴시 정보신호 AL<0>가 활성화되고 쓰기구간신호(WTS)가 비활성화된 경우 리셋신호(RST)를 활성화시키며, 초기 플래그(ST_FL)의 활성화시 리셋신호(RST)를 활성화시킨다.
즉, 제2 실시 예에 따른 초기화 제어부(122)는 애디티브레이턴시가 0으로 설정된 읽기 구동 시나, 초기 플래그(ST_FL)의 활성화 시 리셋신호(RST)를 활성화시키므로, 입력 및 출력 제어신호 생성부(140, 160)가 초기화되어 구동되지 않도록 한다.
도 8C는 제3 실시 예에 따른 초기화 제어부(122)로서, 초기화 제어부(122)는 쓰기구간신호(WTS)를 반전시키기 위한 인버터(I8)와, 테스트모드신호(TS_MD)와 인버터(I8)의 출력신호와 애디티브레이턴시 정보신호 AL<0>를 입력으로 갖는 논리곱게이트(AD3)와, 논리곱게이트(AD3)의 출력신호와 초기 플래그(ST_FL)를 입력으로 가져 리셋신호(RST)를 출력하기 위한 논리합 게이트(OR2)를 구비한다.
제3 실시 예에 따른 초기화 제어부(122)는 테스트모드신호(TS_MD)와 애디티브레이턴시 AL<0>의 활성화와, 쓰기구간신호(WTS)의 비활성화 시 리셋신호(RST)를 활성화시키며, 초기 플래그(ST_FL)의 활성화 시 리셋신호(RST)를 활성화시킨다.
도 9는 도 7의 PI 구동클럭 생성부(124)의 내부 회로도이다.
도 9를 참조하면, PI 구동클럭 생성부(124)는 외부 읽기신호(EXT_RD)와 외부 쓰기신호(EXT_WT)를 입력으로 가져 PI 구동클럭(ERW)을 출력하기 위한 논리합게이트(OR)를 구비한다.
즉, PI 구동클럭 생성부(124)는 외부 읽기신호(EXT_RD) 또는 외부 쓰기신호(EXT_WT)의 활성화 시 PI 구동클럭(ERW)을 활성화 시킨다. 이때, 외부 읽기신호(EXT_RD) 및 외부 쓰기신호(EXT_WT)는 펄스형태의 신호이므로, PI 구동클럭(ERW) 역시 외부 읽기신호(EXT_RD) 또는 외부 쓰기신호(EXT_WT)의 인가 시 토글되어 활성화된다.
도 10은 도 7의 PO 구동클럭 생성부(126)의 내부 회로도이다.
도 10을 참조하면, PO 구동클럭 생성부(126)는 내부 읽기신호(INT_RD)와 내부 쓰기신호(INT_WT)를 입력으로 가져 PO 구동클럭(IRW)을 출력하기 위한 논리합게이트(OR4)를 구비한다.
즉, PO 구동클럭 생성부(126)는 내부 읽기신호(INT_RD) 또는 내부 쓰기신호(INT_WT)의 활성화 시 PO 구동클럭(IRW)을 활성화시킨다. 이때, 내부 읽기신호(INT_RD) 및 내부 쓰기신호(INT_WT)는 펄스형태의 신호이므로, PO 구동클럭(IRW) 역시 내부 읽기신호(INT_RD) 또는 내부 쓰기신호(INT_WT)와 동일하게 펄스형태를 갖는다.
도 11은 도 7의 PI 쉬프팅부(142)의 내부 회로도이다.
도 11을 참조하면, PI 쉬프팅부(142)는 직렬 연결되어 앞단의 정출력(Q)을 PI 구동클럭(ERW)에 동기시켜 부출력인 PI 지연신호(P) 및 정출력(Q)으로 출력하 되, 리셋신호(RST)의 활성화 시 정 및 부출력을 리셋시키기 위한 제1 내지 제7 플립플롭과, 제6 플립플롭의 정출력(Q)을 PI 구동클럭(ERW)에 동기시켜 제1 플립플롭(142a)의 입력(D)으로 전달하되, 리셋신호(RST)에 응답하여 자신의 정출력(Q)을 셋시키기 위한 제8 플립플롭(142b)을 포함한다.
도 12는 도 11의 제1 플립플롭(142a)의 내부 회로도로서, PI 쉬프팅부(140) 내 제1 내지 제7 플립플롭은 동일한 회로적 구현을 가지므로 제1 플립플롭(142a)을 예시적으로 살펴보도록 한다.
도 12에 도시된 바와 같이, 제1 플립플롭(142a)은 PI 구동클럭(ERW)의 논리레벨 'L'에 응답하여 입력신호(D)를 전달하기 위한 제1 트랜스퍼 게이트(TG5)와, 리셋신호(RST)의 활성화 시 출력신호를 'H'로 출력하며, 리셋신호(RST)의 비활성화 시 제1 트랜스퍼 게이트(TG5)의 출력신호를 래치하여 출력하기 위한 제1 래치소자(1)와, 제1 래치소자(1)의 출력신호를 반전시켜 부출력인 PI 지연신호 P<0>로 출력하기 위한 인버터(I7)와, PI 구동클럭(ERW)의 논리레벨 'H'에 응답하여 제1 래치소자(1)의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트(TG6)와, 리셋신호(RST)의 활성화 시 출력신호를 'L'로 출력하며, 리셋신호(RST)의 비활성화 시 제2 트랜스퍼 게이트(TG6)의 출력신호를 래치하여 정출력(Q)으로 출력하기 위한 제2 래치소자(2)를 구비한다.
제1 래치소자(1)는 리셋신호(RST)를 반전시키기 위한 인버터(I5)와, 인버터(I5)의 출력신호와 제1 트랜스퍼 게이트(TG5)의 출력신호를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 입력으로 갖는 인버터(I6)가 크로스 커플드되어 구현된다.
제2 래치소자(2)는 리셋신호(RST)와 제2 트랜스퍼 게이트(TG6)의 출력신호를 입력으로 갖는 노어게이트(NR1)와 노어게이트(NR1)의 출력신호를 입력으로 갖는 인버터(I8)가 크로스 커플드 되어 구현된다.
전술한 제1 플립플롭(142a)은 리셋신호(RST)의 활성화 시 부출력(P) 및 정출력(Q)을 논리레벨 'L'로 출력한다. 그리고 리셋신호(RST)의 비활성화 시 PI 구동클럭(ERW)가 논리레벨 'L'를 갖는 동안 인가된 입력신호(D)를 부출력인 PI 지연신호 P<0>으로 출력하며, PI 구동클럭(ERW)가 논리레벨 'H'를 갖는 동안 부출력(P)을 정출력(Q)으로 출력한다.
한편, 제2 내지 제7 플립플롭 역시 제1 플립플롭(142a)과 동일한 구동을 갖는다.
도 13은 도 11의 제8 플립플롭(142b)의 내부 회로도이다.
도 13을 참조하면, 제8 플립플롭(142b)은 PI 구동클럭(ERW)의 논리레벨 'L'에 응답하여 입력신호(D)를 전달하기 위한 제1 트랜스퍼 게이트(TG7)와, 셋신호(ST)의 활성화 시 출력신호를 'L'로 출력하며, 셋신호(ST)의 비활성화 시 제1 트랜스퍼 게이트(TG7)의 출력신호를 래치하여 출력하기 위한 제1 래치소자(3)와, 제1 래치소자(3)의 출력신호를 반전시켜 부출력(P)으로 출력하기 위한 인버터(I10)와, PI 구동클럭(ERW)의 논리레벨 'H'에 응답하여 제1 래치소자(3)의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트(TG8)와, 셋신호(ST)의 활성화 시 출력신호를 'L'로 출력하며, 셋신호(ST)의 비활성화 시 제2 트랜스퍼 게이트(TG8)의 출력신호를 래치 하여 정출력(Q)으로 출력하기 위한 제2 래치소자(4)를 구비한다.
제1 래치소자(3)는 셋신호(ST)와 제1 트랜스퍼 게이트(TG7)의 출력신호를 입력으로 갖는 노어게이트(NR2)와 노어게이트(NR2)의 출력신호를 입력으로 갖는 인버터(I9)가 크로스 커플드 되어 구현된다.
제2 래치소자(4)는 셋신호(ST)를 반전시키기 위한 인버터(I11)와, 인버터(I11)의 출력신호와 제2 트랜스퍼 게이트(TG8)의 출력신호를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 입력으로 갖는 인버터(I12)가 크로스 커플드되어 구현된다.
제8 플립플롭(142b)은 셋신호(ST)의 활성화 시 부출력(P) 및 정출력(Q)을 논리레벨 'H'로 출력한다. 그리고 셋신호(ST)의 비활성화 시 PI 구동클럭(ERW)가 논리레벨 'L'를 갖는 동안 인가된 입력신호(D)를 부출력(P)으로 출력하며, PI 구동클럭(ERW)가 논리레벨 'H'를 갖는 동안 부출력(P)을 정출력(Q)으로 출력한다.
도 14는 도 7의 PI 드라이빙부(144)의 내부 회로도이다.
도 14를 참조하면, PI 드라이빙부(144)는 PI 쉬프팅부(142)의 제1 내지 제7 PI 지연신호(P<0:6>)와 PI 구동클럭(ERW)을 각각의 입력으로 가져 해당 입력 제어신호(PI<0:6>)를 출력하기 위한 제1 내지 제7 드라이버를 포함한다.
제1 내지 제7 드라이버는 동일한 회로적 구현을 가지므로, 제1 드라이버를 예시로서 살펴보도록 한다.
제1 드라이버는 제1 플립플롭(142a)의 출력신호인 PI 지연신호 P<0>와 PI 구동클럭(ERW)을 입력으로 가져 제1 입력 제어신호(PI<0>)를 출력하기 위한 논리곱게 이트(AD4)를 구비한다.
도 15는 도 11 내지 도 14에 도시된 입력 제어신호 생성부(140)의 동작 파형도로서, 이를 참조하여 입력 제어신호 생성부(140)의 동작을 간략히 살펴보도록 한다.
먼저, 리셋신호(RST)의 활성화 시 제1 내지 제7 플립플롭은 해당 출력신호 P 및 Q를 논리레벨 'L'로 초기화시키며, 제8 플립플롭(RST)은 해당 출력신호(Q)를 논리레벨 'H'로 초기화시킨다.
그리고 리셋신호(RST)의 비활성화 시 동작을 살펴보면, 제1 플립플롭(142a)은 PI 구동클럭(ERW)가 논리레벨 'L'를 갖는 동안 제8 플립플롭(142b)의 정출력(Q)을 전달하여 부출력인 PI 지연신호 P<0>를 논리레벨 'H'로 활성화 시키며, PI 구동클럭(ERW)이 처음으로 논리레벨 'H'를 가져 활성화되는 동안 정출력(Q)을 논리레벨 'H'로 활성화시킨다. 이어, 제2 플립플롭은 첫번째 PI 구동클럭(ERW)의 토글링 이후 논리레벨 'L'로 비활성화되면 제1 플립플롭(142a)의 정출력(Q)을 자신의 부출력인 PI 지연신호로 P<1>로 출력하며, 다음 PI 구동클럭(ERW)이 인가되어 논리레벨 'H'를 가지면 부출력을 전달하여 정출력(Q)을 논리레벨 'H'로 활성화시킨다. 이와같은 과정은 제3 내지 제8 플립플롭에서도 동일하게 이뤄진다.
전술한 바와 같이, PI 쉬프팅부(142)는 리셋신호(RST)의 활성화 이후, PI 구동클럭(ERW)이 인가되기 이전에 PI 지연신호 P<0>를 활성화시킨다. 이어, PI 구동클럭(ERW)의 폴링 에지 동기시켜 PI 지연신호 P<0>를 비활성화시키고, 다음 PI 지연신호 P<1>를 활성화시킨다. 즉, PI 쉬프팅부(142)는 PI 구동클럭(P<0:6>)의 폴링 에지마다 순차적으로 PI 지연신호가 활성화된다.
그리고 제1 내지 제7 드라이버는 PI 구동클럭(ERW)의 논리레벨 'H' 동안 PI 쉬프팅부(142)의 해당 PI 지연신호를 입력 제어신호로 출력한다.
그러므로, 도 11 내지 도 14에 도시된 입력 제어신호 생성부(140)는 PI 구동클럭(ERW)의 토글링 시 마다 순차적으로 입력 제어신호(PI<0:6>)를 펄스 형태로 활성화시킨다.
도 16은 도 7의 PO 쉬프팅부(162)의 내부 회로도로서, 도 11에 도시된 PI 쉬프팅부(142)와 비교하여 보면, PO 구동클럭(IRW)에 동기되어 PO 지연신호(P<0:6>)를 출력하는 점만 다르며 동일한 회로적 구현 및 동작을 갖는 것을 알 수 있다. 또한, PO 쉬프팅부(162) 내 제1 및 제7 플립플롭은 도 13에 도시된 제1 플립플롭(142a)과 동일한 회로적 구현을 가지며, 제8 플립플롭은 도 14에 도시된 제8 플립플롭(142b)과 동일한 회로적 구현을 갖는다.
도 17은 도 7의 PO 드라이빙부(164)의 내부 회로도로서, PO 드라이빙부는 해당 PO 지연신호(P<0:6>)를 버퍼링 하여 출력 제어신호(PO<0:6>)로 출력하기 위한 복수의 버퍼를 구비한다.
도 18은 도 16 및 도 17에 도시된 출력 제어신호 생성부(160)의 동작 파형도로서, 이를 참조하여 출력 제어신호 생성부(160)의 동작을 간략히 살펴보도록 한다.
먼저, 리셋신호(RST)의 활성화 시 PO 쉬프팅부 내 제1 내지 제7 플립플롭은 해당 출력신호 P 및 Q를 논리레벨 'L'로 초기화시키며, 제8 플립플롭은 해당 출력 신호(Q)를 논리레벨 'H'로 초기화시킨다.
그리고 리셋신호(RST)의 비활성화 시 동작을 살펴보면, 제1 플립플롭은 PO 구동클럭(IRW)이 논리레벨 'L'를 갖는 동안 제8 플립플롭의 정출력(Q)을 전달하여 부출력인 PO 지연신호 P<0>로 논리레벨 'H'로 활성화 시키며, 처음으로 인가된 PO 구동클럭(IRW)이 논리레벨 'H'를 갖는 동안 부출력(P)을 전달하여 정출력(Q)을 논리레벨 'H'로 활성화시킨다. 이어, 제2 플립플롭은 첫번째 PO 구동클럭(IRW)의 토글링 이후 PO 구동클럭(IRW)이 논리레벨 'L'를 갖는 동안 제1 플립플롭의 정출력(Q)을 전달하여 자신의 부출력인 PO 지연신호로 P<1>로 출력하며, 두번째로 PO 구동클럭(IRW)이 논리레벨 'H'를 갖는 동안 자신의 부출력을 전달하여 정출력(Q)을 논리레벨 'H'로 활성화시킨다. 이와같은 과정은 제3 내지 제8 플립플롭에서도 동일하게 이뤄진다.
전술한 바와 같이, PO 쉬프팅부(162)는 리셋신호(RST)의 활성화 이후, PO 구동클럭(IRW)이 인가되기 이전에 PO 지연신호 P<0>를 활성화시킨다. 이어, PO 구동클럭(IRW)의 폴링 에지 동기시켜 PO 지연신호 P<0>를 비활성화시키고, 다음 PO 지연신호 P<1>를 활성화시킨다. 그리고 PO 드라이빙부(164)는 해당 PO 지연신호(P<0:6>)를 출력 제어신호(PO<0:6>)로 출력한다.
그러므로, 도 15 내지 도 16에 도시된 출력 제어신호 생성부(160)는 PO 구동클럭(IRW)의 폴링 에지에 동기시켜 순차적으로 출력 제어신호(PI<0:6>)를 활성화시킨다. 출력 제어신호(PI<0:6>)의 활성화 구간은 PO 구동클럭(IRW)과 다음 인가되는 PO 구동클럭(IRW) 사이 간격과 동일한다.
다음에서는 본 발명의 내부 어드레스 생성장치의 동작을 살펴보도록 한다.
읽기커맨드(RD) 또는 쓰기커맨드(WT)의 인가에 따라 출력되는 내부 컬럼 어드레스(CA)가 갖는 지연시간만 다를 뿐, 내부 어드레스 생성장치의 구동에 있어서는 동일한 동작을 갖는다. 따라서, 읽기커맨드(RD)가 연속적으로 인가되는 경우를 가정하여 동작을 살펴보도록 한다.
먼저, 첫번째 읽기커맨드(RD)와 함께 어드레스가 인가되면, 이를 내부전압 레벨 및 내부클럭(CLK)에 동기시켜 외부 읽기신호(EXT_RD) 및 외부 어드레스(EXT_ADDR)로 활성화시킨다.
PI 구동클럭 생성부(124)가 외부 읽기신호(EXT_RD)에 응답하여 PI 구동클럭(ERW)을 한번 토글시키므로, 입력 제어신호 생성부(140)는 PI 구동클럭(ERW)와 유사한 시점에 펄스형태의 입력 제어신호 PI<0>를 활성화시킨다.
이어, 제1 어드레스 래치부(210)는 입력 제어신호 PI<0>에 응답하여 외부 어드레스(EXT_ADDR)를 래치한다.
이후, 제1 지연소자(400)에 의해 외부 읽기신호(EXT_RD)의 활성화로 부터 설정된 애디티브레이턴시에 대응되는 지연시간 이후 내부 읽기신호(INT_RD)가 활성화된다.
PO 구동클럭 생성부(160)가 내부 읽기신호(INT_RD)에 응답하여 PO 구동클럭(IRW)을 한번 토글시키므로, 출력 제어신호 생성부(160)가 PO 구동클럭(IRW)의 폴링 에지에 동기시켜 출력 제어신호 PO<0>를 비활성화시키고, 출력 제어신호PO<1>를 활성화시킨다.
따라서, 제1 어드레스 래치부(210)는 출력 제어신호 PO<0>가 비활성화되기 이전까지 래치된 어드레스를 내부 어드레스(INT_ADDR)로 출력하며, 이는 어드레스 드라이빙부(300)를 통해 내부 컬럼 어드레스(CA)로 출력된다.
전술한 바와 같이, 본 발명에 따른 내부 어드레스 생성장치는 외부 읽기신호의 인가 시 함께 인가된 어드레스를 래치하고, 이후 설정된 애디티브레이턴시에 대응되는 지연시간 이후 내부 읽기신호가 활성화될 때까지 래치된 어드레스를 내부 컬럼 어드레스로 출력한다. 내부 컬럼 어드레스를 해당 내부 읽기신호의 활성화 이전부터 미리 출력하는 이유는 어드레스가 소자 내부에서 실제 사용되는 시점이 내부 읽기신호가 활성화 이후로, 내부 읽기신호가 활성화되기 이전에 해당 내부 컬럼 어드레스가 출력되어야 하기 때문이다.
그러므로, 본 발명에 따른 내부 어드레스 생성장치는 레이턴시에 대응되는 지연시간 동안 인가된 어드레스를 쉬프팅하지 않고, 해당 내부 읽기신호의 활성화 시점까지 인가된 어드레스를 래치하여 출력하므로서 필요한 시점에 내부 컬럼 어드레스가 출력되도록 한다.
한편, 두번째로 읽기커맨드와 함께 어드레스가 인가되는 경우에 따른 동작을 살펴보도록 한다.
두번째로 읽기커맨드(RD)와 함께 어드레스가 인가되면, 이는 내부전압 레벨 및 내부클럭(CLK)에 동기되어 외부 읽기신호(EXT_RD) 및 외부 어드레스(EXT_ADDR)로 활성화된다.
PI 구동클럭 생성부(124)가 외부 읽기신호(EXT_RD)에 응답하여 PI 구동클럭 (ERW)을 한번 토글시키므로, 입력 제어신호 생성부(140)는 PI 구동클럭(ERW)와 유사한 시점에 펄스형태의 입력 제어신호 PI<1>를 활성화시킨다.
이어, 제2 어드레스 래치부(210)는 입력 제어신호 PI<1>에 응답하여 외부 어드레스(EXT_ADDR)를 래치한다.
이후, 제1 지연소자(400)에 의해 외부 읽기신호(EXT_RD)의 활성화로 부터 설정된 애디티브레이턴시에 대응되는 지연시간 이후 내부 읽기신호(INT_RD)가 활성화된다.
PO 구동클럭 생성부(126)가 내부 읽기신호(INT_RD)에 응답하여 PO 구동클럭(IRW)을 한번 토글시키므로, 출력 제어신호 생성부(160)가 PO 구동클럭(IRW)의 폴링 에지에 동기시켜 출력 제어신호 PO<1>를 비활성화시키고, 출력 제어신호 PO<2>를 활성화시킨다.
따라서, 제2 어드레스 래치부(210)가 출력 제어신호 PO<1>의 활성화 동안 래치된 어드레스를 내부 어드레스(INT_ADDR)로 출력하며, 이는 어드레스 드라이빙부(300)를 통해 내부 컬럼 어드레스(CA)로 출력된다.
전술한 바와 같이, 입력 제어신호 생성부는 제1 입력 제어신호로 부터 제7 입력 제어신호의 순서대로 커맨드의 새로운 인가 시 마다 하나 씩 활성화시킨다. 출력 제어신호 생성부 역시 내부 읽기신호 또는 쓰기신호의 활성화 시 마다 제1 내지 제7 출력 제어신호 순서로 활성화시킨다.
따라서, 제1 내지 제7 어드레스 래치부는 해당 입력 제어신호의 활성화 시 커맨드와 인가되는 어드레스를 순차적으로 래치하며, 해당 출력 제어신호의 활성화 시 래치된 어드레스를 내부 어드레스로 출력한다.
본 발명에 따른 내부 어드레스 생성장치는 복수의 어드레스 래치부를 구비하고, 새로운 커맨드의 인가 시 마다 새로 인가되는 어드레스를 다른 어드레스 래치부에 래치한다.
만약 하나의 어드레스 래치부를 구비하면 커맨드에 대응되는 소자 내 동작의 수행이 완료되지 않아 래치된 어드레스가 유효함에도 불구하고, 새로운 커맨드와 함께 새로 인가된 어드레스가 어드레스 래치부에 저장되게 되므로, 기존 어드레스 사이에 충돌이 발생한다. 따라서, 본 발명은 복수의 래치부를 통해 어드레스의 페일을 방지한다.
이때, 필요한 어드레스 래치부의 수는 쓰기레이턴시 / tCCD에 의해 결정된다. 여기서, tCCD(Cas to Cas Delay time)는 읽기커맨드와 쓰기커맨드와 같은 컬럼계 커맨드를 연속하여 인가할 경우, 컬럼계 커맨드 사이에 필요한 최소한의 시간을 의미한다. 또한, 쓰기레이턴시을 고려하는 이유는 쓰기커맨드와 함께 인가된 어드레스가 사용되는 시점은 쓰기레이턴시에 대응되는 지연시간 이후로서, 어드레스가 어드레스 래치부에 가장 오래 래치되었을 때 소요되는 지연시간이기 때문이다.
다시 언급하면, 쓰기레이턴시 / tCCD는 쓰기커맨드에 의한 소자 내 구동이 완료되기 이전에, tCCD 간격으로 인가할 수 있는 최대의 커맨드의 수를 의미한다. 따라서, 최대 커맨드의 수에 대응되는 어드레스 래치부를 구비하면, 쓰기커맨드와 인가된 어드레스가 내부 컬럼 어드레스로 출력되기 이전까지, tCCD의 간격으로 새로운 커맨드와 어드레스가 인가되어도 처음 어드레스가 래치되어 있는 어드레스 래 치부에 새로 인가된 어드레스가 새롭게 래치되지 않으므로, 어드레스 페일이 발생하지 않는다.
전술한 본 발명은 DDR II SDRAM을 고려한 것으로, 최대 쓰기레이턴시가 13이며, tCCD가 2이기 때문에 6.5개, 즉 7개의 어드레스 래치부를 구비한다.
그러므로, 전술한 본 발명에 따른 어드레스 생성장치는 총 7개의 어드레스 래치부를 구비하므로, 종래 13에 비해 적은 면적을 갖는 것을 알 수 있다. 이러한 어드레스 생성장치가 어드레스 비트단위로 구현되는 점을 고려하면, 본 발명은 종래에 비해 면적을 줄일 수 있음을 알 수 있다.
한편, 전술한 본 발명에서는 설정된 레이턴시에 대응되는 시점에 활성화되는 신호를 통해 어드레스를 생성하는 내부 어드레스 생성장치를 예시하였으나, 이는 하나의 실시 예로서, 복수의 커맨드가 인가되고 이를 설정된 레이턴시에 대응되는 시점에 내부신호로 생성하는 경우에도 적용 가능하며, 면적 및 전류의 감소라는 동일한 효과를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 인가된 어드레스를 래치하고, 설정된 레이턴시에 대응되는 시점에 활성화되는 신호를 통해 어드레스의 출력시점을 제어하므로서, 면적 및 전류의 소모를 줄일 수 있다.

Claims (74)

  1. 외부 어드레스를 래치하여 내부 어드레스로 출력하기 위한 복수의 어드레스 래치부를 포함하는 파이프 래치수단;
    외부 읽기신호 또는 외부 쓰기신호의 인가 시 마다 상기 복수의 어드레스 래치부 중 하나를 액티브시켜 상기 외부 어드레스를 래치하도록 하고, 설정된 레이턴시에 대응되는 지연시간 이후 활성화되는 내부 읽기신호 또는 내부 쓰기신호의 활성화 시 마다 해당 어드레스 래치부가 상기 내부 어드레스를 출력하도록 제어하는 파이프 래치 제어수단; 및
    애디티브레이턴시가 없는 읽기 구동 시 상기 외부 어드레스를 내부 컬럼 어드레스로 출력하며, 이외의 경우 상기 내부 어드레스를 내부 컬럼 어드레스로 출력하기 위한 어드레스 드라이빙수단
    을 구비하는 내부 어드레스 생성장치.
  2. 제1항에 있어서,
    상기 어드레스 드라이빙수단은,
    상기 내부 어드레스를 래치하기 위한 제1 래치소자와,
    상기 애디티브레이턴시가 없는 쓰기 구동 시 선택신호를 제2 논리레벨로 출력하며, 이외 구동 시 상기 선택신호를 제1 논리레벨로 출력하기 위한 선택신호 생 성부와,
    상기 선택신호에 응답하여 상기 제1 래치소자의 출력 어드레스와 상기 외부 어드레스 중 선택하여 출력하기 위한 선택부와,
    선택부의 출력신호를 상기 내부 컬럼 어드레로 출력하기 위한 드라이버를 구비하는 것을 특징으로 하는 내부 어드레스 생성장치.
  3. 제2항에 있어서,
    상기 선택신호 생성부는 애디티브레이턴시 정보신호가 활성화되고 상기 쓰기구동 시 활성화되는 쓰기구간신호의 비활성화 시 상기 선택신호를 제2 논리레벨로 출력하는 것을 특징으로 하는 내부 어드레스 생성장치.
  4. 제3항에 있어서,
    상기 선택신호 생성부는,
    상기 쓰기구간신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호와 상기 애디티브레이턴시 정보신호를 입력으로 가져 상기 선택신호를 출력하기 위한 제1 논리곱게이트를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  5. 제4항에 있어서,
    상기 선택부는,
    상기 선택신호의 제2 논리레벨에 응답하여 상기 외부 어드레스를 출력하기 위한 제1 트랜스퍼 게이트와,
    상기 선택신호의 제1 논리레벨에 응답하여 상기 제1 래치소자의 출력 어드레스를 전달하기 위한 제2 트랜스퍼 게이트를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  6. 제5항에 있어서,
    상기 드라이버는 직렬 연결된 제3 및 제4 인버터를 포함하는 것을 특징으로 하는 내부 어드레스 생성장치.
  7. 제6항에 있어서,
    상기 복수의 어드레스 래치부는,
    상기 외부 어드레스를 반전시키기 위한 제5 인버터와,
    상기 파이프 래치 제어수단의 입력 제어신호의 활성화 시 상기 제5 인버터의 출력신호를 전달하기 위한 제3 트랜스퍼 게이트와,
    상기 제3 트랜스퍼 게이트의 출력신호를 래치하기 위한 제2 래치소자와,
    상기 파이프 래치 제어수단의 출력 제어신호의 활성화 시 상기 제2 래치소자의 출력신호를 상기 내부 어드레스로 출력하기 위한 제4 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 내부 어드레스 생성장치.
  8. 제1항에 있어서,
    상기 파이프 래치 제어수단은,
    상기 외부 읽기신호 또는 상기 외부 쓰기신호의 활성화 시 마다 제1 구동클럭을 한번 토글시키며, 상기 내부 읽기신호 또는 상기 내부 쓰기신호의 활성화 시 마다 제2 구동클럭을 한번 토글 시키기 위한 구동클럭 생성부와,
    상기 제1 구동클럭에 동기시켜 복수의 입력 제어신호 중 하나를 활성화하기 위한 입력 제어신호 생성부와,
    상기 제2 구동클럭에 동기시켜 복수의 출력 제어신호 중 하나를 활성화하기 위한 출력 제어신호 생성부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  9. 제8항에 있어서,
    상기 구동클럭 생성부는,
    상기 외부 읽기신호 또는 상기 외부 쓰기신호의 활성화 시 마다 상기 제1 구동클럭을 한번 토글시키기 위한 제1 구동클럭 생성부와,
    상기 내부 읽기신호 또는 상기 내부 쓰기신호의 활성화 시 마다 상기 제2 구동클럭을 한번 토글 시키기 위한 제2 구동클럭 생성부와,
    소자의 초기 구동 시나, 상기 애디티브레이턴시가 없는 쓰기 구동 시 상기 입력 및 출력 제어신호 생성부를 초기화 시키기 위한 초기화 제어부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  10. 제9항에 있어서,
    상기 제1 구동클럭 생성부는,
    상기 외부 읽기신호와 상기 외부 쓰기신호를 입력으로 가져 상기 제1 구동클럭을 출력하기 위한 제1 논리합게이트를 구비하는 것
    을 특징으로 하는 내부어드레스 생성장치.
  11. 제10항에 있어서,
    상기 제2 구동클럭 생성부는,
    상기 내부 읽기신호와 상기 내부 쓰기신호를 입력으로 가져 상기 제2 구동클럭을 출력하기 위한 제2 논리합게이트를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 초기화 제어부는 상기 소자의 초기 구동시 활성화되는 초기 플래그의 활성화, 또는 상기 애디티브레이턴시 정보신호의 활성화와 상기 쓰기 구동 시 활성화되는 쓰기구간신호의 비활성화 시 리셋신호를 출력하는 것을 특징으로 하는 내부 어드레스 생성장치.
  13. 제12항에 있어서,
    상기 초기화 제어부는 상기 초기 플래그를 직렬 연결된 제1 및 제2 인버터를 통해 상기 리셋신호로 출력하는 것을 특징으로 하는 내부 어드레스 생성장치.
  14. 제12항에 있어서,
    상기 초기화 제어부는,
    상기 쓰기구간신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호와 상기 애디티브레이턴시 정보신호를 입력으로 갖는 제1 논리곱게이트와,
    상기 제1 논리곱게이트의 출력신호와 상기 초기 플래그를 입력으로 가져 상기 리셋신호를 출력하기 위한 제3 논리합 게이트를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  15. 제12항에 있어서,
    상기 초기화 제어부는,
    상기 쓰기구간신호를 반전시키기 위한 제1 인버터와,
    테스트모드신호와 상기 제1 인버터의 출력신호와 상기 애디티브레이턴시 정보신호를 입력으로 갖는 제1 논리곱게이트와,
    상기 제1 논리곱게이트의 출력신호와 상기 초기 플래그를 입력으로 가져 상기 리셋신호를 출력하기 위한 제3 논리합 게이트를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  16. 제15항에 있어서,
    상기 복수의 어드레스 래치부는,
    상기 외부 어드레스를 반전시키기 위한 제2 인버터와,
    상기 해당 입력 제어신호의 활성화 시 상기 제2 인버터의 출력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 트랜스퍼 게이트의 출력신호를 래치하기 위한 래치소자와,
    상기 해당 출력 제어신호의 활성화 시 상기 래치소자의 출력신호를 상기 내부 어드레스로 출력하기 위한 제2 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 내부 어드레스 생성장치.
  17. 제8항 또는 제9항에 있어서,
    상기 입력 제어신호 생성부는,
    상기 제1 구동클럭에 동기되어 순차적으로 활성화되는 복수의 PI 지연신호를 출력하기 위한 PI 쉬프팅부와,
    상기 복수의 PI 지연신호를 상기 제1 구동클럭에 동기시켜 상기 복수의 입력 제어신호로 출력하기 위한 PI 드라이빙부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  18. 제17항에 있어서,
    상기 출력 제어신호 생성부는,
    상기 제2 구동클럭에 동기되어 순차적으로 활성화되는 복수의 PO 지연신호를 출력하기 위한 PO 쉬프팅부와,
    상기 복수의 PO 지연신호를 상기 복수의 출력 제어신호로 출력하기 위한 PO 드라이빙부를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  19. 제18항에 있어서,
    상기 PI 쉬프팅부는,
    직렬 연결되어 앞단의 정출력을 상기 제1 구동클럭에 동기시켜 자신의 부출력인 상기 PI 지연신호 및 자신의 정출력으로 출력하되, 상기 리셋신호의 활성화 시 상기 자신의 정 및 부출력을 리셋시키기 위한 제1 내지 제N 플립플롭과,
    상기 제N-1 플립플롭의 정출력을 상기 제1 구동클럭에 동기시켜 상기 제1 플립플롭의 입력으로 전달하되, 상기 리셋신호에 응답하여 자신의 정출력을 셋시키기 위한 피드백 플립플롭을 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  20. 제19항에 있어서,
    상기 제1 내지 제N 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제1 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 상기 제1 구동클럭이 제1 논리레벨을 갖는 동 안 인가된 입력신호를 상기 부출력으로 출력하며, 상기 제1 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 전달하여 상기 정출력으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  21. 제20항에 있어서,
    상기 피드백 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제2 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 상기 제1 구동클럭의 제1 논리레벨 동안 인가된 입력신호를 상기 자신의 부출력으로 출력하며, 상기 제1 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 상기 자신의 정출력으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  22. 제21항에 있어서,
    상기 제1 내지 제N 플립플롭은,
    상기 제1 구동클럭의 제1 논리레벨에 응답하여 상기 입력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 출력신호를 제2 논리레벨로 출력하며, 상기 리셋 신호의 비활성화 시 상기 제1 트랜스퍼 게이트의 출력신호를 래치하여 출력하기 위한 제1 래치소자와,
    상기 제1 래치소자의 출력신호를 반전시켜 상기 부출력인 PI 지연신호로 출력하기 위한 제1 인버터와,
    상기 제1 구동클럭의 제2 논리레벨에 응답하여 상기 제1 래치소자의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 출력신호를 제1 논리레벨로 출력하며, 상기 리셋신호의 비활성화 시 상기 제2 트랜스퍼 게이트의 출력신호를 래치하여 상기 자신의 정출력으로 출력하기 위한 제2 래치소자를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  23. 제22항에 있어서,
    상기 피드백 플립플롭은,
    상기 제1 구동클럭의 제1 논리레벨에 응답하여 상기 입력신호를 전달하기 위한 제3 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 출력신호를 제1 논리레벨로 출력하며, 상기 리셋신호의 비활성화 시 상기 제3 트랜스퍼 게이트의 출력신호를 래치하여 출력하기 위한 제3 래치소자와,
    상기 제3 래치소자의 출력신호를 반전시켜 상기 자신의 부출력으로 출력하기 위한 제2 인버터와,
    상기 제1 구동클럭의 제2 논리레벨에 응답하여 상기 제3 래치소자의 출력신호를 전달하기 위한 제4 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 출력신호를 제1 논리레벨로 출력하며, 상기 리셋신호의 비활성화 시 상기 제4 트랜스퍼 게이트의 출력신호를 래치하여 상기 자신의 정출력으로 출력하기 위한 제4 래치소자를 구비하는 것
    을 특징하는 내부 어드레스 생성장치.
  24. 제23항에 있어서,
    상기 제1 래치소자는,
    상기 리셋신호를 반전시키기 위한 제3 인버터와,
    상기 제3 인버터의 출력신호와 상기 제1 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 입력으로 갖는 제4 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  25. 제24항에 있어서,
    상기 제2 래치소자는,
    상기 리셋신호와 상기 제2 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제1 노어게이트와, 상기 제1 노어게이트의 출력신호를 입력으로 갖는 제5 인버터가 크로스 커플드 되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  26. 제25항에 있어서,
    상기 제3 래치소자는,
    상기 리셋신호와 상기 제3 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제2 노어게이와,
    상기 제2 노어게이트의 출력신호를 입력으로 갖는 제6 인버터가 크로스 커플드 되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  27. 제26항에 있어서,
    상기 제4 래치소자는,
    상기 리셋신호를 반전시키기 위한 제7 인버터와,
    상기 제7 인버터의 출력신호와 상기 제4 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 입력으로 갖는 제8 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  28. 제27항에 있어서,
    상기 제1 구동클럭 생성부는,
    상기 외부 읽기신호와 상기 외부 쓰기신호를 입력으로 가져 상기 제1 구동클럭을 출력하기 위한 제1 논리합게이트를 구비하는 것
    을 특징으로 하는 내부어드레스 생성장치.
  29. 제28항에 있어서,
    상기 제2 구동클럭 생성부는,
    상기 내부 읽기신호와 상기 내부 쓰기신호를 입력으로 가져 상기 제2 구동클럭을 출력하기 위한 제2 논리합게이트를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  30. 제29항에 있어서,
    상기 초기화 제어부는 상기 소자의 초기 구동시 활성화되는 초기 플래그의 활성화, 또는 상기 애디티브레이턴시 정보신호의 활성화와 상기 쓰기 구동 시 활성화되는 쓰기구간신호의 비활성화 시 리셋신호를 출력하는 것을 특징으로 하는 내부 어드레스 생성장치.
  31. 제30항에 있어서,
    상기 복수의 어드레스 래치부는,
    상기 외부 어드레스를 반전시키기 위한 제9 인버터와,
    해당 입력제어신호의 활성화 시 상기 제9 인버터의 출력신호를 전달하기 위한 제5 트랜스퍼 게이트와,
    상기 제5 트랜스퍼 게이트의 출력신호를 래치하기 위한 제5 래치소자와,
    해당 출력 제어신호의의 활성화 시 상기 제5 래치소자의 출력신호를 상기 내부 어드레스로 출력하기 위한 제6 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 내부 어드레스 생성장치.
  32. 제19항에 있어서,
    상기 PO 쉬프팅부는,
    직렬 연결되어 앞단의 정출력을 상기 제2 구동클럭에 동기시켜 자신의 부출 력인 상기 PO 지연신호 및 자신의 정출력으로 출력하되, 상기 리셋신호의 활성화 시 상기 자신의 정 및 부출력을 리셋시키기 위한 제1 내지 제N 플립플롭과,
    상기 제N-1 플립플롭의 정출력을 상기 제2 구동클럭에 동기시켜 상기 제1 플립플롭의 입력으로 전달하되, 상기 리셋신호에 응답하여 자신의 정출력을 셋시키기 위한 피드백 플립플롭을 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  33. 제32항에 있어서,
    상기 PO 쉬프팅부 및 상기 PI 쉬프팅부의 제1 내지 제N 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제1 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 해당 구동클럭이 제1 논리레벨을 갖는 동안 인가된 입력신호를 상기 부출력으로 출력하며, 상기 해당 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 전달하여 상기 정출력으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  34. 제33항에 있어서,
    상기 PO 쉬프팅부 및 상기 PI 쉬프팅부의 피드백 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제2 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 해당 구동클럭이 제1 논리레벨을 갖는 동안 인가된 입력신호를 상기 부출력으로 출력하며, 상기 해당 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 전달하여 상기 정출력으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  35. 제34항에 있어서,
    상기 제1 내지 제N 플립플롭은,
    상기 해당 구동클럭의 제1 논리레벨에 응답하여 상기 입력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 출력신호를 제2 논리레벨로 출력하며, 상기 리셋신호의 비활성화 시 상기 제1 트랜스퍼 게이트의 출력신호를 래치하여 출력하기 위한 제1 래치소자와,
    상기 제1 래치소자의 출력신호를 반전시켜 상기 부출력으로 출력하기 위한 제1 인버터와,
    상기 해당 구동클럭의 제2 논리레벨에 응답하여 상기 제1 래치소자의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 출력신호를 제1 논리레벨로 출력하며, 상기 리셋 신호의 비활성화 시 상기 제2 트랜스퍼 게이트의 출력신호를 래치하여 상기 자신의 정출력으로 출력하기 위한 제2 래치소자를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  36. 제35항에 있어서,
    상기 피드백 플립플롭은,
    상기 해당 구동클럭의 제1 논리레벨에 응답하여 상기 입력신호를 전달하기 위한 제3 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 출력신호를 제1 논리레벨로 출력하며, 상기 리셋신호의 비활성화 시 상기 제3 트랜스퍼 게이트의 출력신호를 래치하여 출력하기 위한 제3 래치소자와,
    상기 제3 래치소자의 출력신호를 반전시켜 상기 자신의 부출력으로 출력하기 위한 제2 인버터와,
    상기 해당 구동클럭의 제2 논리레벨에 응답하여 상기 제3 래치소자의 출력신호를 전달하기 위한 제4 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 출력신호를 제1 논리레벨로 출력하며, 상기 리셋신호의 비활성화 시 상기 제4 트랜스퍼 게이트의 출력신호를 래치하여 상기 자신의 정출력으로 출력하기 위한 제4 래치소자를 구비하는 것
    을 특징하는 내부 어드레스 생성장치.
  37. 제36항에 있어서,
    상기 제1 래치소자는,
    상기 리셋신호를 반전시키기 위한 제3 인버터와,
    상기 제3 인버터의 출력신호와 상기 제1 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 입력으로 갖는 제4 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  38. 제37항에 있어서,
    상기 제2 래치소자는,
    상기 리셋신호와 상기 제2 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제1 노어게이트와, 상기 제1 노어게이트의 출력신호를 입력으로 갖는 제5 인버터가 크로스 커플드 되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  39. 제38항에 있어서,
    상기 제3 래치소자는,
    상기 리셋신호와 상기 제3 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제2 노어게이와,
    상기 제2 노어게이트의 출력신호를 입력으로 갖는 제6 인버터가 크로스 커플드 되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  40. 제39항에 있어서,
    상기 제4 래치소자는,
    상기 리셋신호를 반전시키기 위한 제7 인버터와,
    상기 제7 인버터의 출력신호와 상기 제4 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 입력으로 갖는 제8 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  41. 제40항에 있어서,
    상기 초기화 제어부는 상기 소자의 초기 구동시 활성화되는 초기 플래그의 활성화, 또는 상기 애디티브레이턴시 정보신호의 활성화와 상기 쓰기 구동 시 활성 화되는 쓰기구간신호의 비활성화 시 리셋신호를 출력하는 것을 특징으로 하는 내부 어드레스 생성장치.
  42. 제41항에 있어서,
    상기 제1 구동클럭 생성부는,
    상기 외부 읽기신호와 상기 외부 쓰기신호를 입력으로 가져 상기 제1 구동클럭을 출력하기 위한 제1 논리합게이트를 구비하는 것
    을 특징으로 하는 내부어드레스 생성장치.
  43. 제42항에 있어서,
    상기 제2 구동클럭 생성부는,
    상기 내부 읽기신호와 상기 내부 쓰기신호를 입력으로 가져 상기 제2 구동클럭을 출력하기 위한 제2 논리합게이트를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  44. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 어드레스 드라이빙수단은,
    상기 내부 어드레스를 래치하기 위한 제1 래치소자와,
    상기 애디티브레이턴시가 없는 쓰기 구동 시 선택신호를 제2 논리레벨로 출력하며, 이외 구동 시 상기 선택신호를 제1 논리레벨로 출력하기 위한 선택신호 생성부와,
    상기 선택신호에 응답하여 상기 제1 래치소자의 출력 어드레스와 상기 외부 어드레스 중 선택하여 출력하기 위한 선택부와,
    선택부의 출력신호를 상기 내부 컬럼 어드레로 출력하기 위한 드라이버를 구비하는 것을 특징으로 하는 내부 어드레스 생성장치.
  45. 제44항에 있어서,
    상기 선택신호 생성부는 애디티브레이턴시 정보신호가 활성화되고 상기 쓰기구동 시 활성화되는 쓰기구간신호의 비활성화 시 상기 선택신호를 제2 논리레벨로 출력하는 것을 특징으로 하는 내부 어드레스 생성장치.
  46. 제45항에 있어서,
    상기 입력 제어신호 생성부는,
    상기 제1 구동클럭에 동기되어 순차적으로 활성화되는 복수의 PI 지연신호를 출력하기 위한 PI 쉬프팅부와,
    상기 복수의 PI 지연신호를 상기 제1 구동클럭에 동기시켜 상기 복수의 입력 제어신호로 출력하기 위한 PI 드라이빙부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  47. 제46항에 있어서,
    상기 PI 쉬프팅부는,
    직렬 연결되어 앞단의 정출력을 상기 제1 구동클럭에 동기시켜 자신의 부출력인 상기 PI 지연신호 및 자신의 정출력으로 출력하되, 상기 리셋신호의 활성화 시 상기 자신의 정 및 부출력을 리셋시키기 위한 제1 내지 제N 플립플롭과,
    상기 제N-1 플립플롭의 정출력을 상기 제1 구동클럭에 동기시켜 상기 제1 플립플롭의 입력으로 전달하되, 상기 리셋신호에 응답하여 자신의 정출력을 셋시키기 위한 피드백 플립플롭을 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  48. 제47항에 있어서,
    상기 제1 내지 제N 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제1 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 상기 제1 구동클럭이 제1 논리레벨을 갖는 동안 인가된 입력신호를 상기 부출력으로 출력하며, 상기 제1 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 전달하여 상기 정출력으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  49. 제48항에 있어서,
    상기 피드백 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제2 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 상기 제1 구동클럭이 제1 논리레벨을 갖는 동안 인가된 입력신호를 상기 부출력으로 출력하며, 상기 제1 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 전달하여 상기 정출력으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  50. 제47항에 있어서,
    상기 출력 제어신호 생성부는,
    상기 제2 구동클럭에 동기되어 순차적으로 활성화되는 복수의 PO 지연신호를 출력하기 위한 PO 쉬프팅부와,
    상기 복수의 PO 지연신호를 상기 복수의 출력 제어신호로 출력하기 위한 PO 드라이빙부를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  51. 제50항에 있어서,
    상기 PO 쉬프팅부는,
    직렬 연결되어 앞단의 정출력을 상기 제2 구동클럭에 동기시켜 자신의 부출력인 상기 PO 지연신호 및 자신의 정출력으로 출력하되, 상기 리셋신호의 활성화 시 상기 자신의 정 및 부출력을 리셋시키기 위한 제1 내지 제N 플립플롭과,
    상기 제N-1 플립플롭의 정출력을 상기 제2 구동클럭에 동기시켜 상기 제1 플립플롭의 입력으로 전달하되, 상기 리셋신호에 응답하여 자신의 정출력을 셋시키기 위한 피드백 플립플롭을 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  52. 제51항에 있어서,
    상기 PO 쉬프팅부 및 상기 PI 쉬프팅부의 제1 내지 제N 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제1 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 해당 구동클럭이 제1 논리레벨을 갖는 동안 인가된 입력신호를 상기 부출력으로 출력하며, 상기 해당 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 전달하여 상기 정출력으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  53. 제52항에 있어서,
    상기 PO 쉬프팅부 및 상기 PI 쉬프팅부의 피드백 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제2 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 해당 구동클럭이 제1 논리레벨을 갖는 동안 인가된 입력신호를 상기 부출력으로 출력하며, 상기 해당 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 전달하여 상기 정출력으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  54. 외부 어드레스를 래치하여 내부 어드레스로 출력하기 위한 복수의 어드레스 래치부를 포함하는 파이프 래치수단;
    상기 외부 어드레스와 함께 인가되는 커맨드의 활성화 시 상기 복수의 어드레스 래치부 중 하나를 액티브시켜 상기 외부 어드레스를 래치하도록 하고, 상기 커맨드의 활성화로 부터 설정된 레이턴시에 대응되는 지연시간 이후 활성화되는 내부신호의 활성화 시 해당 어드레스 래치부가 상기 내부 어드레스를 출력하도록 제어하는 파이프 래치 제어수단; 및
    레이턴시가 없는 읽기 구동 시 상기 외부 어드레스를 내부 컬럼 어드레스로 출력하며, 이외의 경우 상기 내부 어드레스를 내부 컬럼 어드레스로 출력하기 위한 어드레스 드라이빙수단
    을 구비하는 내부 어드레스 생성장치.
  55. 제54항에 있어서,
    상기 파이프 래치 제어수단은,
    상기 커맨드의 활성화 시 마다 제1 구동클럭을 한번 토글시키며, 상기 내부 신호의 활성화 시 마다 제2 구동클럭을 한번 토글 시키기 위한 구동클럭 생성부와,
    상기 제1 구동클럭에 동기시켜 복수의 입력 제어신호 중 하나를 활성화하기 위한 입력 제어신호 생성부와,
    상기 제2 구동클럭에 동기시켜 복수의 출력 제어신호 중 하나를 활성화하기 위한 출력 제어신호 생성부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  56. 제55항에 있어서,
    상기 구동클럭 생성부는,
    상기 커맨드의 활성화 시 마다 상기 제1 구동클럭을 한번 토글시키기 위한 제1 구동클럭 생성부와,
    상기 내부신호의 활성화 시 마다 상기 제2 구동클럭을 한번 토글 시키기 위한 제2 구동클럭 생성부와,
    소자의 초기 구동 시나, 상기 레이턴시가 없는 쓰기 구동 시 상기 입력 및 출력 제어신호 생성부를 초기화 시키기 위한 초기화 제어부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  57. 제56항에 있어서,
    상기 입력 제어신호 생성부는,
    상기 제1 구동클럭에 동기되어 순차적으로 활성화되는 복수의 PI 지연신호를 출력하기 위한 PI 쉬프팅부와,
    상기 복수의 PI 지연신호를 상기 제1 구동클럭에 동기시켜 복수의 입력 제어신호로 출력하기 위한 PI 드라이빙부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  58. 제57항에 있어서,
    상기 출력 제어신호 생성부는,
    상기 제2 구동클럭에 동기되어 순차적으로 활성화되는 복수의 PO 지연신호를 출력하기 위한 PO 쉬프팅부와,
    상기 복수의 PO 지연신호를 상기 복수의 출력 제어신호로 출력하기 위한 PO 드라이빙부를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  59. 제58항에 있어서,
    상기 어드레스 드라이빙수단은,
    상기 내부 어드레스를 래치하기 위한 제1 래치소자와,
    상기 레이턴시가 없는 쓰기 구동 시 선택신호를 제2 논리레벨로 출력하며, 이외 구동 시 상기 선택신호를 제1 논리레벨로 출력하기 위한 선택신호 생성부와,
    상기 선택신호에 응답하여 상기 제1 래치소자의 출력 어드레스와 상기 외부 어드레스 중 선택하여 출력하기 위한 선택부와,
    상기 선택부의 출력신호를 상기 내부 컬럼 어드레로 출력하기 위한 드라이버를 구비하는 것을 특징으로 하는 내부 어드레스 생성장치.
  60. 제59항에 있어서,
    상기 선택신호 생성부는 레이턴시 정보신호가 활성화되고 상기 쓰기구동 시 활성화되는 쓰기구간신호의 비활성화 시 상기 선택신호를 제2 논리레벨로 출력하는 것을 특징으로 하는 내부 어드레스 생성장치.
  61. 제60항에 있어서,
    상기 PI 및 PO 쉬프팅부는,
    직렬 연결되어 앞단의 정출력을 상기 해당 구동클럭에 동기시켜 자신의 부출력 및 자신의 정출력으로 출력하되, 리셋신호의 활성화 시 상기 자신의 정 및 부출력을 리셋시키기 위한 제1 내지 제N 플립플롭과,
    상기 제N-1 플립플롭의 정출력을 상기 해당 구동클럭에 동기시켜 상기 제1 플립플롭의 입력으로 전달하되, 상기 리셋신호에 응답하여 자신의 정출력을 셋시키기 위한 피드백 플립플롭을 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  62. 제61항에 있어서,
    상기 제1 내지 제N 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제1 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 해당 구동클럭이 제1 논리레벨을 갖는 동안 인가된 입력신호를 상기 부출력으로 출력하며, 상기 해당 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 전달하여 상기 정출력으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  63. 제62항에 있어서,
    상기 피드백 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제2 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 해당 구동클럭이 제1 논리레벨을 갖는 동안 인가된 입력신호를 상기 부출력으로 출력하며, 상기 해당 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 전달하여 상기 정출력으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  64. 제63항에 있어서,
    상기 복수의 어드레스 래치부는,
    상기 외부 어드레스를 반전시키기 위한 제1 인버터와,
    해당 입력제어신호의 활성화 시 상기 제1 인버터의 출력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 트랜스퍼 게이트의 출력신호를 래치하기 위한 제2 래치소자와,
    해당 출력 제어신호의의 활성화 시 상기 제2 래치소자의 출력신호를 상기 내부 어드레스로 출력하기 위한 제2 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 내부 어드레스 생성장치.
  65. 외부신호를 래치하여 지연신호로 출력하기 위한 복수의 신호 래치부를 포함하는 파이프 래치수단;
    상기 외부신호와 함께 인가되는 플래그의 활성화 시 상기 복수의 신호 래치부를 중 하나를 액티브시켜 상기 외부신호를 래치하도록 하고, 상기 플래그의 활성화로 부터 설정된 레이턴시에 대응되는 지연시간 이후 활성화되는 내부 플래그신호의 활성화 시 해당 신호 래치부가 래치한 신호를 상기 지연신호로 출력하도록 제어하는 파이프 래치 제어수단; 및
    상기 레이턴시가 없는 경우 상기 외부신호를 지연없이 내부신호로 출력하며, 이외의 경우 상기 지연신호를 상기 내부신호로 출력하기 위한 출력신호 드라이빙수단
    을 구비하는 반도체메모리소자.
  66. 제65항에 있어서,
    상기 파이프 래치 제어수단은,
    상기 플래그의 활성화 시 마다 제1 구동클럭을 한번 토글시키며, 상기 내부 플래그신호의 활성화 시 마다 제2 구동클럭을 한번 토글 시키기 위한 구동클럭 생성부와,
    상기 제1 구동클럭에 동기시켜 복수의 입력 제어신호 중 하나를 출력하기 위한 입력 제어신호 생성부와,
    상기 제2 구동클럭에 동기시켜 복수의 출력 제어신호 중 하나를 출력하기 위한 출력 제어신호 생성부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  67. 제66항에 있어서,
    상기 구동클럭 생성부는,
    상기 플래그의 활성화 시 마다 상기 제1 구동클럭을 한번 토글시키기 위한 제1 구동클럭 생성부와,
    상기 내부 플래그신호의 활성화 시 마다 상기 제2 구동클럭을 한번 토글 시키기 위한 제2 구동클럭 생성부와,
    소자의 초기 구동 시나, 상기 레이턴시가 없는 경우 상기 입력 및 출력 제어 신호 생성부를 초기화 시키기 위한 초기화 제어부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  68. 제67항에 있어서,
    상기 입력 제어신호 생성부는,
    상기 제1 구동클럭에 동기되어 순차적으로 활성화되는 복수의 제1 펄스 지연신호를 출력하기 위한 제1 쉬프팅부와,
    상기 복수의 제1 펄스 지연신호를 상기 제1 구동클럭에 동기시켜 복수의 입력 제어신호로 출력하기 위한 제1 드라이빙부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  69. 제68항에 있어서,
    상기 출력 제어신호 생성부는,
    상기 제2 구동클럭에 동기되어 순차적으로 활성화되는 복수의 제2 펄스 지연신호를 출력하기 위한 제2 쉬프팅부와,
    상기 복수의 제2 펄스 지연신호를 복수의 출력 제어신호로 출력하기 위한 제2 드라이빙부를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  70. 제69항에 있어서,
    상기 출력신호 드라이빙수단은,
    상기 지연신호를 래치하기 위한 제1 래치소자와,
    상기 레이턴시가 없는 경우 선택신호를 제2 논리레벨로 출력하며, 이외 구동 시 상기 선택신호를 제1 논리레벨로 출력하기 위한 선택신호 생성부와,
    상기 선택신호에 응답하여 상기 제1 래치소자의 출력신호와 상기 외부신호 중 선택하여 출력하기 위한 선택부와,
    상기 선택부의 출력신호를 상기 내부신호로 출력하기 위한 드라이버를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  71. 제70항에 있어서,
    상기 제1 및 제2 쉬프팅부는,
    직렬 연결되어 앞단의 정출력을 상기 해당 구동클럭에 동기시켜 자신의 부출력 및 자신의 정출력으로 출력하되, 리셋신호의 활성화 시 상기 자신의 정 및 부출력을 리셋시키기 위한 제1 내지 제N 플립플롭과,
    상기 제N-1 플립플롭의 정출력을 상기 해당 구동클럭에 동기시켜 상기 제1 플립플롭의 입력으로 전달하되, 상기 리셋신호에 응답하여 자신의 정출력을 셋시키 기 위한 피드백 플립플롭을 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  72. 제71항에 있어서,
    상기 제1 내지 제N 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제1 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 해당 구동클럭이 제1 논리레벨을 갖는 동안 인가된 입력신호를 상기 부출력으로 출력하며, 상기 해당 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 전달하여 상기 정출력으로 출력하는 것
    을 특징으로 하는 반도체메모리소자.
  73. 제72항에 있어서,
    상기 피드백 플립플롭은,
    상기 리셋신호의 활성화 시 상기 자신의 부출력 및 정출력을 제2 논리레벨 로 출력하며,
    상기 리셋신호의 비활성화 시 해당 구동클럭이 제1 논리레벨을 갖는 동안 인가된 입력신호를 상기 부출력으로 출력하며, 상기 해당 구동클럭이 제2 논리레벨을 갖는 동안 상기 부출력을 전달하여 상기 정출력으로 출력하는 것
    을 특징으로 하는 반도체메모리소자.
  74. 제73항에 있어서,
    상기 복수의 신호 래치부는,
    상기 외부신호를 반전시키기 위한 제1 인버터와,
    상기 해당 입력제어신호의 활성화 시 상기 제1 인버터의 출력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 트랜스퍼 게이트의 출력신호를 래치하기 위한 제1 래치소자와,
    상기 해당 출력 제어신호의의 활성화 시 상기 제1 래치소자의 출력신호를 상기 내부 어드레스로 출력하기 위한 제2 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 반도체메모리소자.
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