KR102508309B1 - 파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템 - Google Patents

파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템 Download PDF

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Abstract

반도체 장치는 파이프 래치를 포함할 수 있다. 상기 파이프 래치는 제 1 래치부, 제 2 래치부 및 출력부를 포함할 수 있다. 상기 제 1 래치부는 제 1 입력 제어 신호에 기초하여 입력 신호를 제 1 래치 노드에 저장할 수 있다. 상기 제 2 래치부는 제 2 입력 제어 신호에 기초하여 상기 제 1 래치 노드에 저장된 신호를 제 2 래치 노드에 저장할 수 있다. 상기 출력부는 출력 제어 신호에 기초하여 상기 제 2 래치 노드에 저장된 신호를 출력 신호로 출력할 수 있다.

Description

파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템 {PIPE LATCH, SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치, 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들 클럭 신호에 기초하여 서로 통신할 수 있다. 상기 반도체 장치들은 내부에서 많은 용량의 정보를 효율적으로 처리하기 위해서 파이프 라이닝 동작을 수행할 수 있는 파이프 회로를 포함할 수 있다. 상기 파이프 회로는 복수의 파이프 래치를 구비하여 파이프 라이닝 동작을 수행할 수 있다.
현재, 컴퓨터 시스템 및 반도체 장치의 개발경향은 고속화 및 저전력화이다. 시스템의 동작 속도가 높아지면서 클럭 신호의 주파수는 계속해서 높아지고 있다. 클럭 신호의 주파수가 높아짐에 따라서, 반도체 장치의 레이턴시가 함께 증가하고 있다. 레이턴시가 증가하면서, 반도체 장치들은 더 많은 개수의 정보들을 파이프 라이닝 해야 하는 부담이 발생할 수 있다. 상기 부담은 파이프 회로에 더 많은 개수의 파이프 래치를 구비시키면 해결될 수 있다. 하지만, 회로면적을 증가시키는 것은 반도체 장치의 소형화 경향에 정면으로 반하게 될 수 있다. 따라서, 회로 면적은 증가시키지 않으면서, 파이프 라이닝 동작을 효율적으로 수행할 수 있는 회로 설계가 필요하다.
본 발명의 실시예는 적어도 2개의 신호를 래치할 수 있는 파이프 래치를 구비하여 더 많은 개수의 신호에 대한 파이프 라이닝 동작을 수행할 수 있는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 입력 제어 신호에 기초하여 입력 신호를 제 1 래치 노드에 저장하는 제 1 래치부; 제 2 입력 제어 신호에 기초하여 상기 제 1 래치 노드에 저장된 신호를 제 2 래치 노드에 저장하는 제 2 래치부; 및 출력 제어 신호에 기초하여 상기 제 2 래치 노드에 저장된 신호를 출력 신호로 출력하는 출력부를 포함하는 파이프 래치를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 커맨드 신호 및 클럭 신호에 기초하여 제 1 입력 제어 신호 및 출력 제어 신호를 생성하고, 상기 제 1 입력 제어 신호 및 상기 출력 제어 신호에 기초하여 제 2 입력 제어 신호를 생성하는 파이프 제어 신호 생성 회로; 및 상기 제 1 입력 제어 신호, 상기 제 2 입력 제어 신호 및 상기 출력 제어 신호에 기초하여 입력 신호를 저장하여 출력 신호를 출력하며, 적어도 2개의 입력 신호를 저장할 수 있는 적어도 하나의 파이프 래치를 포함하는 파이프 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 n개의 입력 신호 중 할당된 순번의 신호를 순차적으로 저장하여 출력 신호를 생성하는 제 1 내지 제 m 파이프 래치를 포함하고, n은 3이상의 정수이고, m은 2와 n 사이의 정수이며, 상기 제 1 파이프 래치는 상기 입력 신호 중 첫 번째 신호를 수신하여 저장하고, 상기 첫 번째 신호가 상기 출력 신호로 출력되기 전에 상기 입력 신호 중 m+1 번째 신호가 입력되었을 때, 상기 첫 번째 입력 신호 및 상기 m+1 번째 신호를 함께 저장하고, 상기 첫 번째 신호 및 상기 m+1 번째 신호를 순차적으로 출력할 수 있다.
본 발명의 실시예는 반도체 장치 및 반도체 시스템의 고속 동작을 가능하게 하면서도, 반도체 장치의 회로 면적을 증가시키지 않을 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 파이프 래치의 구성을 보여주는 도면,
도 3은 도 1에 도시된 파이프 래치 제어 신호 생성 회로의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 제 2 입력 제어 신호 생성 회로의 구성을 보여주는 도면,
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 장치(100)는 입력 신호를 수신하여 출력 신호를 생성할 수 있다. 상기 반도체 장치(100)는 복수의 정보를 효율적으로 처리하기 위해 파이프 라이닝 및/또는 파이프 래치 동작을 수행할 수 있다. 상기 반도체 장치(100)는 상기 입력 신호에 대한 파이프 라이닝 동작을 수행하기 위해 적어도 2개의 파이프 래치를 포함하는 파이프 회로를 포함할 수 있다. 상기 입력 신호는 파이프 라이닝 동작이 필요한 어떠한 정보라도 포함할 수 있고, 예를 들어, 상기 입력 신호는 데이터 또는 커맨드 신호일 수도 있다. 도 1에서, 상기 반도체 장치(100)는 제 1 파이프 회로(110), 제 2 파이프 회로(120), 제 3 파이프 회로(130) 및 제 4 파이프 회로(140)를 포함할 수 있다. 상기 반도체 장치(100)는 4개의 파이프 회로를 포함하는 것을 예시하였지만, 2개 이상의 어떠한 개수의 파이프 회로를 포함할 수도 있다. 상기 제 1 파이프 회로(110)는 제 1 입력 신호(IN1<1:n>)를 수신하여 제 1 출력 신호(OUT1<1:n>)를 출력할 수 있다. 상기 제 1 파이프 회로(110)는 상기 제 1 입력 신호(IN1<1:n>)에 대한 파이프 라이닝 동작을 수행하여 제 1 출력 신호(OUT1<1:n>)를 출력할 수 있다. 상기 제 2 파이프 회로(120)는 제 2 입력 신호(IN2<1:n>)를 수신하여 제 2 출력 신호(OUT2<1:n>)를 출력하고, 상기 제 2 입력 신호(IN2<1:n>)에 대한 파이프 라이닝 동작을 수행하여 제 2 출력 신호(OUT2<1:n>)를 출력할 수 있다. 상기 제 3 파이프 회로(130)는 제 3 입력 신호(IN3<1:n>)를 수신하여 제 3 출력 신호(OUT3<1:n>)를 출력하고, 상기 제 3 입력 신호(IN3<1:n>)에 대한 파이프 라이닝 동작을 수행하여 제 3 출력 신호(OUT3<1:n>)를 출력할 수 있다. 상기 제 4 파이프 회로(140)는 제 4 입력 신호(IN4<1:n>)를 수신하여 제 4 출력 신호(OUT4<1:n>)를 출력하고, 상기 제 4 입력 신호(IN4<1:n>)에 대한 파이프 라이닝 동작을 수행하여 제 4 출력 신호(OUT4<1:n>)를 출력할 수 있다. 상기 제 1 내지 제 4 입력 신호(IN1<1:n>, IN2<1:n>, IN3<1:n>, IN4<1:n>)는 복수의 신호를 포함하는 신호 스트림일 수 있다. 예를 들어, 상기 신호 스트림은 데이터 스트림일 수 있다. 상기 제 1 내지 제 4 파이프 회로(110, 120, 130, 140)는 상기 제 1 내지 제 4 입력 신호(IN1<1:n>, IN2<1:n>, IN3<1:n>, IN4<1:n>)를 각각 순차적으로 저장하고, 저장된 신호를 순차적으로 제 1 내지 제 4 출력 신호(OUT1<1:n>, OUT2<1:n>, OUT3<1:n>, OUT4<1:n>)로 각각 출력할 수 있다.
상기 제 1 내지 제 4 파이프 회로(110, 120, 130)는 제 1 입력 제어 신호(PIN1<1:m>), 출력 제어 신호(POUT<1:m>) 및 제 2 입력 제어 신호(PIN2<1:m>)를 공통 수신할 수 있다. 상기 제 1 파이프 회로(110)는 상기 제 1 입력 제어 신호(PIN1<1:m>), 상기 출력 제어 신호(POUT<1:m>) 및 상기 제 2 입력 제어 신호(PIN2<1:m>)에 기초하여 상기 제 1 입력 신호(IN1<1:n>)를 순차적으로 저장하여 상기 제 1 출력 신호(OUT1<1:n>)를 생성할 수 있다. 상기 제 2 파이프 회로(120)는 상기 제 1 입력 제어 신호(PIN1<1:m>), 상기 출력 제어 신호(POUT<1:m>) 및 제 2 입력 제어 신호(PIN2<1:m>)에 기초하여 상기 제 2 입력 신호(IN2<1:n>)를 순차적으로 저장하여 상기 제 2 출력 신호(OUT2<1:m>)를 생성할 수 있다. 상기 제 3 파이프 회로(130)는 상기 제 1 입력 제어 신호(PIN1<1:m>), 상기 출력 제어 신호(POUT<1:m>) 및 상기 제 2 입력 제어 신호(PIN2<1:m>)에 기초하여 상기 제 3 입력 신호(IN3<1:n>)를 순차적으로 저장하여 상기 제 3 출력 신호(OUT3<1:n>)를 생성할 수 있다. 상기 제 4 파이프 회로(140)는 상기 제 1 입력 제어 신호(PIN1<1:m>), 상기 출력 제어 신호(POUT<1:m>) 및 상기 제 2 입력 제어 신호(PIN2<1:m>)에 기초하여 상기 제 4 입력 신호(IN4<1:n>)를 순차적으로 저장하여 상기 제 4 출력 신호(OUT4<1:n>)를 생성할 수 있다. 상기 제 1 내지 제 4 파이프 회로(110, 120, 130, 140)는 서로 동일한 구조를 가질 수 있다.
도 1에서, 상기 제 1 파이프 회로(110)의 구조를 대표적으로 설명하기로 한다. 상기 제 1 파이프 회로(110)는 복수의 파이프 래치를 포함할 수 있고, 적어도 하나의 파이프 래치를 포함할 수 있다. 도 1에서, 상기 제 1 파이프 회로(110)는 제 1 내지 제 m (m은 3 이상의 정수) 파이프 래치(111, 112, 11m)를 포함하는 것을 예시하였다. 상기 제 1 입력 신호(IN1<1:n>)는 n (n은 m 이상의 정수)개의 신호를 포함할 수 있다. 상기 제 1 입력 제어 신호(PIN1<1:m>), 상기 출력 제어 신호(POUT<1:m>) 및 상기 제 2 입력 제어 신호(PIN2<1:m>)는 각각 상기 파이프 회로에 포함되는 파이프 래치의 개수에 대응되는 개수의 신호를 포함할 수 있다. 상기 제 1 입력 제어 신호(PIN1<1:m>), 상기 출력 제어 신호(POUT<1:m>) 및 상기 제 2 입력 제어 신호(PIN2<1:m>)는 각각 m개의 신호를 포함할 수 있다. 상기 제 1 내지 제 m 파이프 래치(111, 112, 11m)는 상기 제 1 입력 신호(IN1<1:n>) 중 할당된 순번의 입력 신호를 각각 수신할 수 있다. 상기 제 1 파이프 래치(111)는 제 1 입력 신호(IN1<1:n>) 중 첫 번째 신호(IN1<1>), m+1 번째 신호(IN1<m+1>) 중 하나 이상을 수신할 수 있다. n이 충분히 클 때, 상기 제 1 파이프 래치(111)는 2m+1 번째 신호(IN1<2m+1>) 및 3m+1 번째 신호(IN1<3m+1>) 등을 수신할 수 있다. 상기 제 2 파이프 래치(112)는 상기 제 1 입력 신호(IN1<1:n>) 중 두 번째 신호(IN1<2>), m+2 번째 신호(IN1<m+2>) 중 적어도 하나 이상을 수신할 수 있다. n이 충분히 클 때, 상기 제 2 파이프 래치(112)는 2m+2 번째 신호(IN1<2m+2>) 및 3m+2 번째 신호(IN1<3m+2>) 등을 수신할 수 있다. 상기 제 m 파이프 래치(11m)는 상기 제 1 입력 신호(IN1<1:n>) 중 m 번째 신호(IN1<m>) 및 2m 번째 신호(IN2<2m>) 중 적어도 하나 이상을 수신할 수 있다. n이 충분히 클 때, 상기 제 m 파이프 래치(11m)는 3m 번째 신호(IN1<3m>) 및 4m 번째 신호(IN1<4m>) 등을 수신할 수 있다. 상기 제 1 내지 제 m 파이프 래치(111, 112, 11m)는 제 1 입력 제어 신호(PIN1<1:m>), 제 2 입력 제어 신호(PIN2<1:m>) 및 출력 제어 신호(POUT<1:m>) 중 할당된 제어 신호를 각각 수신할 수 있다. 상기 제 1 파이프 회로(111)는 상기 제 1 입력 제어 신호 중 첫 번째 신호(PIN<1>), 상기 제 2 입력 제어 신호(PIN2<1>) 중 첫 번째 신호 및 상기 출력 제어 신호 중 첫 번째 신호(POUT<1>)에 기초하여 동작할 수 있다. 상기 제 2 파이프 회로(112)는 상기 제 1 입력 제어 신호 중 두 번째 신호(PIN1<2>), 상기 제 2 입력 제어 신호 중 두 번째 신호(PIN2<2>) 및 상기 출력 제어 신호 중 두 번째 신호(POUT<2>)에 기초하여 동작할 수 있다. 상기 제 m 파이프 회로(11m)는 상기 제 1 입력 제어 신호 중 m 번째 신호(PIN1<m>), 상기 제 2 입력 제어 신호 중 m 번째 신호(PIN2<m>) 및 상기 출력 제어 신호 중 m 번째 신호(POUT<m>)에 기초하여 동작할 수 있다.
상기 제 1 내지 제 m 파이프 래치(111, 112, 11m)는 각각 상기 제 1 입력 제어 신호(PIN1<1:m>), 제 2 입력 제어 신호(PIN2<1:m>) 및 상기 출력 제어 신호(POUT<1:m>)에 기초하여 서로 다른 타이밍에 입력되는 적어도 2개의 제 1 입력 신호(IN1<1:n>)를 저장하여 상기 제 1 출력 신호(OUT1<1:n>)를 생성할 수 있다. 상기 제 1 파이프 래치(111)에 대해서 대표적으로 설명하면 다음과 같다. 상기 제 1 파이프 래치(111)는 상기 제 1 입력 신호 중 첫 번째 신호(IN1<1>)를 수신하여 저장할 수 있다. 상기 제 1 파이프 래치(111)는 상기 첫 번째 신호(IN1<1>)가 출력되기 전에 m+1 번째 신호(IN1<m+1>)가 수신되는 경우 상기 첫 번째 신호(IN1<1>)와 상기 m+1 번째 신호(IN1<m+1>)를 함께 저장할 수 있다. 상기 제 1 파이프 래치(111)는 순차적으로 저장된 첫 번째 신호(IN1<1>) 및 m+1 번째 신호(IN1<m+1>)를 순차적으로 출력 신호(OUT<1>) 및 출력 신호(OUT1<m+1>)로 출력할 수 있다. 상기 제 1 파이프 래치(111)는 상기 저장된 첫 번째 신호(IN1<1>)가 출력되기 전까지 2m+1 번째 신호(IN1<2m+1>)를 수신하지 않을 수 있다. 상기 제 2 파이프 래치(112) 및 제 m 파이프 래치(11m)도 상기 제 1 파이프 래치(111)와 실질적으로 동일하게 동작할 수 있다.
상기 반도체 장치(100)는 파이프 제어 신호 생성 회로(160)를 더 포함할 수 있다. 상기 파이프 제어 신호 생성 회로(160)는 커맨드 신호(CMD) 및 클럭 신호(CLK)를 수신하여 상기 제 1 입력 제어 신호(PIN1<1:m>), 상기 제 2 입력 제어 신호(PIN2<1:m>) 및 상기 출력 제어 신호(POUT<1:m>)를 생성할 수 있다. 상기 파이프 제어 신호 생성 회로(160)는 상기 커맨드 신호(CMD) 및 상기 클럭 신호(CLK)에 기초하여 상기 제 1 입력 제어 신호(PIN1<1:m>) 및 상기 출력 제어 신호(POUT<1:m>)를 생성할 수 있고, 상기 제 1 입력 제어 신호(PIN1<1:m>) 및 상기 출력 제어 신호(POUT<1:m>)에 기초하여 상기 제 2 입력 제어 신호(PIN2<1:m>)를 생성할 수 있다. 상기 파이프 제어 신호 생성 회로(160)는 상기 제 1 입력 제어 신호(PIN1<1:m>)가 첫 번째로 인에이블되었을 때 대응하는 상기 제 2 입력 제어 신호(PIN2<1:m>)를 함께 인에이블시킬 수 있다. 상기 파이프 제어 신호 생성 회로(160)는 상기 제 1 입력 제어 신호(PIN1<1:m>)가 두 번째로 인에이블되더라도, 상기 제 1 입력 제어 신호(PIN1<1:m>)에 따라 상기 제 2 입력 제어 신호(PIN2<1:m>)를 인에이블시키지 않을 수 있다. 상기 파이프 제어 신호 생성 회로(160)는 상기 출력 제어 신호(POUT<1:m>)가 인에이블된 후 상기 제 2 입력 제어 신호(PIN2<1:m>)를 인에이블시킬 수 있다. 즉, 상기 파이프 제어 신호 생성 회로(160)는 상기 제 1 입력 제어 신호(PIN1<1:m>)가 두 번째로 인에이블되었을 때, 상기 출력 제어 신호(POUT<1:m>)가 인에이블된 후 디스에이블될 때까지 상기 제 2 입력 제어 신호(PIN2<1:m>)가 인에이블되는 것을 방지할 수 있다. 상기 제 1 내지 제 m 파이프 래치(111, 112, 11m) 및 파이프 제어 신호 생성 회로(160)에 관한 상세한 설명은 후술되는 도 2 내지 도 4를 참조하기로 한다.
도 1에서, 상기 반도체 장치(100)는 동기화 회로(180)를 더 포함할 수 있다. 상기 동기화 회로(180)는 상기 제 1 내지 제 4 파이프 회로(110, 120, 130, 140)로부터 출력되는 제 1 내지 제 4 출력 신호(OUT1<1:n>, OUT2<1:n>, OUT3<1:n>, OUT4<1:n>)를 수신할 수 있다. 상기 동기화 회로(180)는 멀티 페이즈 클럭 신호(MCLK)를 수신할 수 있다. 상기 멀티 페이즈 클럭 신호(MCLK)는 서로 일정한 위상 차이를 갖는 복수의 클럭 신호를 포함할 수 있다. 상기 동기화 회로(180)는 상기 멀티 페이즈 클럭 신호(MCLK)에 동기하여 상기 제 1 내지 제 4 출력 신호(OUT1<1:n>, OUT2<1:n>, OUT3<1:n>, OUT4<1:n>)를 최종 출력 신호(D1<1:n>, D2<1:n>, D3<1:n>, D4<1:n>)로서 출력할 수 있다.
도 2는 본 발명의 실시예에 따른 파이프 래치(200)의 구성을 보여주는 도면이다. 도 2에 도시된 파이프 래치(200)는 도 1에 도시된 제 1 내지 제 m 파이프 래치(111, 112, 11m)로 각각 적용될 수 있다. 도 2에서, 상기 파이프 래치(200)는 제 1 입력 제어 신호(PIN1<k>)에 기초하여 입력 신호(IN1<k>)를 제 1 래치 노드(L1)에 저장할 수 있다. 상기 파이프 래치(200)는 제 2 입력 제어 신호(PIN2<k>)에 기초하여 상기 제 1 래치 노드(L1)에 저장된 신호를 제 2 래치 노드(L2)에 저장할 수 있다. 상기 파이프 래치(200)는 상기 출력 제어 신호(POUT<k>)에 기초하여 상기 제 2 래치 노드(L2)에 저장된 신호를 출력 신호(OUT<k>)로 출력할 수 있다. 제 1 래치부(210), 제 2 래치부(220) 및 출력부(230)를 포함할 수 있다. 상기 제 1 래치부(210)는 입력 신호(IN<k>, k는 1 이상 m 이하의 정수)를 수신하고, 상기 제 1 입력 제어 신호(PIN1<k>)에 기초하여 상기 입력 신호(IN<k>)를 제 1 래치 노드(L1)에 저장할 수 있다. 상기 제 1 래치부(210)는 상기 입력 신호(IN<k>)에 대응하는 신호를 상기 제 1 래치 노드(L1)에 저장할 수 있고, 예를 들어, 상기 입력 신호(IN<k>)를 반전시켜 반전된 신호를 상기 제 1 래치 노드(L1)에 저장할 수 있다. 상기 제 2 래치부(220)는 상기 제 1 래치 노드(L1)와 제 2 래치 노드(L2) 사이에 연결될 수 있다. 상기 제 2 래치부(220)는 상기 제 2 입력 제어 신호(PIN2<k>)에 기초하여 상기 제 1 래치 노드(L1)에 저장된 신호를 상기 제 2 래치 노드(L2)에 저장할 수 있다. 상기 제 2 래치부(220)는 상기 제 1 래치 노드(L1)에 저장된 신호에 대응하는 신호를 상기 제 2 래치 노드(L2)에 저장할 수 있고, 예를 들어, 상기 제 2 래치부(220)는 상기 제 1 래치 노드(L1)에 저장된 신호를 반전시켜 반전된 신호를 상기 제 2 래치 노드(L2)에 저장할 수 있다. 상기 출력부(230)는 상기 제 2 래치 노드(L2)와 연결되고, 출력 신호(OUT<k>)를 생성할 수 있다. 상기 출력부(230)는 상기 출력 제어 신호(POUT<k>)에 기초하여 상기 제 2 래치 노드(L2)에 저장된 신호를 상기 출력 신호(OUT<k>)로 출력할 수 있다.
도 2에서, 상기 제 1 래치부(210)는 제 1 패스 게이트(211), 제 1 인버터(212), 제 2 인버터(213)를 포함할 수 있다. 상기 제 1 패스 게이트(211)는 입력 신호(IN<k>)를 수신할 수 있다. 상기 제 1 패스 게이트(211)는 P 채널 단자로 상기 제 1 입력 제어 신호(PIN1<k>)를 수신하고, N 채널 단자로 상기 제 1 입력 제어 신호(PIN1<k>)의 상보 신호(PIN1B<k>)를 수신할 수 있다. 상기 제 1 입력 제어 신호(PIN1<k>)는 로우 레벨로 인에이블되는 신호일 수 있다. 상기 제 1 패스 게이트(211)는 상기 제 1 입력 제어 신호(PIN1<k>)가 로우 레벨로 인에이블되었을 때 턴온되어 상기 입력 신호(IN<k>)를 전송할 수 있다. 상기 제 1 인버터(212)는 상기 제 1 패스 게이트(211)의 출력을 수신할 수 있다. 상기 제 1 인버터(212)는 상기 제 2 패스 게이트(211)의 출력을 반전 구동하여 반전된 신호를 상기 제 1 래치 노드(L1)로 출력할 수 있다. 상기 제 2 인버터(213)는 상기 제 1 입력 제어 신호(PIN1<k>) 및 상기 상보 신호(PIN1B<k>)를 수신할 수 있다. 상기 제 2 인버터(213)의 입력 단자는 상기 제 1 인버터(212)의 출력 단자와 연결되고 상기 제 2 인버터(213)의 출력 단자는 상기 제 1 인버터(212)의 입력 단자와 연결될 수 있다. 상기 제 2 인버터(213)는 상기 제 1 입력 제어 신호(PIN1<k>)가 인에이블되었을 때 상기 제 1 인버터(212)와 래치를 형성하여 상기 제 1 래치 노드(L1)의 전압 레벨을 래치 및/또는 유지시킬 수 있다. 상기 제 1 및 제 2 인버터(212, 213)는 상기 입력 신호(IN<k>)를 반전시켜 반전된 신호를 상기 제 1 래치 노드(L1)에 저장할 수 있다.
상기 제 2 래치부(220)는 제 2 패스 게이트(221), 제 3 인버터(222), 제 4 인버터(223)를 포함할 수 있다. 상기 제 2 패스 게이트(221)는 제 2 래치 노드(L2)와 연결될 수 있다. 상기 제 2 패스 게이트(221)는 P 채널 단자로 상기 제 2 입력 제어 신호(PIN2<k>)를 수신하고, N 채널 단자로 상기 제 2 입력 제어 신호(PIN2<k>)의 상보 신호(PIN2B<k>)를 수신할 수 있다. 상기 제 2 입력 제어 신호(PIN2<k>)는 로우 레벨로 인에이블되는 신호일 수 있다. 상기 제 2 패스 게이트(221)는 상기 제 2 입력 제어 신호(PIN2<k>)가 로우 레벨로 인에이블되었을 때 턴온되어 상기 제 1 래치 노드(L1)에 저장된 신호를 전송할 수 있다. 상기 제 3 인버터(222)는 상기 제 2 패스 게이트(221)의 출력을 수신할 수 있다. 상기 제 3 인버터(222)는 상기 제 2 패스 게이트(221)의 출력을 반전 구동하여 반전된 신호를 상기 제 2 래치 노드(L2)로 출력할 수 있다. 상기 제 4 인버터(223)는 상기 제 2 입력 제어 신호(PIN2<k>) 및 상기 상보 신호(PIN2B<k>)를 수신할 수 있다. 상기 제 4 인버터(223)의 입력 단자는 상기 제 3 인버터(222)의 출력 단자와 연결되고 상기 제 4 인버터(223)의 출력 단자는 상기 제 3 인버터(222)의 입력 단자와 연결될 수 있다. 상기 제 4 인버터(223)는 상기 제 2 입력 제어 신호(PIN2<k>)가 인에이블되었을 때 상기 제 3 인버터(222)와 래치를 형성하여 상기 제 2 래치 노드(L2)의 전압 레벨을 래치 및/또는 유지시킬 수 있다. 상기 제 3 및 제 4 인버터(222, 223)는 상기 제 1 래치 노드(L1)에 저장된 신호를 반전시켜 반전된 신호를 상기 제 2 래치 노드(L2)에 저장할 수 있다. 따라서, 상기 제 2 래치 노드(L2)에 저장되는 신호는 상기 입력 신호(IN<k>)에 대응하는 레벨을 가질 수 있다.
상기 출력부(230)는 제 3 패스 게이트(231)를 포함할 수 있다. 상기 제 3 패스 게이트(231)는 상기 제 2 래치 노드(L2)와 연결될 수 있다. 상기 제 3 패스 게이트(231)는 P 채널 단자로 상기 출력 제어 신호(POUT<k>)를 수신하고, N 채널 단자로 상기 출력 제어 신호(POUT<k>)의 상보 신호(POUTB<k>)를 수신할 수 있다. 상기 출력 제어 신호(POUT<k>)는 로우 레벨로 인에이블되는 신호일 수 있다. 상기 제 3 패스 게이트(231)는 상기 출력 제어 신호(POUT<k>)가 로우 레벨로 인에이블되었을 때 턴온되어 상기 제 2 래치 노드(L2)에 저장된 신호를 출력 신호(OUT<k>)로 출력할 수 있다.
도 3은 도 1에 도시된 파이프 제어 신호 생성 회로(160)의 구성을 보여주는 도면이다. 도 3에서, 상기 파이프 제어 신호 생성 회로(160)는 제 1 입력 제어 신호 생성 회로(310), 출력 제어 신호 생성 회로(320) 및 제 2 입력 제어 신호 생성 회로(330)를 포함할 수 있다. 상기 제 1 입력 제어 신호 생성 회로(310)는 상기 커맨드 신호(CMD) 및 상기 클럭 신호(CLK)를 수신하여 상기 제 1 입력 제어 신호(PIN1<1:m>)를 생성할 수 있다. 상기 제 1 입력 제어 신호 생성 회로(310)는 상기 커맨드 신호(CMD)가 수신된 후 제 1 설정 시간 이후에 상기 제 1 입력 제어 신호(PIN1<1:m>)를 순차적으로 인에이블시킬 수 있다. 상기 제 1 설정 시간은 예를 들어, 클럭 신호(CLK)에 의해 카운팅될 수 있다. 또한, 상기 제 1 입력 제어 신호(PIN1<k>)는 상기 클럭 신호(CLK)의 주기마다 순차적으로 인에이블될 수 있다. 상기 출력 제어 신호 생성 회로(320)는 상기 커맨드 신호(CMD)가 수신된 후 제 2 설정 시간 이후에 상기 출력 제어 신호(POUT<1:m>)를 순차적으로 인에이블시킬 수 있다. 상기 제 2 설정 시간은 상기 제 2 설정 시간은 상기 제 1 설정 시간보다 더 길 수 있다. 상기 출력 제어 신호(POUT<1:m>)의 펄스 폭은 상기 제 1 입력 제어 신호(PIN1<1:m>)의 펄스 폭보다 좁을 수도 있고, 상기 제 1 입력 제어 신호(PIN1<1:m>)의 펄스 폭보다 넓을 수 있다. 상기 제 1 입력 제어 신호 생성 회로(310) 및 출력 제어 신호 생성 회로(320)는 공지된 파이프 입력 제어 신호를 생성하는 회로와 종래의 파이프 출력 제어 신호를 생성하는 회로로 구현될 수 있다.
상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 1 입력 제어 신호(PIN1<1:m>) 및 상기 출력 제어 신호(POUT<1:m>)에 기초하여 상기 제 2 입력 제어 신호(PIN2<1:m>)를 생성할 수 있다. 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 1 입력 제어 신호(PIN1<1:m>)에 기초하여 제 1 레벨 신호(PIT)를 생성하고, 상기 출력 제어 신호(POUT<1:m>)에 기초하여 제 2 레벨 신호(POT)를 생성할 수 있다. 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 1 입력 제어 신호(PIN<1:m>)가 인에이블될 때마다 제 1 레벨 신호(PIT)의 로직 레벨을 변화시킬 수 있다. 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 출력 제어 신호(POUT<1:m>)가 인에이블될 때마다 제 2 레벨 신호(POT)의 로직 레벨을 변화시킬 수 있다. 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 1 레벨 신호(PIT), 상기 제 2 레벨 신호(POT) 및 상기 제 1 입력 제어 신호(PIN1<1:m>)에 기초하여 상기 제 2 입력 제어 신호(PIN2<1:m>)를 인에이블시키거나, 상기 출력 제어 신호(POUT<1:m>)에 기초하여 상기 제 2 입력 제어 신호(PIN2<1:m>)를 인에이블시킬 수 있다. 예를 들어, 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 1 및 제 2 레벨 신호(PIT, POT)의 로직 레벨이 동일할 때 상기 제 1 입력 제어 신호(PIN1<1:m>)가 인에이블되면 상기 제 2 입력 제어 신호(PIN2<1:m>)를 인에이블시킬 수 있다. 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 1 및 제 2 레벨 신호(PIT, POT)의 로직 레벨이 서로 상이할 때, 상기 제 1 입력 제어 신호(PIN1<1:m>)가 인에이블되더라도 상기 제 2 입력 제어 신호(PIN2<1:m>)를 인에이블시키지 않을 수 있다. 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 출력 제어 신호(POUT<1:m>)에 기초하여 상기 제 2 입력 제어 신호(PIN2<1:m>)를 인에이블시킬 수 있다.
도 4는 본 발명의 실시예에 따른 제 2 입력 제어 신호 생성 회로(400)의 구성을 보여주는 도면이다. 상기 제 2 입력 제어 신호 생성 회로(400)는 도 3에 도시된 제 2 입력 제어 신호 생성 회로(330)의 일부일 수 있다. 도 4에서, 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 1 입력 제어 신호(PIN1<1:m>) 중 k 번째 신호(PIN1<k>) 및 상기 출력 제어 신호(POUT<1:m>) 중 k 번째 신호(POUT<k>)를 수신하여 상기 제 2 입력 제어 신호(PIN2<1:m>) 중 k 번째 신호(PIN2<k>)를 생성하는 구성을 포함한다. 도 4에서, 상기 제 2 입력 제어 신호 생성 회로(400)는 제 1 레벨 신호 생성기(410), 제 2 레벨 신호 생성기(420), 제 1 펄스 생성기(430), 제 2 펄스 생성기(440) 및 게이팅 회로(450)를 포함할 수 있다. 상기 제 1 레벨 신호 생성기(410)는 상기 제 1 입력 제어 신호(PIN1<k>)에 기초하여 상기 제 1 레벨 신호(PIT) 및 상기 제 1 레벨 신호의 상보 신호(PITB)를 생성할 수 있다. 상기 제 1 레벨 신호 생성기(410)는 상기 제 1 입력 제어 신호(PIN1<k>)가 인에이블될 때마다 상기 제 1 레벨 신호(PIT)의 로직 레벨을 변화시킬 수 있다. 상기 제 2 레벨 신호 생성기(420)는 상기 출력 제어 신호(POUT<k>)에 기초하여 상기 제 2 레벨 신호(POT) 및 상기 제 2 레벨 신호의 상보 신호(POTB)를 생성할 수 있다. 상기 제 2 레벨 신호 생성기(420)는 상기 출력 제어 신호(POUT<k>)가 인에이블될 때마다 상기 제 2 레벨 신호(POT)의 로직 레벨을 변화시킬 수 있다. 상기 제 1 펄스 생성기(430)는 상기 출력 제어 신호(POUT<k>)에 기초하여 제 1 펄스 신호(POUT2ND)를 생성할 수 있다. 상기 제 1 펄스 생성기(430)는 상기 출력 제어 신호의 상보 신호(POUTB<k>)를 수신하고, 상기 출력 제어 신호의 상보 신호(POUTB<k>)에 기초하여 상기 제 1 펄스 신호(POUT2ND)를 생성할 수 있다. 상기 제 1 펄스 생성기는 예를 들어, 상기 출력 제어 신호(POUT<k>)에 기초하여 상기 제 1 입력 제어 신호(PIN1<k>)와 실질적으로 동일한 펄스 폭을 갖는 제 1 펄스 신호(POUT2ND)를 생성할 수 있다. 상기 제 2 펄스 생성기(440)는 상기 제 1 레벨 신호(PIT), 상기 제 2 레벨 신호(POT) 및 상기 제 1 입력 제어 신호(PIN1<k>)에 기초하여 상기 제 2 펄스 신호(PIN2ND)를 생성할 수 있다. 상기 제 2 펄스 생성기(440)는 상기 제 1 및 제 2 레벨 신호(PIT, POT)의 로직 레벨을 비교하고, 비교 결과에 따라 상기 제 1 입력 제어 신호의 상보 신호(PIN1B<k>)를 상기 제 2 펄스 신호(PIN2ND)로 제공할 수 있다. 예를 들어, 상기 제 1 레벨 신호(PIT) 및 제 2 레벨 신호(POT)가 모두 하이 레벨일 때 상기 제 2 펄스 생성기(440)는 상기 제 1 입력 제어 신호의 상보 신호(PIN1B<k>)를 반전시켜 상기 제 2 펄스 신호(PIN2ND)로 제공할 수 있다. 즉, 상기 제 2 펄스 생성기(440)는 상기 제 1 입력 제어 신호(PIN1<k>)를 상기 제 2 펄스 신호(PIN2ND)로 제공할 수 있다. 상기 제 1 레벨 신호(PIT) 및 상기 제 2 레벨 신호(POT)의 로직 레벨이 상이할 때, 상기 제 2 펄스 생성기(440)는 상기 제 1 입력 제어 신호(PIN1<k>)의 인에이블 여부와 무관하게 상기 제 2 펄스 신호(PIN2ND)를 하이 레벨로 유지시킬 수 있다. 상기 게이팅 회로(450)는 상기 제 1 펄스 신호(POUT2ND) 및 상기 제 2 펄스 신호(PIN2ND)를 게이팅하여 상기 제 2 입력 제어 신호(PIN2<k>)를 생성할 수 있다.
도 4에서, 상기 제 1 레벨 신호 생성기(410)는 제 1 패스 게이트(411), 제 1 노어 게이트(412), 제 1 인버터(413), 제 2 패스 게이트(414), 제 2 인버터(415), 제 3 인버터(416) 및 제 4 인버터(417)를 포함할 수 있다. 상기 제 1 패스 게이트(411)는 상기 제 1 레벨 신호의 상보 신호(PITB)를 수신할 수 있다. 상기 제 1 패스 게이트(411)는 P 채널 단자로 상기 제 1 입력 제어 신호(PIN1<k>)를 수신하고, N 채널 단자로 상기 제 1 입력 제어 신호의 상보 신호(PIN1B<k>)를 수신할 수 있다. 상기 제 1 패스 게이트(411)는 상기 제 1 입력 제어 신호(PIN1<k>)가 인에이블되었을 때 상기 제 1 레벨 신호의 상보 신호(PITB)를 출력할 수 있다. 상기 제 1 노어 게이트(412)는 제 1 입력 단자로 상기 제 1 패스 게이트(411)의 출력을 수신하고, 제 2 입력 단자로 리셋 신호(RST)를 수신할 수 있다. 상기 제 1 노어 게이트(412)의 출력 단자는 제 1 노드(ND1)와 연결될 수 있다. 상기 제 1 노어 게이트(412)는 상기 리셋 신호(RST)가 하이 레벨로 인에이블되면 상기 제 1 노드(ND1)의 전압 레벨을 로우 레벨로 리셋 시킬 수 있다. 상기 리셋 신호(RST)는 상기 제 1 노드(ND1)의 전압 레벨을 초기화시킨 후 로우 레벨로 디스에이블될 수 있고, 상기 제 1 노어 게이트(412)는 제 1 패스 게이트(411)의 출력에 기초하여 상기 제 1 노드(ND1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 인버터(413)는 상기 제 1 입력 제어 신호(PIN1<k>)를 수신할 수 있다. 상기 제 1 인버터(413)는 상기 제 1 입력 제어 신호(PIN1<k>)가 하이 레벨로 디스에이블되었을 때 상기 제 1 노드(ND1)의 전압 레벨을 반전시키고, 반전된 신호를 상기 제 1 노어 게이트(412)의 제 1 입력 단자로 피드백할 수 있다. 따라서, 상기 제 1 인버터(413)는 상기 리셋 신호(RST)가 디스에이블되고, 상기 제 1 입력 제어 신호(PIN1<k>)가 디스에이블되었을 때 상기 제 1 노어 게이트(412)와 래치를 형성하여 상기 제 1 노드(ND1)의 전압 레벨을 유지시킬 수 있다.
상기 제 2 패스 게이트(414)는 상기 제 1 입력 제어 신호(PIN1<k>)를 수신하고, 상기 제 1 입력 제어 신호(PIN1<k>)에 기초하여 제 1 노드(ND1)를 상기 제 2 인버터(415)와 연결할 수 있다. 상기 제 2 패스 게이트(414)는 P 채널 단자로 상기 제 1 입력 제어 신호의 상보 신호(PIN1B<k>)를 수신하고, N 채널 단자로 상기 제 1 입력 제어 신호(PIN1<k>)를 수신할 수 있다. 상기 제 2 패스 게이트(414)는 상기 제 1 입력 제어 신호(PIN1<k>)가 하이 레벨로 디스에이블되었을 때 상기 제 1 노드(ND1)의 신호가 상기 제 2 인버터(415)로 입력될 수 있도록 한다. 상기 제 2 인버터(415)는 상기 제 2 패스 게이트(414)의 출력을 반전시켜 상기 제 1 레벨 신호(PIT)를 출력할 수 있다. 상기 제 3 인버터(416)는 상기 제 1 입력 제어 신호(PIN1<k>)를 수신할 수 있다. 상기 제 3 인버터(416)는 상기 제 1 입력 제어 신호(PIN1<k>)가 로우 레벨로 인에이블되었을 때 상기 제 1 레벨 신호(PIT)를 반전시켜 상기 제 2 인버터(415)의 입력 단자로 피드백시킬 수 있다. 따라서, 상기 제 3 인버터(416)는 상기 제 1 입력 제어 신호(PIN1<k>)가 인에이블되었을 때, 상기 제 2 인버터(415)와 래치를 형성하여 상기 제 1 레벨 신호(PIT)의 전압 레벨을 유지시킬 수 있다. 상기 제 4 인버터(417)는 상기 제 1 레벨 신호(PIT)를 반전시켜 상기 상보 신호(PITB)를 상기 제 1 패스 게이트(411)로 제공할 수 있다. 상기 리셋 신호(RST)가 하이 레벨로 인에이블되었다 디스에이블되면 상기 제 1 레벨 신호 생성기(410)는 상기 제 1 레벨 신호(PIT)를 하이 레벨로 초기화시킬 수 있다. 이후, 상기 제 1 레벨 신호 생성기(410)는 상기 제 1 입력 제어 신호(PIN1<k>)가 인에이블될 때마다 상기 제 1 레벨 신호(PIT)의 전압 레벨을 반대로 변화시킬 수 있다. 예를 들어, 상기 제 1 입력 제어 신호(PIN1<k>)가 첫 번째로 인에이블되었다 디스에이블되면, 상기 제 1 레벨 신호(PIT)는 하이 레벨로부터 로우 레벨로 변화될 수 있다. 상기 제 1 입력 제어 신호(PIN1<k>)가 두 번째로 인에이블되었다 디스에이블되면, 상기 제 1 레벨 신호(PIT)는 로우 레벨로부터 다시 하이 레벨로 변화될 수 있다.
도 4에서, 상기 제 2 레벨 신호 생성기(420)는 제 3 패스 게이트(421), 제 2 노어 게이트(422), 제 5 인버터(423), 제 4 패스 게이트(424), 제 6 인버터(425), 제 7 인버터(426) 및 제 8 인버터(427)를 포함할 수 있다. 상기 제 3 패스 게이트(421)는 상기 제 2 레벨 신호의 상보 신호(POTB)를 수신할 수 있다. 상기 제 3 패스 게이트(421)는 P 채널 단자로 상기 출력 제어 신호(POUT<k>)를 수신하고, N 채널 단자로 상기 출력 제어 신호의 상보 신호(POUTB<k>)를 수신할 수 있다. 상기 제 3 패스 게이트(421)는 상기 출력 제어 신호(POUT<k>)가 인에이블되었을 때 상기 제 2 레벨 신호의 상보 신호(POTB)를 출력할 수 있다. 상기 제 2 노어 게이트(422)는 제 1 입력 단자로 상기 제 3 패스 게이트(421)의 출력을 수신하고, 제 2 입력 단자로 리셋 신호(RST)를 수신할 수 있다. 상기 제 2 노어 게이트(422)의 출력 단자는 제 2 노드(ND2)와 연결될 수 있다. 상기 제 2 노어 게이트(422)는 상기 리셋 신호(RST)가 하이 레벨로 인에이블되면 상기 제 2 노드(ND2)의 전압 레벨을 로우 레벨로 리셋 시킬 수 있다. 상기 리셋 신호(RST)는 상기 제 2 노드(ND2)의 전압 레벨을 초기화시킨 후 디스에이블될 수 있고, 상기 제 2 노어 게이트(422)는 제 3 패스 게이트(421)의 출력에 기초하여 상기 제 2 노드(ND2)의 전압 레벨을 변화시킬 수 있다. 상기 제 5 인버터(423)는 상기 출력 제어 신호(POUT<k>)를 수신할 수 있다. 상기 제 5 인버터(423)는 상기 출력 제어 신호(POUT<k>)가 하이 레벨로 디스에이블되었을 때 상기 제 2 노드(ND2)의 전압 레벨을 반전시키고, 반전된 신호를 상기 제 2 노어 게이트(422)의 제 1 입력 단자로 피드백할 수 있다. 따라서, 상기 제 5 인버터(423)는 상기 리셋 신호(RST)가 디스에이블되고, 상기 출력 제어 신호(POUT<k>)가 디스에이블되었을 때 상기 제 2 노어 게이트(422)와 래치를 형성하여 상기 제 2 노드(ND2)의 전압 레벨을 유지시킬 수 있다.
상기 제 4 패스 게이트(424)는 상기 출력 제어 신호(POUT<k>)를 수신하고, 상기 출력 제어 신호(POUT<k>)에 기초하여 제 2 노드(ND2)를 상기 제 6 인버터(425)와 연결할 수 있다. 상기 제 4 패스 게이트(424)는 P 채널 단자로 상기 출력 제어 신호의 상보 신호(POUTB<k>)를 수신하고, N 채널 단자로 상기 출력 제어 신호(POUT<k>)를 수신할 수 있다. 상기 제 4 패스 게이트(424)는 상기 출력 제어 신호(POUT<k>)가 하이 레벨로 디스에이블되었을 때 상기 제 2 노드(ND2)의 신호가 상기 제 6 인버터(425)로 입력될 수 있도록 한다. 상기 제 6 인버터(425)는 상기 제 4 패스 게이트(424)의 출력을 반전시켜 상기 제 2 레벨 신호(POT)를 출력할 수 있다. 상기 제 7 인버터(426)는 상기 출력 제어 신호(POUT<k>)를 수신할 수 있다. 상기 제 7 인버터(426)는 상기 출력 제어 신호(POUT<k>)가 로우 레벨로 인에이블되었을 때 상기 제 2 레벨 신호(POT)를 반전시켜 상기 제 6 인버터(425)의 입력 단자로 피드백시킬 수 있다. 따라서, 상기 제 7 인버터(426)는 상기 출력 제어 신호(POUT<k>)가 인에이블되었을 때, 상기 제 6 인버터(425)와 래치를 형성하여 상기 제 2 레벨 신호(POT)의 전압 레벨을 유지시킬 수 있다. 상기 제 8 인버터(427)는 상기 제 2 레벨 신호(POT)를 반전시켜 상기 상보 신호(POTB)를 상기 제 3 패스 게이트(421)로 제공할 수 있다. 상기 리셋 신호(RST)가 하이 레벨로 인에이블되었다 디스에이블되면 상기 제 2 레벨 신호 생성기(420)는 상기 제 2 레벨 신호(POT)를 하이 레벨로 초기화시킬 수 있다. 이후, 상기 제 2 레벨 신호 생성기(420)는 상기 출력 제어 신호(POUT<k>)가 인에이블될 때마다 상기 제 2 레벨 신호(POT)의 전압 레벨을 반대로 변화시킬 수 있다. 예를 들어, 상기 출력 제어 신호(POUT<k>)가 첫 번째로 인에이블되었다 디스에이블되면, 상기 제 2 레벨 신호(POT)는 하이 레벨로부터 로우 레벨로 변화될 수 있다. 상기 출력 제어 신호(POUT<k>)가 두 번째로 인에이블되었다 디스에이블되면, 상기 제 2 레벨 신호(POT)는 로우 레벨로부터 다시 하이 레벨로 변화될 수 있다.
도 4에서, 상기 제 1 펄스 생성기(430)는 제 9 인버터(431), 인버터 체인(432) 및 제 1 낸드 게이트(433)를 포함할 수 있다. 상기 제 9 인버터(431)는 상기 출력 제어 신호의 상보 신호(POUTB<k>)를 반전시킬 수 있다. 상기 인버터 체인(432)은 짝수개의 인버터로 구성될 수 있고, 상기 출력 제어 신호의 상보 신호(POUTB<k>)를 비반전 지연시킬 수 있다. 상기 제 1 낸드 게이트(433)는 상기 제 9 인버터(431) 및 인버터 체인(432)의 출력을 수신하여 상기 제 1 펄스 신호(POUT2ND)를 생성할 수 있다. 상기 인버터 체인(432)을 구성하는 인버터의 개수는 상기 제 1 펄스 신호(POUT2ND)의 펄스 폭을 조절하기 위해 다양하게 변화될 수 있다. 상기 제 2 펄스 생성기(440)는 제 2 낸드 게이트(441), 제 3 낸드 게이트(442), 제 4 낸드 게이트(443) 및 제 5 낸드 게이트(444)를 포함할 수 있다. 상기 제 2 낸드 게이트(441)는 상기 제 1 레벨 신호(PIT) 및 제 2 레벨 신호(POT)를 수신할 수 있다. 상기 제 3 낸드 게이트(442)는 상기 제 1 레벨 신호의 상보 신호(PITB)와 상기 제 2 레벨 신호의 상보 신호(POTB)를 수신할 수 있다. 상기 제 4 낸드 게이트(443)는 상기 제 2 및 제 3 낸드 게이트(441, 442)의 출력을 수신할 수 있다. 상기 제 5 낸드 게이트(444)는 상기 제 4 낸드 게이트(443)의 출력과 상기 제 1 입력 제어 신호의 상보 신호(PIN1B<k>)를 수신하여 상기 제 2 펄스 신호(PIN2ND)를 출력할 수 있다. 상기 게이팅 회로(450)는 앤드 게이트(451)를 포함할 수 있다. 상기 앤드 게이트(451)는 상기 제 1 펄스 신호(POUT2ND) 및 상기 제 2 펄스 신호(PIN2ND)를 게이팅하여 상기 제 2 입력 제어 신호(PIN2<k>)를 생성할 수 있다.
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 보여주는 도면이다. 도 1 내지 도 5를 참조하여 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 설명하면 다음과 같다. 도 5 및 6에서, 5개의 파이프 래치를 구비하는 제 1 파이프 회로(110) 중 제 1 파이프 래치(111)의 동작을 대표적으로 설명하기로 한다. 상기 제 1 파이프 회로(110)는 5개의 파이프 래치를 구비하여 16개의 제 1 입력 신호(IN1<1:16>)를 수신하여 제 1 출력 신호(OUT<1:16>)를 출력할 수 있다. 도 5는 파이프 뎁스(depth)가 부족한 경우의 반도체 장치(100)의 동작을 보여주는 도면이다. 파이프 뎁스가 부족한 경우는 제 1 입력 제어 신호(PIN1<1>)가 첫 번째로 인에이블된 후, 출력 제어 신호(POUT<1>)가 인에이블되기 전에 상기 제 1 입력 제어 신호(PIN1<1>)가 두 번째로 인에이블되는 경우를 의미할 수 있다. 상기 리셋 신호(RST)가 인에이블되면, 상기 제 1 및 제 2 레벨 신호(PIT, POT)는 하이 레벨로 초기화될 수 있다. 상기 제 1 입력 제어 신호 생성 회로(310)는 상기 커맨드 신호(CMD) 및 클럭 신호(CLK)에 기초하여 상기 제 1 입력 제어 신호(PIN1<1>)를 첫 번째로 인에이블시킬 수 있다. 상기 제 2 펄스 생성기(440)는 상기 제 1 및 제 2 레벨 신호(PIT, POT)가 모두 하이 레벨이므로, 상기 제 2 펄스 신호(PIN2ND<1>)를 인에이블시킬 수 있다. 따라서, 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 1 입력 제어 신호(PIN1<1>)와 함께 상기 제 2 입력 제어 신호(PIN2<1>)도 인에이블시킬 수 있다. 상기 제 1 파이프 래치(111)는 상기 제 1 및 제 2 입력 제어 신호(PIN1<1>, PIN2<1>)에 기초하여 상기 제 1 입력 신호(IN1<1:16>) 중 첫 번째 신호(IN1<1>)를 제 1 래치 노드(L1) 뿐만 아니라 제 2 래치 노드(L2)에도 저장시킬 수 있다. 상기 제 1 입력 제어 신호(PIN1<1>)가 디스에이블되면, 상기 제 1 레벨 신호 생성기(410)는 상기 제 1 레벨 신호(PIT)를 로우 레벨로 변화시킬 수 있다. 이후, 제 1 입력 제어 신호(PIN1<2:5>)가 순차적으로 인에이블되면서, 제 2 내지 제 5 파이프 래치에 상기 제 1 입력 신호(IN1<1:16>) 중 두 번째 내지 다섯 번째 신호(IN1<2>, IN1<3>, IN1<4>, IN1<5>)가 각각 저장될 수 있다.
상기 파이프 제어 신호 생성 회로(160)는 상기 제 1 입력 신호(IN1<1:16>) 중 상기 여섯 번째 신호(IN1<6>)를 수신하기 위해 상기 제 1 입력 제어 신호(PIN1<1>)를 두 번째로 인에이블시킬 수 있다. 상기 제 1 레벨 신호(PIT)가 로우 레벨이므로, 상기 제 1 입력 제어 신호(PIN1<1>)가 두 번째로 인에이블되더라도, 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 2 입력 제어 신호(PIN2<1>)를 인에이블시키지 않을 수 있다. 상기 제 1 파이프 래치(111)는 두 번째로 인에이블된 상기 제 1 입력 제어 신호(PIN1<1>)에 기초하여 상기 여섯 번째 신호(IN1<6>)를 상기 제 1 래치 노드(L1)에 저장할 수 있다. 상기 제 2 래치 노드(L2)에는 상기 첫 번째 신호(IN1<1>)가 여전히 저장된 상태일 수 있다. 상기 두 번째로 인에이블된 제 1 입력 신호(PIN1<1>)가 디스에이블되면, 상기 제 1 레벨 신호 생성기(410)는 상기 제 1 레벨 신호(PIT)를 하이 레벨로 변화시킬 수 있다. 이후, 상기 출력 제어 신호(POUT<1>)가 인에이블되면, 상기 제 1 파이프 회로(111)는 상기 제 2 래치 노드(L2)에 저장되었던 상기 첫 번째 신호(IN1<1>)에 대응하는 신호를 상기 제 1 출력 신호(OUT1<1>)로서 출력할 수 있다. 상기 출력 제어 신호(POUT<1>)가 디스에이블되면 상기 제 2 레벨 신호 생성기(420)는 상기 제 2 레벨 신호(POT)를 로우 레벨로 변화시킬 수 있다. 상기 제 1 펄스 생성기(430)는 상기 출력 제어 신호(POUT<1>)에 기초하여 제 1 펄스 신호(POUT2ND)를 생성하고, 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 2 입력 제어 신호(PIN2<1>)를 인에이블시킬 수 있다. 상기 제 2 입력 제어 신호(PIN2<1>)가 인에이블되면, 상기 제 1 래치 노드(L1)에 저장된 상기 여섯 번째 신호(IN1<6>)는 상기 제 2 래치 노드(L2)에 저장될 수 있다. 따라서, 상기 제 1 파이프 래치(111)는 첫 번째 신호(IN1<1>) 및 여섯 번째 신호(IN1<6>)를 함께 저장할 수 있고, 첫 번째 신호(IN1<1>) 및 여섯 번째 신호(IN1<6>)에 대응하는 제 1 출력 신호(OUT1<1>, OUT1<6>)를 순차적으로 출력할 수 있다.
이후, 제 1 입력 제어 신호(PIN1<1>)가 세 번째로 인에이블되더라도, 상기 제 2 레벨 신호(POT)가 로우 레벨이므로, 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 2 입력 제어 신호(PIN2<1>)를 인에이블시키지 않을 수 있다. 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 1 출력 제어 신호(POUT<1>)가 인에이블될 때마다 상기 제 2 입력 제어 신호(PIN2<1>)를 인에이블시킬 수 있다. 따라서, 상기 제 1 파이프 래치(111)는 상기 여섯 번째 신호(IN1<6>)를 제 2 래치 노드(L2)에 저장하고 열한 번째 신호(IN1<11>)를 제 1 래치 노드(L1)에 저장하고 있다. 상기 제 1 파이프 래치(111)는 상기 여섯 번째 신호(IN1<6>)에 대응하는 제 1 출력 신호(OUT1<6>)를 출력한 후, 상기 열한 번째 신호(IN1<11>)를 제 2 래치 노드(L2)에 저장하고, 열여섯 번째 신호(IN1<16>)를 제 1 래치 노드(L1)에 저장할 수 있다. 이후, 상기 출력 제어 신호(POUT<1>)가 인에이블될 때마다 상기 열한 번째 신호(IN1<11>)가 제 1 출력 신호(OUT1<11>)로서 출력된 후 상기 열여섯 번째 신호(IN1<16>)도 제 1 출력 신호로서 출력될 수 있다.
도 6은 파이프 뎁스가 부족하지 않은 경우 반도체 장치(100)의 동작을 보여주는 도면이다. 파이프 뎁스가 부족하지 않은 경우는 제 1 입력 제어 신호(PIN1<1>)가 첫 번째로 인에이블되고 출력 제어 신호(POUT<1>)가 인에이블된 이후에 제 1 입력 제어 신호(PIN1<1>)가 두 번째로 인에이블되는 경우를 의미할 수 있다. 상기 리셋 신호(RST)가 인에이블되면, 상기 제 1 및 제 2 레벨 신호(PIT, POT)는 하이 레벨로 초기화될 수 있다. 상기 제 1 입력 제어 신호 생성 회로(310)는 상기 커맨드 신호(CMD) 및 클럭 신호(CLK)에 기초하여 상기 제 1 입력 제어 신호(PIN1<1>)를 첫 번째로 인에이블시킬 수 있다. 상기 제 2 펄스 생성기(440)는 상기 제 1 및 제 2 레벨 신호(PIT, POT)가 모두 하이 레벨이므로, 상기 제 2 펄스 신호(PIN2ND<1>)를 인에이블시킬 수 있다. 따라서, 상기 제 2 입력 제어 신호 생성 회로(330)는 상기 제 1 입력 제어 신호(PIN1<1>)와 함께 상기 제 2 입력 제어 신호(PIN2<1>)도 인에이블시킬 수 있다. 상기 제 1 파이프 래치(111)는 상기 제 1 및 제 2 입력 제어 신호(PIN1<1>, PIN2<1>)에 기초하여 상기 제 1 입력 신호(IN1<1:16>) 중 첫 번째 신호(IN1<1>)를 제 1 래치 노드(L1) 뿐만 아니라 제 2 래치 노드(L2)에도 저장시킬 수 있다. 상기 제 1 입력 제어 신호(PIN1<1>)가 디스에이블되면, 상기 제 1 레벨 신호 생성기(410)는 상기 제 1 레벨 신호(PIT)를 로우 레벨로 변화시킬 수 있다.
상기 제 1 출력 제어 신호(POUT1<1>)가 인에이블되면 상기 제 1 파이프 래치(111)는 상기 제 2 래치 노드(L2)에 저장된 첫 번째 신호(IN1<1>)를 제 1 출력 신호(OUT1<1>)로 출력하고, 상기 제 1 출력 제어 신호(POUT<1>)가 디스에이블되면 상기 제 2 레벨 신호 생성기(220)는 상기 제 2 레벨 신호(POT)를 로우 레벨로 변화시킬 수 있다. 상기 제 1 펄스 생성기(430)는 상기 제 1 출력 제어 신호(POUT1<1>)에 기초하여 제 1 펄스 신호(POUT2ND)를 생성하고, 상기 제 2 입력 제어 신호 생성기(330)는 상기 제 2 입력 제어 신호(PIN2<1>)를 인에이블시킬 수 있다. 상기 제 2 입력 제어 신호(PIN2<1>)가 인에이블되더라도, 상기 제 1 파이프 래치(111)는 상기 제 1 및 제 2 래치 노드(L1, L2)의 전압 레벨을 유지시킬 수 있다.
상기 제 1 입력 제어 신호(PIN1<1>)가 두 번째로 인에이블되면, 상기 제 1 및 제 2 레벨 신호(PIT, POT)가 모두 로우 레벨이므로 상기 제 2 펄스 생성기(440)는 상기 제 2 펄스 신호(PIN2ND)를 생성하고, 상기 제 2 입력 제어 신호 생성기(330)는 제 2 입력 제어 신호(PIN2<1>)를 상기 제 1 입력 제어 신호(PIN1<1>)와 함께 인에이블시킬 수 있다. 따라서, 상기 제 1 파이프 래치(111)는 상기 제 1 입력 신호(IN1<1:16>) 중 여섯 번째 신호(IN1<6>)를 상기 제 1 및 제 2 래치 노드(L1, L2)에 모두 저장할 수 있다. 두 번째로 인에이블된 상기 제 1 입력 제어 신호(PIN1<1>)가 디스에이블되면, 상기 제 1 레벨 신호 생성기(410)는 상기 제 1 레벨 신호(PIT)를 하이 레벨로 변화시킬 수 있다. 상기 제 1 출력 제어 신호(POUT<1>)가 인에이블되면 상기 제 1 파이프 래치(111)는 상기 제 2 래치 노드(L2)에 저장된 상기 여섯 번째 신호(IN1<6>)를 상기 제 1 출력 신호(OUT1<6>)로 출력하고, 상기 제 1 출력 제어 신호(POUT<1>)가 디스에이블되면 상기 제 2 레벨 신호 생성기(420)는 상기 제 2 레벨 신호(POT)를 하이 레벨로 변화시킬 수 있다. 상기 제 1 펄스 생성기(430)는 상기 제 1 출력 제어 신호(POUT<1>)로부터 상기 제 1 펄스 신호(POUT2ND)를 생성하고, 상기 제 2 입력 제어 신호 생성기(330)는 상기 제 2 입력 제어 신호(PIN2<1>)를 인에이블시킬 수 있다. 상기 제 2 입력 제어 신호(PIN2<1>)가 인에이블되더라도, 상기 제 1 파이프 래치(111)는 상기 제 1 및 제 2 래치 노드(L1, L2)의 전압 레벨을 유지시킬 수 있다.
상기 제 1 입력 제어 신호(PIN1<1>)가 세 번째로 인에이블되면, 상기 제 2 입력 제어 신호(PIN2<1>)가 함께 인에이블되고, 상기 제 1 파이프 래치(111)는 열한 번째 신호(IN1<11>)를 제 1 및 제 2 래치 노드(L1, L2)에 저장할 수 있다. 상기 제 1 출력 제어 신호(POUT<1>)가 인에이블되면, 상기 제 1 파이프 래치(111)는 상기 열한 번째 신호(IN1<11>)를 상기 제 1 출력 신호(OUT1<11>)로 출력할 수 있다. 상기 제 1 입력 제어 신호(PIN1<1>)가 네 번째로 인에이블되면, 상기 제 2 입력 제어 신호(PIN2<1>)가 함께 인에이블되고, 상기 제 1 파이프 래치(111)는 열여섯 번째 신호(IN1<16>)를 제 1 및 제 2 래치 노드(L1, L2)에 저장할 수 있다. 상기 제 1 출력 제어 신호(POUT<1>)가 인에이블되면, 상기 제 1 파이프 래치(111)는 상기 열여섯 번째 신호(IN1<16>)를 상기 제 1 출력 신호(OUT1<16>)로 출력할 수 있다. 도 5 및 도 6과 다르게, 상기 제 1 입력 제어 신호(PIN1<1>) 또는 상기 제 1 출력 제어 신호(POUT<1>)가 서로 중복되는 타이밍에 생성되더라도, 상기 제 1 파이프 래치(111)는 제 2 래치 노드(L2)에 저장된 신호가 출력되기 전까지 제 1 래치 노드(L1)에 저장된 신호를 상기 제 2 래치 노드(L2)에 저장시키지 않을 수 있다. 위와 같이, 본 발명의 실시예에 따른 파이프 래치는 적어도 2개의 신호를 함께 저장하여 순차적으로 출력할 수 있으므로, 파이프 회로가 적은 개수의 파이프 래치를 구비하더라도 많은 개수의 신호를 순차적으로 저장 및 출력할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 제 1 입력 제어 신호에 기초하여 입력 신호를 제 1 래치 노드에 저장하는 제 1 래치부;
    상기 제 1 입력 제어 신호 및 출력 제어 신호에 기초하여 생성되는 제 2 입력 제어 신호에 기초하여 상기 제 1 래치 노드에 저장된 신호를 제 2 래치 노드에 저장하는 제 2 래치부; 및
    상기 출력 제어 신호에 기초하여 상기 제 2 래치 노드에 저장된 신호를 출력 신호로 출력하는 출력부를 포함하는 파이프 래치를 포함하는 반도체 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 입력 제어 신호가 첫 번째로 인에이블될 때 상기 제 1 입력 제어 신호에 기초하여 상기 제 2 입력 제어 신호가 인에이블되고, 상기 제 1 및 제 2 래치부는 상기 입력 신호 중 첫 번째 신호를 상기 제 1 및 제 2 래치 노드에 모두 저장하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제 1 입력 제어 신호가 두 번째로 인에이블될 때 상기 제 1 래치부는 상기 입력 신호 중 두 번째 신호를 상기 제 1 래치 노드에 저장하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 출력부가 상기 출력 제어 신호에 기초하여 상기 제 2 래치 노드에 저장된 신호를 상기 출력 신호로 출력하였을 때, 상기 제 2 입력 제어 신호가 인에이블되고,
    상기 제 2 래치부는 상기 제 1 래치 노드에 저장된 신호를 상기 제 2 래치 노드에 저장하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제 2 입력 제어 신호는 상기 제 1 입력 제어 신호가 인에이블되더라도, 상기 출력 제어 신호가 인에이블된 후 디스에이블될 때까지 인에이블되지 않는 반도체 장치.
  7. 커맨드 신호 및 클럭 신호에 기초하여 제 1 입력 제어 신호 및 출력 제어 신호를 생성하고, 상기 제 1 입력 제어 신호 및 상기 출력 제어 신호에 기초하여 제 2 입력 제어 신호를 생성하는 파이프 제어 신호 생성 회로; 및
    상기 제 1 입력 제어 신호, 상기 제 2 입력 제어 신호 및 상기 출력 제어 신호에 기초하여 입력 신호를 저장하여 출력 신호를 출력하며, 적어도 2개의 입력 신호를 저장할 수 있는 적어도 2개의 파이프 래치를 포함하는 파이프 회로를 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 파이프 제어 신호 생성 회로는 상기 커맨드 신호 및 상기 클럭 신호에 기초하여 상기 제 1 입력 제어 신호를 생성하는 제 1 입력 제어 신호 생성 회로;
    상기 커맨드 신호 및 상기 클럭 신호에 기초하여 상기 출력 제어 신호를 생성하는 출력 제어 신호 생성 회로; 및
    상기 제 1 입력 제어 신호 및 상기 출력 제어 신호에 기초하여 상기 제 2 입력 제어 신호를 생성하는 제 2 입력 제어 신호 생성 회로를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제 2 입력 제어 신호 생성 회로는 상기 제 1 입력 제어 신호가 인에이블될 때마다 제 1 레벨 신호의 로직 레벨을 변화시키고, 상기 출력 제어 신호가 인에이블될 때마다 제 2 레벨 신호의 로직 레벨을 변화시키며, 상기 제 1 및 제 2 레벨 신호의 로직 레벨이 동일할 때 상기 제 1 입력 제어 신호에 기초하여 상기 제 2 입력 제어 신호를 인에이블시키거나, 상기 출력 제어 신호에 기초하여 상기 제 2 입력 제어 신호를 인에이블시키는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제 2 입력 제어 신호 생성 회로는 상기 제 1 입력 제어 신호에 기초하여 제 1 레벨 신호를 생성하고, 상기 제 1 입력 제어 신호가 인에이블될 때마다 상기 제 1 레벨 신호의 로직 레벨을 변화시키는 제 1 레벨 신호 생성기;
    상기 출력 제어 신호에 기초하여 제 2 레벨 신호를 생성하고, 상기 출력 제어 신호가 인에이블될 때마다 제 2 레벨 신호의 로직 레벨을 변화시키는 제 2 레벨 신호 생성기;
    상기 출력 제어 신호로부터 제 1 펄스 신호를 생성하는 제 1 펄스 생성기;
    상기 제 1 레벨 신호, 상기 제 2 레벨 신호 및 상기 제 1 입력 제어 신호에 기초하여 제 2 펄스 신호를 생성하는 제 2 펄스 생성기; 및
    상기 제 1 및 제 2 펄스 신호를 게이팅하여 상기 제 2 입력 제어 신호를 생성하는 게이팅 회로를 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 파이프 회로는 할당된 제 1 입력 제어 신호, 할당된 제 2 입력 제어 신호 및 할당된 출력 제어 신호에 기초하여 할당된 순번의 입력 신호를 저장하고 저장된 신호를 상기 출력 신호로 순차적으로 출력하는 제 1 파이프 래치; 및
    할당된 제 1 입력 제어 신호, 할당된 제 2 입력 제어 신호 및 할당된 출력 제어 신호에 기초하여 할당된 순번의 입력 신호를 저장하고 저장된 신호를 상기 출력 신호로 순차적으로 출력하는 제 2 파이프 래치를 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 1 파이프 래치는 상기 할당된 제 1 입력 제어 신호에 기초하여 상기 할당된 순번의 입력 신호를 제 1 래치 노드에 저장하는 제 1 래치부;
    상기 할당된 제 2 입력 제어 신호에 기초하여 상기 제 1 래치 노드에 저장된 신호를 제 2 래치 노드에 저장하는 제 2 래치부; 및
    상기 할당된 출력 제어 신호에 기초하여 상기 제 2 래치 노드에 저장된 신호를 상기 출력 신호로 출력하는 출력부를 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 2 파이프 래치는 상기 할당된 제 1 입력 제어 신호에 기초하여 상기 할당된 순번의 입력 신호를 제 1 래치 노드에 저장하는 제 1 래치부;
    상기 할당된 제 2 입력 제어 신호에 기초하여 상기 제 1 래치 노드에 저장된 신호를 제 2 래치 노드에 저장하는 제 2 래치부; 및
    상기 할당된 출력 제어 신호에 기초하여 상기 제 2 래치 노드에 저장된 신호를 상기 출력 신호로 출력하는 출력부를 포함하는 반도체 장치.
  14. n개의 입력 신호 중 할당된 순번의 신호를 순차적으로 저장하여 출력 신호를 생성하는 제 1 내지 제 m 파이프 래치를 포함하고, n은 3이상의 정수이고, m은 2와 n 사이의 정수이며,
    상기 제 1 파이프 래치는 상기 입력 신호 중 첫 번째 신호를 수신하여 저장하고, 상기 첫 번째 신호가 상기 출력 신호로 출력되기 전에 상기 입력 신호 중 m+1 번째 신호가 입력되었을 때, 상기 첫 번째 입력 신호 및 상기 m+1 번째 신호를 함께 저장하고, 상기 첫 번째 신호 및 상기 m+1 번째 신호를 순차적으로 출력하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 파이프 래치는 제 1 입력 제어 신호가 인에이블되었을 때 상기 할당된 입력 신호를 제 1 래치 노드에 저장하는 제 1 래치부;
    제 2 입력 제어 신호가 인에이블되었을 때 상기 제 1 래치 노드에 저장된 신호를 제 2 래치 노드에 저장하는 제 2 래치부; 및
    출력 제어 신호가 인에이블되었을 때 상기 제 2 래치 노드에 저장된 신호를 상기 출력 신호로 출력하는 출력부를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제 1 입력 제어 신호, 상기 제 2 입력 제어 신호 및 상기 출력 제어 신호를 생성하는 파이프 제어 신호 생성 회로를 더 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 파이프 제어 신호 생성 회로는 상기 제 1 입력 제어 신호가 첫 번째로 인에이블되었을 때 상기 제 2 입력 제어 신호를 함께 인에이블시키는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 파이프 제어 신호 생성 회로는 상기 제 1 입력 제어 신호가 두 번째로 인에이블되더라도 상기 출력 제어 신호가 인에이블된 후 디스에이블될 때까지 상기 제 2 입력 제어 신호를 인에이블되는 것을 방지하는 반도체 장치.
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