CN110390964A - 管道锁存器、使用管道锁存器的半导体装置和半导体系统 - Google Patents

管道锁存器、使用管道锁存器的半导体装置和半导体系统 Download PDF

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Abstract

本发明提供了一种包括管道锁存器的半导体装置。管道锁存器包括第一锁存单元、第二锁存单元和输出单元。第一锁存单元被配置为基于第一输入控制信号将输入信号储存到第一锁存节点中。第二锁存单元，被配置为基于第二输入控制信号将储存在第一锁存节点中的信号储存到第二锁存节点中。输出单元被配置为基于输出控制信号来输出储存在第二锁存节点中的信号作为输出信号。

Description

管道锁存器、使用管道锁存器的半导体装置和半导体系统
相关申请的交叉引用
本申请要求于2018年4月23日在韩国知识产权局提交的申请号为10-2018-0046539的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各种实施例总体上涉及集成电路技术，并且更具体地，涉及半导体装置和使用该半导体装置的半导体系统。
背景技术
电子设备包括许多电子元件，并且计算机系统包括许多包含有半导体的半导体装置。计算机系统中包括的半导体装置与时钟信号同步地彼此通信。半导体装置可以包括管道电路(pipe circuit)，所述管道电路被配置为执行流水线操作(pipelining operation)以有效地处理其中的大量信息。各个管道电路可包括用于流水线操作的多个管道锁存器。
如今，计算机系统和半导体装置的研发领域越来越倾向于关注高速和低功耗。随着计算机系统的运行速度的增加，时钟信号的频率变得更高。随着时钟信号的频率变得更高，半导体装置的潜伏时间增加。随着半导体装置的潜伏时间增加，半导体装置对于执行用于更多信息的流水线操作具有更大的负担。通过管道电路中的更多数量的管道锁存器(pipe latch)可以减轻负担。然而，由于更多数量的管道锁存器导致的电路尺寸增加与减小电路尺寸的趋势相冲突。电路需要在不增加电路尺寸的情况下有效地执行流水线操作。
发明内容
在本公开的实施例中，一种半导体装置可以包括管道锁存器，其中所述管道锁存器包括：第一锁存单元，被配置为基于第一输入控制信号将输入信号储存到第一锁存节点中；第二锁存单元，被配置为基于第二输入控制信号将储存在所述第一锁存节点中的信号储存到第二锁存节点中；输出单元，被配置为基于输出控制信号来输出储存在所述第二锁存节点中的信号作为输出信号。
在本公开的实施例中，一种半导体装置可以包括管道电路，其中所述管道电路包括：管道控制信号发生电路，被配置为基于命令信号和时钟信号来生成第一输入控制信号和输出控制信号，以及被配置为基于所述第一输入控制信号和所述输出控制信号来生成第二输入控制信号；以及至少两个管道锁存器，其被配置为基于所述第一输入控制信号、所述第二输入控制信号和所述输出控制信号来储存输入信号以将输出信号输出，以及被配置为储存至少两个输入信号。
在本公开的实施例中，一种半导体装置可以包括第一至第m管道锁存器，其被配置为：顺序地储存n个输入信号当中的指定轮次的信号，并且生成输出信号，其中n是等于或大于3的整数，且m是2和n之间的整数，其中所述第一管道锁存器接收并储存所述输入信号中的第一信号；当在所述第一信号被输出为所述输出信号之前、所述输入信号中的第(m+1)信号被输入时，将所述第一信号和所述第(m+1)信号一起储存；以及顺序地输出所述第一信号和所述第(m+1)信号。
附图说明
结合附图描述特征、方面和实施例，其中：
图1是示出根据本公开的实施例的半导体装置的配置的示例代表的图；
图2是示出根据本公开的实施例的管道锁存器的配置的示例代表的图；
图3是示出图1中所示的管道控制信号发生电路的配置的示例代表的图；
图4是示出根据本公开的实施例的第二输入控制信号发生电路的配置的示例代表的图；以及
图5和图6是示出根据本公开的实施例的半导体装置的操作的示例代表的时序图。
具体实施方式
在下文中，将通过各种实施例参考附图在下面描述根据本公开的半导体装置。
图1是示出根据本公开的实施例的半导体装置100的配置的示例代表的图。参照图1，半导体装置100可以接收输入信号并且可以生成输出信号。半导体装置100可以执行流水线操作和/或管道锁存操作，以用于有效地处理多条信息。半导体装置100可以包括管道电路，所述管道电路包括至少两个管道锁存器，其用于对输入信号进行流水线操作。输入信号可以包括流水线操作所需的任何信息。例如，输入信号可以是数据信号或命令信号。如图1中所示，半导体装置100可以包括第一管道电路110、第二管道电路120、第三管道电路130和第四管道电路140。虽然半导体装置100被示例为包括四个管道电路，但是半导体装置100也可以包括多于单个管道电路的任何数量的管道电路。第一管道电路110可以接收第一输入信号IN1<1:n>并且可以输出第一输出信号OUT1<1:n>。第一管道电路110可以通过对第一输入信号IN1<1:n>执行流水线操作来输出第一输出信号OUT1<1:n>。第二管道电路120可以接收第二输入信号IN2<1:n>并且可以输出第二输出信号OUT2<1:n>。第二管道电路120可以通过对第二输入信号IN2<1:n>执行流水线操作来输出第二输出信号OUT2<1:n>。第三管道电路130可以接收第三输入信号IN3<1:n>并且可以输出第三输出信号OUT3<1:n>。第三管道电路130可以通过对第三输入信号IN3<1:n>执行流水线操作来输出第三输出信号OUT3<1:n>。第四管道电路140可以接收第四输入信号IN4<1:n>并且可以输出第四输出信号OUT4<1:n>。第四管道电路140可以通过对第四输入信号IN4<1:n>执行流水线操作来输出第四输出信号OUT4<1:n>。第一至第四输入信号IN1<1:n>、IN2<1:n>、IN3<1:n>和IN4<1:n>可以是包括多个信号的信号流。例如，信号流可以是数据流。第一至第四管道电路110、120、130和140可以顺序地储存第一至第四输入信号IN1<1:n>、IN2<1:n>、IN3<1:n>和IN4<1:n>，并且可以顺序地输出所储存的信号作为第一至第四输出信号OUT1<1:n>、OUT2<1:n>、OUT3<1:n>和OUT4<1:n>。
第一至第四管道电路110、120、130和140可以共同地接收第一输入控制信号PIN1<1:m>、输出控制信号POUT<1:m>和第二输入控制信号PIN2<1:m>。第一管道电路110可以顺序地储存第一输入信号IN1<1:n>，并且可以基于第一输入控制信号PIN1<1:m>、输出控制信号POUT<1:m>和第二输入控制信号PIN2<1:m>生成第一输出信号OUT1<1:n>。第二管道电路120可以顺序地储存第二输入信号IN2<1:n>，并且可以基于第一输入控制信号PIN1<1:m>、输出控制信号POUT<1:m>和第二输入控制信号PIN2<1:m>生成第二输出信号OUT2<1:n>。第三管道电路130可以顺序地储存第三输入信号IN3<1:n>，并且可以基于第一输入控制信号PIN1<1:m>、输出控制信号POUT<1:m>和第二输入控制信号PIN2<1:m>生成第三输出信号OUT3<1:n>。第四管道电路140可以顺序地储存第四输入信号IN4<1:n>，并且可以基于第一输入控制信号PIN1<1:m>、输出控制信号POUT<1:m>和第二输入控制信号PIN2<1:m>生成第四输出信号OUT4<1:n>。第一至第四管道电路110、120、130和140可以具有彼此相同的配置。
参照图1，将代表性地描述第一管道电路110。第一管道电路110可以包括多个管道锁存器，并且可以至少包括单个管道锁存器。参照图1，例如，第一管道电路110包括第一至第m管道锁存器111、112和11m(“m”是等于或大于3的整数)。第一输入信号IN1<1:n>可以包括“n”个信号(“n”是等于或大于“m”的整数)。第一输入控制信号PIN1<1:m>、输出控制信号POUT<1:m>和第二输入控制信号PIN2<1:m>中的每一个可以包括这样的信号，所述信号的数量对应于第一管道电路110中包括的管道锁存器的数量。第一输入控制信号PIN1<1:m>、输出控制信号POUT<1:m>和第二输入控制信号PIN2<1:m>中的每一个可包括“m”个信号。第一至第m管道锁存器111、112和11m中的每一个可以接收第一输入信号IN1<1:n>当中的指定轮次(turn)的信号。第一管道锁存器111可以接收第一输入信号IN1<1>和第(m+1)输入信号IN1<m+1>之间的一个或更多个信号。当“n”足够大时，第一管道锁存器111可以接收第(2m+1)输入信号IN1<2m+1>、第(3m+1)输入信号IN1<3m+1>等等。第二管道锁存器112可以接收第二输入信号IN1<2>和第(m+2)输入信号IN1<m+2>之间的一个或更多个信号。当“n”足够大时，第二管道锁存器112可以接收第(2m+2)输入信号IN1<2m+2>、第(3m+2)输入信号IN1<3m+2>等等。第m管道锁存器11m可以接收第m输入信号IN1<m>和第2m输入信号IN1<2m>之间的一个或更多个信号。当“n”足够大时，第m管道锁存器11m可以接收第3m输入信号IN1<3m>、第4m输入信号IN1<4m>等等。第一至第m管道锁存器111、112和11m中的每一个可以接收第一输入控制信号PIN1<1:m>、输出控制信号POUT<1:m>和第二输入控制信号PIN2<1:m>当中的指定的控制信号。第一管道锁存器111可以基于第一输入控制信号PIN1<1:m>当中的第一信号PIN1<1>、第二输入控制信号PIN2<1:m>当中的第一信号PIN2<1>、以及输出控制信号POUT<1:m>当中的第一信号POUT<1>来执行操作。第二管道锁存器112可以基于第一输入控制信号PIN1<1:m>当中的第二信号PIN1<2>、第二输入控制信号PIN2<1:m>当中的第二信号PIN2<2>、以及输出控制信号POUT<1:m>当中的第二信号POUT<2>来执行操作。第m管道锁存器11m可以基于第一输入控制信号PIN1<1:m>当中的第m信号PIN1<m>、第二输入控制信号PIN2<1:m>当中的第m信号PIN2<m>、以及输出控制信号POUT<1:m>当中的第m信号POUT<m>来执行操作。
第一至第m管道锁存器111、112和11m中的每一个可以基于第一输入控制信号PIN1<1:m>、输出控制信号POUT<1:m>和第二输入控制信号PIN2<1:m>、通过储存在不同的时间点输入的第一输入信号IN1<1:n>当中的至少两个信号来生成第一输出信号OUT1<1:n>。代表性地，第一管道锁存器111将描述如下。第一管道锁存器111可以接收并储存第一输入信号IN1<1:n>当中的第一信号IN1<1>。当第(m+1)信号IN1<m+1>在第一信号IN1<1>被输出之前被输入时，第一管道锁存器111可以一起储存第一信号IN1<1>和第(m+1)信号IN1<m+1>。第一管道锁存器111可以顺序地输出被顺序地储存在其中的第一信号IN1<1>和第(m+1)信号IN1<m+1>作为输出信号OUT1<1>和输出信号OUT1<m+1>。第一管道锁存器111可不接收第(2m+1)信号IN1<2m+1>，直到所储存的第一信号IN1<1>被输出为止。第二管道锁存器112和第m管道锁存器11m也可以执行与上述第一管道锁存器111基本相同的操作。
半导体装置100还可以包括管道控制信号发生电路160。管道控制信号发生电路160可以接收命令信号CMD和时钟信号CLK，并且可以生成第一输入控制信号PIN1<1:m>、第二输入控制信号PIN2<1:m>和输出控制信号POUT<1:m>。管道控制信号发生电路160可以基于命令信号CMD和时钟信号CLK生成第一输入控制信号PIN1<1:m>和输出控制信号POUT<1:m>，并且可以基于第一输入控制信号PIN1<1:m>和输出控制信号POUT<1:m>生成第二输入控制信号PIN2<1:m>。当第一输入控制信号PIN1<1:m>被第一次使能时，管道控制信号发生电路160可以将相对应的第二输入控制信号PIN2<1:m>一起使能。即使当第一输入控制信号PIN1<1:m>被第二次使能时，管道控制信号发生电路160也可不根据第一输入控制信号PIN1<1:m>将第二输入控制信号PIN2<1:m>使能。在这种情况下，管道控制信号发生电路160可以在输出控制信号POUT<1:m>被使能之后将第二输入控制信号PIN2<1:m>使能。也就是说，管道控制信号发生电路160可以防止在第一输入控制信号PIN1<1:m>被第二次使能时第二输入控制信号PIN2<1:m>被使能，直到输出控制信号POUT<1:m>被使能为止。关于第一至第m管道锁存器111、112和11m以及管道控制信号发生电路160的描述将在后面参考图2到图4进行描述。
参照图1，半导体装置100还可以包括同步电路180。同步电路180可以接收从第一至第四管道电路110、120、130和140输出的第一至第四输出信号OUT1<1:n>、OUT2<1:n>、OUT3<1:n>和OUT4<1:n>。同步电路180可以接收多相时钟信号MCLK。多相时钟信号MCLK可以包括多个时钟信号，每个时钟信号具有彼此不同的相位。同步电路180可以分别与多相时钟信号MCLK同步地输出第一至第四输出信号OUT1<1:n>、OUT2<1:n>、OUT3<1:n>和OUT4<1:n>作为最终输出信号D1<1:n>、D2<1:n>、D3<1:n>和D4<1:n>。
图2是示出根据本公开的实施例的管道锁存器200的配置的示例代表的图。图2中所示的管道锁存器200可以应用于参照图1描述的第一至第m管道锁存器111、112和11m中的每一个。输入信号IN<k>可以对应于例如由用于相对应的管道电路110至140等的IN1<1:n>至IN4<1:n>所表示的输入信号中的任何一个。参照图2，管道锁存器200可以基于第一输入控制信号PIN1<1:m>中的任何一个、例如第k个第一输入控制信号PIN1<K>，将第k个第一输入信号IN1<k>储存在第一锁存节点L1中。管道锁存器200可以基于第二输入控制信号PIN2<1:m>中的任何一个、例如第k个第二输入控制信号PIN2<k>，将储存在第一锁存节点L1中的第k个输入信号IN1<k>储存在第二锁存节点L2中。管道锁存器200可以基于输出控制信号POUT<1:m>中的任何一个、例如第k个输出控制信号POUT<k>，输出储存在第二锁存节点L2中的第k个第一输入信号IN1<k>作为输出信号OUT<k>。输出信号OUT<k>可以对应于例如由用于相对应的管道电路110至140的OUT1<1:n>至OUT4<1:n>所表示的输出信号中的任何一个。管道锁存器200可以包括第一锁存单元210、第二锁存单元220和输出单元230。第一锁存单元210可以接收输入信号IN<k>(“k”是等于或大于1且等于或小于“m”的整数)，并且可以基于例如第k个第一输入控制信号PIN1<k>和第k个互补第一输入控制信号PIN1B<k>，将输入信号IN<k>储存在第一锁存节点L1中。参考PIN1B<1:m>分别表示相对应的第一输入控制信号PIN1<1:m>的互补第一输入控制信号。参考PIN2B<1:m>分别表示相对应的第二输入控制信号PIN2<1:m>的互补第二输入控制信号。第一锁存单元210可以将与输入信号IN<k>相对应的信号储存在第一锁存节点L1中。例如，第一锁存单元210可以将输入信号IN<k>反相并将反相信号储存在第一锁存节点L1中。第二锁存单元220可以耦接在第一锁存节点L1和第二锁存节点L2之间。第二锁存单元220可以基于例如第k个第二输入控制信号PIN2<k>和第k个互补第二输入控制PIN2B<k>，将储存在第一锁存节点L1中的信号储存在第二锁存节点L2中。第二锁存单元220可以将与储存在第一锁存节点L1中的信号相对应的信号储存在第二锁存节点L2中。例如，第二锁存单元220可以将储存在第一锁存节点L1中的信号反相，并且可以将反相信号储存在第二锁存节点L2中。输出单元230可以耦接到第二锁存节点L2并且可以生成输出信号OUT<k>。输出单元230可以基于输出控制信号POUT<1:m>中的任何一个、例如第k个输出控制信号POUT<k>和第k个互补输出控制信号POUTB<k>，输出储存在第二锁存节点L2中的信号作为输出信号OUT<k>。参考POUTB<1:m>分别表示相对应的输出控制信号POUT<1:m>的互补输出控制信号。
参照图2，第一锁存单元210可以包括第一传输门211、第一反相器212和第二反相器213。在一个实施例中，第一传输门211可以接收输入信号IN<k>。第一传输门211可以在其P沟道节点处接收第k个第一输入控制信号PIN1<k>，并且可以在其N沟道节点处接收第k个第一输入控制信号PIN1<k>的第k个互补第一输入控制信号PIN1B<k>。第k个第一输入控制信号PIN1<k>可以是低使能的信号。当第k个第一输入控制信号PIN1<k>被使能为低电平时，第一传输门211可以接通并且可以传送输入信号IN<k>。第一反相器212可以接收第一传输门211的输出。第一反相器212可以反相驱动第一传输门211的输出，并且可以将反相信号输出到第一锁存节点L1。第二反相器213可以接收第k个第一输入控制信号PIN1<k>和第k个第一输入控制信号PIN1<k>的第k个互补第一输入控制信号PIN1B<k>。第二反相器213的输入节点可以耦接到第一反相器212的输出节点，并且第二反相器213的输出节点可以耦接到第一反相器212的输入节点。当第k个第一输入控制信号PIN1<k>被使能时，第二反相器213可以通过与第一反相器212形成锁存器来锁存和/或保持第一锁存节点L1的电压电平。第一反相器212和第二反相器213可以使输入信号IN<k>反相并将反相信号储存在第一锁存节点L1中。
第二锁存单元220可以包括第二传输门221、第三反相器222和第四反相器223。第二传输门221可以耦接到第二锁存节点L2。第二传输门221可以在其P沟道节点处接收第k个第二输入控制信号PIN2<k>，并且可以在其N沟道节点处接收第k个第二输入控制信号PIN2<k>的第k个互补第二输入控制信号PIN2B<k>。第k个第二输入控制信号PIN2<k>可以是低使能的信号。当第k个第二输入控制信号PIN2<k>被使能为低电平时，第二传输门221可以接通并且可以传送储存在第一锁存节点L1中的信号。第三反相器222可以接收第二传输门221的输出。第三反相器222可以反相驱动第二传输门221的输出，并且可以将反相信号输出到第二锁存节点L2。第四反相器223可以接收第k个第二输入控制信号PIN2<k>和第k个第二输入控制信号PIN2<k>的第k个互补第二输入控制信号PIN2B<k>。第四反相器223的输入节点可以耦接到第三反相器222的输出节点，并且第四反相器223的输出节点可以耦接到第三反相器222的输入节点。当第k个第二输入控制信号PIN2<k>被使能时，第四反相器223可以通过与第三反相器222形成锁存器来锁存和/或保持第二锁存节点L2的电压电平。第三反相器222和第四反相器223可以使储存在第一锁存节点L1中的信号反相，并将反相信号储存在第二锁存节点L2中。因此，储存在第二锁存节点L2中的信号可以具有与输入信号IN<k>相对应的电平。
输出单元230可以包括第三传输门231。第三传输门231可以耦接到第二锁存节点L2。第三传输门231可以在其P沟道节点处接收第k个输出控制信号POUT<k>，并且可以在其N沟道节点处接收第k个输出控制信号POUT<k>的第k个互补输出控制信号POUTB<k>。第k个输出控制信号POUT<k>可以是低使能的信号。当第k个输出控制信号POUT<k>被使能为低电平时，第三传输门231可以接通并且可以输出储存在第二锁存节点L2中的信号作为输出信号OUT<k>。
图3是示出图1中所示的管道控制信号发生电路160的配置的示例代表的图。参照图3，管道控制信号发生电路160可以包括第一输入控制信号发生电路310、输出控制信号发生电路320和第二输入控制信号发生电路330。第一输入控制信号发生电路310可以接收命令信号CMD和时钟信号CLK，以及可以生成第一输入控制信号PIN1<1:m>。在第一输入控制信号发生电路310接收到命令信号CMD之后，第一输入控制信号发生电路310可以顺序地将第一输入控制信号PIN1<1:m>使能第一预定持续时间。例如，可以通过时钟信号CLK对第一预定持续时间进行计数。第一输入控制信号PIN1<1:m>可以在时钟信号CLK的每个周期被顺序地使能。在第一输入控制信号发生电路310接收到命令信号CMD之后，输出控制信号发生电路320可以顺序地将输出控制信号POUT<1:m>使能第二预定持续时间。第二预定持续时间可以长于第一预定持续时间。输出控制信号POUT<1:m>的脉冲宽度可以窄于第一输入控制信号PIN1<1:m>的脉冲宽度，可以宽于第一输入控制信号PIN1<1:m>的脉冲宽度。第一输入控制信号发生电路310和输出控制信号发生电路320可以分别利用被配置为生成管道输入控制信号的硬件、软件或其任何组合、以及被配置为生成管道输出控制信号的硬件、软件或其任何组合来实现。
第二输入控制信号发生电路330可以基于第一输入控制信号PIN1<1:m>和输出控制信号POUT<1:m>生成第二输入控制信号PIN2<1:m>。第二输入控制信号发生电路330可以基于第一输入控制信号PIN1<1:m>生成第一电平信号PIT，并且可以基于输出控制信号POUT<1:m>生成第二电平信号POT。每当第一输入控制信号PIN1<1:m>被使能时，第二输入控制信号发生电路330可以改变第一电平信号PIT的逻辑电平。每当输出控制信号POUT<1:m>被使能时，第二输入控制信号发生电路330可以改变第二电平信号POT的逻辑电平。第二输入控制信号发生电路330可以基于第一电平信号PIT和第二电平信号POT、以及第一输入控制信号PIN1<1:m>和输出控制信号POUT<1:m>之间的一个来将第二输入控制信号PIN2<1:m>使能。例如，当第一电平信号PIT和第二电平信号POT的逻辑电平彼此相同并且第一输入控制信号PIN1<1:m>被使能时，第二输入控制信号发生电路330可以将第二输入控制信号PIN2<1:m>使能。当第一电平信号PIT和第二电平信号POT的逻辑电平彼此不相同时，即使第一输入控制信号PIN1<1:m>被使能，第二输入控制信号发生电路330也可不将第二输入控制信号PIN2<1:m>使能。当第一电平信号PIT和第二电平信号POT的逻辑电平彼此相同时，第二输入控制信号发生电路330可以基于输出控制信号POUT<1:m>将第二输入控制信号PIN2<1:m>使能。
图4是示出根据本公开的实施例的第二输入控制信号发生电路400的配置的示例代表的图。第二输入控制信号发生电路400可以是参考图3描述的第二输入控制信号发生电路330的一部分。参照图4，第二输入控制信号发生电路400可以包括用于接收第一输入控制信号PIN1<1:m>当中的第k个第一输入控制信号PIN1<k>和输出控制信号POUT<1:m>当中的第k个输出控制信号POUT<k>、并且生成第二输入控制信号PIN2<1:m>当中的第k个第二输入控制信号PIN2<k>的配置。参照图4，第二输入控制信号发生电路400可以包括第一电平信号发生器410、第二电平信号发生器420、第一脉冲发生器430、第二脉冲发生器440和门控电路450。第一电平信号发生器410可以基于第k个第一输入控制信号PIN1<k>生成第一电平信号PIT和第一电平信号PIT的互补信号PITB。每当第k个第一输入控制信号PIN1<k>被使能时，第一电平信号发生器410可以改变第一电平信号PIT的逻辑电平。第二电平信号发生器420可以基于第k个输出控制信号POUT<k>生成第二电平信号POT和第二电平信号POT的互补信号POTB。每当第k个输出控制信号POUT<k>被使能时，第二电平信号发生器420可以改变第二电平信号POT的逻辑电平。第一脉冲发生器430可以基于第k个输出控制信号POUT<k>生成第一脉冲信号POUT2ND。第一脉冲发生器430可以接收第k个输出控制信号POUT<k>的第k个互补输出控制信号POUTB<k>，并且可以基于第k个输出控制信号POUT<k>的第k个互补输出控制信号POUTB<k>生成第一脉冲信号POUT2ND。例如，第一脉冲发生器430可以基于第k个输出控制信号POUT<k>生成具有与第k个第一输入控制信号PIN1<k>基本相同的脉冲宽度的第一脉冲信号POUT2ND。第二脉冲发生器440可以基于第一电平信号PIT、第二电平信号POT和第k个第一输入控制信号PIN1<k>生成第二脉冲信号PIN2ND。第二脉冲发生器440可以比较第一电平信号PIT和第二电平信号POT的逻辑电平，并且可以根据比较结果来提供第k个第一输入控制信号PIN1<k>的第k个互补第一输入控制信号PIN1B<k>作为第二脉冲信号PIN2ND。例如，当第一电平信号PIT和第二电平信号POT都具有高电平时，第二脉冲发生器440可以使第k个第一输入控制信号PIN1<k>的第k个互补第一输入控制信号PIN1B<k>反相，并且可以提供反相信号作为第二脉冲信号PIN2ND。也就是说，第二脉冲发生器440可以提供第k个第一输入控制信号PIN1<k>作为第二脉冲信号PIN2ND。当第一电平信号PIT和第二电平信号POT的逻辑电平彼此不同时，第二脉冲发生器440可以保持第二脉冲信号PIN2ND具有高电平，而不管第k个第一输入控制信号PIN1<K>的使能如何。门控电路450可以通过门控第一脉冲信号POUT2ND和第二脉冲信号PIN2ND来生成第k个第二输入控制信号PIN2<k>。
参照图4，第一电平信号发生器410可以包括第一传输门411、第一或非门412、第一反相器413、第二传输门414、第二反相器415、第三反相器416和第四反相器417。第一传输门411可以接收第一电平信号PIT的互补信号PITB。第一传输门411可以在其P沟道节点处接收第k个第一输入控制信号PIN1<k>，并且可以在其N沟道节点处接收第k个第一输入控制信号PIN1<k>的第k个互补第一输入控制信号PIN1B<k>。当第k个第一输入控制信号PIN1<k>被使能时，第一传输门411可以输出第一电平信号PIT的互补信号PITB。第一或非门412可以在第一输入节点处接收第一传输门411的输出，并且可以在第二输入节点处接收复位信号RST。第一或非门412的输出节点可以耦接到第一节点ND1。当复位信号RST被使能为高电平时，第一或非门412可以将第一节点ND1的电压电平复位为低电平。在第一节点ND1的电压电平的初始化之后，复位信号RST可以被禁止到低电平，并且第一或非门412可以基于第一传输门411的输出而改变第一节点ND1的电压电平。第一反相器413可以接收第k个第一输入控制信号PIN1<k>。当第一输入控制信号PIN1<k>被禁止为高电平时，第一反相器413可以使第一节点ND1的电压电平反相，并且可以将反相信号反馈到第一或非门412的第一输入节点。因此，当复位信号RST被禁止并且第k个第一输入控制信号PIN1<k>被禁止时，第一反相器413可以通过与第一或非门412一起形成锁存器来保持第一节点ND1的电压电平。
第二传输门414可以接收第k个第一输入控制信号PIN1<k>，并且可以基于第k个第一输入控制信号PIN1<k>将第一节点ND1耦接到第二反相器415。第二传输门414可以在其P沟道节点处接收第一输入控制信号PIN1<k>的第k个互补第一输入控制信号PIN1B<k>，并且可以在其N沟道节点处接收第k个第一输入控制信号PIN1<k>。当第k个第一输入控制信号PIN1<k>被禁止为高电平时，第二传输门414可以允许第一节点ND1的信号输入到第二反相器415。第二反相器415可以通过使第二传输门414的输出反相来输出第一电平信号PIT。第三反相器416可以接收第k个第一输入控制信号PIN1<k>。当第k个第一输入控制信号PIN1<k>被使能为低电平时，第三反相器416可以使第一电平信号PIT反相，并且可以将反相信号反馈到第二反相器415的输入节点。因此，当第k个第一输入控制信号PIN1<k>被使能时，第三反相器416可以通过与第二反相器415一起形成锁存器来保持第一电平信号PIT的电压电平。第四反相器417可以使第一电平信号PIT反相并且可以将第一电平信号PIT的互补信号PITB提供给第一传输门411。当复位信号RST被使能为高电平、然后被禁止时，第一电平信号发生器410可以将第一电平信号PIT初始化为高电平。此后，每当第k个第一输入控制信号PIN1<k>被使能时，第一电平信号发生器410可以将第一电平信号PIT的电压电平改变为相反的电平。例如，当第k个第一输入控制信号PIN1<k>被第一次使能、然后被禁止时，第一电平信号PIT可以从高电平变为低电平。当第k个第一输入控制信号PIN1<k>被第二次使能、然后被禁止时，第一电平信号PIT可以从低电平变为高电平。
参照图4，第二电平信号发生器420可以包括第三传输门421、第二或非门422、第五反相器423、第四传输门424、第六反相器425、第七反相器426和第八反相器427。第三传输门421可以接收第二电平信号POT的互补信号POTB。第三传输门421可以在其P沟道节点处接收第k个输出控制信号POUT<k>，并且可以在其N沟道节点处接收输出控制信号POUT<k>的第k个互补输出控制信号POUTB<k>。当第k个输出控制信号POUT<k>被使能时，第三传输门421可以输出第二电平信号POT的互补信号POTB。第二或非门422可以在第一输入节点处接收第三传输门421的输出，并且可以在第二输入节点处接收复位信号RST。第二或非门422的输出节点可以耦接到第二节点ND2。当复位信号RST被使能为高电平时，第二或非门422可以将第二节点ND2的电压电平复位为低电平。在第二节点ND2的电压电平的初始化之后，复位信号RST可以被禁止，并且第二或非门422可以基于第三传输门421的输出来改变第二节点ND2的电压电平。第五反相器423可以接收第k个输出控制信号POUT<k>。当第k个输出控制信号POUT<k>被禁止为高电平时，第五反相器423可以使第二节点ND2的电压电平反相，并且可以将反相信号反馈到第二或非门422的第一输入节点。因此，当复位信号RST被禁止并且第k个输出控制信号POUT<k>被禁止时，第五反相器423可以通过与第二或非门422一起形成锁存器来保持第二节点ND2的电压电平。
第四传输门424可以接收第k个输出控制信号POUT<k>，并且可以基于第k个输出控制信号POUT<k>将第二节点ND2耦接到第六反相器425。第四传输门424可以在其P沟道节点处接收第k个输出控制信号POUT<k>的第k个互补输出控制信号POUTB<k>，并且可以在其N沟道节点处接收第k个输出控制信号POUT<k>。当第k个输出控制信号POUT<k>被禁止为高电平时，第四传输门424可以允许第二节点ND2的信号输入到第六反相器425。第六反相器425可以通过使第四传输门424的输出反相来输出第二电平信号POT。第七反相器426可以接收第k个输出控制信号POUT<k>。当第k个输出控制信号POUT<k>被使能为低电平时，第七反相器426可以使第二电平信号POT反相，并且可以将反相信号反馈到第六反相器425的输入节点。因此，当第k个输出控制信号POUT<k>被使能时，第七反相器426可以通过与第六反相器425一起形成锁存器来保持第二电平信号POT的电压电平。第八反相器427可以使第二电平信号POT反相，并且可以提供第二电平信号POT的互补信号POTB到第三传输门421。当复位信号RST被使能为高电平、然后被禁止时，第二电平信号发生器420可以将第二电平信号POT初始化为高电平。此后，每当第k个输出控制信号POUT<k>被使能时，第二电平信号发生器420可以将第二电平信号POT的电压电平改变为相反的电平。例如，当第k个输出控制信号POUT<k>被第一次使能、然后被禁止时，第二电平信号POT可以从高电平变为低电平。当第k个输出控制信号POUT<k>被第二次使能、然后被禁止时，第二电平信号POT可以从低电平变为高电平。
参照图4，第一脉冲发生器430可以包括第九反相器431、反相器链432和第一与非门433。第九反相器431可以使第k个输出控制信号POUT<k>的第k个互补输出控制信号POUTB<k>反相。反相器链432可以包括偶数个反相器，并且可以延迟第k个输出控制信号POUT<k>的第k个互补输出控制信号POUTB<k>，而不使第k个输出控制信号POUT<k>的第k个互补输出控制信号POUTB<k>反相。第一与非门433可以通过接收第九反相器431和反相器链432的输出来生成第一脉冲信号POUT2ND。反相器链432中包括的反相器的数量可以不同地改变，以用于控制第一脉冲信号POUT2ND的脉冲宽度。第二脉冲发生器440可以包括第二与非门441、第三与非门442、第四与非门443和第五与非门444。第二与非门441可以接收第一电平信号PIT和第二电平信号POT。第三与非门442可以接收第一电平信号PIT的互补信号PITB和第二电平信号POT的互补信号POTB。第四与非门443可以接收第二与非门441和第三与非门442的输出。第五与非门444可以接收第四与非门443的输出和第k个第一输入控制信号PIN1<k>的第k个互补第一输入控制信号PIN1B<k>，并且可以输出第二脉冲信号PIN2ND。门控电路450可以包括与门451。与门451可以通过门控第一脉冲信号POUT2ND和第二脉冲信号PIN2ND来生成第k个第二输入控制信号PIN2<k>。
图5和图6是示出根据本公开的实施例的半导体装置100的操作的示例代表的时序图。在下文中，将参考图1至图5描述根据本公开的实施例的半导体装置100的操作。参照图5和图6，将在包括管道锁存器的第一管道电路110中代表性地描述第一管道锁存器111的操作。第一管道电路110可以包括五个管道锁存器，可以接收十六个第一输入信号IN1<1:16>并且可以输出第一输出信号OUT1<1:16>。图5示出了在管道深度不足的情况下的半导体装置100。不足的管道深度可以是如下情况：在第一输入信号IN1<1>被第一次使能(即，在时段(interval)内第一次使能)之后、并且在输出控制信号POUT<1>被使能之前，第一输入信号IN1<1>被第二次使能(即，在时段内第二次使能)。当复位信号RST被使能时，第一电平信号PIT和第二电平信号POT可以被初始化为高电平。第一输入控制信号发生电路310可以基于命令信号CMD和时钟信号CLK来将第一输入控制信号PIN1<1>第一次使能。第二脉冲发生器440可以将第二脉冲信号PIN2ND使能，因为第一电平信号PIT和第二电平信号POT都具有高电平。因此，第二输入控制信号发生电路330也可以将第二输入控制信号PIN2<1>与第一输入控制信号PIN1<1>一起使能。第一管道锁存器111可以基于第一输入控制信号PIN1<1>和第二输入控制信号PIN2<1>而将第一输入信号IN1<1:16>当中的第一信号IN1<1>储存到第二锁存节点L2以及第一锁存节点L1中。当第一输入控制信号PIN1<1>被禁止时，第一电平信号发生器410可以将第一电平信号PIT改变为低电平。此后，当第一输入控制信号PIN1<2:5>被顺序地使能时，第一输入信号IN1<1:16>>当中的第二至第五信号IN1<2>、IN1<3>、IN1<4>和IN1<5>可以分别被储存到第二至第五管道锁存器中。
管道控制信号发生电路160可以将第一输入控制信号PIN1<1>第二次使能(即，在时段内第二次使能)，以用于第一输入信号IN1<1:16>当中的第六信号IN1<6>。由于第一电平信号PIT是低电平，即使当第一输入控制信号PIN1<1>被第二次使能(即，在时段内第二次使能)时，第二输入控制信号发生电路330也可不将第二输入控制信号PIN2<1>使能。第一管道锁存器111可以基于第二次使能的第一输入控制信号PIN1<1>将第六信号IN1<6>储存到第一锁存节点L1中。第一信号IN1<1>可以仍然储存在第二锁存节点L2中。当第二次使能的第一输入控制信号PIN1<1>被禁止时，第一电平信号发生器410可以将第一电平信号PIT改变为高电平。此后，当输出控制信号POUT<1>被使能时，第一管道锁存器111可以输出与储存在第二锁存节点L2中的第一信号IN1<1>相对应的信号作为第一输出信号OUT1<1>。当输出控制信号POUT<1>被禁止时，第二电平信号发生器420可以将第二电平信号POT改变为低电平。第一脉冲发生器430可以基于输出控制信号POUT<1>生成第一脉冲信号POUT2ND，并且第二输入控制信号发生电路330可以将第二输入控制信号PIN2<1>使能。当第二输入控制信号PIN2<1>被使能时，储存在第一锁存节点L1中的第六信号IN1<6>可以被储存到第二锁存节点L2中。因此，第一管道锁存器111可以将第一信号IN1<1>和第六信号IN1<6>一起储存，并且可以顺序地输出与第一信号IN1<1>和第六信号IN1<6>相对应的第一输出信号OUT1<1>和OUT1<6>。
此后，由于第二电平信号POT为低电平，即使第一输入控制信号PIN1<1>被第三次使能(即，在时段内第三次使能)，第二输入控制信号发生电路330也可不将第二输入控制信号PIN2<1>使能。每当输出控制信号POUT<1>被使能时，第二输入控制信号发生电路330可以将第二输入控制信号PIN2<1>使能。因此，第一管道锁存器111可以将第六信号IN1<6>储存在第二锁存节点L2中，以及可以将第十一信号IN1<11>储存在第一锁存节点L1中。在输出对应于第六信号IN1<6>的第一输出信号OUT1<6>之后，第一管道锁存器111可以将第十一信号IN1<11>储存到第二锁存节点L2中，并且可以将第十六信号IN1<16>储存到第一锁存节点L1中。此后，每当输出控制信号POUT<1>被使能时，第十一信号IN1<11>可以被输出为第一输出信号OUT1<11>，然后第十六信号IN1<16>也可以被输出为第一输出信号。
图6示出了在管道深度充足的情况下半导体装置100的操作。充足的管道深度可以是如下情况：在第一输入信号IN1<1>被第一次使能(即，在时段内第一次使能)、并且输出控制信号POUT<1>被使能之后，第一输入信号IN1<1>被第二次使能(即，在时段内第二次使能)。当复位信号RST被使能时，第一电平信号PIT和第二电平信号POT可以被初始化为高电平。第一输入控制信号发生电路310可以基于命令信号CMD和时钟信号CLK将第一输入控制信号PIN1<1>第一次使能。第二脉冲发生器440可以将第二脉冲信号PIN2ND使能，因为第一电平信号PIT和第二电平信号POT都具有高电平。因此，第二输入控制信号发生电路330也可以将第二输入控制信号PIN2<1>与第一输入控制信号PIN1<1>一起使能。第一管道锁存器111可以基于第一输入控制信号PIN1<1>和第二输入控制信号PIN2<1>将第一输入信号IN1<1:16>当中的第一信号IN1<1>储存到第二锁存节点L2以及第一锁存节点L1中。当第一输入控制信号PIN1<1>被禁止时，第一电平信号发生器410可以将第一电平信号PIT改变为低电平。
当输出控制信号POUT<1>被使能时，第一管道锁存器111可以输出储存在第二锁存节点L2中的第一信号IN1<1>作为第一输出信号OUT1<1>。当输出控制信号POUT<1>被禁止时，第二电平信号发生器420可以将第二电平信号POT改变为低电平。第一脉冲发生器430可以基于输出控制信号POUT<1>生成第一脉冲信号POUT2ND，并且第二输入控制信号发生电路330可以将第二输入控制信号PIN2<1>使能。即使当第二输入控制信号PIN2<1>被使能时，第一管道锁存器111也可以保持第一锁存节点L1和第二锁存节点L2的电压电平。
当第一输入控制信号PIN1<1>被第二次使能(即，在时段内第二次使能)时，第二脉冲发生器440可以生成第二脉冲信号PIN2ND，以及第二输入控制信号发生电路330可以将第二输入控制信号PIN2<1>与第一输入控制信号PIN1<1>一起使能，因为第一电平信号PIT和第二电平信号POT都具有低电平。因此，第一管道锁存器111可以将第一输入信号IN1<1:16>当中的第六信号IN1<6>储存到第一锁存节点L1和第二锁存节点L2两者中。当第二次使能的第一输入控制信号PIN1<1>被禁止时，第一电平信号发生器410可以将第一电平信号PIT改变为高电平。当输出控制信号POUT<1>被使能时，第一管道锁存器111可以输出储存在第二锁存节点L2中的第六信号IN1<6>作为第一输出信号OUT1<6>。当输出控制信号POUT<1>被禁止时，第二电平信号发生器420可以将第二电平信号POT改变为高电平。第一脉冲发生器430可以基于输出控制信号POUT<1>生成第一脉冲信号POUT2ND，并且第二输入控制信号发生电路330可以将第二输入控制信号PIN2<1>使能。即使当第二输入控制信号PIN2<1>被使能时，第一管道锁存器111也可以保持第一锁存节点L1和第二锁存节点L2的电压电平。
当第一输入控制信号PIN1<1>被第三次使能(即，在时段内第三次使能)时，第二输入控制信号PIN2<1>也可以与第一输入控制信号PIN1<1>一起被使能，以及第一管道锁存器111可以将第一输入信号IN1<1:16>当中的第十一信号IN1<11>储存到第一锁存节点L1和第二锁存节点L2两者中。当输出控制信号POUT<1>被使能时，第一管道锁存器111可以输出储存在第二锁存节点L2中的第十一信号IN1<11>作为第一输出信号OUT1<11>。当第一输入控制信号PIN1<1>被第四次使能(即，在时段内第四次使能)时，第二输入控制信号PIN2<1>也可以与第一输入控制信号PIN1<1>一起被使能，并且第一管道锁存器111可以将第一输入信号IN1<1:16>当中的第十六信号IN1<16>储存到第一锁存节点L1和第二锁存节点L2两者中。当输出控制信号POUT<1>被使能时，第一管道锁存器111可以输出储存在第二锁存节点L2中的第十六信号IN1<16>作为第一输出信号OUT1<16>。与参照图5和图6描述的实施例不同，即使第一输入控制信号PIN1<1>或输出控制信号POUT<1>在彼此重叠的定时点生成时，第一管道锁存器111也可不将储存在第一锁存节点L1中的信号储存到第二锁存节点L2中，直到储存在第二锁存节点L2中的信号被输出为止。如上所述，根据本公开的实施例的管道锁存器可以将至少两个信号一起储存并且可以顺序地输出所述信号，因此具有较少数量的管道电路的管道锁存器可以顺序地储存和输出大量的信号。
虽然上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，管道锁存器、使用其的半导体装置和半导体系统不应基于所描述的实施例而受到限制。而是，本文所述的管道锁存器、使用其的半导体装置和半导体系统应当仅根据结合以上描述和附图根据所附权利要求进行限制。

Claims (19)

1.一种半导体装置，包括：
管道锁存器，所述管道锁存器包括：
第一锁存单元，其被配置为基于第一输入控制信号来将输入信号储存到第一锁存节点中；
第二锁存单元，其被配置为基于第二输入控制信号来将储存在所述第一锁存节点中的信号储存到第二锁存节点中；以及
输出单元，其被配置为基于输出控制信号来输出储存在所述第二锁存节点中的所述信号作为输出信号。
2.如权利要求1所述的半导体装置，其中，基于所述第一输入控制信号和所述输出控制信号来生成所述第二输入控制信号。
3.如权利要求2所述的半导体装置，
其中，当所述第一输入控制信号在时段内被第一次使能时，基于所述第一输入控制信号来将所述第二输入控制信号使能，以及
其中，所述第一锁存单元和所述第二锁存单元将所述输入信号的第一信号储存到所述第一锁存节点和所述第二锁存节点两者中。
4.如权利要求3所述的半导体装置，其中，当所述第一输入控制信号在所述时段内被第二次使能时，所述第一锁存单元将所述输入信号的第二信号储存到所述第一锁存节点中。
5.如权利要求4所述的半导体装置，
其中，当所述输出单元基于所述输出控制信号来输出被储存在所述第二锁存节点中的所述信号作为所述输出信号时，所述第二输入控制信号被使能，以及
所述第二锁存单元将储存在所述第一锁存节点中的所述信号储存到所述第二锁存节点中。
6.如权利要求4所述的半导体装置，其中，即使当所述第一输入控制信号被使能时，所述第二输入控制信号也不被使能，直到所述输出控制信号被使能为止。
7.如权利要求1所述的半导体装置，还包括：
管道控制信号发生电路，其被配置为基于命令信号和时钟信号来生成所述第一输入控制信号和所述输出控制信号，以及被配置为基于所述第一输入控制信号和所述输出控制信号来生成所述第二输入控制信号。
8.一种半导体装置，包括：
管道控制信号发生电路，其被配置为基于命令信号和时钟信号来生成第一输入控制信号和输出控制信号，以及被配置为基于所述第一输入控制信号和所述输出控制信号来生成第二输入控制信号；以及
管道电路，其包括至少两个管道锁存器，所述管道锁存器被配置为储存输入信号以基于所述第一输入控制信号、所述第二输入控制信号和所述输出控制信号来将输出信号输出，以及被配置为储存至少两个输入信号。
9.如权利要求8所述的半导体装置，其中，所述管道控制信号发生电路包括：
第一输入控制信号发生电路，其被配置为基于所述命令信号和所述时钟信号来生成所述第一输入控制信号；
输出控制信号发生电路，其被配置为基于所述命令信号和所述时钟信号来生成所述输出控制信号；以及
第二输入控制信号发生电路，其被配置为基于所述第一输入控制信号和所述输出控制信号来生成所述第二输入控制信号。
10.如权利要求9所述的半导体装置，其中，每当所述第一输入控制信号被使能时，所述第二输入控制信号发生电路改变第一电平信号的逻辑电平，每当所述输出控制信号被使能时，所述第二输入控制信号发生电路改变第二电平信号的逻辑电平，以及当所述第一电平信号和所述第二电平信号的逻辑电平彼此相同时，所述第二输入控制信号发生电路基于所述第一输入控制信号或所述输出控制信号中的任意一个来将所述第二输入控制信号使能。
11.如权利要求9所述的半导体装置，其中，所述第二输入控制信号发生电路包括：
第一电平信号发生器，其被配置为基于所述第一输入控制信号来生成第一电平信号，以及被配置为每当所述第一输入控制信号被使能时改变所述第一电平信号的逻辑电平；
第二电平信号发生器，其被配置为基于所述输出控制信号来生成第二电平信号，以及被配置为每当所述输出控制信号被使能时改变所述第二电平信号的逻辑电平；
第一脉冲发生器，其被配置为从所述输出控制信号生成第一脉冲信号；
第二脉冲发生器，其被配置为基于所述第一电平信号、所述第二电平信号和所述第一输入控制信号来生成第二脉冲信号；以及
门控电路，其被配置为通过门控所述第一脉冲信号和所述第二脉冲信号来生成所述第二输入控制信号。
12.如权利要求8所述的半导体装置，其中，所述管道电路包括：
第一管道锁存器，其被配置为储存指定轮次的输入信号，并且基于指定的第一输入控制信号、指定的第二输入控制信号和指定的输出控制信号来顺序地输出储存的信号作为所述输出信号；以及
第二管道锁存器，其被配置为储存指定轮次的输入信号，并且基于指定的第一输入控制信号、指定的第二输入控制信号和指定的输出控制信号来顺序地输出储存的信号作为所述输出信号。
13.如权利要求12所述的半导体装置，其中，所述第一管道锁存器包括：
第一锁存单元，其被配置为基于所述指定的第一输入控制信号来将所述指定轮次的输入信号储存到第一锁存节点中；
第二锁存单元，其被配置为基于所述指定的第二输入控制信号来将储存在所述第一锁存节点中的信号储存到第二锁存节点中；以及
输出节点，其被配置为基于所述指定的输出控制信号来输出储存在所述第二锁存节点中的信号作为所述输出信号。
14.如权利要求12所述的半导体装置，其中，所述第二管道锁存器包括：
第一锁存单元，其被配置为基于所述指定的第一输入控制信号来将所述指定轮次的输入信号储存到第一锁存节点中；
第二锁存单元，其被配置为基于所述指定的第二输入控制信号来将储存在所述第一锁存节点中的信号储存到第二锁存节点中；以及
输出节点，其被配置为基于所述指定的输出控制信号来输出储存在所述第二锁存节点中的信号作为所述输出信号。
15.一种半导体装置，其包括第一管道锁存器至第m管道锁存器，所述第一管道锁存器至所述第m管道锁存器被配置为顺序地储存n个输入信号之中的指定轮次的信号，并且生成输出信号，其中n是等于或大于3的整数，并且m是2和n之间的整数，
其中，所述第一管道锁存器接收并储存所述输入信号中的第一信号；当在所述第一信号被输出为所述输出信号之前、所述输入信号中的第m+1信号被输入时，将所述第一信号和所述第m+1信号一起储存；以及顺序地输出所述第一信号和所述第m+1信号。
16.如权利要求15所述的半导体装置，其中，所述第一管道锁存器包括：
第一锁存单元，其被配置为：当第一输入控制信号被使能时，将指定的所述信号储存到第一锁存节点中；
第二锁存单元，其被配置为：当第二输入控制信号被使能时，将储存在所述第一锁存节点中的所述信号储存到第二锁存节点中；以及
输出单元，其被配置为：当输出控制信号被使能时，输出储存在所述第二锁存节点中的信号作为所述输出信号。
17.如权利要求16所述的半导体装置，还包括：管道控制信号发生电路，其被配置为生成所述第一输入控制信号、所述第二输入控制信号和所述输出控制信号。
18.如权利要求17所述的半导体装置，其中，当所述第一输入控制信号在时段内被第一次使能时，所述管道控制信号发生电路将所述第二输入控制信号连同被第一次使能的所述第一输入控制信号一起使能。
19.如权利要求17所述的半导体装置，其中，即使当所述第一输入控制信号在时段内被第二次使能时，所述管道控制信号发生电路也防止所述第二输入控制信号被使能，直到所述输出控制信号被使能为止。
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