KR20090081227A - 파이프 래치 회로 - Google Patents

Abstract

본 발명은 파이프 입력 제어신호에 따라 글로벌 입출력 라인의 데이터 신호를 전송하는 플립플롭을 포함하는 데이터 전송부와, 파이프 출력 제어신호에 따라 상기 데이터 전송부의 출력 신호를 래치하고 출력하는 데이터 출력부를 포함하는 파이프 래치 회로에 관한 것이다.

플립플롭, 래치부, 글로벌 입출력 라인

Description

파이프 래치 회로{PIPE LATCH CIRCUIT}

본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 파이프 래치 회로에 관한 것이다.

일반적으로 DRAM에 외부 읽기 커맨드(READ)가 인가된 이후, 이에 해당되는 데이터가 데이터 출력 패드를 통해 출력될 때까지의 최단시간을 데이터 액세스 타임이라고 한다. 또한 이를 읽기 커맨드(READ)와 함께 입력된 어드레스를 기준으로 해당 데이터가 데이터 출력 패드를 통해 출력될 때까지의 시간이라고 하여 스펙에서는 tAA(Address Access delay time)라고 한다. 이값을 클럭 단위로 환산한 값을 CL(Column Access Strobe Latency)이라고 부른다. SDRAM는 주파수마다 동작 가능한 CL 값을 가지며, 프로세서와 MRS(Mode Register Setting)을 통해 약속한 CL에 맞춰 셀 데이터를 읽어낸다.

도 1 내지 도 3은 파이프 래치 회로의 동작을 설명하기 위한 타이밍도이고, 도 4 는 종래 기술에 의한 파이프 래치 회로도이다.

SDRAM은 CL보다 큰 값으로 동작할 수 있으며, 이 경우 데이터 버스 라인 상 에 순차적으로 컬럼 엑세스(column access)되어 나오는 데이터들이 서로 충돌하게 된다. 도면 2를 보면, 데이터 충돌을 막기 위해 리드 CMD가 간격을 유지하고 들어오는 것을 알 수 있다.

그러나 먼저 들어온 데이터를 보관할 장소가 존재한다면 도면 3처럼 갭리스(gapless) 리드 동작이 가능하다. 도면 2의 경우 데이터를 읽어내는데 n*CL+BL/2(n=read 횟수, 2=DDR의 경우)의 시간이 필요하지만, 도면 3의 경우는 CL+n*BL/2의 시간이 필요하다. 때문에 버스트(burst) 동작에서 도면 3의 스킵 (scheme)이 더 높은 효율을 갖는다.

이처럼 파이프 래치 회로는 리드 데이터를 보관하는 레지스터 역할과 리드 커맨드 후 CL을 반영한 클럭을 받아 DQ 핀으로 데이터를 출력하는 역할을 갖는다. 그리고 버스트 동작에서 높은 효율로 인해 대부분의 SDRAM은 파이프 래치 회로로 FIFO(FIRST IN FIRST OUT) 스킵(scheme)을 채택하고 있다.

이러한 FIFO는 도 4 에 도시한 바와 같이 리드 데이터를 트리거링(triggering)하기 위해 대부분 래치 구조를 갖는다. 이것은 래치가 차지하는 면적이 다른 트리거 스킴(trigger scheme)보다 작기 때문이다. 그러나 GDDR5에서 채택된 뱅크 그룹(bank group)이라는 기능 때문에 더 이상 래치 구조는 사용할 수 없게 되었다.

뱅크 그룹은 고주파에서 DRAM 내부 동작을 보장하기 위해 채택된 기능이고, 이것의 on/off에 따라 DQ PERI로 넘어오는 IOSASTBP의 펄스 폭이 바뀐다. IOSASTBP는 리드 데이터를 FIFO에 넣는 데 사용하는 스트로브 신호(strobe signal)로써, 도 면 3의 FIFO_In strobe#에 해당하는 신호이다.

그리고, 도면 1(a)에 도시한 바와 같이 래치 구조에서 스트로브 신호의 펄스 폭이 변하면 데이터와의 마진을 x만큼 손해 보게 된다.

따라서, 본 발명은 스트로브 신호의 펄스 폭 변화에도 데이터와의 타이밍 마진을 확보할 수 있는 파이프 래치 회로를 제시한다.

일 실시예에 따른 본 발명은 파이프 입력 제어신호에 따라 글로벌 입출력 라인의 데이터 신호를 전송하는 플립플롭을 포함하는 데이터 전송부와, 파이프 출력 제어신호에 따라 상기 데이터 전송부의 출력 신호를 래치하고 출력하는 데이터 출력부를 포함한다.

그리고, 다른 실시예에 따른 본 발명은 파이프 입력 제어신호에 따라 글로벌 입출력 라인의 데이터 신호 전송을 제어하는 제어부와, 상기 파이프 입력 제어신호에 따라 상기 제어부의 출력 신호를 전송하는 데이터 전송부와, 파이프 출력 제어신호에 따라 상기 데이터 전송부의 출력 신호를 래치하고 출력하는 데이터 출력부를 포함한다.

이러한 본 발명의 파이프 래치 회로는 스트로브 신호의 펄스 폭 변화에도 데이터와의 타이밍 마진을 확보할 수 있는 장점이 있다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 5 는 본 발명의 일 실시예에 따른 파이프 래치 회로도이다(FIFO depth=4).

도 5 에 도시한 바와 같이, 파이프 입력 제어신호(FIFO_In strobe0,1,2,3)에 따라 글로벌 입출력 라인의 데이터 신호(Data from cell)를 전송하는 플립플롭(11)을 포함하는 데이터 전송부(10)와, 파이프 출력 제어신호(FIFO_Out strobe0,1,2,3)에 따라 상기 데이터 전송부(10)의 출력 신호를 래치하고 출력하는 데이터 출력부(20)를 포함한다.

상기 데이터 전송부(10)는 상기 파이프 입력 제어신호(FIFO_In strobe0)에 따라 글로벌 입출력 라인의 데이터 신호를 전송하는 제1전송 게이트(TG1)와, 상기 제1전송 게이트의 출력 신호를 래치하는 제1래치부(111)와, 상기 파이프 입력 제어신호(FIFO_In strobe0)에 따라 상기 제1래치부(111)의 출력 신호를 전송하는 제2전송 게이트(TG2)와, 상기 제2전송 게이트의 출력 신호를 래치하는 제2래치부(112) 를 포함한다. 여기서, 상기 데이터 전송부(10)는 FIFO depth=4 만큼 즉 나머지 파이프 입력 제어신호(FIFO_In strobe1,2,3)에 따라 각각 구동하는 전송 게이트와 래치부를 포함한다.

상기 데이터 출력부(20)는 상기 파이프 출력 제어신호(FIFO_Out strobe0)에 따라 상기 데이터 전송부(10)의 출력 신호를 전송하는 제3전송 게이트(TG3)와, 상기 제3전송 게이트의 출력 신호를 래치하는 제3래치부(211)를 포함한다. 여기서, 상기 데이터 출력부(20)는 FIFO depth=4 만큼 나머지 파이프 출력 제어신호(FIFO_Out strobe1,2,3)에 따라 각각 구동하는 전송 게이트와 래치부를 포함한다.

도 6 은 본 발명의 다른 실시예에 따른 파이프 래치 회로도이다.

도 6 에 도시한 바와 같이, 파이프 입력 제어신호(FIFO_In strobe0,1,2,3)에 따라 글로벌 입출력 라인의 데이터 신호(Data from cell) 전송을 제어하는 제어부(30)와, 상기 파이프 입력 제어신호(FIFO_In strobe0,1,2,3)에 따라 상기 제어부(30)의 출력 신호를 전송하는 데이터 전송부(40)와, 파이프 출력 제어신호(FIFO_Out strobe0,1,2,3)에 따라 상기 데이터 전송부(40)의 출력 신호를 래치하고 출력하는 데이터 출력부(50)를 포함한다.

상기 제어부는 상기 파이프 입력 제어신호(FIFO_In strobe0,1,2,3)에 응답하여 논리 연산하는 연산부(31)와, 상기 연산부(31)의 출력 신호에 따라 글로벌 입출력 라인의 데이터 신호를 전송하는 제1전송 게이트(TG1)와, 상기 제1전송 게이트의 출력 신호를 래치하는 제1래치부(32)를 포함한다. 여기서, 상기 연산부(31)는 부정 논리합 연산 소자이다.

상기 데이터 전송부(40)는 상기 파이프 입력 제어신호(FIFO_In strobe0)에 따라 상기 제어부(30)의 출력 신호를 전송하는 제2전송 게이트(TG2)와, 상기 제2전송 게이트의 출력 신호를 래치하는 제2래치부(41)를 포함한다. 여기서, 상기 데이 터 전송부(40)는 FIFO depth=4 만큼 즉 나머지 파이프 입력 제어신호(FIFO_In strobe1,2,3)에 따라 각각 구동하는 전송 게이트와 래치부를 포함한다.

상기 데이터 출력부(50)는 상기 파이프 출력 제어신호(FIFO_Out strobe0,1,2,3)에 따라 상기 데이터 전송부(40)의 출력 신호를 전송하는 제3전송 게이트(TG3)와, 상기 제3전송 게이트의 출력 신호를 래치하는 제3래치부(51)를 포함한다. 여기서, 상기 데이터 출력부(50)는 FIFO depth=4 만큼 나머지 파이프 출력 제어신호(FIFO_Out strobe1,2,3)에 따라 각각 구동하는 전송 게이트와 래치부를 포함한다.

도 5 에 도시한 바와 같이, 플립플롭은 래치를 두 개 합한 구조이다. 그러므로 플립플롭을 사용하면 래치를 사용할 때보다 많은 면적이 필요하다. 도 5에서 FIFO depth=4인 경우에 래치 구조를 사용한 것보다 트랜지스터가 24개 더 많다. 이 것은 DQ PIN 한 개에서 증가한 트랜지스터의 개수이며, SDRAM 전체에서 보면 DQ PIN 개수만큼 곱해진 양이 증가한 셈이다. 그리고 FIFO depth가 늘어나면, 플립플롭을 사용하면서 증가한 면적의 부담은 더욱 커진다.FIFO depth는 가장 먼저 들어간 데이터가 충돌없이 나올 수 있는 시간과 관계 있으며, 다음과 같이 계산될 수 있다.

GDDR5의 경우 : 8 bit pre-fetch, data는 QDR, address는 DDR, command는 SDR 동작, BL(Burst Length)=8이다.

NPIPE = (CLMAX+BLMAX/4)/tCCDMIN = (CLMAX+2)/2

CLMAX : Read 이후 CLth 클럭에서 데이터를 출력한다.

BLMAX/4 : CL 이후 리드 데이터가 QDR(Quadrant Date Rate)로 나가는 데 걸리는 시간(4 means QDR).

tCCDMIN : 연속적으로 read command가 들어올 수 있는 최소 cycle로써, 2이다.

CLMAX가 20인 경우, 필요한 FIFO의 개수는 10 이상이 되는 것을 알 수 있다.

결국 높은 주파수로 갈수록 CLMAX는 커지므로 필요한 FIFO의 개수도 증가한다는 결론이 나온다.

FIFO에서 플립플롭을 사용하면서 증가한 면적의 부담을 줄이기 위해 도면 5를 개선한 것이 도 6이다.

플립플롭 중 앞 단 래치를 공용으로 사용하면 트랜지스터의 증가 정도를 줄일 수 있다. 도면 4에 비해 도면 5 구조에서 증가한 트랜지스터 개수는 16개이다. 수식으로 나타내면 도면 5에서 증가한 트랜지스터의 개수가 ‘6*FIFO depth*DQ PIN number’인데 비해, 도면 6 구조에서 증가한 양은 ‘(8+2*FIFO depth)*DQ PIN number’이다.

즉, FIFO depth가 2 이상이면 도면 6의 구조가 더 작은 면적을 차지한다.

이와 같이 본 발명은 SDRAM의 FIFO 구조에서 래치 대신 플립플롭을 사용한다. 이 경우, IOSASTBP의 폴링 에지로 결정되던 타이밍 마진이 라이징 에지로 옮겨오면서 뱅크 그룹 on/off의 영향에서 벗어나게 된다. 또한 래치 대신 플립플롭을 사용하면서 증가한 면적은 도면 6의 구조를 사용하여 상쇄시킬 수 있다. 이처럼 본 발명의 파이프 래치 회로는 스트로브 신호의 펄스 폭 변화에도 데이터와의 타이밍 마진을 확보할 수 있는 장점이 있다.

도 1 내지 도 3은 파이프 래치 회로의 동작을 설명하기 위한 타이밍도이다.

도 4 는 종래 기술에 의한 파이프 래치 회로도이다.

도 5 는 본 발명의 일 실시예에 따른 파이프 래치 회로도이다.

도 6 은 본 발명의 다른 실시예에 따른 파이프 래치 회로도이다.

Claims (8)

1. 파이프 입력 제어신호에 따라 글로벌 입출력 라인의 데이터 신호를 전송하는 플립플롭을 포함하는 데이터 전송부와;

   파이프 출력 제어신호에 따라 상기 데이터 전송부의 출력 신호를 래치하고 출력하는 데이터 출력부;

   를 포함하는 파이프 래치 회로.
2. 제 1 항에 있어서,

   상기 데이터 전송부는

   상기 파이프 입력 제어신호에 따라 글로벌 입출력 라인의 데이터 신호를 전송하는 제1전송 게이트와;

   상기 제1전송 게이트의 출력 신호를 래치하는 제1래치부와;

   상기 파이프 입력 제어신호에 따라 상기 제1래치부의 출력 신호를 전송하는 제2전송 게이트와;

   상기 제2전송 게이트의 출력 신호를 래치하는 제2래치부;

   를 포함하는 파이프 래치 회로.
3. 제 1 항에 있어서,

   상기 데이터 출력부는

   상기 파이프 출력 제어신호에 따라 상기 데이터 전송부의 출력 신호를 전송하는 제3전송 게이트와;

   상기 제3전송 게이트의 출력 신호를 래치하는 제3래치부;

   를 포함하는 파이프 래치 회로.
4. 파이프 입력 제어신호에 따라 글로벌 입출력 라인의 데이터 신호 전송을 제어하는 제어부와;

   상기 파이프 입력 제어신호에 따라 상기 제어부의 출력 신호를 전송하는 데이터 전송부와;

   파이프 출력 제어신호에 따라 상기 데이터 전송부의 출력 신호를 래치하고 출력하는 데이터 출력부;

   를 포함하는 파이프 래치 회로.
5. 제 4 항에 있어서,

   상기 제어부는 상기 파이프 입력 제어신호에 응답하여 논리 연산하는 연산부와;

   상기 연산부의 출력 신호에 따라 글로벌 입출력 라인의 데이터 신호를 전송하는 제1전송 게이트와;

   상기 제1전송 게이트의 출력 신호를 래치하는 제1래치부;

   를 포함하는 파이프 래치 회로.
6. 제 5 항에 있어서,

   상기 연산부는 부정 논리합 연산 소자인 파이프 래치 회로.
7. 제 4 항에 있어서,

   상기 데이터 전송부는

   상기 파이프 입력 제어신호에 따라 상기 제어부의 출력 신호를 전송하는 제2전송 게이트와;

   상기 제2전송 게이트의 출력 신호를 래치하는 제2래치부;

   를 포함하는 파이프 래치 회로.
8. 제 4 항에 있어서,

   상기 데이터 출력부는

   상기 파이프 출력 제어신호에 따라 상기 데이터 전송부의 출력 신호를 전송하는 제3전송 게이트와;

   상기 제3전송 게이트의 출력 신호를 래치하는 제3래치부;

   를 포함하는 파이프 래치 회로.

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