CN107093447B - 存储器装置 - Google Patents

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Abstract

本发明公开了一种存储器装置。所述存储器装置包含共享数据总线、多个存储体及控制电路。所述多个存储体共享所述共享数据总线。各存储体包含存储器件及数据寄存器。所述数据寄存器耦接于所述存储器件与所述共享数据总线之间，用以存储读取自所述存储器件的数据。所述控制电路耦接于所述存储器件及所述多个存储体的多个数据寄存器，用以依据地址信号与存取信号控制各所述存储体的所述存储器件将所述数据输出至相对应的所述数据寄存器，以及依据所述地址信号与可编程延迟时间控制所述多个数据寄存器将数据自所述多个存储体输出至所述共享数据总线。所述存储器装置无需在共享数据总线与外接数据总线之间设置数据寄存器，以节省电路面积与生产成本。

Description

存储器装置
技术领域
本发明涉及存储器，尤其涉及一种具有多个存储体的存储器装置，所述存储器装置可依据一可编程延迟时间来连续地将所述多个存储体的数据输出到一共享数据总线。
背景技术
由于存取时延(access latency)的缘故，现有的存储器会采用数据寄存器(诸如先进先出寄存器(first-in first-out register，FIFO register))以供数据暂存。请参阅图1，图1是现有的动态随机存取存储器(dynamic random access memory，DRAM)100的示意图。由图1可知，控制电路104会依据存取信号ACS(时钟信号)控制各解码器(decoder)110_1-110_3以对地址信号ADD进行解码，从多个存储器单元阵列(memory cell array)106_1-106_3所读取的数据便可通过各自的数据路经SA1-SA3来传送到多个灵敏放大器(senseamplifier)120_1-120_3。多个灵敏放大器120_1-120_3紧接着分别将读取自多个存储器单元阵列106_1-106_3的数据通过共享数据总线(common data bus)160(由多个存储体(memory bank)102_1-102_3所共享)来传送到数据寄存器130(诸如先进先出寄存器)(以下称为“数据寄存器(先进先出寄存器)130”)，而输出电路132的芯片外驱动器(off-chipdriver，OCD)140(在图1中，标记为“OCD”)会接收数据寄存器(先进先出寄存器)130的输出以产生数据输出DQ，其中数据寄存器(先进先出寄存器)130的数据输出时序是由控制电路104所控制。另外，在写入模式中，输出电路132的输入缓冲器150会接收欲写入的数据，并且将欲写入的数据通过共享数据总线160传送到多个灵敏放大器120_1-120_3。
图2绘示了图1所示的动态随机存取存储器100操作在连续读取模式/突发模式/丛发模式(burst mode)以连续读取同一存储体的信号时序图。为了方便说明，图2所示的存取信号ACS的信号波形标记了多个上升沿R0-R16。在上升沿R0，存储体102_1会依据解码器110_1的输出启用(enable)数据存取操作。经过一段时间(一地址访问时间(address accesstime，tAA))之后，多笔数据D0-D3会从存储器单元阵列106_1读取至数据路经SA1(于上升沿R4与上升沿R5之间的一时间点)，灵敏放大器120_1接着会将多笔数据D0-D3通过共享数据总线160传送到数据寄存器(先进先出寄存器)130。由于动态随机存取存储器100的读延时(read latency)为9个时钟周期(clock cycle)(标记为RL1)，因此，多笔数据D0-D3会分别于多个上升沿R9-R12自芯片外驱动器140输出。相似地，读取自存储器单元阵列106_2的多笔数据D4-D5会分别于多个上升沿R13-R14从芯片外驱动器140输出，而读取自存储器单元阵列106_3的多笔数据D6-D7会分别于上升沿R15-R16从芯片外驱动器140输出。
由图1与图2可知，在满足长时间的列地址选通脉冲时延(column address strobelatency，CAS latency)之前，先进先出寄存器会用来缓冲连续的突发数据(burst data)，然而，这会增加电路面积以及生产成本。当数据从动态随机存取存储器100之中不同的存储体读取出来时，也会产生类似的问题。
发明内容
因此，本发明公开一种具有多个存储体的存储器装置，其可依据一可编程延迟时间来连续地将所述多个存储体的数据输出至一共享数据总线，来解决上述问题。
本发明的一实施例公开了一种存储器装置。所述存储器装置包含一共享数据总线、多个存储体以及一控制电路。所述多个存储体耦接于所述共享数据总线。所述多个存储体共享所述共享数据总线。各存储体包含一存储器件以及一数据寄存器。所述数据寄存器耦接于所述存储器件与所述共享数据总线之间，用以存储读取自所述存储器件的一数据。所述控制电路耦接于所述存储器件以及所述多个存储体的多个数据寄存器，用以依据一地址信号与一存取信号来控制各所述存储体的所述存储器件将所述数据输出至相对应的所述数据寄存器，以及依据所述地址信号与大于10个时钟周期的一可编程延迟时间来控制所述多个存储体的所述多个数据寄存器连续地将数据自所述多个存储体输出至所述共享数据总线。
由于本发明所公开的存储器装置可依据可编程延迟时间来将多存储体存储器装置的多个存储体之中被选取的存储体的数据，输出到所述多个存储体所共享的共享数据总线，因此，可无需在上述共享数据总线与本发明所公开的存储器装置所外接的数据总线之间设置数据寄存器(先进先出寄存器)。另外，本发明所公开的存储器装置可无需使用数据寄存器(先进先出寄存器)，而是通过轮流启用多个存储体各自的数据存取操作即可执行连续数据存取(例如，丛发存取(burst access))。因此，不仅可节省电路面积，并且可降低生产成本。
附图说明
图1为现有的动态随机存取存储器的示意图。
图2绘示了图1所示的动态随机存取存储器操作在连续读取模式以连续读取同一存储体的信号时序图。
图3为本发明存储器装置的一实施例的功能方块示意图。
图4绘示了图3所示的存储器装置操作在一连续读取模式下的一实施例的信号时序图。
其中，附图标记说明如下：
100、200 动态随机存取存储器
102_1-102_3、202_1-202_N 存储体
104、212 控制电路
106_1-106_3 存储器单元阵列
110_1-110_3 解码器
120_1-120_3 灵敏放大器
130 数据寄存器(先进先出寄存器)
132、232 输出电路
140、240 芯片外驱动器
150、250 输入缓冲器
160、260 共享数据总线
220_1-220_N 数据寄存器
206_1-206_N 存储器件
ACS 存取信号
ADD 地址信号
SA1-SA3、A1-AN 数据路经
DQ 数据输出
R0-R16、r0-r14 上升沿
D0-D7、Q(1)-Q(N+1) 数据
EXB 外接数据总线
WD 写入数据
CK 时钟信号
TIR 存储器内部读取时间
TIC 时间间隔
具体实施方式
在将读取自一存储器单元(memory cell)的一数据输出到所有存储体(memorybank)共享的一共享数据总线之前，本发明所公开的多存储体存储器装置(multi-bankmemory device)可将所述数据锁存(latch)，并且决定何时要输出所锁存的数据到所述共享数据总线，从而减少电路面积并且提升操作性能。举例来说，通过轮流启用多个存储体以执行数据存取(例如，在连续读取模式(burst mode)的数据存取)，本发明所公开的存储器装置可实现无缝连续数据读取，而无需使用数据寄存器(先进先出寄存器)。本发明所公开的存储器架构可应用于同步存储器装置(synchronous memory device)或异步存储器装置(asynchronous memory device)。进一步的说明如下。
请参阅图3，图3是本发明存储器装置的一实施例的功能方块示意图。存储器装置200可包含(但不限于)一共享数据总线(common data bus)260、多个存储体202_1-202_N、一控制电路212以及一输出电路232，其中N是正整数。多个存储体202_1-202_N耦接于共享数据总线260，其中共享数据总线260是由多个存储体202_1-202_N所共享。控制电路212耦接于多个存储体202_1-202_N以及输出电路232，并且可产生一存取信号ACS与一地址信号ADD以控制多个存储体202_1-202_N的数据存取操作，以及依据地址信号ADD与一可编程延迟时间(programmable latency time)来控制多个存储体202_1-202_N将数据通过共享数据总线260输出至输出电路232。输出电路232耦接于共享数据总线260与外接于存储器装置200的一外接数据总线EXB之间，并且可依据共享数据总线260所接收的数据来产生一数据输出DQ。
在此实施例中，多个存储体202_1-202_N之中的每一存储体可包含一存储器件(多个存储器件206_1-206_N的其中之一)以及一数据寄存器(多个数据寄存器220_1-220_N的其中之一)，其中所述数据寄存器耦接于所述存储器件与共享数据总线260之间，并且用来存储读取自所述存储器件的数据。控制电路212可依据地址信号ADD与存取信号ACS来控制所述存储器件(多个存储器件206_1-206_N的其中之一)将数据通过一数据路径(多个数据路径A1-AN之中相对应的数据路径)输出到所述数据寄存器(多个数据寄存器220_1-220_N之中相对应的数据寄存器)，以及依据地址信号ADD与所述可编程延迟时间来控制所述数据寄存器将存储于所述数据寄存器的数据输出到共享数据总线260。具体来说，控制电路212可依据地址信号ADD来决定多个数据寄存器220_1-220_N之中应当将所存储的数据输出的数据寄存器，并且可依据所述可编程延迟时间来决定所选取的数据寄存器的数据输出时序。
举例来说(但本发明不限于此)，在存储器装置200操作在一同步模式(例如，存储器装置200是由一同步存储器装置来实施)的情形下，所述可编程延迟时间可以是一预定个数的存取信号ACS的时钟周期(clock cycle)所持续的时间(例如，存取信号ACS可以是一时钟信号)。在另一范例中，在存储器装置200操作在一异步模式(例如，存储器装置200是由一异步存储器装置来实施)的情形下，所述可编程延迟时间可以是存取信号ACS的一预定延迟时间(delay time)。
在一具体实施方式中，所述可编程延迟时间可被编程/设定为大于10个时钟周期。举例来说，每一时钟周期可等于存储器装置200所采用的一最小时钟周期。在另一范例中，所述可编程延迟时间可由控制电路212所编程/设定。另外，在某些实施例中，控制电路212可依据地址信号ADD与大于10个时钟周期的可编程延迟时间来控制多个数据寄存器220_1-220_N连续地将数据自多个存储体202_1-202_N输出到共享数据总线260。相关的说明容后再叙。
在另一具体实施方式中，多个数据寄存器220_1-220_N的至少其一可由一单级数据缓冲器(single-stage data buffer)来实施。在又一具体实施方式中，多个数据寄存器220_1-220_N的至少其一可由一多级数据缓冲器(multi-stage data buffer)来实施。只要存储体的数据寄存器可依据可编程延迟时间来将数据输出到多存储体存储器装置中所有的存储体所共享的共享数据总线，设计上相关的变化均遵循本发明的精神而落入本发明的范畴。
由于存储器装置200可在读取自存储器件(例如，存储器单元阵列)的一数据输出到共享数据总线260之前，将所述数据锁存于相对应的数据寄存器中，且存储器装置200可编程/设定所述相对应的数据寄存器将其锁存的所述数据输出到共享数据总线260的时机，因此，存储器装置200无需使用设置在共享数据总线260之中用于缓冲数据的缓冲寄存器，故可减少电路面积及生产成本。
另外，控制电路212可轮流启用多个存储体202_1-202_N，以使多个存储体202_1-202_N各自存储的数据可轮流/交替从输出电路232输出。举例来说(但本发明不限于此)，控制电路212可轮流启用多个存储体202_1-202_N以使各存储器件可一次输出一笔数据，并且可控制多个数据寄存器220_1-220_N依据多个存储体202_1-202_N的启用顺序(activationsequence)，将相对应的存储器件(多个存储器件206_1-206_N的其中之一)的数据逐笔输出。
在图3所示的实施例中，输出电路232可包含(但不限于)一驱动电路(在此实施例中，由一芯片外驱动器240来实施)以及一输入缓冲器250。芯片外驱动器240可直接耦接到共享数据总线260，用以将接收自共享数据总线260的数据驱动到一外接数据总线EXB。另外，当存储器装置200操作在一写入模式时，输入缓冲器250可接收一数据WD(例如，欲写入的数据)，并且可通过共享数据总线260将数据WD传送至多个存储体202_1-202_N的至少其一。换言之，在此实施例中，共享数据总线260可做为一双向数据总线。
请注意，共享数据总线260可间接地耦接到芯片外驱动器240(例如，上述驱动电路)。举例来说(但本发明不限于此)，存储器装置200还可包含至少一缓冲级(未绘示于图3)，其中所述至少一缓冲级耦接于共享数据总线260与芯片外驱动器240(或输出电路232)之间，并且用来缓冲接收自共享数据总线260的数据，以及将所缓冲的数据输出到芯片外驱动器240。接下来，芯片外驱动器240可将自所述至少一缓冲级所输出的缓冲数据驱动至外接数据总线EXB。
在存储器装置200操作于一连续读取模式(例如，突发存取/丛发存取(burstaccess)模式；于此丛发存取模式下，存储器装置会连续地传送多笔数据而无有间断(interruption))的情形下，在控制电路212启用一存储体以执行一读取操作(例如，存取一笔数据)之后，控制电路212可等到经过了所述可编程延迟时间(例如，一读延时时间)之后，才启用所述存储体执行另一读取操作，以确保读取自所述存储体的存储器件的每一笔数据均可从所述存储体输出。所述可编程延迟时间可由控制电路212所控制，且所述可编程延迟时间可以是一欲读取数据(诸如一笔欲读取数据)自所述存储器件读取出来而输出到共享数据总线260所经过的一段时间。换言之，控制电路212可依据地址信号ADD与存取信号ACS来控制多个存储体202_1-202_N轮流执行读取操作，并且可控制多个存储体202_1-202_N之中一存储体所执行的相邻两次读取操作之间的一时间间隔大于所述存储体的一读延时时间。
值得注意的是，在多个存储体202_1-202_N的数量够多的情形下，输出电路232可不间断且交替地输出多个存储体202_1-202_N的读取数据而无需预先将读取数据暂存于数据寄存器(例如，先进先出寄存器)。换言之，在共享数据总线260与外接数据总线EXB之间可无需设置数据寄存器(先进先出寄存器)，故可减少电路面积及生产成本。举例来说(但本发明不限于此)，在存储器装置200是由一异步存储器装置来实施的情形下，存取信号ACS可由一时钟信号来实施，以及多个存储体202_1-202_N的个数可大于所述可编程延迟时间(读延时时间)除以所述时钟信号的时钟周期时间(clock cycle time)。在另一范例中，在存储器装置200是由一同步存储器装置来实施的情形下，存取信号ACS可指示出多个地址读取指令，而多个存储体202_1-202_N的个数可大于所述可编程延迟时间(读延时时间)除以所述多个地址读取指令之中相邻两个地址读取指令之间的一时间间隔。因此，控制电路212可以等到一存储体的一存储器件所对应的一数据寄存器输出所述存储器件因应先前数据存取操作所读取的数据之后，才会再次启用所述存储器件的数据存取操作。输出电路232可以无需设置先进先出寄存器于其中。
由于在存储器装置的同步操作模式中，相邻的两个时钟周期可视为相邻的两个地址读取指令，因此，同步/异步存储器装置的多个存储体202_1-202_N的个数的决定方式可归纳如下：当存取信号ACS指示出多个地址读取指令时，多个存储体202_1-202_N的个数可大于所述可编程延迟时间除以相邻两个地址读取指令之间的时间间隔。
为了进一步说明本发明的技术特征，图4绘示了图3所示的存储器装置200操作在一连续读取模式下的一实施例的信号时序图。请连同图3来参阅图4。为了方便说明，在图4所示的实施例中，图3所示的存取信号ACS可由图4所示的一时钟信号CK来实施，其中控制电路212可将各存储体的读延时(read latency)设定为9个时钟周期(即，时钟信号CK的时钟周期的9倍)(标记为RL2)，而多个存储体202_1-202_N的个数可设为14(即，N等于14)。然而，这并非用来做为本发明的限制。另外，为了方便说明本发明所公开的存储器控制机制，时钟信号CK的多个上升沿分别标注为r0-r14。
首先，于上升沿r0，控制电路212可启用存储体202_1的存储器件206_1以将数据Q(1)传送至数据寄存器220_1。经过一存储器内部读取时间(internal memory read time)TIR之后，存储在存储器件206_1的数据Q(1)便可自存储器件206_1读取出来(即，上升沿r4)。由于控制电路212可控制多个存储体202_1-202_N轮流执行数据读取操作，因此，多个存储体202_2-202_N各自存储的数据(例如，数据Q(2)-Q(N))可分别在多个上升沿r5-rN+3输出到多个数据路径A2-AN。
在此实施例中，各存储体的读延时时间可设定为读延时乘以时钟信号CK的时钟周期时间，因此，数据Q(1)便可在上升沿r9输出到共享数据总线260，数据Q2便可在上升沿r10输出到共享数据总线260，以此类推。接下来，输出电路232(或芯片外驱动器240)便可依序输出多笔数据Q(1)-Q(N)以做为数据输出DQ。值得注意的是，在多个存储体202_1-202_N的读取数据输出到共享数据总线260之前，控制电路212可控制多个数据寄存器220_1-220_N先锁存(或暂存)各自接收的数据一段可编程的时间(a programmable period of time)(例如，读延时时间)，再将各自锁存的数据输出。另外，为了避免在目前欲读取数据尚未从一存储器件(例如，多个存储器件206_1-206_N的其中之一)读取出来就对所述存储器件的一数据寄存器(相对应的数据寄存器220_1-220_N的其中之一)执行读取操作，控制电路212可将读延时时间设定为大于存储于所述数据寄存器的数据自所述存储器件读取出来的时间(例如，存储器内部读取时间TIR)。
在启用存储体202_N执行数据存取操作之后，控制电路212可再次启用存储体202_1以执行另一数据存取操作(例如，于上升沿r14)。由于存储体202_1所执行的相邻两次数据读取操作之间的一时间间隔TIC大于存储体202_1的读延时时间(例如，时钟信号CK的时钟周期时间的9倍)，因此，每一笔自存储器件206_1输出的数据(例如，多笔数据Q(1)与Q(N+1))均可完整地从输出电路232输出。
虽然以上是以读延时与时钟信号CK的时钟周期时间的乘积来作为各存储体的读延时时间，然而，这并非本发明的限制。举例来说，读延时乘以时钟信号CK的时钟周期时间也可以设定为大于读延时时间，以确保读取数据的完整性。另外，控制电路212可因应不同的时钟周期时间来设定不同的读延时时间(或不同的读延时)。为了确保多个存储体202_1-202_N的数量够多而足以实现无缝数据读取，多个存储体202_1-202_N的个数可设定为大于将读延时时间除以时钟信号CK的最短时钟周期时间(即，相邻两个地址读取指令之间所具有的最短时间间隔)所得到的结果。值得注意的是，在控制电路212将读延时乘上时钟信号CK的时钟周期时间以做为各存储体的读延时时间的情形下，多个存储体202_1-202_N的个数可设定为大于控制电路212所设定的读延时的一个正整数。
另外，图3所示的输出电路232的架构仅供说明之需，并非本发明的限制。只要可将从多个存储体202_1-202_N读取出来的数据依序输出，采用其他类型的电路(不具有数据寄存器(先进先出寄存器))也是可行的。
在一具体实施方式中，多个存储器件206_1-206_N均可包含一存储器单元阵列，其中多个存储体202_1-202_N之中一存储体所执行的相邻两次数据读取操作之间的时间间隔(例如，时间间隔TIC)可大于所述存储体的一行周期时间(row cycle time；tRC)，以确保自所述存储体读取的数据的完整性。举例来说(但本发明不限于此)，存储器装置200可由一动态随机存取存储器来实施，其中各存储体于一行周期时间(row cycle time；tRC)之中可以只执行一次数据存取操作。另外，多个存储体202_1-202_N的个数可设定为大于将所述行周期时间除以时钟信号CK的所述时钟周期时间所得到的结果，其中所述时钟周期时间可以是时钟信号CK所具有的最短时钟周期时间(例如，相邻两个地址读取指令之间的一最短时间间隔)。因此，输出电路232便可不间断且交替地输出多个存储体202_1-202_N的读取数据而无需预先将读取数据暂存于数据寄存器(先进先出寄存器)之中。再者，控制电路212可将读延时时间设定为小于所述行周期时间。换言之，控制电路212所设定的读延时时间可介于存储器内部读取时间TIR与各存储体的行周期时间之间。
除了上述轮流地读取多个存储体202_1-202_N的数据，控制电路212也可轮流启用多个存储体202_1-202_N以进行数据写入操作。更具体地说，控制电路212可将欲写入数据写入多个存储体202_1-202_N以供后续操作(例如，数据读取操作)使用。
值得注意的是，虽然以上是基于图4所示的时钟信号CK来说明本发明所公开的存储器控制机制，然而，本发明并不以此为限。在一设计变化中，图3所示的存储器装置200可由一异步存储器装置来实施，其中图3所示的存取信号ACS可指示出多个读取指令(例如，存取信号ACS可由一指令信号来实施)。为了确保多个存储体202_1-202_N的数量够多而足以实现无缝数据存取，多个存储体202_1-202_N的个数可设定为大于一可编程延迟时间(一读延时时间)除以所述多个地址读取指令之中相邻两个地址读取指令之间所具有的最短时间间隔(即，两个有效地址读取指令之间的最短时间间隔)。在另一设计变化中，在图3所示的存储器装置200由一异步存储器装置来实施，且所述异步存储器装置的多个存储器件206_1-206_N中的每一存储器件均包含一存储器单元阵列的情形下，图3所示的存取信号ACS可指示出多个读取指令(相似于图4所示的多个时钟周期)，多个存储体202_1-202_N的个数可大于多个存储体202_1-202_N其中之一的一行周期时间除以所述多个地址读取指令之中相邻两个地址读取指令之间所具有的最短时间间隔，从而确保所读取的数据的完整性。由于本领域的技术人员通过阅读图3与图4的相关说明之后，应可了解采用本发明所公开的存储器控制机制的异步存储器装置的操作细节，故进一步的说明在此便不再赘述。
综上所述，由于本发明所公开的存储器装置可依据可编程延迟时间来将多存储体存储器装置的多个存储体之中被选取的存储体的数据，输出到所述多个存储体所共享的共享数据总线，因此，可无需在上述共享数据总线与本发明所公开的存储器装置所外接的数据总线之间设置数据寄存器(先进先出寄存器)。另外，本发明所公开的存储器装置可无需使用数据寄存器(先进先出寄存器)，而是通过轮流启用多个存储体各自的数据存取操作即可执行连续数据存取(例如，丛发存取)。因此，不仅可节省电路面积，并且可降低生产成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种存储器装置，包含：
一共享数据总线；
其特征在于还包含：
多个存储体，耦接于所述共享数据总线，其中所述多个存储体共享所述共享数据总线，而各存储体包含：
一存储器件；以及
一数据寄存器，耦接于所述存储器件与所述共享数据总线之间，用以存储读取自所述存储器件的一数据；以及
一控制电路，耦接于所述存储器件以及所述多个存储体的多个数据寄存器，用以依据一地址信号与一存取信号来控制各所述存储体的所述存储器件将所述数据输出至相对应的所述数据寄存器，以及依据所述地址信号与大于10个时钟周期的一可编程延迟时间来决定从相对应的所述数据寄存器接收来自所述存储器件的所述数据直到相对应的所述数据寄存器将所述数据输出至所述共享数据总线之间经过的一可编程时间段，以控制所述多个存储体的所述多个数据寄存器连续地将数据自所述多个存储体输出至所述共享数据总线。
2.如权利要求1所述的存储器装置，其特征在于，所述数据寄存器是一单级数据缓冲器。
3.如权利要求1所述的存储器装置，其特征在于，所述数据寄存器是一多级数据缓冲器。
4.如权利要求1所述的存储器装置，其特征在于，所述存储器装置操作于一同步模式，以及所述可编程延迟时间是一预定个数的所述存取信号的时钟周期所持续的时间。
5.如权利要求1所述的存储器装置，其特征在于，所述存储器装置操作于一异步模式，以及所述可编程延迟时间是所述存取信号的一预定延迟时间。
6.如权利要求1所述的存储器装置，其特征在于，还包含：
一驱动电路，直接耦接于所述共享数据总线，用以将接收自所述共享数据总线的数据驱动至外接于所述存储器装置的一外接数据总线。
7.如权利要求1所述的存储器装置，其特征在于，还包含：
至少一缓冲级，耦接于所述共享数据总线，用以缓冲所述共享数据总线所接收的数据，并且输出所缓冲的数据；以及
一驱动电路，耦接于所述至少一缓冲级，用以将所述至少一缓冲级所输出的所缓冲的数据驱动至外接于所述存储器装置的一外接数据总线。
8.如权利要求1所述的存储器装置，其特征在于，所述存取信号指示出多个地址读取指令，所述多个存储体的多个存储器件中的每一存储器件包含一存储器单元阵列；以及所述多个存储体的个数大于所述多个存储体的其中之一的一行周期时间除以所述多个地址读取指令之中相邻两个地址读取指令之间所具有的最短时间间隔。
9.如权利要求1所述的存储器装置，其特征在于，所述存取信号指示出多个地址读取指令，以及所述多个存储体的个数大于所述可编程延迟时间除以所述多个地址读取指令之中相邻两个地址读取指令之间所具有的最短时间间隔。
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