JP2022056144A - プログラマブル論理回路、情報処理装置、情報処理システム、及びプログラム - Google Patents

Abstract

【課題】プログラマブル論理回路に再構成された複数のモジュールが共有のメモリにアクセスするタイミングを分散させる【解決手段】１つのリコンフィグ領域Ｒ１には、モジュールに含まれる入出力回路Ｃ１、計測回路Ｃ２、遅延回路Ｃ３、及び処理回路Ｃ４が、それぞれ再構成されている。処理回路Ｃ４は、決められた処理を行う回路である。入出力回路Ｃ１は、処理回路Ｃ４が使用するデータを、デバイス内メモリ２０に入出力する回路である。計測回路Ｃ２は、入出力回路Ｃ１が、他のモジュールによってデータの入出力を待たされた待機時間を計測する回路である。遅延回路Ｃ３は、計測回路Ｃ２が計測した待機時間に応じて、処理回路Ｃ４による処理の開始を遅延させる回路である。遅延回路Ｃ３は、起動後に初めて処理回路Ｃ４が処理を実行する際に、初期遅延時間に基づいてその実行を遅延させる。【選択図】図９

Description

本発明は、プログラマブル論理回路、情報処理装置、情報処理システム、及びプログラムに関する。

プログラマブル論理回路において、複数のモジュールが共有するメモリに同時にアクセスすると処理が遅延することがあった。メモリ競合時間の計測について、例えば、特許文献１は、メモリ競合時間を正確に計測できるメモリ競合時間計測装置を開示している。また、特許文献２は、少なくとも２つのメモリデバイスにおける応答に必要な最大クロックパルス数により、最大の遅延時間を計測し、これに応答してデータ出力を遅らせるデジタルメモリシステムを開示している。また、特許文献３は、リコンフィグレーション領域内にコンフィグレーションされ動作中の複数の論理回路のデータ転送量の測定値を取得し、取得したデータ転送量の合計がプログラマブルロジック回路装置のバスのデータ転送量の上限値を超えない範囲で、リコンフィグレーション領域内にコンフィグレーションする複数の論理回路それぞれの並列数を増加する情報処理装置を開示している。

特開２００５－２５８６１７号公報 特許３８６０８４２号 特開２０１８－１０１３５９号公報

本発明は、プログラマブル論理回路に再構成された複数のモジュールが共有のメモリにアクセスするタイミングを分散させることを目的とする。

本発明の請求項１に係るプログラマブル論理回路は、通信可能に接続された複数の論理ブロックを有し、前記複数の論理ブロックのいずれかに、複数のモジュールが再構成され、前記複数のモジュールのうち、実行中の第１モジュールがメモリにアクセスする第１タイミングに、実行中でない第２モジュールが前記メモリにアクセスする第２タイミングが重ならないように、前記第２モジュールの実行の開始を前記第１モジュールの実行の開始時点から遅延させるプログラマブル論理回路である。

本発明の請求項２に係るプログラマブル論理回路は、請求項１に記載の態様において、前記第１タイミング、及び前記第２タイミングを予測するプログラマブル論理回路である。

本発明の請求項３に係るプログラマブル論理回路は、請求項１又は２に記載の態様において、前記メモリは、前記複数の論理ブロックのいずれかに再構成されているプログラマブル論理回路である。

本発明の請求項４に係るプログラマブル論理回路は、請求項１から３のいずれか１項に記載の態様において、１以上の前記第１モジュールと、前記第２モジュールとの組合せに応じて、該第２モジュールの実行の開始を、１以上の前記第１モジュールのいずれかの実行の開始時点から遅延させるプログラマブル論理回路である。

本発明の請求項５に係るプログラマブル論理回路は、請求項１から４のいずれか１項に記載の態様において、前記第２モジュールは、決められた処理を行う処理回路と、前記処理回路が使用するデータを前記メモリに入出力する入出力回路と、前記入出力回路が前記第１モジュールにより前記データの入出力を待たされた待機時間を計測する計測回路と、前記計測回路が計測した前記待機時間に応じて前記処理回路による前記処理の開始を遅延させる遅延回路と、を有するプログラマブル論理回路である。

本発明の請求項６に係るプログラマブル論理回路は、請求項５に記載の態様において、前記遅延回路は、前記待機時間に応じて、前記処理回路による前記処理の開始を遅延させる遅延時間を算出し、該遅延時間を算出した回数が閾値以上になった後は、新たに遅延時間を算出することなく、既に算出された前記遅延時間を用いて前記処理の開始を遅延させるプログラマブル論理回路である。

本発明の請求項７に係るプログラマブル論理回路は、請求項１から６のいずれか１項に記載の態様において、前記複数のモジュールのうち、いずれか２以上のモジュールが、互いに競合して前記メモリにアクセスした場合、該複数のモジュールのそれぞれに割り当てられた順位に応じて、該２以上のモジュールのそれぞれに前記メモリへのアクセスを許可するプログラマブル論理回路である。

本発明の請求項８に係る情報処理装置は、プログラマブル論理回路と接続されたプロセッサ、を有し、前記プロセッサは、前記プログラマブル論理回路に、複数のモジュールを再構成し、前記複数のモジュールのうち、実行中の第１モジュールがメモリにアクセスする第１タイミングを予測し、前記複数のモジュールのうち、実行中でない第２モジュールが前記メモリにアクセスする第２タイミングを予測し、前記第２タイミングが前記第１タイミングと重ならないように、前記第２モジュールの実行の開始を前記第１モジュールの実行の開始時点から遅延させる情報処理装置である。

本発明の請求項９に係る情報処理装置は、請求項８に記載の態様において、前記プロセッサは、前記メモリを、前記プログラマブル論理回路に再構成する情報処理装置である。

本発明の請求項１０に係る情報処理システムは、プログラマブル論理回路と、前記プログラマブル論理回路と接続されたプロセッサと、を有し、前記プロセッサは、前記プログラマブル論理回路に、複数のモジュールを再構成し、前記複数のモジュールのうち、実行中の第１モジュールがメモリにアクセスする第１タイミングを予測し、前記複数のモジュールのうち、実行中でない第２モジュールが前記メモリにアクセスする第２タイミングを予測し、前記第２タイミングが前記第１タイミングと重ならないように、前記第２モジュールの実行の開始を前記第１モジュールの実行の開始時点から遅延させる情報処理システムである。

本発明の請求項１１に係るプログラムは、プログラマブル論理回路と接続されたプロセッサ、を有するコンピュータに、前記プログラマブル論理回路に、複数のモジュールを再構成するステップと、前記複数のモジュールのうち、実行中の第１モジュールがメモリにアクセスする第１タイミングを予測するステップと、前記複数のモジュールのうち、実行中でない第２モジュールが前記メモリにアクセスする第２タイミングを予測して、該第２タイミングが前記第１タイミングと重ならないように、該第２モジュールの実行の開始を前記第１モジュールの実行の開始時点から遅延させるステップと、を実行させるプログラムである。

請求項１、１０、１１に係る発明によれば、プログラマブル論理回路に再構成された複数のモジュールが共有のメモリにアクセスするタイミングを分散させることができる。
請求項２に係る発明によれば、プログラマブル論理回路が自身で第１タイミング、及び第２タイミングを予測して、第１タイミングに重ならないように、第２タイミングを遅延させることができる。
請求項３、９に係る発明によれば、プログラマブル論理回路にデバイス内メモリを設ける必要がない。
請求項４に係る発明によれば、１以上の第１モジュールと、第２モジュールとの組合せに応じて、第２モジュールを遅延させる遅延時間が決まる。
請求項５に係る発明によれば、実際にデータの入出力を待たされた待機時間により、処理の開始を遅延させる遅延時間を決めることができる。
請求項６に係る発明によれば、遅延時間を算出する回数の上限を定めることができる。
請求項７に係る発明によれば、２以上のモジュールが互いに競合してメモリにアクセスした場合に、どのモジュールを優先させるかを予め決めておくことができる。
請求項８に係る発明によれば、プログラマブル論理回路に再構成された第１モジュールと、第２モジュールと、がそれぞれ共有のメモリにアクセスするタイミングを予測して、これらを分散させることができる。

情報処理システム９の構成の例を示す図。 モジュールＤＢ１２１の例を示す図。 遅延時間ＤＢ１２２の例を示す図。 プログラムＤＢ１２３の例を示す図。 優先順位表１２４の例を示す図。 論理デバイス２の構成の例を示す図。 本実施形態におけるプログラマブル論理回路２１の構成の例を示す図。 プログラマブル論理回路２１の領域の例を示す図。 再構成されたモジュールに含まれる回路を説明するための図。 ２つの処理が並行して実行される論理デバイス２の例を示す図。 プロセッサ１１の機能的構成の例を示す図。 プロセッサ１１の動作の流れの例を示すフロー図。 論理デバイス２の動作の流れの例を示すフロー図。 モジュールの処理の周期を説明するための図。 競合によるメモリアクセス時間の増大を説明するための図。 実行の開始が遅延させられた第２モジュールＭ２を説明するための図。 他のモジュールの整数倍の周期を有するモジュールを説明するための図。 整数倍の周期を有するモジュールに対して開始を遅延させる例を示す図。 変形例における遅延時間ＤＢ１２２ａの例を示す図。 変形例におけるプロセッサ１１の機能的構成の例を示す図。 変形例におけるプログラマブル論理回路２１の例を示す図。

＜実施形態＞
＜情報処理システムの構成＞
図１は、情報処理システム９の構成の例を示す図である。図１に示す情報処理システム９は、情報処理装置１と、論理デバイス２とを有する。情報処理装置１は、例えば、画像を示す画像データ、各種のコンピュータ・プログラム（以下、単にプログラムという）、モジュール等の情報を処理する装置である。また、情報処理装置１は、論理デバイス２を制御して、この論理デバイス２に処理の実行を指示する。論理デバイス２は、情報処理装置１の制御の下、内部の回路を再構成し、指示された処理を実行するデバイスである。

情報処理装置１は、クロック１０、プロセッサ１１、メモリ１２、操作部１４、表示部１５、画像読取部１７、及び画像形成部１８を有する。これらの構成は、バス１９で、互いに通信可能に接続されている。また、論理デバイス２は、バス１９に接続され、情報処理装置１の各構成と通信可能である。

バス１９は、プロセッサ１１を図示しないチップセットに接続するホストバス、及び、そのチップセットに含まれる図示しないメモリコントローラとメモリ１２とを接続するメモリバスを含む。また、バス１９は、プロセッサ１１と、論理デバイス２等とを接続するＰＣＩ（Peripheral Component Interconnect）バス、及び、このＰＣＩバスと、上述したホストバスとを接続するホスト・ＰＣＩバスブリッジを含む。また、バス１９は、画像読取部１７や画像形成部１８が利用する、画像データをやり取りするための画像バスを含んでいてもよい。

クロック１０は、プロセッサ１１、又は論理デバイス２にクロック信号を供給する構成であり、例えば水晶振動子を利用した発振回路を有する。

プロセッサ１１は、メモリ１２に記憶されているプログラムを読出して実行することにより情報処理装置１の各部を制御する。プロセッサ１１は、例えばＣＰＵ（Central Processing Unit）である。

操作部１４は、各種の指示をするための操作ボタン、キーボード、マウス、タッチパネル等の操作子を備えており、操作を受付けてその操作内容に応じた信号をプロセッサ１１に送る。

表示部１５は、プロセッサ１１、又は論理デバイス２の制御の下、指定された画像を表示する。図１に示す表示部１５は、上述した画像を表示するための表示画面である液晶ディスプレイを有している。この液晶ディスプレイの上には、操作部１４の透明のタッチパネルが重ねて配置されてもよい。

画像読取部１７は、ＬＥＤ（light emitting diode）等の照射装置、レンズやプリズム等の光学系、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサや、ＣＣＤ（Charge Coupled Device）イメージセンサ等の撮像素子等を備える。画像読取部１７は、プロセッサ１１、又は論理デバイス２の制御の下、紙等の媒体に形成された画像を読取り、読取った画像を示す画像データを生成してプロセッサ１１に供給する。

画像形成部１８は、プロセッサ１１、又は論理デバイス２の制御の下、例えば電子写真方式等により、紙などの媒体に画像を形成する。

メモリ１２は、プロセッサ１１に読み込まれるオペレーティングシステム、各種のプログラム、データ等を記憶する記憶手段である。また、メモリ１２は、論理デバイス２に供給するモジュールを記憶する。メモリ１２は、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）を有する。なお、メモリ１２は、ソリッドステートドライブ、ハードディスクドライブ等を有してもよい。また、メモリ１２は、モジュールＤＢ１２１、遅延時間ＤＢ１２２、プログラムＤＢ１２３、及び優先順位表１２４を記憶する。

図２は、モジュールＤＢ１２１の例を示す図である。このモジュールＤＢ１２１において、モジュールＩＤの欄は、上述したモジュールを識別する識別情報である「モジュールＩＤ」を記憶する欄である。データの欄は、対応するモジュールＩＤで識別されるモジュールを論理デバイス２に再構成する際に用いるデータ（コンフィグレーションデータともいう）を記憶する欄である。図２に示すモジュールＤＢ１２１において、１つのモジュールは、１つのコンフィグレーションデータで構成される。

図３は、遅延時間ＤＢ１２２の例を示す図である。図３に示す遅延時間ＤＢ１２２は、第２モジュールＩＤリスト１２２１、及び遅延時間表１２２２を有する。第２モジュールＩＤリスト１２２１は、他のモジュール（第１モジュールという）の実行中に、実行を開始するモジュール（第２モジュールという）の識別情報であるモジュールＩＤ（第２モジュールＩＤという）を列挙したリストである。

遅延時間表１２２２は、第２モジュールＩＤリスト１２２１に挙げられている第２モジュールＩＤごとに１つずつ設けられた表である。遅延時間表１２２２は、対応する第２モジュールＩＤで識別される第２モジュールの実行の開始を遅延させる時間（遅延時間という）の初期値（初期遅延時間という）を記憶する。この初期遅延時間は、既に実行中である１以上の第１モジュールの組合せに応じて予め決められている。

プロセッサ１１は、図３に示す遅延時間ＤＢ１２２を参照し、第１モジュール、及び第２モジュールが再構成された論理デバイス２に対して、この初期遅延時間を伝える。後述する論理デバイス２のプログラマブル論理回路２１は、伝えられた初期遅延時間に応じて、第２モジュールの実行の開始を、１以上の第１モジュールのいずれかの実行が開始された時点（開始時点という）から遅延させる。例えば、プログラマブル論理回路２１は、１以上の第１モジュールの各開始時点のうち、最も遅いものから初期遅延時間だけ遅れて第２モジュールの実行を開始する。

つまり、この論理デバイス２のプログラマブル論理回路２１は、１以上の第１モジュールと、第２モジュールとの組合せに応じて、第２モジュールの実行の開始を、１以上の第１モジュールのいずれかの実行の開始時点から遅延させるプログラマブル論理回路の例である。

図４は、プログラムＤＢ１２３の例を示す図である。図４に示すプログラムＤＢ１２３は、プログラムＩＤ、使用モジュール、及びデータを対応付けて記憶する。図４に示すプログラムＩＤの欄は、情報処理装置１で指示され得るプログラムの識別情報を記憶する欄である。図４に示す使用モジュールの欄は、対応するプログラムＩＤで識別されるプログラムにおいて、使用される１以上のモジュールの識別情報をそれぞれ記憶する欄である。図４に示すデータの欄は、対応するプログラムＩＤで識別されるプログラムの内容そのものを示すデータである。

図５は、優先順位表１２４の例を示す図である。優先順位表１２４は、論理デバイス２において並行して実行される２以上のモジュールのそれぞれが、競合して共通のメモリにアクセスしたときに、いずれのモジュールのアクセスを優先するかを定めた表である。図５に示す優先順位表１２４は、モジュールが再構成された領域に、メモリアクセスの優先順位を対応付けて記憶する。例えば、図５に示す優先順位表１２４は、領域ＩＤ「Ｒ１ａ」→「Ｒ１ｂ」→「Ｒ１ｃ」→「Ｒ１ｄ」の順に、それぞれの領域ＩＤで識別される領域に再構成されたモジュールに対して、メモリへのアクセスを優先させることを定めている。

論理デバイス２は、プロセッサ１１の制御の下、機能を実現するモジュールを再構成することが可能な論理回路であり、例えばＦＰＧＡ（Field Programmable Gate Array）である。図１に示す論理デバイス２は、表示部１５、画像読取部１７、及び画像形成部１８のうち、少なくともいずれかを制御する。なお、論理デバイス２が制御する対象はこれらに限られない。また、論理デバイス２は、これらを制御しなくてもよい。

＜論理デバイスの構成＞
図６は、論理デバイス２の構成の例を示す図である。図６に示す論理デバイス２は、デバイス内メモリ２０、及びプログラマブル論理回路２１を有する。図６に示すデバイス内メモリ２０は、論理デバイス２に内蔵された記憶装置であり、例えば、ＤＤＲ ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）である。図６に示すプログラマブル論理回路２１は、内部の論理回路の構造を再構成できる半導体チップである。

図７は、本実施形態におけるプログラマブル論理回路２１の構成の例を示す図である。図７に示すプログラマブル論理回路２１は、いわゆるアイランドスタイルのＦＰＧＡである。

このプログラマブル論理回路２１は、それぞれ格子状に配列された複数の、論理ブロック２１１、スイッチブロック２１２、接続ブロック２１３、及び入出力端子２１４を有する。すなわち、このプログラマブル論理回路２１は、格子状に配列された複数の論理ブロックを有するプログラマブル論理回路の例である。なお、図７に示すプログラマブル論理回路２１は略図であり、論理ブロック２１１等の個数は図７に示したものに限らない。

論理ブロック２１１は、真理値表回路等を用いて、論理や演算回路、記憶回路等、各種の機能を実現するモジュールを構成する単位となるブロックである。

スイッチブロック２１２、及び、接続ブロック２１３は、これらを繋ぐ配線とともに配線領域を構成する。

スイッチブロック２１２は、配線どうしの接続を切替えるブロックである。接続ブロック２１３は、論理ブロック２１１の入出力と上述した配線領域との接続を切替えるブロックである。

スイッチブロック２１２、及び、接続ブロック２１３は、例えば、バストランジスタを用いたスイッチとその制御用のコンフィグレーションメモリとで構成される。

入出力端子２１４は、プログラマブル論理回路２１とプロセッサ１１とを通信可能に接続し、プロセッサ１１からの入力、及びプロセッサ１１への出力のインタフェースとなるブロックである。

また、入出力端子２１４のうち、いずれかは、上述したデバイス内メモリ２０に接続されており、プログラマブル論理回路２１に再構成されたモジュールから要求される、そのデバイス内メモリ２０へのアクセスを中継する。図７に示す入出力端子２１４は、上述した配線領域に接続されている。

なお、プログラマブル論理回路２１は、例えば、決められた処理の実行に用いるＤＳＰ（digital signal processor）を備えていてもよい。

プロセッサ１１は、メモリ１２に記憶されたコンフィグレーションデータをプログラマブル論理回路２１の論理ブロック２１１、スイッチブロック２１２、及び接続ブロック２１３にそれぞれ書き込むことで、プログラマブル論理回路２１を再構成する。

図８は、プログラマブル論理回路２１の領域の例を示す図である。図８に示す通り、プログラマブル論理回路２１は、格子状に配列された複数の論理ブロック２１１を、それぞれの位置に応じて、複数の領域に区画している。図８に示すプログラマブル論理回路２１は、少なくとも１つのスタティック領域Ｒ０と、複数のリコンフィグ領域Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ…を有する。リコンフィグ領域Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ…は、特に区別する必要がない場合、リコンフィグ領域Ｒ１と表記する。

スタティック領域Ｒ０は、情報処理装置１に対する電力の供給が開始される起動時に再構成される領域である。このスタティック領域Ｒ０は、例えば、呼び出される頻度の高いモジュール等や、モジュール間で共通して参照されるデータを記憶するメモリ等が起動時に再構成される。

リコンフィグ領域Ｒ１は、プロセッサ１１に指示されたときに再構成される領域である。複数のリコンフィグ領域Ｒ１のそれぞれには、１つずつモジュールが再構成される。

図９は、再構成されたモジュールに含まれる回路を説明するための図である。図９に示す１つのリコンフィグ領域Ｒ１には、モジュールに含まれる入出力回路Ｃ１、計測回路Ｃ２、遅延回路Ｃ３、及び処理回路Ｃ４が、それぞれ再構成されている。

処理回路Ｃ４は、決められた処理を行う回路である。この「決められた処理」とは、例えば、画像を示す画像データを指定した角度だけ回転させる回転演算処理、画像が鮮明になるように各画素の階調を調整する画像鮮明化処理、画像から被写体の形状を検出するエッジ検出処理等である。

入出力回路Ｃ１は、処理回路Ｃ４が使用するデータを、デバイス内メモリ２０に入出力する回路である。なお、この入出力回路Ｃ１は、モジュールのコンフィグレーションデータとともに、優先順位表１２４から読出した優先順位に基づいて再構成される。これにより、この入出力回路Ｃ１は、メモリアクセスのタイミングが複数のモジュールで競合したときに、それらのモジュールが再構成されている領域の優先順位を使って、待機を指示し、メモリアクセスの調停を行う。

計測回路Ｃ２は、入出力回路Ｃ１が、他のモジュールによってデータの入出力を待たされた時間（待機時間という）を計測する回路である。

遅延回路Ｃ３は、計測回路Ｃ２が計測した待機時間に応じて、処理回路Ｃ４による処理の開始を遅延させる回路である。なお、この遅延回路Ｃ３は、モジュールのコンフィグレーションデータとともに、遅延時間ＤＢ１２２から読出した初期遅延時間に基づいて再構成される。これにより、この遅延回路Ｃ３は、起動後に初めて処理回路Ｃ４が処理を実行する際に、初期遅延時間に基づいてその実行を遅延させる。

すなわち、入出力回路Ｃ１、計測回路Ｃ２、遅延回路Ｃ３、及び処理回路Ｃ４を有するモジュールが再構成されるプログラマブル論理回路２１は、決められた処理を行う処理回路と、処理回路が使用するデータをメモリに入出力する入出力回路と、入出力回路が第１モジュールによりデータの入出力を待たされた待機時間を計測する計測回路と、計測回路が計測した待機時間に応じて処理回路による処理の開始を遅延させる遅延回路と、を有するプログラマブル論理回路の例である。

図９に示すリコンフィグ領域Ｒ１に再構成されたモジュールは、入出力回路Ｃ１によってデバイス内メモリ２０からデータを読込み、そのデータを処理回路Ｃ４に供給する。計測回路Ｃ２は、入出力回路Ｃ１を監視して待機時間を計測し、その結果を遅延回路Ｃ３に伝える。

遅延回路Ｃ３は、計測された待機時間に応じて、入出力回路Ｃ１が次にデバイス内メモリ２０にアクセスすべきタイミングを予測し、その結果に応じて次に処理回路Ｃ４に処理を開始させるタイミングを決定する。このタイミングは、実行中の他のモジュールの開始のタイミングからの遅延時間を算出することによって表される。つまり、この遅延回路Ｃ３は、待機時間に応じて、処理回路による処理の開始を遅延させる遅延時間を算出する遅延回路の例である。

処理回路Ｃ４は、遅延回路Ｃ３が決定したタイミングまで処理の実行を遅延させる。処理回路Ｃ４が処理を終了すると、入出力回路Ｃ１は、その処理の結果をデバイス内メモリ２０に書込む。

図１０は、２つの処理が並行して実行される論理デバイス２の例を示す図である。図１０に示す論理デバイス２のプログラマブル論理回路２１において、リコンフィグ領域Ｒ１ａには第１モジュールＭ１が、リコンフィグ領域Ｒ１ｂには第２モジュールＭ２が、それぞれ再構成されている。図１０に示す論理デバイス２では、第１モジュールＭ１の処理が先に開始され、その後に、第２モジュールＭ２の処理が開始される。そして、第１モジュールＭ１、及び第２モジュールＭ２のいずれもが、共通の記憶装置であるデバイス内メモリ２０にアクセスする。

＜プロセッサの機能的構成＞
図１１は、プロセッサ１１の機能的構成の例を示す図である。情報処理装置１のプロセッサ１１は、メモリ１２に記憶されたプログラムを実行することにより、再構成部１１１、及び指示部１１２として機能する。

再構成部１１１は、メモリ１２からコンフィグレーションデータを読出して、論理デバイス２のプログラマブル論理回路２１のいずれかの領域に書き込み、モジュールを再構成する。

指示部１１２は、上述した再構成部１１１による再構成が完了すると、再構成されたそのモジュールにより実現する回路に処理を実行するよう指示する。複数のモジュールの処理の実行を並行して指示するとき、図１１に示すプロセッサ１１は、これら複数のモジュールによるデバイス内メモリ２０へのアクセスを調停しない。この調停は、プログラマブル論理回路２１によって行われる。

＜情報処理装置の動作＞
図１２は、プロセッサ１１の動作の流れの例を示すフロー図である。プロセッサ１１は、情報処理装置１が起動されると、バス１９を介して論理デバイス２を制御し、プログラマブル論理回路２１のスタティック領域Ｒ０を再構成する（ステップＳ１０１）
。この再構成は、起動の際に一度だけ行われる。

次に、プロセッサ１１は、操作部１４を監視してユーザから選択されたプログラムの実行の指示があったか否かを判断する（ステップＳ１０２）。ユーザの指示がない、と判断する間（ステップＳ１０２；ＮＯ）、プロセッサ１１は、この判断を続ける。

一方、ユーザの指示がある、と判断した場合（ステップＳ１０２；ＹＥＳ）、プロセッサ１１は、プログラムＤＢ１２３を参照して、指示されたプログラムの識別情報であるプログラムＩＤから、そのプログラムで使用されているモジュールのモジュールＩＤを特定し、それらモジュールにプログラマブル論理回路２１の領域を割当てる（ステップＳ１０３）。

そして、プロセッサ１１は、それらモジュールを、割当てたそれぞれの領域に再構成し（ステップＳ１０４）、論理デバイス２に処理の実行を指示する（ステップＳ１０５）。論理デバイス２による処理の実行が終了すると、プロセッサ１１は、処理をステップＳ１０２に戻す。

＜論理デバイスの動作＞
図１３は、論理デバイス２の動作の流れの例を示すフロー図である。論理デバイス２のプログラマブル論理回路２１は、情報処理装置１のプロセッサ１１から処理の実行を指示されると、再構成された１以上のモジュールごとに、決められた遅延時間に沿って、実行の開始を遅延し（ステップＳ２０１）、その後、処理を実行する（ステップＳ２０２）。

ステップＳ２０２において、入出力回路Ｃ１によりデバイス内メモリ２０へのアクセスが行われると、プログラマブル論理回路２１の計測回路Ｃ２は、待機時間を計測する（ステップＳ２０３）。そして、遅延回路Ｃ３は、計測された待機時間を用いて、次のメモリアクセスのタイミングを予測する（ステップＳ２０４）。

この予測は、メモリアクセスと並行して行われてもよく、メモリアクセスの待機中に行われてもよい。メモリアクセスと並行して次のメモリアクセスのタイミングを予測する場合、モジュールは実行中である。一方、メモリアクセスの待機中に次のメモリアクセスのタイミングを予測する場合、モジュールは実行中でない。

予測の結果に基づいて、プログラマブル論理回路２１の遅延回路Ｃ３は、遅延時間の更新が必要であるか否かを判断する（ステップＳ２０５）。このプログラマブル論理回路２１は、例えば、実行中でないモジュールが次にメモリにアクセスするタイミングと、実行中のモジュールが次にメモリにアクセスタイミングと、が重なる場合、遅延時間の更新が必要であると判断する。ここで、２以上のタイミングが重なるとは、これら２以上のタイミングの時間差が決められた閾値未満になることである。

なお、プログラマブル論理回路２１は、更新のために遅延時間を算出した回数が閾値以上になった後は、遅延時間の更新が必要でない、と判断してもよい。更新が必要でないと判断されると、プログラマブル論理回路２１は、既に用いられている遅延時間を用いて処理の開始を遅延させる。これにより、遅延時間が閾値以上の回数にわたって更新されることがなくなり、情報処理システムの動作は安定する。

この場合、この遅延回路Ｃ３は、待機時間に応じて、処理回路による処理の開始を遅延させる遅延時間を算出し、この遅延時間を算出した回数が閾値以上になった後は、新たに遅延時間を算出することなく、既に算出された遅延時間を用いて処理の開始を遅延させる遅延回路の例である。

遅延時間の更新が必要である、と判断する場合（ステップＳ２０５；ＹＥＳ）、この遅延回路Ｃ３は、自身に書込まれている遅延時間を更新し（ステップＳ２０６）、処理をステップＳ２０９に進める。この場合、更新された遅延時間は、プログラマブル論理回路２１によって次にステップＳ２０１を行うときに参照され、この遅延時間に応じてモジュールの実行の開始が遅延される。

つまり、このプログラマブル論理回路２１は、通信可能に接続された複数の論理ブロックを有し、複数の論理ブロックのいずれかに、複数のモジュールが再構成され、複数のモジュールのうち、実行中の第１モジュールがメモリにアクセスする第１タイミングに、実行中でない第２モジュールがメモリにアクセスする第２タイミングが重ならないように、第２モジュールの実行の開始を第１モジュールの実行の開始時点から遅延させるプログラマブル論理回路の例である。

一方、遅延時間の更新が必要でない、と判断する場合（ステップＳ２０５；ＮＯ）、プログラマブル論理回路２１の処理回路Ｃ４は、他のモジュールとの間に、デバイス内メモリ２０へのアクセスのタイミングが重なって、そのアクセスの要求が競合することがあるか否かを判断する（ステップＳ２０７）。

競合がある、と判断する場合（ステップＳ２０７；ＹＥＳ）、処理回路Ｃ４は、再構成の際に優先順位表１２４に基づいて自身に書込まれた優先順位に応じて、待機の是非を判断し（ステップＳ２０８）、処理をステップＳ２０９に進める。例えば、処理回路Ｃ４は、優先順位表１２４を参照して、自身を含むモジュールの順位よりも高い順位が、実行中の他のモジュールに割り当てられている場合に、そのモジュールによるメモリアクセスが終了するまで、入出力回路Ｃ１を待機させ、終了した後にそのメモリアクセスを許可する。

この場合、上述したモジュールが再構成されるプログラマブル論理回路２１は、複数のモジュールのうち、いずれか２以上のモジュールが、互いに競合してメモリにアクセスした場合、これら複数のモジュールのそれぞれに割り当てられた順位に応じて、２以上のモジュールのそれぞれにメモリへのアクセスを許可するプログラマブル論理回路の例である。

一方、競合がない、と判断する場合（ステップＳ２０７；ＮＯ）、処理回路Ｃ４は、ステップＳ２０８を行わずに、そのまま処理をステップＳ２０９に進める。

プログラマブル論理回路２１は、例えば、プロセッサ１１からの割り込み要求や、演算の終了等の、終了条件を充足しているか否かを判断し（ステップＳ２０９）、充足していると判断する場合（ステップＳ２０９；ＹＥＳ）、処理を終了する。一方、終了条件を充足していない、と判断する場合（ステップＳ２０９；ＮＯ）、プログラマブル論理回路２１は、処理をステップＳ２０１に戻す。

なお、各モジュールの処理の周期が外乱等に影響されることがなく、初期遅延時間のまま遅延時間を更新する必要がない場合、プログラマブル論理回路２１は、上述したステップＳ２０４において、メモリアクセスのタイミングを予測しなくてもよい。また、この場合、プログラマブル論理回路２１は、上述したステップＳ２０５、及びステップＳ２０７の判断を行わなくてもよい。

＜共通の周期を有するモジュールのケース＞
上述した動作によってモジュールの実行の開始は、以下の通り調整される。図１４は、モジュールの処理の周期を説明するための図である。図１４において、横方向は時間の流れを示し、この時間は左から右に流れる。モジュールの１周期分の処理は、読込→メモリアクセスを伴わない処理→書出、の３段階で構成され、この順に行われる。プログラマブル論理回路２１のうち、このモジュールが再構成された領域は、まず、デバイス内メモリ２０から初期値となるデータを読込み、読込んだデータを用いてメモリアクセスを伴わない処理を実行する。そして、この領域は、実行した処理の結果を示すデータをデバイス内メモリ２０に書出す。

図１５は、競合によるメモリアクセス時間の増大を説明するための図である。図１５（ａ）に示す通り、プログラマブル論理回路２１において、第１モジュールＭ１が単独で周期Ｐ１の処理を繰り返して実行する場合、上述した読込、及び書出の段階、つまり、メモリアクセスに要する時間Ｔ１は、決められた長さである。これは、他のモジュールとデバイス内メモリ２０へのアクセス権を奪い合うことがないため、メモリアクセスそのものに費やされる時間のみが反映されているからである。

一方、図１５（ｂ）に示す通り、プログラマブル論理回路２１において、共通の周期を有する第１モジュールＭ１と第２モジュールＭ２とが、例えば同時に開始されると、これらそれぞれのメモリアクセスのタイミングが重なる。すなわち、メモリアクセスが２つのモジュールで競合する。このとき、デバイス内メモリ２０は、第１モジュール及び第２モジュールからそれぞれ要求されるアクセスに、一度に応じることができないため、アクセスのコマンドが待たされ、両方のメモリアクセスに要する時間Ｔ３が、それぞれ単独で実行するときに比べていずれも長くなる（Ｔ３＞Ｔ１）。

そこで、プログラマブル論理回路２１は、第１モジュールＭ１が実行中に開始する第２モジュールＭ２の処理を遅延させる。図１６は、実行の開始が遅延させられた第２モジュールＭ２を説明するための図である。例えば、プログラマブル論理回路２１は、第２モジュールＭ２と第１モジュールＭ１との組合せに応じて初期遅延時間を特定し、この初期遅延時間を遅延時間Ｄ１として用いて、第２モジュールＭ２の実行の開始を、第１モジュールＭ１の実行の開始より遅延させる。

これにより第１モジュールＭ１がデバイス内メモリ２０にアクセスするタイミング（第１タイミングという）と、第２モジュールＭ２がデバイス内メモリ２０にアクセスするタイミング（第２タイミングという）が重ならなくなる。そのため、第１モジュールＭ１がメモリアクセスに要する時間Ｔ１、及び第２モジュールＭ２がメモリアクセスに要する時間Ｔ２は、いずれも、それぞれが単独で実行されるときと変わらない長さに留まる。

＜他のモジュールの周期の整数倍の周期を有するモジュールのケース＞
また、プログラマブル論理回路２１において、再構成され、並行して実行される２以上のモジュールの周期が異なることもある。しかし、一方のモジュールの周期が、他方のモジュールの周期の整数倍であり、かつ、他方のモジュールのメモリアクセスに要する時間が、一方のモジュールのメモリアクセスを伴わない処理に要する時間よりも短い、といった条件が揃った場合、一方のモジュールの実行の開始を遅延させることで、メモリアクセスの競合が避けられることがある。

図１７は、他のモジュールの整数倍の周期を有するモジュールを説明するための図である。図１７（ａ）に示す第１モジュールＭ１は、周期Ｐ１の処理を繰り返し、メモリアクセスに時間Ｔ１を要する。

図１７（ｂ）に示す第２モジュールＭ２は、周期Ｐ２の処理を繰り返し、メモリアクセスに時間Ｔ２を要する。周期Ｐ２は周期Ｐ１の半分（＝Ｐ１／２）である。つまり、周期Ｐ１は、周期Ｐ２の２倍である。

この場合、第１モジュールＭ１及び第２モジュールＭ２を、例えば、同時に開始すると、図１７（ｃ）に示す通り、第２モジュールＭ２の繰り返し回数が偶数のときに、第１モジュールＭ１と、メモリアクセスが競合する。このとき、メモリアクセスに要する時間Ｔ３は、第１モジュールＭ１が単独でメモリアクセスに要する時間Ｔ１、及び、第２モジュールＭ２が単独でメモリアクセスに要する時間Ｔ２のいずれよりも長い。その結果、処理の全体に要する時間は、それぞれのモジュールを単独で実行したときの時間よりも長くなる。

図１８は、整数倍の周期を有するモジュールに対して開始を遅延させる例を示す図である。２倍の周期Ｐ１を有する第１モジュールＭ１の開始時点に対し、プログラマブル論理回路２１は、第２モジュールＭ２の開始時点を遅延時間Ｄ２だけ遅延させる。これにより、第１モジュールＭ１のメモリアクセスのタイミングである第１タイミングは、第２モジュールＭ２のメモリアクセスを伴わない処理中に収まる。また、第２モジュールＭ２のメモリアクセスのタイミングである第２タイミングは、第１モジュールＭ１のメモリアクセスを伴わない処理中に収まる。すなわち、第１モジュールＭ１と、第２モジュールＭ２とは、メモリアクセスが競合しない。

なお、上述した通り、遅延時間Ｄ１及び遅延時間Ｄ２は、実際の処理に際して計測された待機時間に応じて、更新される。これにより、初期遅延時間の遅延でメモリアクセスが競合した場合でも、それによる待機時間が少なくなるように、改めて第２モジュールＭ２の実行の開始が遅延される。

上述した動作により、論理デバイス２のプログラマブル論理回路２１は、自身に再構成された複数のモジュールが、それぞれ共有のデバイス内メモリ２０にアクセスするタイミングを分散させる。その結果、メモリアクセスが競合することによる待機時間の発生が抑制され、論理デバイス２における処理の実行速度は向上する。

＜変形例＞
以上が実施形態の説明であるが、この実施形態の内容は以下のように変形し得る。また、以下の変形例は、互いに組合されてもよい。

＜１＞
上記各実施形態において、プロセッサとは広義的なプロセッサを指し、汎用的なプロセッサ（例えばCPU：Central Processing Unit、等）や、専用のプロセッサ（例えばGPU：Graphics Processing Unit、ASIC：Application Specific Integrated Circuit、FPGA：Field Programmable Gate Array、プログラマブル論理デバイス、等）を含むものである。
また上記各実施形態におけるプロセッサの動作は、１つのプロセッサによって成すのみでなく、物理的に離れた位置に存在する複数のプロセッサが協働して成すものであってもよい。また、プロセッサの各動作の順序は上記各実施形態において記載した順序のみに限定されるものではなく、適宜変更してもよい。

＜２＞
上述した実施形態において、遅延時間ＤＢ１２２は、第２モジュールＩＤリスト１２２１、及び遅延時間表１２２２を有していたが、他の構成であってもよい。例えば、遅延時間ＤＢ１２２は、２以上のモジュールの組合せごとに、初期遅延時間を対応付けてもよい。図１９は、変形例における遅延時間ＤＢ１２２ａの例を示す図である。図１９に示す遅延時間ＤＢ１２２ａは、プログラムで使用されるモジュールの組合せごとに、初期遅延時間が対応付けて記憶されている。この場合、この組合せに含まれる、実行中でないモジュールには、この組合せに対応付けられた初期遅延時間が用いられる。

＜３＞
上述した実施形態において、プログラマブル論理回路２１は、入出力回路Ｃ１、計測回路Ｃ２、遅延回路Ｃ３、及び処理回路Ｃ４を有するモジュールを再構成していたが、計測回路Ｃ２、及び遅延回路Ｃ３の機能は、プロセッサ１１によって実現されてもよい。

図２０は、変形例におけるプロセッサ１１の機能的構成の例を示す図である。このプロセッサ１１は、計測部１１３、及び予測部１１４として機能する。図２０に示す計測部１１３は、論理デバイス２を監視して、プログラマブル論理回路２１に再構成された１以上のモジュールのそれぞれの待機時間を計測し、その結果を予測部１１４に伝える。

予測部１１４は、計測された待機時間に応じて、実行中の第１モジュールが次にデバイス内メモリ２０にアクセスする第１タイミングを予測する。また、予測部１１４は、待機時間に応じて、実行中でない第２モジュールが次にデバイス内メモリ２０にアクセスする第２タイミングを予測する。そして、予測部１１４は、予測した第１タイミング、及び第２タイミングを指示部１１２に伝える。

指示部１１２は、予測された第２タイミングが第１タイミングと重ならないように、第２モジュールに処理の実行を開始させる際の遅延時間を算出する。そして、指示部１１２は、算出した遅延時間に応じて、プログラマブル論理回路２１に処理の開始を遅延させるよう指示すればよい。

この変形例におけるプロセッサ１１は、プログラマブル論理回路と接続され、プログラマブル論理回路に、複数のモジュールを再構成し、複数のモジュールのうち、実行中の第１モジュールがメモリにアクセスする第１タイミングを予測し、複数のモジュールのうち、実行中でない第２モジュールがメモリにアクセスする第２タイミングを予測し、第２タイミングが第１タイミングと重ならないように、第２モジュールの実行の開始を第１モジュールの実行の開始時点から遅延させるプロセッサの例である。

＜４＞
上述した実施形態において、プログラマブル論理回路２１に再構成された各モジュールは、論理デバイス２に備えられた共通のデバイス内メモリ２０にアクセスしていたが、これに限られない。例えば、各モジュールは、情報処理装置１のメモリ１２にアクセスしてもよい。また、各モジュールは、プログラマブル論理回路２１のスタティック領域Ｒ０に再構成されたメモリにアクセスしてもよい。

図２１は、変形例におけるプログラマブル論理回路２１の例を示す図である。図２１に示すプログラマブル論理回路２１は、スタティック領域Ｒ０に再構成メモリＭ０を再構成している。リコンフィグ領域Ｒ１ａに再構成された第１モジュールＭ１、及びリコンフィグ領域Ｒ１ｂに再構成された第２モジュールＭ２は、ともにスタティック領域Ｒ０に再構成された共通のメモリである再構成メモリＭ０にアクセスする。そして、スタティック領域Ｒ０も、複数の論理ブロック２１１を含む。つまり、この再構成メモリＭ０は、複数の論理ブロックのいずれかに再構成されているメモリの例である。この場合にも、プログラマブル論理回路２１は、第２タイミングが第１タイミングと重ならないように、第２モジュールＭ２に処理の実行を遅延させればよい。

＜５＞
上述した実施形態において、情報処理装置１のプロセッサ１１によって実行されるプログラムは、プログラマブル論理回路と接続されたプロセッサ、を有するコンピュータに、前記プログラマブル論理回路に、複数のモジュールを再構成するステップと、前記複数のモジュールのうち、実行中の第１モジュールがメモリにアクセスする第１タイミングを予測するステップと、前記複数のモジュールのうち、実行中でない第２モジュールが前記メモリにアクセスする第２タイミングを予測して、該第２タイミングが前記第１タイミングと重ならないように、該第２モジュールの実行の開始を前記第１モジュールの実行の開始時点から遅延させるステップと、を実行させるプログラムの例である。

このプログラムは、磁気テープ及び磁気ディスク等の磁気記録媒体、光ディスク等の光記録媒体、光磁気記録媒体、半導体メモリ等の、コンピュータ装置が読取り可能な記録媒体に記憶された状態で提供し得る。また、このプログラムは、インターネット等の通信回線経由でダウンロードされてもよい。

１…情報処理装置、１０…クロック、１１…プロセッサ、１１１…再構成部、１１２…指示部、１１３…計測部、１１４…予測部、１２…メモリ、１２１…モジュールＤＢ、１２２、１２２ａ…遅延時間ＤＢ、１２２１…第２モジュールＩＤリスト、１２２２…遅延時間表、１２３…プログラムＤＢ、１２４…優先順位表、１４…操作部、１５…表示部、１７…画像読取部、１８…画像形成部、１９…バス、２…論理デバイス、２０…デバイス内メモリ、２１…プログラマブル論理回路、２１１…論理ブロック、２１２…スイッチブロック、２１３…接続ブロック、２１４…入出力端子、９…情報処理システム、Ｃ１…入出力回路、Ｃ２…計測回路、Ｃ３…遅延回路、Ｃ４…処理回路、Ｄ１、Ｄ２…遅延時間、Ｍ０…再構成メモリ、Ｍ１…第１モジュール、Ｍ２…第２モジュール、Ｐ１、Ｐ２…周期、Ｒ０…スタティック領域、Ｒ１、Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄ…リコンフィグ領域、Ｔ１、Ｔ２、Ｔ３…時間。

Claims (11)

1. 通信可能に接続された複数の論理ブロックを有し、
   前記複数の論理ブロックのいずれかに、複数のモジュールが再構成され、
   前記複数のモジュールのうち、実行中の第１モジュールがメモリにアクセスする第１タイミングに、実行中でない第２モジュールが前記メモリにアクセスする第２タイミングが重ならないように、前記第２モジュールの実行の開始を前記第１モジュールの実行の開始時点から遅延させる
   プログラマブル論理回路。
2. 前記第１タイミング、及び前記第２タイミングを予測する
   請求項１に記載のプログラマブル論理回路。
3. 前記メモリは、前記複数の論理ブロックのいずれかに再構成されている
   請求項１又は２に記載のプログラマブル論理回路。
4. １以上の前記第１モジュールと、前記第２モジュールとの組合せに応じて、該第２モジュールの実行の開始を、１以上の前記第１モジュールのいずれかの実行の開始時点から遅延させる
   請求項１から３のいずれか１項に記載のプログラマブル論理回路。
5. 前記第２モジュールは、
   決められた処理を行う処理回路と、
   前記処理回路が使用するデータを前記メモリに入出力する入出力回路と、
   前記入出力回路が前記第１モジュールにより前記データの入出力を待たされた待機時間を計測する計測回路と、
   前記計測回路が計測した前記待機時間に応じて前記処理回路による前記処理の開始を遅延させる遅延回路と、を有する
   請求項１から４のいずれか１項に記載のプログラマブル論理回路。
6. 前記遅延回路は、前記待機時間に応じて、前記処理回路による前記処理の開始を遅延させる遅延時間を算出し、該遅延時間を算出した回数が閾値以上になった後は、新たに遅延時間を算出することなく、既に算出された前記遅延時間を用いて前記処理の開始を遅延させる
   請求項５に記載のプログラマブル論理回路。
7. 前記複数のモジュールのうち、いずれか２以上のモジュールが、互いに競合して前記メモリにアクセスした場合、該複数のモジュールのそれぞれに割り当てられた順位に応じて、該２以上のモジュールのそれぞれに前記メモリへのアクセスを許可する
   請求項１から６のいずれか１項に記載のプログラマブル論理回路。
8. プログラマブル論理回路と接続されたプロセッサ、を有し、前記プロセッサは、
   前記プログラマブル論理回路に、複数のモジュールを再構成し、
   前記複数のモジュールのうち、実行中の第１モジュールがメモリにアクセスする第１タイミングを予測し、
   前記複数のモジュールのうち、実行中でない第２モジュールが前記メモリにアクセスする第２タイミングを予測し、
   前記第２タイミングが前記第１タイミングと重ならないように、前記第２モジュールの実行の開始を前記第１モジュールの実行の開始時点から遅延させる
   情報処理装置。
9. 前記プロセッサは、
   前記メモリを、前記プログラマブル論理回路に再構成する
   請求項８に記載の情報処理装置。
10. プログラマブル論理回路と、
    前記プログラマブル論理回路と接続されたプロセッサと、を有し、
    前記プロセッサは、
    前記プログラマブル論理回路に、複数のモジュールを再構成し、
    前記複数のモジュールのうち、実行中の第１モジュールがメモリにアクセスする第１タイミングを予測し、
    前記複数のモジュールのうち、実行中でない第２モジュールが前記メモリにアクセスする第２タイミングを予測し、
    前記第２タイミングが前記第１タイミングと重ならないように、前記第２モジュールの実行の開始を前記第１モジュールの実行の開始時点から遅延させる
    情報処理システム。
11. プログラマブル論理回路と接続されたプロセッサ、を有するコンピュータに、
    前記プログラマブル論理回路に、複数のモジュールを再構成するステップと、
    前記複数のモジュールのうち、実行中の第１モジュールがメモリにアクセスする第１タイミングを予測するステップと、
    前記複数のモジュールのうち、実行中でない第２モジュールが前記メモリにアクセスする第２タイミングを予測して、該第２タイミングが前記第１タイミングと重ならないように、該第２モジュールの実行の開始を前記第１モジュールの実行の開始時点から遅延させるステップと、
    を実行させるプログラム。

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