JP2022040721A - 情報処理装置、及びプログラム - Google Patents

Abstract

【課題】機能を実現するモジュールをプログラマブル論理回路に再構成するときにそのモジュールで使う全てのメモリも再構成する場合に比べて、再構成に要する時間を短くする。【解決手段】受付部１１１は、操作部１４からユーザの指示を受付ける。初期化部１１２は、プログラマブル論理回路１６が初期化前であると判断した場合、これを初期化する。第１再構成部１１３は、初期化の際に、プログラマブル論理回路１６の第１領域を、データを記憶する第１メモリとして再構成する。選択部１１４は、選択した演算処理を実行するためのコンフィグレーションデータをメモリ１２から読出して第２再構成部１１５に供給する。第２再構成部１１５は、選択部１１４から供給されたコンフィグレーションデータをプログラマブル論理回路１６の、第１領域と異なる第２領域に書き込んで、この第２領域に、上述した演算回路を再構成する。【選択図】図３

Description

本発明は、情報処理装置、及びプログラムに関する。

特許文献１は、メモリセル内に不良が検出されると、そのメモリセルに接続する全ての選択線を、救済用メモリセルにつながる制御信号線に接続するように再構成する情報記憶装置を開示している。
また、特許文献２は、自身の状態を制御する制御回路から供給される構成情報に応じてメモリポートに対するメモリの割り当てを動的に変更してメモリ領域を再構成する半導体装置を開示している。
また、特許文献３は、リセット時に動作するメモリの初期化回路を専用回路として設ける必要のないリコンフィグ可能な集積回路装置を開示している。

特開２００７－１５７０７５号公報 特開２００６－１８４５２号公報 特開２００７－３２３１６４号公報

ＦＰＧＡ（field-programmable gate array）等のプログラマブル論理回路は、再構成に要する時間が長引くほど処理に遅れが生じるため、再構成する領域のサイズは可能な限り小さいことが望ましい。

本発明は、機能を実現するモジュールをプログラマブル論理回路に再構成するときにそのモジュールで使う全てのメモリも再構成する場合に比べて、再構成に要する時間を短くすることを目的とする。

本発明の請求項１に係る情報処理装置は、プログラマブル論理回路に接続されたプロセッサを有し、前記プロセッサは、初期化の際に、前記プログラマブル論理回路の第１領域を、データを記憶する第１メモリとして再構成し、前記プログラマブル論理回路の前記第１領域と異なる第２領域を、前記第１メモリを使用する第１演算回路として再構成し、前記第１演算回路として再構成されていた前記第２領域を、該第１演算回路と異なる第２演算回路として再構成した場合に、該第２演算回路に、前記第１メモリを使用させる情報処理装置である。

本発明の請求項２に係る情報処理装置は、請求項１に記載の態様において、前記プロセッサは、前記プログラマブル論理回路の前記初期化の際を除き、前記第１領域を再構成しない情報処理装置である。

本発明の請求項３に係る情報処理装置は、請求項１又は２に記載の態様において、前記プロセッサは、前記第２領域を前記第１演算回路として再構成したときに、該第１演算回路が使用する前記第１メモリの記憶容量が不足している場合に、前記プログラマブル論理回路の第３領域を、該記憶容量を補う第２メモリとして再構成する情報処理装置である。

本発明の請求項４に係る情報処理装置は、請求項１から３のいずれか１項に記載の態様において、前記プロセッサは、前記第２領域を前記第１演算回路として再構成したときに、前記プログラマブル論理回路の第４領域を、該第１演算回路から前記第１メモリへのアクセスを制御する制御回路として再構成する情報処理装置である。

本発明の請求項５に係る情報処理装置は、請求項１又は２に記載の態様において、前記プロセッサは、前記第２領域を前記第１演算回路として再構成したときに、該第１演算回路が使用する前記第１メモリの記憶容量が不足している場合に、前記プログラマブル論理回路の第３領域を、該記憶容量を補う第２メモリとして再構成し、前記プログラマブル論理回路の第４領域を、前記第１演算回路から前記第１メモリ及び前記第２メモリへのアクセスをそれぞれ制御する制御回路として再構成する情報処理装置である。

本発明の請求項６に係る情報処理装置は、請求項４又は５に記載の態様において、前記第４領域と前記第１領域との間の距離は、前記第２領域と前記第１領域との間の距離よりも小さいことを特徴とする情報処理装置である。

本発明の請求項７に係る情報処理装置は、請求項６に記載の態様において、前記第４領域は、前記第１領域に隣接することを特徴とする情報処理装置である。

本発明の請求項８に係る情報処理装置は、請求項１から７のいずれか１項に記載の態様において、前記プログラマブル論理回路は、格子状に配列された複数の論理ブロックを有し、前記第２領域は、矩形であることを特徴とする情報処理装置である。

本発明の請求項９に係る情報処理装置は、請求項８に記載の態様において、前記第１領域は、決められた幅で統一されていることを特徴とする情報処理装置である。

本発明の請求項１０に係るプログラムは、プログラマブル論理回路に接続されたプロセッサを有するコンピュータに、初期化の際に、前記プログラマブル論理回路の第１領域を、データを記憶する第１メモリとして再構成するステップと、前記プログラマブル論理回路の前記第１領域と異なる第２領域を、前記第１メモリを使用する第１演算回路として再構成するステップと、を実行させるとともに、前記第１演算回路として再構成されていた前記第２領域を、該第１演算回路と異なる第２演算回路として再構成した場合に、該第２演算回路に、前記第１メモリを使用させるように、前記コンピュータを制御するプログラムである。

請求項１、１０に係る発明によれば、機能を実現するモジュールをプログラマブル論理回路に再構成するときにそのモジュールで使う全てのメモリも再構成する場合に比べて、再構成に要する時間を短くすることができる。
請求項２に係る発明によれば、初期化の際を除いて、第１領域の再構成のための時間は不要である。
請求項３に係る発明によれば、第２領域を第１演算回路として再構成したときに第１メモリの記憶容量が不足していても、第１演算回路に演算を行わせることができる。
ことができる。
請求項４に係る発明によれば、第１演算回路に第１メモリへのアクセスを制御する制御回路を内包させる場合に比べて、第１メモリへのアクセスの効率が向上する。
請求項５に係る発明によれば、第１メモリ及び第２メモリへのアクセスを異なる制御回路により制御する場合に比べて、そのアクセスの効率が向上する。
請求項６に係る発明によれば、第４領域と第１領域との間の距離を、第２領域と第１領域との間の距離以上の配置とする場合に比べて、配線効率が向上する。
請求項７に係る発明によれば、第４領域を、第１領域に隣接させない配置とする場合に比べて、配線効率が向上する。
請求項８に係る発明によれば、格子状に配列された複数の論理ブロックを有するプログラマブル論理回路において、矩形でない第２領域を再構成する場合に比べて、再構成の効率が向上する。
請求項９に係る発明によれば、第１メモリへのアクセスを統一されたインタフェースによって行うことができる。

情報処理装置１の構成の例を示す図。 本実施形態におけるプログラマブル論理回路１６の構成の例を示す図。 情報処理装置１の機能的構成の例を示す図。 情報処理装置１の指示受付の動作の流れの例を示すフロー図。 情報処理装置１の演算処理の動作の流れの例を示すフロー図。 プログラマブル論理回路１６の再構成の状態を説明するための図。 専用のメモリを備えない演算回路の例を示す図。 専用のメモリを備える演算回路の例を示す図。 第１メモリＭｓ、第１演算回路Ｆ１、及び制御回路Ａ１の配置の例を示す図。 従来のプログラマブル論理回路の例を示す図。

＜実施形態＞
＜情報処理装置の構成＞
図１は、情報処理装置１の構成の例を示す図である。図１に示す情報処理装置１は、プロセッサ１１、メモリ１２、インタフェース１３、操作部１４、表示部１５、プログラマブル論理回路１６、画像読取部１７、及び画像形成部１８を有する。これらの構成は、バス１９で、互いに通信可能に接続されている。

バス１９は、プロセッサ１１を図示しないチップセットに接続するホストバス、及び、そのチップセットに含まれる図示しないメモリコントローラとメモリ１２とを接続するメモリバスを含む。また、バス１９は、プロセッサ１１と、プログラマブル論理回路１６等とを接続するＰＣＩ（Peripheral Component Interconnect）バス、及び、このＰＣＩバスと、上述したホストバスとを接続するホスト・ＰＣＩバスブリッジを含む。また、バス１９は、画像読取部１７や画像形成部１８が利用する、画像データをやり取りするための画像バスを含んでいてもよい。

プロセッサ１１は、メモリ１２に記憶されているプログラムを読出して実行することにより情報処理装置１の各部を制御する。プロセッサ１１は、例えばＣＰＵ（Central Processing Unit）である。

メモリ１２は、プロセッサ１１に読み込まれるオペレーティングシステム、各種のプログラム、データ等を記憶する記憶手段である。また、メモリ１２は、プログラマブル論理回路１６に書き込む回路情報のデータ（コンフィグレーションデータともいう）を記憶する。

メモリ１２は、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）を有する。なお、メモリ１２は、ソリッドステートドライブ、ハードディスクドライブ等を有してもよい。

インタフェース１３は、有線又は無線により情報処理装置１を、他の装置に通信可能に接続する通信回路である。例えば、インタフェース１３は、各種のデバイスをプロセッサ１１に接続し、それらのデバイスをプロセッサ１１に制御させる。

操作部１４は、各種の指示をするための操作ボタン、キーボード、マウス、タッチパネル等の操作子を備えており、操作を受付けてその操作内容に応じた信号をプロセッサ１１に送る。

表示部１５は、プロセッサ１１又はプログラマブル論理回路１６の制御の下、指定された画像を表示する。図１に示す表示部１５は、上述した画像を表示するための表示画面である液晶ディスプレイを有している。この液晶ディスプレイの上には、操作部１４の透明のタッチパネルが重ねて配置されてもよい。

画像読取部１７は、ＬＥＤ（light emitting diode）等の照射装置、レンズやプリズム等の光学系、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサや、ＣＣＤ（Charge Coupled Device）イメージセンサ等の撮像素子等を備える。画像読取部１７は、プロセッサ１１又はプログラマブル論理回路１６の制御の下、紙等の媒体に形成された画像を読取り、読取った画像を示す画像データを生成してプロセッサ１１に供給する。

画像形成部１８は、プロセッサ１１又はプログラマブル論理回路１６の制御の下、例えば電子写真方式等により、紙などの媒体に画像を形成する。

プログラマブル論理回路１６は、プロセッサ１１の制御の下、機能を実現するモジュールを再構成することが可能な論理回路であり、例えばＦＰＧＡ（Field Programmable Gate Array）である。図１に示すプログラマブル論理回路１６は、表示部１５、画像読取部１７、及び画像形成部１８のうち、少なくともいずれかを制御する。なお、プログラマブル論理回路１６が制御する対象はこれらに限られない。また、プログラマブル論理回路１６は、これらを制御しなくてもよい。

図２は、本実施形態におけるプログラマブル論理回路１６の構成の例を示す図である。図２に示すプログラマブル論理回路１６は、いわゆるアイランドスタイルのＦＰＧＡである。

このプログラマブル論理回路１６は、それぞれ格子状に配列された複数の、論理ブロック１６１、スイッチブロック１６２、接続ブロック１６３、及び入出力端子１６４を有する。すなわち、このプログラマブル論理回路１６は、格子状に配列された複数の論理ブロックを有するプログラマブル論理回路の例である。なお、図２に示すプログラマブル論理回路１６は略図であり、論理ブロック１６１等の個数は図２に示したものに限らない。

論理ブロック１６１は、真理値表回路等を用いて、論理や演算回路、記憶回路等、各種の機能を実現するモジュールを構成する単位となるブロックである。

スイッチブロック１６２、及び、接続ブロック１６３は、これらを繋ぐ配線とともに配線領域を構成する。

スイッチブロック１６２は、配線どうしの接続を切替えるブロックである。接続ブロック１６３は、論理ブロック１６１の入出力と上述した配線領域との接続を切替えるブロックである。

スイッチブロック１６２、及び、接続ブロック１６３は、例えば、バストランジスタを用いたスイッチとその制御用のコンフィグレーションメモリとで構成される。

入出力端子１６４は、プログラマブル論理回路１６とプロセッサ１１とを通信可能に接続し、プロセッサ１１からの入力、及びプロセッサ１１への出力のインタフェースとなるブロックである。図２に示す入出力端子１６４は、上述した配線領域に接続されている。

なお、プログラマブル論理回路１６は、例えば、決められた処理の実行に用いるＤＳＰ（digital signal processor）を備えていてもよい。

プロセッサ１１は、メモリ１２に記憶されたコンフィグレーションデータをプログラマブル論理回路１６の論理ブロック１６１、スイッチブロック１６２、及び接続ブロック１６３にそれぞれ書き込むことで、プログラマブル論理回路１６を再構成する。

＜情報処理装置の機能的構成＞
図３は、情報処理装置１の機能的構成の例を示す図である。情報処理装置１のプロセッサ１１は、メモリ１２に記憶されたプログラムを実行することにより、受付部１１１、初期化部１１２、第１再構成部１１３、選択部１１４、及び第２再構成部１１５として機能する。

受付部１１１は、操作部１４からユーザの指示を受付ける。受付部１１１は、例えば、情報処理装置１を起動する指示（起動指示という）を受付けた場合に、図示しない電源からの給電を開始して、情報処理装置１を起動する。

また、受付部１１１は、各種の演算処理を実行する指示（処理指示という）を受付ける。これらの演算処理は、例えば、ソーベルフィルタやラプラシアンフィルタ等のエッジエンハンス処理、ＴＲＣ（Tone Reproduction Curve）に基づく階調補正処理等、画像データに対する演算の処理である。受付部１１１は、上述した処理指示を受付けた場合に、メモリ１２の決められた領域に、その処理指示が示す演算処理の識別情報を順に記憶して、待ち行列を生成する。

初期化部１１２は、受付部１１１が、例えば、上述した起動操作を受付けた場合等に、プログラマブル論理回路１６が初期化前であるか否かを確認する。そして、初期化部１１２は、プログラマブル論理回路１６が初期化前であると判断した場合、このプログラマブル論理回路１６を初期化する。

プログラマブル論理回路１６が有するコンフィグレーションメモリ等の記憶素子は、給電されなくなると記憶した内容が消える。初期化部１１２は、初期化が終了するときに、この記憶素子に初期化が終了したことを示すフラグ等の情報を記憶させる。給電が維持されている間は、この情報が記憶され続けるため、初期化部１１２は、プログラマブル論理回路１６が初期化済みである（つまり、初期化前ではない）ことを認識する。

第１再構成部１１３は、初期化部１１２が初期化をする際に、プログラマブル論理回路１６の決められた領域（以下、第１領域という）を、データを記憶するメモリ（以下、第１メモリという）として再構成する。

この第１領域は、初期化の際にのみ再構成される、いわゆるスタティック領域に含まれる。また、第１再構成部１１３は、スタティック領域に、ＰＣＩバスへのインタフェースや、プログラマブル論理回路１６の入出力端子１６４へのインタフェース、画像バスへのインタフェース等、プログラマブル論理回路１６に常駐させる機能も初期化の際に再構成する。

選択部１１４は、受付部１１１がメモリ１２に生成した待ち行列の中から、例えば優先順位に基づいて、いずれか１つの識別情報を選択する。そして、選択部１１４は、選択したその識別情報が示す演算処理を実行するための回路（演算回路という）の情報であるコンフィグレーションデータをメモリ１２から読出して第２再構成部１１５に供給する。

第２再構成部１１５は、選択部１１４から供給されたコンフィグレーションデータをプログラマブル論理回路１６の、第１領域と異なる領域（第２領域という）に書き込んで、この第２領域に、上述した演算回路を再構成する。

この第２領域は、いわゆるリコンフィグ領域のうち、演算回路を再構成するための領域である。リコンフィグ領域は、初期化の際に限らず、必要になったタイミングでその都度、再構成される。第２領域に再構成された演算回路は、上述した第１メモリを使用して上述した演算処理を実行する。プログラマブル論理回路１６は、再構成された演算回路によって、表示部１５、画像読取部１７、及び画像形成部１８のいずれかを制御して、演算処理の結果を出力してもよい。

また、第２再構成部１１５は、プログラマブル論理回路１６のうち、第２領域を監視する。そして、選択部１１４が選択した識別情報が示す演算回路が、第２領域に再構成されていない場合、すでに再構成されて実行が終了し、不要になった演算回路（第１演算回路という）を上書きするように、新たな演算回路（第２演算回路という）を再構成する。第１演算回路と異なるこの第２演算回路も、実行の際に第１メモリを使用する。

＜情報処理装置の動作＞
情報処理装置１のプロセッサ１１は、メモリ１２に記憶されたプログラムを読出して、指示を受付ける指示受付の動作、及び、プログラマブル論理回路１６に演算回路を再構成して演算処理を行わせる演算処理の動作をそれぞれ実行する。

＜指示受付の動作＞
図４は、情報処理装置１の指示受付の動作の流れの例を示すフロー図である。情報処理装置１のプロセッサ１１は、プログラマブル論理回路１６が初期化前であるか否かを判断する（ステップＳ１０１）。プログラマブル論理回路１６が初期化前である、と判断する場合（ステップＳ１０１；ＹＥＳ）、プロセッサ１１は、プログラマブル論理回路１６を初期化する（ステップＳ１０２）。そして、プロセッサ１１は、この初期化に伴って第１領域を第１メモリとして再構成する（ステップＳ１０３）。

一方、プログラマブル論理回路１６が初期化前ではない、と判断する場合（ステップＳ１０１；ＮＯ）、プロセッサ１１は、上述したステップＳ１０２、及びステップＳ１０３を行わずに、処理をステップＳ１０４に進める。

プロセッサ１１は、処理指示を受付ける（ステップＳ１０４）。受付けた処理指示が示す演算処理の識別情報は、メモリ１２に蓄積され待ち行列が生成される。

そして、プロセッサ１１は、自装置が終了条件を満たしたか否かを判断する（ステップＳ１０５）。終了条件とは、例えば、操作部１４がユーザから情報処理装置１の終了を指示する操作を受付けた、といった条件や、決められた期間にわたって処理が実行されなかった、といった条件等である。

終了条件を満たした、と判断する場合（ステップＳ１０５；ＹＥＳ）、プロセッサ１１は、処理を終了する。一方、終了条件を満たしていない、と判断する場合（ステップＳ１０５；ＮＯ）、プロセッサ１１は、処理をステップＳ１０４に戻す。

この場合、プロセッサ１１は、初期化の際にのみ第１領域を再構成する。つまり、このプロセッサ１１は、プログラマブル論理回路の初期化の際を除き、第１領域を再構成しないプロセッサ、の例である。初期化の際に再構成された第１メモリは、読み書き可能に構成されているため、記憶する内容は、初期化の際に限らず、その都度、書き換えられるが、給電が続いている限り、他の回路等に再構成されることがない。

＜演算処理の動作＞
図５は、情報処理装置１の演算処理の動作の流れの例を示すフロー図である。この演算処理の動作は、例えば、図４に示す指示受付の動作のうち、ステップＳ１０２の初期化が終了した後に、並行して開始される。

情報処理装置１のプロセッサ１１は、メモリ１２に生成された待ち行列を読出して、処理指示があるか否かを判断する（ステップＳ２０１）。処理指示がない、と判断する場合（ステップＳ２０１；ＮＯ）、プロセッサ１１は、この判断処理を続ける。

一方、処理指示がある、と判断する場合（ステップＳ２０１；ＹＥＳ）、プロセッサ１１は、待ち行列の中からいずれかの処理指示を選択し（ステップＳ２０２）、その処理指示が示す処理に、プログラマブル論理回路１６の再構成が必要であるか否かを判断する（ステップＳ２０３）。再構成が必要ではない、と判断する場合（ステップＳ２０３；ＮＯ）、プロセッサ１１は、処理をステップＳ２０７に進める。

一方、再構成が必要である、と判断する場合（ステップＳ２０３；ＹＥＳ）、プロセッサ１１は、上述した第２領域を、処理指示が示す演算回路として再構成する（ステップＳ２０４）。なお、プロセッサ１１は、第２領域を演算回路として再構成している期間に、第１領域に再構成された第１メモリの初期設定を行ってもよい。

次に、プロセッサ１１は、ステップＳ２０４において再構成した演算回路が使用する第１メモリの記憶容量が不足しているか否かを判断する（ステップＳ２０５）。記憶容量が不足していない、と判断する場合（ステップＳ２０５；ＮＯ）、プロセッサ１１は、処理をステップＳ２０７に進める。

一方、記憶容量が不足している、と判断する場合（ステップＳ２０５；ＹＥＳ）、プロセッサ１１は、第１領域、及び第２領域のいずれとも異なる領域（第３領域という）を、上述した演算回路において第１メモリを補う第２メモリとして再構成する（ステップＳ２０６）。

つまり、このプロセッサ１１は、第２領域を第１演算回路として再構成したときに、この第１演算回路が使用する第１メモリの記憶容量が不足している場合に、プログラマブル論理回路の第３領域を、この記憶容量を補う第２メモリとして再構成するプロセッサの例である。

プロセッサ１１は、第２領域に再構成された演算回路に第１メモリを使用させ（ステップＳ２０７）、演算処理を実行させる（ステップＳ２０８）。そして、プロセッサ１１は、プログラマブル論理回路１６による上述した演算回路により実行された演算処理が終了したか否かを判断する（ステップＳ２０９）。演算処理が終了した、と判断する場合（ステップＳ２０９；ＹＥＳ）、プロセッサ１１は、処理をステップＳ２０１に戻す。一方、演算処理が終了していない、と判断する場合（ステップＳ２０９；ＮＯ）、プロセッサ１１は、処理をステップＳ２０８に戻し、プログラマブル論理回路１６に、この演算処理を続けさせる。

図６は、プログラマブル論理回路１６の再構成の状態を説明するための図である。図６に示すプログラマブル論理回路１６は、スタティック領域Ｒｓと、リコンフィグ領域Ｒとを有する。

スタティック領域Ｒｓは、初期化の際に一度だけ再構成される領域である。このスタティック領域Ｒｓは、常駐回路Ｆｓ１、Ｆｓ２、Ｆｓ３が再構成されている。これらの常駐回路Ｆｓ１、Ｆｓ２、Ｆｓ３は、プログラマブル論理回路１６に常駐させる機能を実現する回路である。これらの常駐回路は、例えば、上述したＰＣＩバス、入出力端子１６４、画像バス等へのインタフェースや、比較的、呼び出される頻度の多い画像データへの演算処理等の機能を実現する。

また、このスタティック領域Ｒｓは、常駐回路Ｆｓ１、Ｆｓ２、Ｆｓ３に使用される記憶領域である第１メモリＭｓが再構成されている。第１メモリＭｓは、また、後述するリコンフィグ領域Ｒに再構成される演算回路にも使用される。スタティック領域Ｒｓのうち、第１メモリＭｓが再構成される領域が第１領域である。第１メモリＭｓは、例えば、複数の読取りや書き込みを同時に許可するＤＰＲＡＭ（Dual-ported RAM）として再構成される。

常駐回路Ｆｓ１、及び常駐回路Ｆｓ２は、それぞれ、専用のメモリＭｓ１、Ｍｓ２を内包している。常駐回路Ｆｓ３は、専用のメモリを内包しない。

また、このスタティック領域Ｒｓは、制御回路Ａｓが再構成されている。この制御回路Ａｓは、プロセッサ１１から第１メモリＭｓへのアクセスを制御する。

リコンフィグ領域Ｒは、機能を実現させるタイミングでその都度、再構成される領域である。このリコンフィグ領域Ｒは、第１演算回路Ｆ１が再構成されている。リコンフィグ領域Ｒのうち、第１演算回路Ｆ１が再構成されている領域が第２領域である。

リコンフィグ領域Ｒは、初期化の際にスタティック領域Ｒｓに再構成された第１メモリＭｓを、演算回路に使用させるために、制御回路を再構成してもよい。図６に示すリコンフィグ領域Ｒは、第２領域と異なる領域（第４領域という）に、制御回路Ａ１が再構成されている。この制御回路Ａ１は、第１演算回路Ｆ１から第１メモリＭｓへのアクセスを制御する。これにより、第１演算回路Ｆ１は、第１メモリＭｓを使用可能になる。

つまり、このプロセッサ１１は、第２領域を第１演算回路として再構成したときに、プログラマブル論理回路の第４領域を、第１演算回路から第１メモリへのアクセスを制御する制御回路として再構成するプロセッサの例である。

図７は、専用のメモリを備えない演算回路の例を示す図である。図７に示す通り、第１演算回路Ｆ１は、専用のメモリを備えていない。第１演算回路Ｆ１とともに、図６に示すリコンフィグ領域Ｒの第４領域に再構成される制御回路Ａ１は、図７に示す通り、スタティックメモリ制御回路Ａ１１を備える。このスタティックメモリ制御回路Ａ１１は、スタティック領域Ｒｓのうち、第１領域に再構成された第１メモリＭｓへの、第１演算回路Ｆ１のアクセスを制御する回路である。

第１演算回路Ｆ１は、制御回路Ａ１に第１メモリＭｓへのアクセスを要求する。制御回路Ａ１は、スタティックメモリ制御回路Ａ１１によって、第１演算回路Ｆ１からの要求に応じる。

図８は、専用のメモリを備える演算回路の例を示す図である。第１演算回路Ｆ１が実行を終えて不要になった後、第１演算回路Ｆ１が行う演算処理と異なる演算処理の実行がユーザにより指示されると、プロセッサ１１は、再構成が必要になったと判断する。

この場合、プロセッサ１１は、指示された演算処理を実行する演算回路の情報を示すコンフィグレーションデータを読出す。そして、プロセッサ１１は、このコンフィグレーションデータで第１演算回路Ｆ１が再構成されていた第２領域を上書きして、第２領域に第２演算回路Ｆ２を再構成する。

この第２演算回路Ｆ２が使用するメモリとして、第１メモリＭｓの記憶容量が不足している場合、プロセッサ１１は、第２演算回路Ｆ２に加えて、第２メモリＭ２を再構成する。この第２メモリＭ２は、第２演算回路Ｆ２が専用で使用するメモリであり、第１メモリＭｓの記憶容量を補うメモリである。リコンフィグ領域Ｒのうち、第２メモリＭ２が再構成される領域が第３領域である。

この場合、図８に示す通り、第２演算回路Ｆ２とともに、制御回路Ａ２が再構成される。制御回路Ａ２は、スタティックメモリ制御回路Ａ２１と、リコンフィグメモリ制御回路Ａ２２と、を備える。スタティックメモリ制御回路Ａ２１は、スタティック領域Ｒｓのうち、第１領域に再構成された第１メモリＭｓへの、第２演算回路Ｆ２のアクセスを制御する回路である。

一方、リコンフィグメモリ制御回路Ａ２２は、リコンフィグ領域Ｒのうち、第３領域に再構成された第２メモリＭ２への、第２演算回路Ｆ２のアクセスを制御する回路である。

第２演算回路Ｆ２が、制御回路Ａ２に第１メモリＭｓへのアクセスを要求すると、制御回路Ａ２は、スタティックメモリ制御回路Ａ２１によって、第２演算回路Ｆ２からの要求に応じる。

一方、第２演算回路Ｆ２が、制御回路Ａ２に第２メモリＭ２へのアクセスを要求すると、制御回路Ａ２は、リコンフィグメモリ制御回路Ａ２２によって、第２演算回路Ｆ２からの要求に応じる。つまり、制御回路Ａ２は、第２演算回路Ｆ２がアクセスを要求するメモリの所在に応じて、制御を切替える。

なお、第１演算回路Ｆ１と、第２演算回路Ｆ２とは、再構成される順序によって区別されるが、演算回路としては共通である。そして、第１演算回路Ｆ１が使用する第１メモリＭｓの記憶容量が不足している場合に、プロセッサ１１は、第１演算回路Ｆ１に専用のメモリ（つまり第２メモリ）を再構成してもよい。

つまり、このプロセッサ１１は、第２領域を第１演算回路として再構成したときに、この第１演算回路が使用する第１メモリの記憶容量が不足している場合に、プログラマブル論理回路の第３領域を、この記憶容量を補う第２メモリとして再構成するプロセッサの例である。

また、この場合、プロセッサ１１は、第１演算回路Ｆ１、及びこの第１演算回路Ｆ１に専用のメモリを再構成することに伴って、リコンフィグ領域Ｒの第４領域に制御回路Ａ１を再構成する。この制御回路Ａ１は、スタティックメモリ制御回路Ａ１１に加えて、リコンフィグメモリ制御回路を備えてもよい。

このリコンフィグメモリ制御回路は、第１演算回路Ｆ１に専用のメモリへの、第１演算回路Ｆ１のアクセスを制御する。つまり、このプロセッサ１１は、プログラマブル論理回路の第４領域を、第１演算回路から第１メモリ及び第２メモリへのアクセスをそれぞれ制御する制御回路として再構成するプロセッサの例である。

図９は、第１メモリＭｓ、第１演算回路Ｆ１、及び制御回路Ａ１の配置の例を示す図である。プログラマブル論理回路１６は、図２に示した通り、論理ブロック１６１等の要素が格子状に配列された構成を有する。図９に示す第１メモリＭｓ、第１演算回路Ｆ１、及び制御回路Ａ１のそれぞれの配置は、プログラマブル論理回路１６の領域におけるそれぞれの物理的な配置である。

図９に示す通り、第１メモリＭｓと第１演算回路Ｆ１とは、距離Ｄｆだけ離れている。一方、第１メモリＭｓと制御回路Ａ１とは、距離Ｄａだけ離れている。そして、距離Ｄａは、距離Ｄｆよりも短い。つまり、制御回路Ａ１が再構成される第４領域と第１メモリＭｓが再構成される第１領域との間の距離Ｄａは、第１演算回路Ｆ１が再構成される第２領域と第１領域との間の距離Ｄｆよりも小さい（Ｄａ＜Ｄｆ）。この構成により、制御回路Ａ１と第１メモリＭｓとを繋ぐ経路が、制御回路Ａ１と第１演算回路Ｆ１とを繋ぐ経路よりも短くなるため、配線効率が向上する。

なお、図９に示す距離Ｄａは最小の距離であり、距離Ｄａだけ離れた２つの構成は互いに隣接している。つまり、図９に示す配置において、制御回路Ａ１が再構成される第４領域は、第１メモリＭｓが再構成される第１領域に隣接している。この構成にすると、制御回路Ａ１と第１メモリＭｓとを繋ぐ経路は最短となるため、配線効率が向上する。

図１０は、従来のプログラマブル論理回路の例を示す図である。従来では、プロセッサＰは、プログラマブル論理回路のスタティック領域Ｒｓと、リコンフィグ領域Ｒとを、図１０に示す通り再構成していた。すなわち、プロセッサＰは、リコンフィグ領域Ｒに、機能を実現するモジュールである第１演算回路Ｆ１と、この第１演算回路Ｆ１で使用する全てのメモリである専用メモリＭ１と、を再構成する。そして、プロセッサＰは、スタティック領域Ｒｓに、常駐回路Ｆｓ１、Ｆｓ２、Ｆｓ３を再構成する。

この場合、第１演算回路Ｆ１が読み書きする全ての内容は、全て専用メモリＭ１で記憶しなければならない。そのため、専用メモリＭ１の記憶容量は、リコンフィグ領域Ｒを圧迫していた。また、プロセッサＰがプログラマブル論理回路に再構成する第１演算回路Ｆ１を稼働させるためには、比較的大きい専用メモリＭ１を再構成するための時間も必要であった。

上述した動作により、情報処理装置１は、プログラマブル論理回路１６に再構成した演算回路に、スタティック領域Ｒｓに再構成した第１メモリを使用させるので、演算回路で使用する記憶内容の全てを、演算回路に専用のメモリで記憶する必要がない。そのため、情報処理装置１は、演算回路を再構成させる際に、再構成するメモリを抑えることができ、再構成にかかる時間が短縮される。

つまり、機能を実現するモジュールをプログラマブル論理回路に再構成するときにそのモジュールで使う全てのメモリも再構成する場合に比べて、この情報処理装置１が再構成に要する時間は短い。

＜変形例＞
以上が実施形態の説明であるが、この実施形態の内容は以下のように変形し得る。また、以下の変形例は、互いに組合されてもよい。

＜１＞
上述した実施形態において、情報処理装置１は、ＣＰＵで構成されるプロセッサ１１を有していたが、情報処理装置１を制御する制御手段は他の構成であってもよい。例えば、情報処理装置１は、ＣＰＵ以外にも各種のプロセッサ等を有してもよい。

ここでプロセッサとは広義的なプロセッサを指し、汎用的なプロセッサ（例えば上述したＣＰＵ等）や、専用のプロセッサ（例えばＧＰＵ： Graphics Processing Unit、ＡＳＩＣ： Application Specific Integrated Circuit、ＦＰＧＡ、ＰＬＤ：Programmable Logic Device、等）を含むものである。

＜２＞
上述した実施形態におけるプロセッサの動作は、１つのプロセッサによって成すのみでなく、物理的に離れた位置に存在する複数のプロセッサが協働して成すものであってもよい。

また、プロセッサの各動作の順序は、上述した実施形態において記載した順序のみに限定されるものではなく、適宜変更されてもよい。

＜３＞
上述した実施形態において、第２領域の形状について特に限定していないが、第２領域は、矩形であることが望ましい。また、第２領域は、複数の矩形を組合せた形状であってもよい。第２領域を複数の矩形を組合せた形状とすることより、単一の矩形形状とした場合に比べて、配線効率やリソース使用率は向上する。

＜４＞
上述した実施形態において、第１領域の幅について特に限定していないが、第１領域は、決められた幅で統一されていることが望ましい。第１領域が決められた幅で統一されていることにより、この第１領域に初期化の際に再構成される第１メモリは、異なる演算回路で共有して使用される際に、統一されたインタフェースからそれぞれのアクセスを受けることができる。なお、第１領域の幅そのものを、上述したインタフェースに合わせるのではなく、例えば、第１領域を包囲するラッパー回路によって、上述したインタフェースが要求する第１メモリの幅と、実際の第１メモリの幅との差を吸収させてもよい。

＜５＞
上述した実施形態において、情報処理装置１のプロセッサ１１によって実行されるプログラムは、プログラマブル論理回路に接続されたプロセッサを有するコンピュータに、初期化の際に、前記プログラマブル論理回路の第１領域を、データを記憶する第１メモリとして再構成するステップと、前記プログラマブル論理回路の前記第１領域と異なる第２領域を、前記第１メモリを使用する第１演算回路として再構成するステップと、を実行させるとともに、前記第１演算回路として再構成されていた前記第２領域を、該第１演算回路と異なる第２演算回路として再構成した場合に、該第２演算回路に、前記第１メモリを使用させるように、前記コンピュータを制御するプログラムの例である。

このプログラムは、磁気テープ及び磁気ディスク等の磁気記録媒体、光ディスク等の光記録媒体、光磁気記録媒体、半導体メモリ等の、コンピュータ装置が読取り可能な記録媒体に記憶された状態で提供し得る。また、このプログラムは、インターネット等の通信回線経由でダウンロードされてもよい。

１…情報処理装置、１１…プロセッサ、１１１…受付部、１１２…初期化部、１１３…第１再構成部、１１４…選択部、１１５…第２再構成部、１２…メモリ、１３…インタフェース、１４…操作部、１５…表示部、１６…プログラマブル論理回路、１６１…論理ブロック、１６２…スイッチブロック、１６３…接続ブロック、１６４…入出力端子、１７…画像読取部、１８…画像形成部、１９…バス、Ａ１、Ａ２…制御回路、Ａ１１、Ａ２１…スタティックメモリ制御回路、Ａ２２…リコンフィグメモリ制御回路、Ｆ１…第１演算回路、Ｆ２…第２演算回路、Ｆｓ１、Ｆｓ２、Ｆｓ３…常駐回路、Ｍｓ…第１メモリ、Ｍ１…専用メモリ、Ｍ２…第２メモリ、Ｍｓ１、Ｍｓ２…メモリ。

Claims (10)

1. プログラマブル論理回路に接続されたプロセッサを有し、前記プロセッサは、
   初期化の際に、前記プログラマブル論理回路の第１領域を、データを記憶する第１メモリとして再構成し、
   前記プログラマブル論理回路の前記第１領域と異なる第２領域を、前記第１メモリを使用する第１演算回路として再構成し、
   前記第１演算回路として再構成されていた前記第２領域を、該第１演算回路と異なる第２演算回路として再構成した場合に、該第２演算回路に、前記第１メモリを使用させる
   情報処理装置。
2. 前記プロセッサは、前記プログラマブル論理回路の前記初期化の際を除き、前記第１領域を再構成しない
   請求項１に記載の情報処理装置。
3. 前記プロセッサは、
   前記第２領域を前記第１演算回路として再構成したときに、該第１演算回路が使用する前記第１メモリの記憶容量が不足している場合に、前記プログラマブル論理回路の第３領域を、該記憶容量を補う第２メモリとして再構成する
   請求項１又は２に記載の情報処理装置。
4. 前記プロセッサは、
   前記第２領域を前記第１演算回路として再構成したときに、前記プログラマブル論理回路の第４領域を、該第１演算回路から前記第１メモリへのアクセスを制御する制御回路として再構成する
   請求項１から３のいずれか１項に記載の情報処理装置。
5. 前記プロセッサは、
   前記第２領域を前記第１演算回路として再構成したときに、該第１演算回路が使用する前記第１メモリの記憶容量が不足している場合に、前記プログラマブル論理回路の第３領域を、該記憶容量を補う第２メモリとして再構成し、
   前記プログラマブル論理回路の第４領域を、前記第１演算回路から前記第１メモリ及び前記第２メモリへのアクセスをそれぞれ制御する制御回路として再構成する
   請求項１又は２に記載の情報処理装置。
6. 前記第４領域と前記第１領域との間の距離は、前記第２領域と前記第１領域との間の距離よりも小さい
   ことを特徴とする請求項４又は５に記載の情報処理装置。
7. 前記第４領域は、前記第１領域に隣接する
   ことを特徴とする請求項６に記載の情報処理装置。
8. 前記プログラマブル論理回路は、格子状に配列された複数の論理ブロックを有し、
   前記第２領域は、矩形である
   ことを特徴とする請求項１から７のいずれか１項に記載の情報処理装置。
9. 前記第１領域は、決められた幅で統一されている
   ことを特徴とする請求項８に記載の情報処理装置。
10. プログラマブル論理回路に接続されたプロセッサを有するコンピュータに、
    初期化の際に、前記プログラマブル論理回路の第１領域を、データを記憶する第１メモリとして再構成するステップと、
    前記プログラマブル論理回路の前記第１領域と異なる第２領域を、前記第１メモリを使用する第１演算回路として再構成するステップと、
    を実行させるとともに、
    前記第１演算回路として再構成されていた前記第２領域を、該第１演算回路と異なる第２演算回路として再構成した場合に、該第２演算回路に、前記第１メモリを使用させるように、前記コンピュータを制御する
    プログラム。

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