JP4451733B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、詳しくは、動的に回路構成を再構成可能な半導体装置に関する。

従来、ＬＳＩ等の半導体装置は、一般に要求仕様として予め決められた処理を実行するようにＡＮＤゲートやＯＲゲート等の配置及びそれらに係る配線を設計工程で決定し、当該要求仕様に応じた処理を実行可能な半導体装置を製造している。つまり、従来の半導体装置において所望の機能を実現しようとする場合には、回路構成（論理構成）についての設計がゲート単位（ゲートレベル）で行われ、当該機能を実現する半導体装置が製造されている。

それに対して、製造後であっても、回路構成を再構成し実行する処理を変更可能にした半導体装置がある。この再構成可能な半導体装置は、機能変更が可能な複数の演算部を有し、ＣＰＵからの制御信号（コンフィグレーション情報）を受けて、それに応じて回路構成を再構成することで実行する処理を変更することが可能となっている。

このような従来の再構成可能な半導体装置では、図５に示すように予め決められた記憶容量のメモリ（ＲＡＭ１〜ＲＡＭ３）６２−１〜６２−３を複数配置し、ユーザーが要求する所望の機能を実現している。図５において、６１はバス（セレクタ／レジスタ）であり、６３は演算部である。なお、演算部６３は、模式的に１つの演算器として図示しているが、実際には複数の回路（演算器等）で構成されている。

しかしながら、従来の再構成可能な半導体装置においては、図５に示したように複数のメモリ６２−１〜６２−３を有していても、１つのメモリに関して、そのメモリサイズを変更することができない。そのため、用途（アプリケーション）によってはアドレス領域の不足等の不都合が生じ、非常に使い勝手が悪い場合がある。

例えば、図５に示したメモリ６２−１〜６２−３がそれぞれ同じサイズの記憶容量を有するとし、メモリ６２−１、６２−２において使用しない領域があったとしても、その領域をＲＡＭ３として使用することはできない。また、例えば、メモリ６２−１〜６２−３が６４ビットデータを入出力可能なメモリであるとき、演算部６３にて１２８ビットデータが必要な場合には、一度で１２８ビット分を得ることができないので、まず６４ビット分を読み出した後、メモリを切り換えて残りの６４ビット分を読み出していた。

通常のボード設計など予め仕様が決定している場合には、無駄が生じないように当該仕様に合わせて最適なサイズのメモリを配置する。しかし、再構成可能な半導体装置などでは、製造後でも仕様変更できるように作製しており、対象とするアプリケーションが変更可能であるために最適なメモリサイズを決定することができない。したがって、再構成可能な半導体装置では、多くのメモリを有していても、それらが有効に活用されていない場合が多い。

従来の複数のプロセッサを用いた並列処理に係る分野においては、プロセッサが、スイッチによりメモリ構成を再構成して各ローカルメモリを最適化する技術や、バススイッチ網を介して相手のバッファメモリにアクセスする技術が開示されている（例えば、特許文献１、２参照。）。

特開平１−９４４６９号公報 特開平５−１０８５８６号公報

本発明の目的は、動的に回路構成を再構成可能な半導体装置にて、使用するメモリのサイズを任意に変更できるようにすることである。

本発明の半導体装置は、複数のメモリと、複数の演算部と、第１及び第２の構成情報を出力する制御回路と、上記複数のメモリに接続され、第２の構成情報に応じて上記複数のメモリにより構成されるメモリ領域を再構成するメモリ再構成回路と、第１の構成情報に応じて上記メモリ再構成回路に接続される複数のメモリポートと上記複数の演算部とに接続されたバス制御回路とを有する。メモリ再構成回路は、第２の構成情報に応じて、上記複数のメモリのうちどのメモリを上記メモリポートのうちどのメモリポートに接続するかをクロック単位で動的に変更する。

本発明によれば、制御回路から供給される構成情報に応じて、メモリ再構成回路によりメモリの割り当てが動的に変更されるので、使用目的に合わせてメモリ構成を再構成しメモリのサイズを任意に変更することができる。

以下、本発明の実施形態を図面に基づいて説明する。
まず、図１を参照し、本発明の実施形態に係る原理について説明する。
図１（Ａ）は、本実施形態における再構成可能な半導体装置の原理を説明するための図である。本実施形態における再構成可能な半導体装置は、シーケンサー（制御回路）１、バス（セレクタ／レジスタ）２、メモリ再構成回路３、複数のメモリ（ｒａｍ）４−１〜４−５、及び複数の演算部５を有する。

シーケンサー１は、半導体装置を統括的に制御するものであり、バス２、メモリ再構成回路３、及び演算部５の回路構成を管理するとともに、それを動的に変更させる制御を行う。例えば、シーケンサー１は、動的に回路構成を変更できるようにするためのコンフィグレーション情報（構成情報）を生成する。バス２は、シーケンサー１から供給されるコンフィグレーション情報ＣＩ１により制御され、メモリ再構成回路３及び演算部５との間でデータを授受する。

メモリ再構成回路３は、シーケンサー１から供給されるコンフィグレーション情報ＣＩ２に応じて、メモリ領域を再構成する回路である。具体的には、メモリ再構成回路３は、コンフィグレーション情報ＣＩ２に基づき、上位側のメモリポート（以下、ＲＡＭポートと称す。）ＲＰ１〜ＲＰ３に対して、複数のメモリ（ｒａｍ）４−１〜４−５のうち１つ又は併合した形での複数個のメモリがそれぞれ割り当てられるように切り換える。

演算部５は、シーケンサー１から供給されるコンフィグレーション情報に基づいて回路構成が変更され、バス２からの入力データを用いた演算処理を行う。
なお、図１（Ａ）に示すように、各ＲＡＭポートＲＰ１〜ＲＰ３は、アドレス信号ＡＤ、ライトデータ信号ＷＤ、及びリードデータ信号ＲＤのやり取りが可能なように構成されている。また、メモリ再構成回路３と各メモリ４−１〜４−５とは、内部アドレス信号ＩＡＤ、内部ライトデータ信号ＩＷＤ、及び内部リードデータ信号ＲＤを授受可能なように接続されている。

メモリ再構成回路３により再構成されたメモリ領域の一例を図１（Ｂ）に示す。図１（Ｂ）に示す例は、図１（Ａ）に示した構成において、第１のＲＡＭポートＲＰ１に対してメモリ４−１、４−２（ｒａｍ−ａ、ｒａｍ−ｂ）を配置し、第２のＲＡＭポートＲＰ２に対してメモリ４−３、４−４（ｒａｍ−ｃ、ｒａｍ−ｄ）を配置し、第３のＲＡＭポートＲＰ３に対してメモリ４−５（ｒａｍ−ｅ）を配置するようにした場合のものである。

すなわち、バス２側からは、ｒａｍ−ａ（４−１）とｒａｍ−ｂ（４−２）とが組み合わされて１つのＲＡＭ１（６−１）として見え、同様にｒａｍ−ｃ（４−３）とｒａｍ−ｄ（４−４）とが組み合わされて１つのＲＡＭ２（６−２）として、ｒａｍ−ｅ（４−５）が１つのＲＡＭ３（６−３）として見える。このように、メモリ再構成回路３によりメモリ領域を再構成することで、メモリ外部（バス２側）から見たメモリは変えずに、目的に応じてメモリのサイズを変更し再構成することができる。

図２は、本実施形態における再構成可能な半導体装置の具体的な構成例を示す図である。図２に示すように、本実施形態における再構成可能な半導体装置は、シーケンサー（制御回路）１１と演算処理部１２を有する。
シーケンサー１１は、外部（例えば外部バス１３を介して接続されているプロセッサ）からの指示に応じて、当該半導体装置を統括的に制御するものであり、演算処理部１２の回路構成を管理するとともに、それを動的に変更させる制御を行う。シーケンサー１１は、アプリケーションに応じて動的に演算処理部１２の回路構成を変更するためのコンフィグレーション情報を生成するとともに、当該コンフィグレーション情報が供給可能なように演算処理部１２の各機能部と信号線を介して接続されている。

シーケンサー１１は、状態制御回路２１、状態レジスタ２２、及びコンフィグレーションメモリ２３を有する。
状態制御回路２１は、予め設定された所定のシーケンスや演算処理部１２からの状態遷移指示信号等に基づき、演算処理部１２の状態（回路構成）を次状態に移すコンフィグレーション情報をコンフィグレーションメモリ２３から読み出すためのコンフィグレーションメモリアドレス及びその読み出しタイミングを生成する。状態制御回路１１によるコンフィグレーションメモリアドレスの生成は、状態レジスタ２２に保持されている現在の状態を示す情報を参照して行われる。また、次状態に遷移する際に、状態レジスタ２２に保持する情報は更新される。

コンフィグレーションメモリ２３は、演算処理部１２の回路構成を設定するコンフィグレーション情報を記憶する。すべてのコンフィグレーション情報は、動作開始前に外部からコンフィグレーションメモリ２３に予め書き込まれ、状態毎に保持される。コンフィグレーションメモリ２３に記憶されているコンフィグレーション情報は、状態制御回路２１による制御に応じて読み出され、演算処理部１２に出力される。

演算処理部１２は、バス（セレクタ／レジスタ）３１、メモリ再構成回路３２、複数のメモリ（データメモリ）３３−１〜３３−５、及び複数の演算部３４を有する。
バス３１は、シーケンサー１１から供給されるコンフィグレーション情報により制御される。バス３１は、メモリ再構成回路３２及び演算部３４にそれぞれ接続され、メモリ再構成回路３２及び演算部３４との間でデータを授受する。

具体的には、バス３１は、コンフィグレーション情報に応じて、演算部３４にデータを供給したり、メモリ再構成回路３２を介してメモリ３３−１〜３３−５に書き込むデータを供給したり、メモリ３３−１〜３３−５から読み出されたデータの供給を受けたりする。また、バス３１は、データを一時的に保持するレジスタ機能を有しており、コンフィグレーション情報に応じて保持しているデータを出力可能に構成されている。

メモリ再構成回路３２は、シーケンサー１１からのコンフィグレーション情報に応じて、メモリ３３−１〜３３−５により構成されるメモリ領域を動的に再構成する。メモリ再構成回路３２は、コンフィグレーション情報に応じて、各ＲＡＭポートに対するメモリ３３−１〜３３−５の割り当てを動的に変更する。このメモリ再構成回路３２の構成についての詳細は後述する。

各メモリ３３−１〜３３−５は、演算処理部１２での処理に係るデータ等を記憶するメモリである。各メモリ３３−１〜３３−５は、メモリ再構成回路３２が行うメモリ領域の再構成により上位側のＲＡＭポートに適宜割り当てられる。

各演算部３４は、シフト回路（シフター）、ＡＬＵ（算術論理演算装置）、及びセレクタ等（以下、説明の便宜上、これらを区別せずに単に演算器とも称す。）を用いて構成され、バス３１から供給される入力データを用いて所定の演算を行って演算結果を出力する。なお、演算部３４、具体的にはそれを構成する複数の演算器（１つであっても良い）は、使用するアプリケーションに応じて適宜選択、決定すれば良い。

演算部３４は、シーケンサー１１から供給されるコンフィグレーション情報に基づいて、それぞれ演算器の動作モードや演算器間の接続が設定される。つまり、演算部３４は、これを単位としてコンフィグレーション情報に応じて回路構成が変更可能となっており、加算、乗算、ビット演算、及び論理演算（ＡＮＤ、ＯＲ、ＥＯＲ）等をはじめとして所望の機能を実現するように各演算器等が制御される。

例えば、シフト回路であれば、シフト量、算術シフト処理、論理シフト処理、及びシフト処理後の所定ビットのマスク処理等が制御される。また、例えばＡＮＤ（論理積演算）回路やＯＲ（論理和演算）回路等を用いて構成されたＡＬＵであれば、それらを適宜組み合わせたりしてＡＬＵ全体での回路（演算）機能が制御される。また、セレクタであれば、複数の入力のうち、いずれの入力を出力するかが制御される。さらには、これらシフト回路、ＡＬＵ、及びセレクタ等の間の接続が制御される。

上述のように再構成可能な半導体装置は、シーケンサー１１を備えることにより、いわゆるダイナミックリコンフィグレーションが可能であり、クロック単位で動的に回路構成を再構成することができる。例えば、メモリ再構成回路３２によるメモリ領域の再構成もクロック毎に行うことが可能であり、クロック単位で動的にメモリ領域、つまりメモリ３３−１〜３３−５の割り当ての変更を行うことができる。また、例えば、演算処理部１２は、シーケンサー１１からのコンフィグレーション情報に基づき、あるクロック期間ではＡ機能を行い、次のクロック期間ではＡ機能とは異なるＢ機能を行うことができる。

図３は、メモリ再構成回路３２の構成例を示す図である。
図３においては、説明の便宜上、メモリ再構成回路３２に加えて、シーケンサー１１、メモリ３３−１、３３−２、及びＲＡＭポートＲＰ１、ＲＰ２を図示している。

メモリ再構成回路は、各ＲＡＭポートＲＰ１、ＲＰ２、…に対応して設けられたデコーダ４１Ａ、４１Ｂ及びセレクタ４４Ａ、４４Ｂを有する。また、メモリ再構成回路は、各メモリ３３−１、３３−２、…に対応して設けられたセレクタ４２Ａ、４２Ｂ、４３Ａ、４３Ｂ、４５Ａ、４５Ｂを有する。

図３から明らかなように、ＲＡＭポートＲＰ１とＲＰ２に対応する部分は同様に構成され、またメモリ３３−１と３３−２に対応する部分も同様に構成されるので、以下の説明では、ＲＡＭポートＲＰ１及びメモリ３３−１に対応する部分を代表として説明する。

デコーダ４１Ａは、ＲＡＭポートＲＰ１を介して入力されるアドレス信号ＡＤ１の所定ビット（例えば、アドレスＡＤ１の上位数ビット）が供給され、それをデコードする。さらに、デコーダ４１Ａは、デコード結果に応じたデコード信号を各メモリ３３−１、３３−２、…に対応して設けられたセレクタ４５Ａ、４５Ｂ、…に出力する。

セレクタ４２Ａは、各ＲＡＭポートＲＰ１、ＲＰ２、…を介して入力されるアドレスＡＤ１、ＡＤ２、…（但し、各デコーダに供給される所定ビットを除く）が供給される。セレクタ４２Ａは、供給されたアドレスＡＤ１、ＡＤ２、…の中から１つのアドレスを選択し、メモリ３３−１のアドレス入力端子ａｄに出力する。

同様に、セレクタ４３Ａは、各ＲＡＭポートＲＰ１、ＲＰ２、…を介して入力されるライトデータ信号ＷＤ１、ＷＤ２、…が供給され、その中から１つのライトデータを選択し、メモリ３３−１のライトデータ入力端子ｗｄに出力する。

また、セレクタ４４Ａは、各メモリ３３−１、３３−２、…から読み出される、すなわち各メモリのリードデータ出力端子ｒｄより出力されるリードデータが供給される。セレクタ４４Ａは、供給されるリードデータの中から１つのリードデータを選択し、リードデータ信号ＲＤ１としてＲＡＭポートＲＰ１を介して出力する。

セレクタ４５Ａは、各デコーダ４１Ａ、４１Ｂ、…から出力されるデコード信号が供給され、その中から１つのデコード信号を選択し、メモリ３３−１のチップセレクト入力端子ｃｓに出力する。

なお、デコーダ４１Ａ、セレクタ４２Ａ、４３Ａ、４４Ａ、４５Ａは、シーケンサー１１から供給されるコンフィグレーション情報に基づいて制御され、当該コンフィグレーション情報に応じてそれぞれ動的に回路構成が変更可能になっている。なお、メモリ３３−１の制御信号（リード信号、ライト信号等）はシーケンサー１１から供給される。

上記のようにメモリ再構成回路３２を構成することで、アドレスＡＤ１、ＡＤ２、…の所定ビットをデコードして得られたデコード信号が、セレクタ４５Ａ、４５Ｂ、…を介してメモリ３３−１、３３−２、…のチップセレクトとして入力され、どのメモリを使用するかが決定される。例えば、メモリ３３−１と３３−２をマージした形で使用するとともに、アドレスＡＤ１の最上位ビットの値が“０”のときにメモリ３３−１にチップセレクトを供給し、最上位ビットの値が“１”のときにメモリ３３−２にチップセレクトを供給するようにデコーダ４１Ａ及びセレクタ４５Ａ、４５Ｂを制御することで、ＲＡＭポートＲＰ１についてアドレス領域（アクセス可能なアドレス値の範囲）を拡張することができる。

また、アドレス、ライトデータ、及びリードデータに係るセレクタ４２、４３、４４、４５をシーケンサー１１から供給されるコンフィグレーション情報に基づいて制御することで、どのＲＡＭポートＲＰ１、ＲＰ２、…を介して入力される信号を選択するか、あるいはどのＲＡＭポートＲＰ１、ＲＰ２、…に対して信号を出力するかを任意に選択することができ、各ＲＡＭポートＲＰ１、ＲＰ２、…に対してどのようにメモリ３３−１、３３−２、…を割り当てるかを決定することができる。したがって、シーケンサー１１から供給されるコンフィグレーション情報に応じて、メモリ領域を動的に再構成し、任意のメモリ構成を形成することができる。

以上、説明したように本実施形態によれば、メモリ再構成回路３２が、コンフィグレーション情報に応じてＲＡＭポートＲＰに対するメモリの割り当てを動的に変更し、複数のメモリ３３−１〜３３−５により構成されるメモリ領域を再構成するので、目的に応じてメモリ構成を形成しメモリのサイズを任意に変更することができる。

なお、上述した本実施形態では、５つのメモリ３３−１〜３３−５と、２つの演算部３４を有する再構成可能な半導体装置を一例として示したが、メモリの数及び演算部の数はともに任意である。

また、上述した実施形態では、アドレス領域を拡張する場合を一例として示しているが、本発明はこれに限定されず、メモリ再構成回路３２によりメモリ領域を再構成し、例えばＲＡＭポートを介して入出力するデータのビット幅を変更するようにしても良い。このとき、例えばデータバス幅よりも入出力するデータの幅が小さい場合には、データバスにて冗長となる信号線に対しては、データ生成回路等を設けて予め定めた値を供給するようにすれば良い。

また、上述した実施形態では、１つのシーケンサー１１と１つの演算処理部１２とからなる再構成可能な半導体装置を一例として説明したが、例えば図４に示すような複数のクラスタを有する再構成可能な半導体装置に対しても本発明は適用可能である。

図４は、本実施形態における再構成可能な半導体装置の他の構成例を示す図である。
図４に示す再構成可能な半導体装置は、複数のクラスタ５１−１、５１−２、…、５１−ｎ（ｎは任意の自然数）、メモリ再構成回路５５、及び複数のメモリ５７からなるメモリ群５６を有する。

ここで、クラスタは、シーケンサー５２、バス（セレクタ／レジスタ）５３、及び複数の演算部５４で構成される。なお、シーケンサー５２、バス５３、及び演算部５４は、図２に示したシーケンサー１１、バス３１、及び演算部３４にそれぞれ相当するので説明は省略する。また、メモリ再構成回路５５についても、複数のクラスタ５１−１、５１−２、…、５１−ｎに対して外部に１つだけ設けるようにしただけで、何ら構成等は変わらないので説明は省略する。

図４に示すように、複数のクラスタ５１−１、５１−２、…、５１−ｎがある場合でも、１つのメモリ再構成回路５５を介してメモリ群５６に対してアクセスするようにしたことで、各クラスタ５１−１、５１−２、…、５１−ｎで使用するメモリのサイズを任意かつ動的に変更することが可能となる。

また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）構成情報に応じて動的に回路構成を再構成可能な半導体装置であって、
複数のメモリと、
上記構成情報を出力し当該半導体装置の状態を制御する制御回路と、
上記制御回路から供給される構成情報に応じて、上記複数のメモリにより構成されるメモリ領域を再構成するメモリ再構成回路とを備え、
上記メモリ再構成回路は、供給される上記構成情報に応じて、メモリポートに対する上記メモリの割り当てを動的に変更することを特徴とする半導体装置。
（付記２）上記メモリ再構成回路は、上記制御回路から供給される構成情報に応じて、上記メモリ領域を任意かつ動的に変更することを特徴とする付記１記載の半導体装置。
（付記３）上記メモリ再構成回路は、上記制御回路から供給される構成情報に応じて、上記メモリポートに対し上記メモリを１つ又は複数個併合して割り当てることを特徴とする付記１記載の半導体装置。
（付記４）上記メモリ再構成回路は、上記メモリポートを介して入力されるアドレス信号をデコードするデコーダを有し、
当該デコーダによるデコード結果に応じて、使用する上記メモリを選択し決定することを特徴とする付記１記載の半導体装置。
（付記５）上記デコーダは、上記制御回路から供給される構成情報に応じて回路構成が動的に変更可能であることを特徴とする付記４記載の半導体装置。
（付記６）上記デコーダは、入力される上記アドレス信号における上位の所定ビットをデコードすることを特徴とする付記４記載の半導体装置。
（付記７）上記メモリ再構成回路は、上記メモリポートを介して授受するアドレス信号、ライトデータ信号、及びリードデータ信号をそれぞれ選択する複数のセレクタを有することを特徴とする付記１記載の半導体装置。
（付記８）上記複数のセレクタは、上記制御回路から供給される構成情報に応じて回路構成が動的に変更可能であることを特徴とする付記７記載の半導体装置。
（付記９）上記メモリ再構成回路は、上記メモリポートからのアドレス信号が入力されるデコーダ及び第１のセレクタと、上記メモリポートからのライトデータ信号が入力される第２のセレクタと、上記メモリからの読み出しデータに係るリードデータ信号を上記メモリポートに対して出力する第３のセレクタとを有することを特徴とする付記１記載の半導体装置。
（付記１０）上記メモリ再構成回路は、上記メモリ領域を再構成して上記メモリポートからアクセス可能なアドレス値の範囲を拡張することを特徴とする付記１記載の半導体装置。
（付記１１）上記メモリ再構成回路は、上記メモリ領域を再構成して上記メモリポートを介して入出力されるデータ幅を変更することを特徴とする付記１記載の半導体装置。
（付記１２）クロック毎に回路構成が動的に変更可能であることを特徴とする付記１記載の半導体装置。
（付記１３）上記制御回路は、上記構成情報を記憶するコンフィグレーションメモリを有することを特徴とする付記１記載の半導体装置。
（付記１４）構成情報に応じて動的に回路構成を再構成可能な演算器と、
上記構成情報を出力し状態を制御する制御回路と
をそれぞれ有する複数の半導体回路と、
複数のメモリと、
上記制御回路から供給される構成情報に応じて、上記複数のメモリにより構成されるメモリ領域を再構成するメモリ再構成回路とを備え、
上記メモリ再構成回路は、供給される上記構成情報に応じて、上記半導体回路に対する上記メモリの割り当てを動的に変更することを特徴とする半導体装置。

本発明の実施形態に係る原理を説明するための図である。 本発明の実施形態における再構成可能な半導体装置の構成例を示す図である。 メモリ再構成回路の構成例を示す図である。 本実施形態における再構成可能な半導体装置の他の構成例を示す図である。 従来の再構成可能な半導体装置におけるメモリ構成を説明するための図である。

符号の説明

１１ シーケンサー
１２ 演算処理部
２１ 状態制御回路
２２ 状態レジスタ
２３ コンフィグレーションメモリ
３１ バス
３２ メモリ再構成回路
３３−１〜３３−５ メモリ
３４ 演算部

Claims (8)

1. 構成情報に応じてクロック単位で動的に回路構成を再構成可能な半導体装置であって、
   複数のメモリと、
   複数の演算部と、
   第１及び第２の構成情報を出力し当該半導体装置の構成を制御する制御回路と、
   上記複数のメモリに接続され、上記第２の構成情報に応じて、上記複数のメモリにより構成されるメモリ領域を再構成するメモリ再構成回路と、
   上記第１の構成情報に応じて、上記メモリ再構成回路に接続される複数のメモリポートと上記複数の演算部とに接続されたバス制御回路とを備え、
   上記メモリ再構成回路は、上記第２の構成情報に応じて、上記複数のメモリのうちどのメモリを上記メモリポートのうちどのメモリポートに接続するかをクロック単位で動的に変更することを特徴とする半導体装置。
2. 上記メモリ再構成回路は、上記制御回路から供給される第２の構成情報に応じて、メモリポートに対し上記メモリを１つ又は複数個併合して割り当てることを特徴とする請求項１記載の半導体装置。
3. 上記メモリ再構成回路は、上記メモリポートを介して入力されるアドレス信号をデコードするデコーダを有し、
   当該デコーダによるデコード結果に応じて、使用する上記メモリを選択し決定することを特徴とする請求項１又は２記載の半導体装置。
4. 上記デコーダは、入力される上記アドレス信号における上位の所定ビットをデコードすることを特徴とする請求項３記載の半導体装置。
5. 上記メモリ再構成回路は、上記メモリポートを介して授受するアドレス信号、ライトデータ信号、及びリードデータ信号をそれぞれ選択する複数のセレクタを有することを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
6. 上記メモリ再構成回路は、上記メモリ領域を再構成して上記メモリポートからアクセス可能なアドレス値の範囲を拡張することを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
7. クロック毎に回路構成が動的に変更可能であることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
8. 上記制御回路は、上記構成情報を記憶するコンフィギュレーションメモリを有することを特徴とする請求項１〜７の何れか１項に記載の半導体装置。

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