JP6254517B2 - 媒体取扱装置 - Google Patents
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Description
<紙幣リサイクル装置の構成>
図4は、実施例1の紙幣リサイクル装置の外観を示す図である。図4において、紙幣リサイクル装置1は、紙幣入出金口11を有する。
図10は、実施例1のFPGAの処理の説明に供するフローチャートである。図10には、一例として、1kメモリ用アドレスを1Mメモリ用アドレスに変換する場合を示す。但し、図10では、デバイスアドレスを認識する処理は省略し、認識後の処理を示す。
1kメモリであるメモリm2を搭載するユニットU2から、1Mメモリであるメモリm2’とFPGA25とを搭載するユニットU2’への交換後、紙幣リサイクル装置1のメンテナンス等に伴って、将来的に、残りのユニットU1,U3,U4−1〜U4−4のすべてが、1MメモリとFPGA25とを搭載するユニットに交換される場合が想定される。この場合には、1Mメモリを有効に利用するために、1kメモリ用のプログラムを、1Mメモリに関連付けられた16ビットのワードアドレスを形成するプログラムに変更するのが好ましい。
実施例2では、デバイスコードは、メモリの容量に応じて設定される。図11は、実施例2のデバイスコードの一例を示す図である。例えば、1kメモリに対しては、従来通り、メモリに共通のデバイスコードである「1010」を関連付ける。これに対し、1Mメモリに対しては、「110」に1ビットのページアドレス「P0」を付加した4ビットのデバイスコードを関連付ける。
図12及び図13は、実施例2の特別アドレスの一例を示す図である。図12に示すように、特別アドレスは、8ビットのデバイスアドレスと、16ビットのワードアドレスとから形成される。また、8ビットのデバイスアドレスは、4ビットの特別デバイスコードと、3ビットのスレーブアドレスと、1ビットのR/W要求とから形成される。例えば、CPU21がメモリm2’にアクセスする場合は、図13に示すように、スレーブアドレスに「001」が設定される。
図16は、実施例2のFPGAの処理の説明に供するフローチャートである。
11 紙幣入出金口
12 プール部
13 紙幣鑑別機
14−1〜14−4 カセット
15 搬送路
21 CPU
22 メモリ
23 I2Cバス
24 制御ライン
25 FPGA
m1〜m7 1kメモリ
m2’1Mメモリ
U1 紙幣入出金ユニット
U2,U2’ プールユニット
U3 鑑別ユニット
U4−1〜U4−4 カセットユニット
Claims (2)
- 複数のユニットと、
前記複数のユニットのそれぞれに搭載された複数のメモリであって、第一の容量の第一メモリと、前記第一の容量と異なる第二の容量の第二メモリとを含む前記複数のメモリと、
前記複数のメモリに対してI2Cバスを介してアクセスを行う単一のCPUと、
前記第一メモリの前記第一の容量に関連付けられた第一のビット数を有する第一スレーブアドレスを予め設定された変換器と、を具備し、
前記変換器は、前記単一のCPUによる前記第二メモリへのアクセス時に、前記単一のCPUから前記I2Cバスへ出力された第一アドレスであって、前記第一スレーブアドレスを含む前記第一アドレスを、前記第二メモリの前記第二の容量に関連付けられた第二のビット数であって、前記第一のビット数より少ない前記第二のビット数を有する第二スレーブアドレスを含む第二アドレスに変換する、
媒体取扱装置。 - 前記変換器は、前記複数のユニットのうち前記第二メモリが搭載されたユニットに搭載される、
請求項1に記載の媒体取扱装置。
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