CN105719390B - 介质处理装置 - Google Patents

Abstract

介质处理装置，能够由单一的CPU对多个单元分别搭载的容量相互不同的多个存储器进行访问。纸币再利用装置(1)具有单元(U1、U2’、U3、U4－1～U4－4)、存储器(m1、m2’、m3～m7)、单一的CPU(21)和FPGA(25)。存储器(m1、m3～m7)分别搭载于单元(U1、U3、U4－1～U4－4)，存储器(m2’)搭载于单元(U2’)。存储器(m1、m3～m7)的容量是1k字节，存储器(m2’)的容量是1M字节。CPU(21)经由I2C总线(23)对存储器(m1、m2’、m3～m7)进行访问。FPGA(25)在由CPU(21)访问存储器(m2’)时，将从CPU(21)输出的1k存储器用地址转换为1M存储器用地址。

Description

介质处理装置

技术领域

本发明涉及介质处理装置。

背景技术

作为对纸币等介质进行处理的介质处理装置之一，例如有纸币再利用(recycle)装置。纸币再利用装置具备：纸币鉴别机，其对从纸币出入款口投入的纸币的币种、编号和真伪等进行鉴别；按照币种类别收纳纸币的多个盒；以及暂时聚集所入款的纸币的池(pool)部等。例如，纸币再利用装置在入款时，将由纸币鉴别机进行鉴别后的纸币暂时聚集到池部，在所入款的纸币不包含假币的情况下，将聚集在池部的纸币收纳到与币种对应的盒中，另一方面，在所入款的纸币包含假币的情况下，将聚集在池部的纸币退还到纸币出入款口。此外，例如纸币再利用装置在出款时，根据顾客所指定的出款金额，从各盒取出纸币并暂时聚集到池部后，从纸币出入款口送出所聚集的纸币。这样，在纸币再利用装置中，将存入的纸币再利用为出款用的纸币。

在纸币再利用装置中，为了使得维护和故障时的修理变得容易，存在形成被分割为多个单元的构造的纸币再利用装置。例如，纸币再利用装置被单元化为包含纸币出入款口的“纸币出入款单元”、包含纸币鉴别机的“鉴别单元”、包含池部的“池单元”、和包含盒的“盒单元”等。

此外，在单元化的纸币再利用装置中，存在以下的纸币再利用装置：按照每个单元搭载存储器，使得能够记录各单元的制造信息和实际运转性能等数据。此外，在按照每个单元搭载存储器的纸币再利用装置中，存在利用单一的CPU(Central Processing Unit：中央处理单元)控制多个单元的纸币再利用装置。

此外，在由CPU进行的存储器的访问控制中，大多使用串行通信，例如使用I2C(Inter-Integrated Circuit：内部集成电路，I-squared-C)标准或SPI(SerialPeripheral Interface：串行外设接口)标准的串行通信。

在I2C标准中，用于进行对存储器的访问的地址由“设备地址”和“字地址”形成。此外，“设备地址”包含“设备代码”和“R/W请求”。“设备地址”根据存储器的容量，包含“从属地址”和“页面地址”的双方或一方。设备地址为8位，设备代码为4位，R/W请求为1位。R/W请求在写请求的情况下被设定为“0”，在读请求的情况下被设定为“1”。8位的设备地址中的3位能够由从属地址和页面地址进行使用。

在I2C标准中，存储容量与从属地址、页面地址以及字地址的各地址的位数之间的对应关系如图1所示。图1是示出I2C标准中的各地址的位数的图。在I2C标准中，在控制对象为串行EEPROM(Electrically Erasable Programmable Read-Only Memory：电可擦除可编程只读存储器)的情况下，设备代码一律被设定为“1010”。与此相对，例如在控制对象的存储器的容量为1k字节的情况下，从属地址由3位形成、页面地址由0位形成、字地址由8位形成，另一方面，在控制对象的存储器的容量为1M字节的情况下，从属地址由2位形成、页面地址由1位形成、字地址由16位形成。这样，将从属地址、页面地址以及字地址的各地址的位数(即，地址的格式)与存储器的容量进行了关联。以下，有时将容量为1k字节的存储器称作“1k存储器”、容量为1M字节的存储器称作“1M存储器”。

此外，I2C标准的通信序列如以下所示。图2和图3是示出I2C标准的通信序列的一例的图。图2示出控制对象为1k存储器的情况下的通信序列，图3示出控制对象为1M存储器的情况下的通信序列。CPU处于主设备侧，存储器处于从设备侧。

即，如图2所示，在控制对象为1k存储器的情况下，首先CPU接着1位的启动条件(ST)，输出8位的设备地址。8位的设备地址由表示控制对象是串行EEPROM的“1010”这4位的设备代码、指定访问对象的存储器的3位的从属地址、和1位的R/W请求形成。接着，CPU在接收到针对设备地址的ACK位时，输出指定存储器上的地址的8位的字地址。然后，CPU在接收到针对字地址的ACK位时，输出8位的数据。进而，CPU在接收到针对数据的ACK位时，输出停止条件(SP)。通过这一系列的序列，在通过3位的从属地址指定的1k存储器中，在通过8位的字地址指定的区域中，进行8位的数据的写或读。以下，有时将由4位的特定的设备代码(例如“1010”)、3位的从属地址、1位的R/W请求和8位的字地址形成的地址，即用于正确地访问1k存储器的地址称作“1k存储器用地址”。

此外，如图3所示，在控制对象为1M存储器的情况下，首先CPU接着1位的启动条件(ST)，输出8位的设备地址。8位的设备地址由表示控制对象是存储器的“1010”这4位的设备代码、指定访问对象的存储器的2位的从属地址、1位的页面地址和1位的R/W请求形成。接着，CPU在接收到针对设备地址的ACK位时，输出指定存储器上的地址的16位的字地址中的前8位(以下有时称作“前半字地址”)。然后，CPU在接收到针对前半字地址的ACK位时，输出16位的字地址中的后8位(以下有时称作“后半字地址”)。继而，CPU在接收到针对后半字地址的ACK位时，输出8位的数据。进而，CPU在接收到针对数据的ACK位时，输出停止条件(SP)。通过这一系列的序列，在通过2位的从属地址指定的1M存储器中，在通过16位的字地址指定的区域中，进行8位的数据的写或读。以下，有时将由4位的特定的设备代码(例如“1010”)、2位的从属地址、1位的页面地址、1位的R/W请求和16位的字地址形成的地址，即用于正确地访问1M存储器的地址称作“1M存储器用地址”。

【专利文献1】日本特开2010-061371号公报

【专利文献2】日本特开2009-205411号公报

【专利文献3】日本特开2002-236611号公报

如上所述，在I2C标准中，从属地址、页面地址和字地址的各地址的位数按照每个存储器的容量而不同。例如，为了正确地访问1k存储器，从属地址为3位、页面地址为0位、字地址为8位，相对于此，为了正确地访问1M存储器，从属地址为2位、页面地址为1位、字地址为16位。即，为了正确地访问1k存储器，需要1k存储器用地址，为了正确地访问1M存储器，需要1M存储器用地址。因此例如，在用1k存储器用地址访问1M存储器时，由于字地址的位数差异等，在1M存储器中，导致误识别对数据进行写或读的地址。

因此，在单元化的纸币再利用装置中，在伴随每个单元的维护、或每个单元的修理和更换，各单元所搭载的存储器的容量在单元之间变为不同的情况下，以往，由单一的CPU执行访问某个特定容量的存储器的程序时，难以正确地访问多个存储器。例如，在纸币再利用装置内混合存在搭载1k存储器的旧单元和搭载1M存储器的新单元时，以往，需要变更为能够识别所搭载的存储器的程序，或者需要搭载两个CPU，一个CPU执行形成1k存储器用地址的程序，另一个CPU执行形成1M存储器用地址的程序。换言之，以往，在单元化的纸币再利用装置中，在单一的CPU的情况下，难以没有程序变更地，将搭载1k存储器的多个旧单元的一部分更换为搭载1M存储器的新单元。因此，以往即使在新规格的纸币再利用装置与旧规格的纸币再利用之间共享单元，在两者之间，存储器的容量不同的情况下，也产生了如下状况：难以没有程序变更地，直接用单一的CPU进行单元单位的更换。因此，需要防备维护或故障时的修理等，准备新规格的单元和旧规格的单元的双方。

发明内容

公开的技术是鉴于上述情况而完成的，其目的在于由单一的CPU对多个单元分别搭载的容量相互不同的多个存储器进行访问。

在公开的方式中，介质处理装置具有多个单元、多个存储器、单一的CPU和转换器。所述多个存储器分别搭载于所述多个单元，且包含第一容量的第一存储器、和与所述第一容量不同的第二容量的第二存储器。所述单一的CPU经由I2C总线，对所述多个存储器进行访问。在由所述单一的CPU访问所述第二存储器时，所述转换器将从所述单一的CPU输出到所述I2C总线的采用第一格式的第一地址，转换为采用与所述第二容量相关联的第二格式的第二地址。

根据公开的方式，能够由单一的CPU对多个单元分别搭载的容量相互不同的多个存储器进行访问。

附图说明

图1是示出I2C标准中的各地址的位数的图。

图2是示出I2C标准的通信序列的一例的图。

图3是示出I2C标准的通信序列的一例的图。

图4是示出实施例1的纸币再利用装置的外观的图。

图5是示出实施例1的纸币再利用装置的构造的一例的图。

图6是示出实施例1的纸币再利用装置的结构的一例的图。

图7是示出实施例1的纸币再利用装置的结构的一例的图。

图8是示出实施例1的1k存储器用地址的一例的图。

图9是示出实施例1的1M存储器用地址的一例的图。

图10是用于说明实施例1的FPGA的处理的流程图。

图11是示出实施例2的设备代码的一例的图。

图12是示出实施例2的特殊地址的一例的图。

图13是示出实施例2的特殊地址的一例的图。

图14是示出实施例2的1M存储器用地址的一例的图。

图15是示出实施例2的1M存储器用地址的一例的图。

图16是用于说明实施例2的FPGA的处理的流程图。

标号说明

1：纸币再利用装置；11：纸币出入款口；12：池部；13：纸币鉴别机；14－1～14－4：盒；15：输送路径；21：CPU；22：存储器；23：I2C总线；24：控制线；25：FPGA；m1～m7：1k存储器；m2’：1M存储器；U1：纸币出入款单元；U2、U2’：池单元；U3：鉴别单元；U4－1～U4－4：盒单元。

具体实施方式

以下，根据附图，说明本申请所公开的介质处理装置的实施例。以下，作为介质处理装置的一例，说明将纸币作为介质的纸币再利用装置。但是，不是通过以下的实施例来限定本申请所公开的介质处理装置，介质处理装置例如还包含将纸作为介质来进行打印的打印机等。打印机有时被单元化为进纸单元、打印单元和排纸单元等。另外，在各实施例中，对具有相同功能的结构标注相同的标号，并省略重复说明。

[实施例1]

＜纸币再利用装置的结构＞

图4是示出实施例1的纸币再利用装置的外观的图。在图4中，纸币再利用装置1具有纸币出入款口11。

图5是示出实施例1的纸币再利用装置的构造的一例的图。图5是侧剖视图。在图5中，纸币再利用装置1被单元化为了单元U1、U2、U3、U4－1～U4－4的各单元。单元U1是具有纸币出入款口11的纸币出入款单元。单元U2是具有池部12的池单元。单元U3是具有纸币鉴别机13的鉴别单元。单元U4－1～U4－4的各单元是具有盒14－1～14－4各盒的盒单元。例如，在盒14－1中收纳一万日元纸币，在盒14－2中收纳五千日元纸币，在盒14－3中收纳二千日元纸币，在盒14－4中收纳一千日元纸币。

在纸币再利用装置1中，存入到纸币出入款口11的纸币在通过输送路径15被输送到纸币鉴别机13进行了鉴别后，被暂时聚集到池部12。在利用纸币鉴别机13的鉴别结果是所存入的纸币不包含假币的情况下，从池部12通过输送路径15输送聚集在池部12的纸币，根据币种将纸币收纳到盒14－1～14－4的任意一个盒中。另一方面，在所存入的纸币包含假币的情况下，通过输送路径15将聚集在池部12的纸币退还到纸币出入款口11。

此外，在纸币再利用装置1中，在出款时，根据顾客所指定的出款金额，从各盒14－1～14－4中取出纸币，并通过输送路径15将所取出的纸币暂时聚集到池部12。然后，在与出款金额对应的纸币全部聚集到池部12时，所聚集的纸币通过输送路径15而从纸币出入款口11被送出。

图6是示出实施例1的纸币再利用装置的结构的一例的图。图6是示出单元更换前的结构的框图。在图6中，纸币再利用装置1具有单元U1、U2、U3、U4－1～U4－4、CPU 21、存储器22、I2C总线23和控制线24。CPU 21是搭载于纸币再利用装置1的单一的CPU。

在单元更换前，在单元U1、U2、U3、U4－1～U4－4的各单元中搭载有存储器m1～m7的各存储器。存储器m1～m7的容量全部相同，例如为1k字节。即，在单元更换前，存储器m1～m7全部是1k存储器。

在存储器22中存储有程序PGM1，通过由CPU 21执行程序PGM1，进行单元U1、U2、U3、U4－1～U4－4的控制、以及对存储器m1～m7的数据的写和读。CPU21对单元U1、U2、U3、U4－1～U4－4的控制经由控制线24进行。此外，CPU 21对存储器m1～m7的访问经由I2C总线23进行。

CPU 21在访问存储器m1～m7中的任意一个时，按照程序PGM1，形成用于数据的写或读的地址，并输出到I2C总线23。如图2所示，从CPU 21输出到I2C总线23的地址由8位的设备地址、和8位的字地址形成。此外，8位的设备地址由“1010”这4位的设备代码、3位的从属地址和1位的R/W请求形成。即，从CPU 21输出到I2C总线23的地址是1k存储器用地址。此外，程序PGM1是1k存储器用的程序。

图7是示出实施例1的纸币再利用装置的结构的一例的图。图7是示出单元更换后的结构的框图。图6的单元U2在图7中被更换为了单元U2’。单元U2’与单元U2同样，是池单元。但是，单元U2搭载了作为1k存储器的存储器m2，与此相对，单元U2’搭载了作为1M存储器的存储器m2’。并且，单元U2’搭载了FPGA(Field-Programmable Gate Array：现场可编程门阵列)25。

这里，如图7所示，在作为1k存储器的存储器m1、m3～m7中，分别设定了3位的从属地址SA1、SA3～SA7。例如，在存储器m1中设定“000”的从属地址，在存储器m3中设定“010”的从属地址。此外，由于存储器m1、m3～m7是1k存储器，因此用于访问存储器m1、m3～m7的各个存储器的字地址WA1、WA3～WA7是8位。

与此相对，在作为1M存储器的存储器m2’中，设定了2位的从属地址SA2’。例如，在存储器m2’中设定了“00”的从属地址。此外，由于存储器m2’是1M存储器，因此用于访问存储器m2’的字地址WA2’是16位。

此外，由于更换前的单元U2所搭载的存储器m2是1k存储器，因此设定了3位的从属地址SA2。例如，在存储器m2中设定了“001”的从属地址。并且，由于存储器m2是1k存储器，因此用于访问存储器m2的字地址WA2是8位。

并且，由于程序PGM1是1k存储器用的程序，因此在由CPU 21访问存储器m2’时，从CPU 21向I2C总线23输出1k存储器用地址。但是，由于存储器m2’是1M存储器，因此利用1k存储器用地址难以正确地进行访问。

因此，FPGA 25在由CPU 21访问存储器m2’时，按照图1所示的对应关系，将从CPU21输出到I2C总线23的1k存储器用地址转换为1M存储器用地址。例如，FPGA 25按照图1所示的对应关系，将图8所示的1k存储器用地址转换为图9所示的1M存储器用地址。图8是示出实施例1的1k存储器用地址的一例的图，图9是示出实施例1的1M存储器用地址的一例的图。

即，如图8所示，在由CPU 21访问存储器m2’时，从CPU 21输出到I2C总线23的1k存储器用地址由8位的设备地址和8位的字地址形成。8位的设备地址由“1010”这4位的设备代码、“001”这3位的从属地址和1位的R/W请求形成。

在FPGA 25中，预先设定了与在更换前的单元U2所搭载的存储器m2中设定的从属地址相同的“001”这3位的从属地址。此外，在更换后的单元U2’所搭载的存储器m2’中，预先设定了“00”这2位的从属地址。因此，接收到图8所示的1k存储器用地址的FPGA 25将8位的设备地址内的“001”这3位的从属地址(图8)转换为“00”这2位的从属地址、和1位的虚拟位(例如值为“0”的位)(图9)。在图9中，虚拟位相当于页面地址。由此，将1k存储器用的设备地址转换为1M存储器用的设备地址。

此外，FPGA 25在1k存储器用地址中的8位的设备地址与8位的字地址之间，增加了“00000000”这8位的虚拟位地址，作为1M存储器用地址的前半字地址(图9)。由此，1k存储器用地址中的8位的字地址(图8)成为1M存储器用地址的后半字地址(图9)。即，将1k存储器用的8位的字地址转换为1M存储器用的16位的字地址。

因此，通过由FPGA 25进行的这样的地址转换，即使程序PGM1是1k存储器用的程序，CPU 21也能够访问作为1M存储器的存储器m2’。即，CPU 21能够访问存储器m2’，而不用将程序PGM1变更为1M存储器用。此外，由于程序PGM1一直是1k存储器用的程序，因此针对存储器m1、m3～m7，与从单元U2更换为单元U2’前同样，能够由CPU 21使用1k存储器用地址进行访问。

此外，通过FPGA 25将1k存储器用地址转换为1M存储器用地址，因此从CPU21输出到I2C总线23的地址可以仅是1k存储器用地址。即，不需要变更程序PGM1，且除了CPU 21以外，不需要另外设置形成1M存储器用地址的CPU。因此，在纸币再利用装置1中，能够没有程序PMG1的变更地，直接利用单一的CPU 21，将搭载1k存储器的多个旧单元U1～U3、U4－1～U4－4中的一部分单元U2更换为搭载1M存储器的新单元U2’。

即，纸币再利用装置1具有FPGA 25，由此能够没有程序变更地，由单一的CPU对多个单元分别搭载的容量相互不同的多个存储器进行访问。

此外，FPGA 25与作为1M存储器的存储器m2’一起被搭载于单元U2’，因此仅通过将单元U2更换为单元U2’，就能够进行从CPU 21对存储器m2’的访问。因此，能够容易地搭载存储容量相互不同的多个单元，并且容易地进行每个单元的存储容量的变更。

此外，1M存储器用地址中的从属地址是2位，所以在直接使用了1M存储器用地址时，最多只有4个从设备能够与CPU 21连接，因此，有5个以上的存储器无法连接到CPU 21。与此相对，在实施例1中，设定了3位的从属地址的FPGA 25将3位的从属地址转换为2位的从属地址，所以最多只有8个从设备能够与CPU 21连接，因此，在单元更换后，也与单元更换前同样，能够将7个存储器连接到CPU 21。

<FPGA的处理>

图10是用于说明实施例1的FPGA的处理的流程图。在图10中，作为一例，示出将1k存储器用地址转换为1M存储器用地址的情况。其中，图10中，省略识别设备地址的处理，示出识别后的处理。

FPGA 25在识别出设备代码，并且识别出从属地址是选择FPGA 25的从属地址后，将3位的从属地址转换为2位的从属地址(步骤S11)。

接着，FPGA 25紧接着转换后的2位的从属地址之后，追加1位的虚拟位作为页面地址(步骤S12)。因此，通过步骤S11、S12的处理，将1k存储器用地址中的3位的从属地址转换为1M存储器用地址中的2位的从属地址、和1位的页面地址。

继而，FPGA 25紧接着8位的字地址之前，追加8位的虚拟位地址，作为16位的字地址中的前半字地址(步骤S13)。由此，将1k存储器用地址中的8位的字地址转换为1M存储器用地址中的16位的字地址。

这样，FPGA 25作为进行地址转换的转换器发挥功能。

[实施例2]

假设如下情况：在从搭载作为1k存储器的存储器m2的单元U2更换为搭载作为1M存储器的存储器m2’和FPGA 25的单元U2’后，伴随纸币再利用装置1的维护等，将来将剩余的单元U1、U3、U4－1～U4－4全部更换为搭载1M存储器和FPGA 25的单元。该情况下，为了有效地利用1M存储器，优选将1k存储器用的程序变更为形成与1M存储器相关联的16位字地址的程序。

但是，该情况下，在FPGA 25一律进行了实施例1所记载那样的地址转换时，导致进行错误的转换，从而难以进行对1M存储器的正确访问。此外，仅单纯地将程序变更为用于访问1M存储器的程序时，1M存储器用地址中的从属地址是2位，因此最多仅能够搭载4个存储器，难以满足期望的功能。

因此，在实施例2中，如以下那样，在1M存储器的新的访问标准下，FPGA 25进行与从CPU 21输出的地址对应的地址转换。

＜设备代码的设定＞

在实施例2中，设备代码根据存储器的容量进行设定。图11是示出实施例2的设备代码的一例的图。例如，针对1k存储器，如以往那样，对存储器关联作为公共的设备代码的“1010”。与此相对，针对1M存储器，关联对“110”附加1位的页面地址“P0”而得到的4位的设备代码。

因此，在由CPU 21执行的程序是1k存储器用的程序的情况下，通过CPU 21将设备代码设定为“1010”，从CPU 21输出包含“1010”这一设备代码的1k存储器用地址。另一方面，在由CPU 21执行的程序是1M存储器用的程序的情况下，通过CPU 21，将设备代码设定为“110”和“P0”，从CPU 21输出包含由“110”和“P0”形成的设备代码的地址。以下，有时将由“110”和“P0”形成的设备代码称作“特殊设备代码”，将包含特殊设备代码的地址称作“特殊地址”。

<FPGA的处理>

图12和图13是示出实施例2的特殊地址的一例的图。如图12所示，特殊地址由8位的设备地址和16位的字地址形成。此外，8位的设备地址由4位的特殊设备代码、3位的从属地址和1位的R/W请求形成。例如，在CPU 21访问存储器m2’的情况下，如图13所示那样，对从属地址设定“001”。

与此相对，FPGA 25在判断为从CPU 21输出了图12所示的特殊地址的情况下，将特殊地址转换为图14所示的1M存储器用地址。即，FPGA 25将特殊设备代码转换为作为存储器共享的设备代码的“1010”，将3位的从属地址转换为2位的从属地址、和1位的页面地址“P0”。因此例如，与存储器m2’一起被搭载于单元U2’的FPGA 25将图13所示的特殊地址转换为图15所示的1M存储器用地址。图14和图15是示出实施例2的1M存储器用地址的一例的图。

这里，FPGA 25基于设备代码，判断从CPU 21输出的地址是1k存储器用地址、还是特殊地址。

即，FPGA 25在设备代码的最上3位是“101”的情况下，判断为从CPU 21输出的地址是1k存储器用地址，从而如实施例1所记载那样，将1k存储器用地址转换为1M存储器用地址。因此该情况下，将8位的字地址转换为16位的字地址。

另一方面，FPGA 25在设备代码的最上3位是“110”的情况下，判断为从CPU 21输出的地址是特殊地址，从而如实施例2所记载那样，将特殊地址转换为1M存储器用地址。特殊地址所包含的字地址和1M存储器用地址所包含的字地址均是16位，依次在从特殊地址向1M存储器用地址的转换时，不进行字地址的转换。

<FPGA的处理>

图16是用于说明实施例2的FPGA的处理的流程图。

首先，FPGA 25如上述那样，基于设备代码，判断从CPU 21输出的地址是1k存储器用地址、还是特殊地址，并且判断从属地址是否为选择FPGA 25的从属地址。即，FPGA 25判断地址类别(步骤S21)。

FPGA 25在判断为从CPU 21输出的地址是1k存储器用地址的情况下，按照实施例1的流程图(图10)进行地址转换(步骤S22)。因此，在步骤S22中，将8位的字地址转换为16位的字地址。

另一方面，FPGA 25在判断为从CPU 21输出的地址是特殊地址的情况下，将特殊地址所包含的3位的从属地址转换为2位的从属地址(步骤S23)。

接着，FPGA 25复制特殊地址所包含的1位的页面地址“P0”，并附加到紧接着转换后的2位的从属地址之后(步骤S24)。

然后，FPGA 25将特殊地址所包含的设备代码、即特殊设备代码转换为存储器所共享的设备代码“1010”(步骤S25)。

如上所述，在实施例1和实施例2中，纸币再利用装置1具有单元U1、U2’、U3、U4－1～U4－4、存储器m1、m2’、m3～m7、单一的CPU 21和FPGA 25。存储器m1、m3～m7分别搭载于单元U1、U3、U4－1～U4－4，存储器m2’搭载于单元U2’。存储器m1、m3～m7的容量是1k字节，存储器m2’的容量是1M字节。CPU 21经由I2C总线23对存储器m1、m2’、m3～m7进行访问。FPGA25在由CPU 21访问存储器m2’时，将从CPU 21输出的1k存储器用地址或特殊地址转换为1M存储器用地址。1k存储器用地址和特殊地址采用规定的格式。此外，1M存储器用地址采用与存储器m2’的容量即1M字节相关联的格式。

由此，能够由单一的CPU对多个单元分别搭载的容量相互不同的多个存储器进行访问。

此外，在实施例1中，1k存储器用地址包含与存储器m1、m3～m7的容量即1k字节相关联的8位的字地址。1M存储器用地址包含与存储器m2’的容量即1M字节相关联的16位的字地址。FPGA 25将8位的字地址转换为16位的字地址。

由此，能够没有程序变更地，直接利用单一的CPU，将搭载1k存储器的多个旧单元中的一部分单元更换为搭载1M存储器的新单元。

此外，在实施例1中，1k存储器用地址包含与存储器m1、m3～m7的容量即1k字节相关联的3位的从属地址。1M存储器用地址包含与存储器m2’的容量即1M字节相关联的2位的从属地址。FPGA 25将3位的从属地址转换为2位的从属地址。

由此，在单元更换后，也能够将与单元更换前相同数量的存储器连接到CPU。

此外，在实施例1中，FPGA 25被搭载于搭载了1M存储器的单元U2’。

由此，能够容易地进行每个单元的存储器容量的变更。

此外，在实施例2中，CPU 21输出1k存储器用地址，该1k存储器用地址包含与存储器m1、m3～m7的容量即1k字节相关联的第一设备代码；或输出特殊地址，该特殊地址包含与存储器m2’的容量即1M字节相关联的第二设备代码。FPGA 25在从CPU 21输出的地址所包含的设备代码是第一设备代码时，进行字地址转换，将与1K字节相关联的8位的字地址转换为与1M字节相关联的16位的字地址。另一方面，FPGA 25在从CPU 21输出的地址所包含的设备代码是第二设备代码时，不进行字地址转换。

由此，为了既能够应对1k存储器还能够应对1M存储器，通过预先变更程序PGM1，更换后的单元所搭载的FPGA能够根据从CPU输出的地址，切换字地址转换的有无。因此，不论CPU执行的程序是形成1k存储器用的字地址，还是形成1M存储器用的字地址，都能够利用同一FPGA正确地访问1M存储器。因此，即使在将1k存储器用的程序变更为了1M存储器用的程序的情况下，也不需要FPGA的更换或拆卸，因此能够实现维护作业的省力化、以及更换单元的共享。

此外，在实施例1中，能够不变更而直接利用已有的单元的硬件和程序，并在更换后的单元上自由地搭载1M存储器。

此外，在实施例2中，直接利用已有的单元的硬件，仅通过程序的变更，能够在更换后的单元中自由地搭载1k存储器或1M存储器。

并且本发明不直接限定为上述实施方式，在实施阶段可以在不脱离其主旨的范围内对结构要素进行变形使其具体化。此外，能够通过上述实施方式公开的多个结构要素的适当组合形成各种发明。例如，可以适当组合实施方式示出的所有结构要素。并且，可以适当组合不同实施方式的结构要素。当然能够在这样的不脱离发明主旨的范围内进行各种变形和应用。

Claims (2)

1.一种介质处理装置，其中，该介质处理装置具备：

多个单元；

多个存储器，它们分别搭载于所述多个单元，所述多个存储器包含第一容量的第一存储器、和与所述第一容量不同的第二容量的第二存储器；

单一的CPU，其经由I2C总线，对所述多个存储器进行访问；以及

转换器，在该转换器中预先设定有第一从属地址，所述第一从属地址具有与所述第一存储器的所述第一容量相关联的第一位数，

所述转换器在由所述单一的CPU访问所述第二存储器时，将从所述单一的CPU输出到所述I2C总线的包含所述第一从属地址的第一地址，转换为包含第二从属地址的第二地址，所述第二从属地址具有与所述第二存储器的所述第二容量相关联的第二位数，该第二位数比所述第一位数少。

2.根据权利要求1所述的介质处理装置，其中，

所述转换器被搭载于所述多个单元中的搭载有所述第二存储器的单元。