CN109949848A - 存储器系统及存储器系统的操作方法 - Google Patents

存储器系统及存储器系统的操作方法 Download PDF

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Abstract

本发明涉及一种存储器系统的操作方法，该方法可包括：对存储在联接到第一字线的第一存储器单元中的第一数据执行第一读取操作；对第一数据执行错误校正操作；当错误校正操作失败时，对联接到第二字线的第二存储器单元执行干扰编程操作；以及在执行干扰编程操作之后，对存储在第一存储器单元中的第一数据执行第二读取操作。

Description

存储器系统及存储器系统的操作方法
相关申请的交叉引用
本申请要求于2017年12月20日提交的申请号为10-2017-0176580的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开的各个实施例总体涉及一种存储器系统及该存储器系统的操作方法。特别地，实施例涉及一种对相邻存储器单元执行干扰编程操作以改善存储器单元的阈值电压分布的存储器系统，以及该存储器系统的操作方法。
背景技术
半导体存储器装置可被分为易失性半导体存储器装置和非易失性半导体存储器装置。虽然易失性半导体存储器装置具有可高速地执行读取和写入的优点，但其具有当电源被中断时丢失存储在其中的信息的缺点。相反地，即使电源被中断，非易失性半导体存储器装置也可保持存储在其中的信息。因此，不管电力是否被供应，非易失性半导体存储器装置用于存储需要被保持的信息。
非易失性半导体存储器装置的示例可包括掩模只读存储器(MROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)等。
非易失性半导体存储器装置的代表性示例是闪速存储器装置。闪速存储器装置已被广泛地用作用于诸如以下的电子装置的音频和视频数据存储介质：计算机、移动电话、个人数字助理(PDA)、数码相机、便携式摄像机、录音机、MP3播放器、手持式个人计算机(PC)、游戏机、传真机、扫描仪和打印机。
近来，随着对高集成度存储器装置的需求增加，多位闪速存储器装置变得受人欢迎，其中，在该多位闪速存储器装置中，多个位被存储在单个存储器单元中。
存储器装置可包括联接到单个字线的多个存储器单元，并且可执行将数据存储在存储器单元中的编程操作和擦除编程的数据的擦除操作。
发明内容
本公开的各个实施例涉及一种可以提高其可靠性的存储器系统以及该存储器系统的操作方法。
本公开的实施例可提供一种存储器系统的操作方法。该方法可包括：对存储在联接到第一字线的第一存储器单元中的第一数据执行第一读取操作；对第一数据执行错误校正操作；当错误校正操作失败时，对联接到第二字线的第二存储器单元执行干扰编程操作；以及在执行干扰编程操作之后，对存储在第一存储器单元中的第一数据执行第二读取操作。
本公开的实施例可提供一种存储器装置的操作方法。该方法可包括：对存储在联接到第一字线的第一存储器单元中的第一数据执行第一读取操作；对存储在第二存储器单元中的第二数据执行读取操作，第二存储器单元联接到邻近第一字线的第二字线；对第二存储器单元执行干扰编程操作；以及在执行干扰编程操作之后对存储在第一存储器单元中的第一数据执行第二读取操作，其中干扰编程操作使由第一存储器单元形成的一个或多个编程阈值电压分布的宽度减小。
本公开的实施例可提供一种存储器系统。该存储器系统可包括：第一物理页面，存储数据；第二物理页面，被布置成邻近第一物理页面；控制逻辑，控制对第一物理页面和第二物理页面的读取操作和编程操作；以及错误检查和校正单元，对从第一物理页面和第二物理页面读取的数据执行错误校正操作，其中当错误检查和校正单元对从第一物理页面读取的数据执行的错误校正操作失败时，控制逻辑对第二物理页面执行编程操作。
本公开的实施例可提供一种存储器系统。该存储器系统包括：存储器装置和控制器，该控制器控制存储器装置在对联接到邻近第二字线的第一字线的第一多层单元的读取操作失败时，对联接到第二字线的第二多层单元执行干扰编程操作，并且对该第一多层单元执行另一读取操作，其中在干扰编程操作期间，控制器控制存储器装置以对存储在第二多层单元中的数据进行备份，将擦除阈值电压分布的第二多层单元的阈值电压增加第一量，将第二编程阈值电压分布的第二多层单元的阈值电压增加第二量，以及将第三编程阈值电压分布的第二多层单元的阈值电压增加第三量，其中擦除阈值电压分布的阈值电压小于第二编程阈值电压分布的阈值电压，第二编程阈值电压分布的阈值电压小于第三编程阈值电压分布的阈值电压，其中第一量大于第二量，第二量大于第三量。
附图说明
图1是示出根据本公开的实施例的存储器系统的示图。
图2是示出图1的存储器控制器的示图。
图3是示出图1的存储器装置的示图。
图4是示出图3的存储块的示图。
图5是示出具有三维(3D)结构的存储块的示例的示图。
图6是示出具有3D结构的存储块的示例的示图。
图7是说明相邻存储器单元之间的干扰现象的示图。
图8是说明编程操作中存储器单元的阈值电压的变化的示图。
图9是说明存储器单元的编程顺序的示图。
图10是说明在编程操作期间发生的阈值电压干扰现象的示图。
图11是详细示出存储器单元的阈值电压分布的示图。
图12是示出根据本公开的实施例的干扰编程操作的示图。
图13是示出根据本公开的实施例的恢复由于干扰编程操作导致的读取操作失败的操作的示图。
图14是描述根据本公开的实施例的干扰编程操作的流程图。
图15是描述根据本公开的实施例的干扰编程操作的流程图。
图16是描述根据本公开的实施例的干扰编程操作的流程图。
图17是描述根据本公开的实施例的读取操作的流程图。
图18至图21是示出包括图3的存储器装置的存储器系统的应用示例的示图。
具体实施方式
结合以下参照附图详细描述的实施例，本公开的优点和特征以及实现这些优点和特征的方法将变得清晰。因此，本公开不限于以下实施例，而是可以其它形式实现。提供公开的实施例以便使本公开彻底且充分，并且将本公开的技术实质全面地传达给本领域的技术人员。进一步注意的是，对“实施例”的参考不一定仅针对一个实施例，并且对“实施例”的不同参考不一定针对相同的实施例。
还应注意的是，在本说明书中，“连接/联接”指一个部件不仅直接地联接另一部件，而且还通过一个或多个中间部件间接地联接另一部件。在说明书中，除非上下文另有明确表示，否则当一个元件被称为“包括”或“包含”一个部件时，这并不排除包括另一未说明的部件。
图1是示出根据本公开的实施例的存储器系统1000的示图。
参照图1，存储器系统1000可包括：非易失性存储器装置1100，即使电力的供应被中断，存储在其中的数据也被保留；缓冲存储器装置1300，其临时存储数据；以及存储器控制器1200，其在主机2000的控制下控制非易失性存储器装置1100和缓冲存储器装置1300。
主机2000可使用诸如以下的各种通信方法中的至少一种来与存储器系统1000通信：通用串行总线(USB)、串行AT附件(SATA)、串列的SCSI(SAS)、高速片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及负载减少的DIMM(LRDIMM)。
存储器控制器1200可控制存储器系统1000的全部操作，并且可控制主机2000与非易失性存储器装置1100之间的数据交换。例如，存储器控制器1200可响应于从主机2000接收的请求，通过控制非易失性存储器装置1100来编程或读取数据。此外，存储器控制器1200可存储与包括在非易失性存储器装置1100中的主存储块和子存储块有关的信息，并且可选择非易失性存储器装置1100，使得根据为编程操作而加载的数据量对主存储块或子存储块执行编程操作。在实施例中，非易失性存储器装置1100可包括闪速存储器。
存储器控制器1200可控制主机2000与缓冲存储器装置1300之间的数据交换，或者可将用于控制非易失性存储器装置1100的系统数据临时存储在缓冲存储器装置1300中。缓冲存储器装置1300可用作存储器控制器1200的工作存储器、高速缓冲存储器或缓冲存储器。缓冲存储器装置1300可存储由存储器控制器1200执行的代码和命令。此外，缓冲存储器装置1300可存储由存储器控制器1200处理的数据。
存储器控制器1200可将从主机2000接收的数据临时存储在缓冲存储器装置1300中，然后将临时存储在缓冲存储器装置1300中的数据传输到非易失性存储器装置1100，之后将传输的数据存储在非易失性存储器装置1100中。而且，存储器控制器1200可从主机2000接收数据和逻辑地址，并且可将逻辑地址转换成指示非易失性存储器装置1100中数据将被实际存储的区域的物理地址。此外，存储器控制器1200可将配置逻辑地址和物理地址之间的映射关系的逻辑到物理地址映射表存储在缓冲存储器装置1300中。
在实施例中，缓冲存储器装置1300可包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、双倍数据速率第四代(DDR4)SDRAM、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM或Rambus DRAM(RDRAM)。
虽然图1示出了缓冲存储器装置1300被包括在存储器系统1000中，但本公开不限于此。也就是说，存储器系统1000可不包括缓冲存储器装置1300，该缓冲存储器装置1300可被单独提供。
图2是示出图1的存储器控制器1200的示图。
参照图2，存储器控制器1200可包括处理器710、存储器缓冲器720、错误检查和校正(ECC)单元730、主机接口740、缓冲器控制电路750、非易失性存储器装置接口760、数据随机化发生器770、缓冲存储器装置接口780和总线790。
总线790可提供存储器控制器1200的部件之间的通道。
处理器710可控制存储器控制器1200的全部操作并且执行逻辑操作。处理器710可通过主机接口740与外部的主机2000通信，并且可通过非易失性存储器装置接口760与非易失性存储器装置1100通信。此外，处理器710可通过缓冲存储器装置接口780与缓冲存储器装置1300通信。此外，处理器710可通过缓冲器控制电路750来控制存储器缓冲器720。处理器710可通过使用存储器缓冲器720作为工作存储器、高速缓冲存储器或缓冲存储器来控制存储器系统1000的操作。
处理器710可使从主机2000输入的多个命令排队。该操作被称为多队列操作。处理器710可将多个排队的命令连续传输到非易失性存储器装置1100。
存储器缓冲器720可用作处理器710的工作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器720可存储由处理器710执行的代码和命令。存储器缓冲器720可存储由处理器710处理的数据。存储器缓冲器720可包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC单元730可执行错误检查和校正。ECC单元730可基于待通过非易失性存储器装置接口760写入到非易失性存储器装置1100的数据执行错误校正码(ECC)编码。ECC编码的数据可通过非易失性存储器装置接口760被传输到非易失性存储器装置1100。ECC单元730可对通过非易失性存储器装置接口760从非易失性存储器装置1100接收的数据执行ECC解码。在实施例中，可包括ECC单元730作为非易失性存储器装置接口760的一部分。
主机接口740可在处理器710的控制下与外部的主机2000进行通信。主机接口740可使用诸如以下的各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及负载减少的DIMM(LRDIMM)。
缓冲器控制电路750可在处理器710的控制下控制存储器缓冲器720。
非易失性存储器装置接口760可在处理器710的控制下与非易失性存储器装置1100通信。非易失性存储器装置接口760可通过通道将命令、地址和数据传输到非易失性存储器装置1100/从非易失性存储器装置1100接收命令、地址和数据。
虽然图2示出了包括在存储器控制器1200中的存储器缓冲器720和缓冲器控制电路750，但本公开不限于此。也就是说，存储器控制器1200可不包括存储器缓冲器720和缓冲器控制电路750中的一个或两者。存储器缓冲器720和/或缓冲器控制电路750可被单独提供。
在实施例中，处理器710可使用代码来控制存储器控制器1200的操作。处理器710可从设置在存储器控制器1200中的非易失性存储器装置(例如，ROM)加载代码。在实施例中，处理器710可通过非易失性存储器装置接口760从非易失性存储器装置1100加载代码。
数据随机化发生器770可使数据随机化或使随机化的数据去随机化。数据随机化发生器770可对待通过非易失性存储器装置接口760被写入在非易失性存储器装置1100中的数据执行数据随机化操作。随机化数据可通过非易失性存储器装置接口760被传输到非易失性存储器装置1100。数据随机化发生器770可对通过非易失性存储器装置接口760从非易失性存储器装置1100接收的数据执行数据去随机化操作。在实施例中，可包括数据随机化发生器770作为非易失性存储器装置接口760的一部分。
在实施例中，存储器控制器1200的总线790可被划分成控制总线和数据总线。数据总线可在存储器控制器1200中传输数据，控制总线可在存储器控制器1200中传输诸如命令或地址的控制信息。数据总线和控制总线可彼此分离，并且不会彼此干扰也不会彼此影响。数据总线可联接到主机接口740、缓冲器控制电路750、ECC单元730、非易失性存储器装置接口760和缓冲存储器装置接口780。控制总线可联接到主机接口740、处理器710、缓冲器控制电路750、非易失性存储器装置接口760和缓冲存储器装置接口780。虽然图2示出了包括在存储器控制器1200中的缓冲存储器装置接口780，但本公开不限于此。也就是说，存储器控制器1200可不包括缓冲存储器装置接口780，该缓冲存储器装置接口780可被单独提供。
缓冲存储器装置接口780可在处理器710的控制下与缓冲存储器装置1300通信。缓冲存储器装置接口780可通过通道将命令、地址和数据传输到缓冲存储器装置1300/从缓冲存储器装置1300接收命令、地址和数据。
图3是示出图1的非易失性存储器装置1100的示图。
参照图3，非易失性存储器装置1100可包括存储数据的存储器单元阵列100。非易失性存储器装置1100还可包括外围电路200，其执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读取操作以及用于擦除所存储的数据的擦除操作。非易失性存储器装置1100可包括控制逻辑300，控制逻辑300在存储器控制器(例如，图1的1200)的控制下控制外围电路200。
存储器单元阵列100可包括多个存储块MB1至MBk 110(其中k为正整数)。局部线LL和位线BL1至BLn(其中n为正整数)可联接到存储块MB1至MBk 110中的每一个。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。此外，局部线LL可包括布置在第一选择线和字线之间以及布置在第二选择线和字线之间的虚拟(dummy)线。此处，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线、源极选择线以及源极线SL。例如，局部线LL可进一步包括虚拟线。例如，局部线LL可进一步包括管线。局部线LL可分别联接到存储块MB1至MBk110，位线BL1至BLn可共同联接到存储块MB1至MBk 110。存储块MB1至MBk 110可被实施成二维(2D)结构或三维(3D)结构。例如，具有2D结构的存储块110中的存储器单元可被水平地布置在衬底上。例如，具有3D结构的存储块110中的存储器单元可被垂直地堆叠在衬底上。
外围电路200可以在控制逻辑300的控制下对所选择的存储块110执行编程操作、读取操作或擦除操作。例如，外围电路200可在控制逻辑300的控制下将验证电压和通过电压提供给第一选择线、第二选择线和字线，可使第一选择线、第二选择线和字线选择性地放电，并且可验证联接到从多个字线中选择的字线的存储器单元。例如，外围电路200可包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250和感测电路260。
电压生成电路210可响应于操作信号OP_CMD生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压生成电路210可响应于操作信号OP_CMD使局部线LL选择性地放电。例如，电压生成电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压等。
行解码器220可响应于行地址RADD将操作电压Vop传输到与所选择的存储块110联接的局部线LL。
页面缓冲器组230可包括联接到位线BL1至BLn的多个页面缓冲器PB1至PBn 231。页面缓冲器PB1至PBn 231可响应于页面缓冲器控制信号PBSIGNALS进行操作。例如，在读取操作或验证操作期间，页面缓冲器PB1至PBn可临时存储通过位线BL1至BLn 231接收的数据，或者可感测位线BL1至BLn的电压或电流。
列解码器240可响应于列地址CADD在输入/输出电路250和页面缓冲器组230之间传输数据。例如，列解码器240可通过数据线DL与页面缓冲器231交换数据，或者可通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从存储器控制器(例如，图1的1200)接收的命令CMD和地址ADD传输到控制逻辑300，或者可与列解码器240交换数据DATA。
在读取操作或验证操作期间，感测电路260可响应于使能位VRY_BIT<#>生成参考电流，并且可通过将从页面缓冲器组230接收的感测电压VPB与基于参考电流生成的参考电压进行比较输出通过信号PASS或失败信号FAIL。
控制逻辑300可通过响应于命令CMD和地址ADD而输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和使能位VRY_BIT<#>来控制外围电路200。此外，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
图4是示出图3的存储块110的示图。
参照图4，存储块110可使得并行布置的多个字线联接在第一选择线和第二选择线之间。此处，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。详细地，存储块110可包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可分别联接到串ST，并且源极线SL可共同联接到串ST。因为串ST可具有相同的配置，所以将通过示例详细描述联接到第一位线BL1的串ST。
串ST可包括串联地连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。单个串ST可包括一个或多个源极选择晶体管SST和漏极选择晶体管DST，并且可包括比图中所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可联接到源极线SL，漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联地连接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL，漏极选择晶体管DST的栅极可联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可联接到多个字线WL1至WL16。包括在不同串ST中的存储器单元之中联接到相同字线的一组存储器单元可被称为物理页面PPG。因此，与字线WL1至WL16的数量相同数量的物理页面PPG可包括在存储块110中。
一个存储器单元(MC)可存储一位数据。这种单元通常被称为单层单元(SLC)。在这种情况下，一个物理页面PPG可存储对应于一个逻辑页面LPG的数据。对应于一个逻辑页面LPG的数据可包括与包括在一个物理页面PPG中的单元的数量相同数量的多个数据位。此外，一个存储器单元(MC)可包括两个或更多位的数据。这种单元通常被称为多层单元(MLC)。此处，一个物理页面PPG可存储对应于两个或更多个逻辑页面LPG的数据。
图5是示出具有三维(3D)结构的存储块的示例的示图。
参照图5，存储器单元阵列100可包括多个存储块MB1至MBk110。存储块110中的每一个可包括多个串ST11至ST1m和ST21至ST2m。在实施例中，串ST11至ST1m和ST21至ST2m中的每一个可形成为“U”形。在第一存储块MB1中，可在行方向(例如，X方向)上布置m个串。虽然在图5中，两个串被示出为布置在列方向(例如，Y方向)上，但这是为了说明清楚而给出的；三个或更多个串可布置在列方向(例如，Y方向)上。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可具有类似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括通道层、隧道绝缘层、电荷撷取层和阻挡绝缘层。例如，用于提供通道层的柱可设置在每一个串中。例如，用于提供通道层、隧穿绝缘层、电荷撷取层和阻挡绝缘层中的至少一个的柱可设置在每一个串中。
每一个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的串的源极选择晶体管可联接到在行方向上延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管联接到不同的源极选择线。在图5中，第一行中的串ST11至ST1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可联接到第二源极选择线SSL2。
在另一实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接到单个源极选择线。
每一个串中的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被划分成第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。存储器单元MC1至MCp可被顺序地布置在垂直方向(例如，Z方向)上，并且可串联地联接在源极选择晶体管SST和管道晶体管PT之间。存储器单元MCp+1至MCn可被顺序地布置在垂直方向(例如，Z方向)上，并且可串联地联接在管道晶体管PT和漏极选择晶体管DST之间。存储器单元MC1至MCp和存储器单元MCp+1至MCn可通过管道晶体管PT彼此联接。每一个串的存储器单元MC1至MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
在实施例中，存储器单元MC1至MCn中的至少一个可用作虚拟存储器单元。当虚拟存储器单元被设置时，可稳定地控制对应串的电压或电流。每一个串的管道晶体管PT的栅极可联接到管线PL。
每一个串的漏极选择晶体管DST可联接在相应位线和存储器单元MCp+1至MCn之间。布置在行方向上的串可联接到在行方向上延伸的相应漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可联接到漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的串可联接到在列方向上延伸的位线。在图5中，第一列中的串ST11和ST21可联接到第一位线BL1。第m列中的串ST1m和ST2m可联接到第m位线BLm。
布置在行方向上的串之中联接到相同字线的存储器单元可构成一个页面。例如，在第一行中的串ST11至ST1m之中的联接到第一字线WL1的存储器单元可构成一个页面。在第二行中的串ST21至ST2m之中的联接到第一字线WL1的存储器单元可构成一个另外页面。布置在单个行的方向上的串可通过选择漏极选择线DSL1和DSL2中的任何一个来选择。一个页面可通过选择字线WL1至WLn中的任意一个来从所选择的串中选择。
图6是示出具有3D结构的存储块110的示例的示图。
参照图6，存储器单元阵列100可包括多个存储块MB1至MBk110。存储块110中的每一个可包括多个串ST11'至ST1m'和ST21'至ST2m'。串ST11'至ST1m'和ST21'至ST2m'中的每一个可沿垂直方向(例如，Z方向)延伸。在存储块110中，可在行方向(例如，X方向)上布置m个串。虽然在图6中，两个串被示出为布置在列方向(例如，Y方向)上，但这是为了说明清楚而给出的；三个或更多个串可布置在列方向(例如，Y方向)上。
串ST11'至ST1m'和ST21'至ST2m'中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每一个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。布置在相同行中的串的源极选择晶体管可联接到相同的源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可联接到第二源极选择线SSL2。在实施例中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可共同联接到单个源极选择线。
每一个串中的第一存储器单元MC1至第n存储器单元MCn可串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
在实施例中，存储器单元MC1至MCn中的至少一个可用作虚拟存储器单元。当虚拟存储器单元被设置时，可稳定地控制对应串的电压或电流。因此，可提高存储在存储块110中的数据的可靠性。
每一个串的漏极选择晶体管DST可联接在相应位线和存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接到沿行方向延伸的漏极选择线。第一行中的串ST11'至ST1m'的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行中的串ST21'至ST2m'的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
也就是说，除了从每一个串中除去了管道晶体管PT以外，图6的存储块110可具有与图5的存储块110相似的电路。
图7是说明相邻存储器单元之间的干扰现象的示图。
参照图7，存储块110可包括第一存储器单元MC1至第九存储器单元MC9。联接到字线WL(n+1)的第二存储器单元MC2和联接到字线WL(n-1)的第三存储器单元MC3可邻近联接到字线WL(n)的第一存储器单元MC1。此外，第四存储器单元MC4和第五存储器单元MC5可邻近第一存储器单元MC1。此外，第六存储器单元MC6、第七存储器单元MC7、第八存储器单元MC8和第九存储器单元MC9可邻近第一存储器单元MC1。因此，对于任意存储器单元，相邻的存储器单元可沿字线方向、位线方向和对角线方向定位。
在实施例中，当第一存储器单元MC1的阈值电压变化时，邻近第一存储器单元MC1的第二存储器单元MC2至第九存储器单元MC9的阈值电压可能由于第一存储器单元MC1的阈值电压的变化而变化。
换言之，当第一存储器单元MC1的阈值电压增加第一阈值电压Vth1时，在字线方向上邻近第一存储器单元MC1的第二存储器单元MC2和第三存储器单元MC3的阈值电压可增加第二阈值电压Vth2，并且第四存储器单元MC4和第五存储器单元MC5的阈值电压可增加第三阈值电压Vth3。此外，第六存储器单元MC6至第九存储器单元MC9的阈值电压可增加第四阈值电压Vth4。
第一阈值电压Vth1至第四阈值电压Vth4之间的关系可如等式1中所提供的：
[等式1]
Vth1＞Vth2＞Vth3＞Vth4或Vth1＞Vth3＞Vth2＞Vth4。
由于存储器单元的阈值电压变化，因此相邻的存储器单元的阈值电压可成比例地变化。换言之，在上述示例中，随着第一阈值电压Vth1增加，第二阈值电压Vth2、第三阈值电压Vth3和第四阈值电压Vth4也可与第一阈值电压的增加成比例地增加。
即使当相应的存储器单元的阈值电压降低时，也可能出现由于相应的存储器单元的阈值电压的变化而引起相邻的存储器单元的阈值电压的变化。
由于存储器单元的阈值电压的变化而引起相邻的存储器单元的阈值电压的上述变化可能是由于存储器单元之间的电容联接而发生的现象。在实施例中，当存储器单元包括浮栅时，存储器单元的阈值电压的变化可能因浮栅中的电子数量的变化造成，浮栅中的电子数量的变化会使浮栅的电势变化。存储器单元的浮栅电势的变化可能会由于电容联接使相邻的存储器单元的浮栅电势变化，从而导致相邻的存储器单元的阈值电压的变化。这种现象可被称为“浮栅联接”。
当存储器单元制造工艺被细化时，这种浮栅联接可能被进一步增强。因此，当存储器单元制造工艺被细化时，可能更加需要能够补偿浮栅联接的技术。
图8是说明编程操作中存储器单元的阈值电压的变化的示图。详细地，图8示出了在编程操作中联接到单个字线的存储器单元，即包括在一个物理页面PPG中的存储器单元的阈值电压分布。
参照图8，存储器单元MC可存储两位数据。当存储块110被擦除时，包括在一个物理页面PPG中的存储器单元的阈值电压可形成擦除阈值电压分布E。当开始编程操作时，最低有效位(LSB)页面数据可在步骤-1中首先被编程到物理页面PPG。当完成LSB页面数据的编程时，包括在一个物理页面PPG中的存储器单元的阈值电压可形成擦除阈值电压分布E和较低编程阈值电压分布P0。在示例中，具有LSB页面数据为“1”的存储器单元的阈值电压可被包括在擦除阈值电压分布E中，并且具有LSB页面数据为“0”的存储器单元的阈值电压可被包括在较低编程阈值电压分布P0中。
在完成将LSB页面数据编程到物理页面PPG之后，可在步骤-2中执行最高有效位(MSB)页面数据的编程。当完成对MSB页面数据的编程时，包括在一个物理页面PPG中的存储器单元的阈值电压可形成擦除阈值电压分布E、第一编程阈值电压分布P1、第二编程阈值电压分布P2和第三编程阈值电压分布P3。在示例中，具有LSB页面数据为“1”和MSB页面数据为“1”的存储器单元的阈值电压可被包括在擦除阈值电压分布E中，并且具有LSB页面数据为“1”和MSB页面数据为“0”的存储器单元的阈值电压可被包括在第一编程阈值电压分布P1中。此外，具有LSB页面数据为“0”和MSB页面数据为“0”的存储器单元的阈值电压可被包括在第二编程阈值电压分布P2中，并且具有LSB页面数据为“0”和MSB页面数据为“1”的存储器单元的阈值电压可被包括在第三编程阈值电压分布P3中。
在上述示例中，当在完成将LSB页面数据编程到物理页面PPG之后执行MSB页面数据的编程时，具有LSB页面数据为“1”和MSB页面数据为“1”的存储器单元的阈值电压不会变化。这是因为具有LSB页面数据为“1”和MSB页面数据为“1”的存储器单元的阈值电压可在不变化的情况下保持在擦除阈值电压分布E中。此处，具有LSB页面数据为“1”和MSB页面数据为“0”的存储器单元(例如，第一存储器单元MC1)的阈值电压可从擦除阈值电压分布E偏移到第一编程阈值电压分布P1。在这种情况下，具有LSB页面数据为“1”和MSB页面数据为“0”的存储器单元的阈值电压可变化例如第一阈值电压dVth1。
此外，具有LSB页面数据为“0”和MSB页面数据为“0”的存储器单元(例如，第二存储器单元MC2)的阈值电压可从较低编程阈值电压分布P0偏移到第二编程阈值电压分布P2。在这种情况下，具有LSB页面数据为“0”和MSB页面数据为“0”的存储器单元的阈值电压可变化例如第二阈值电压dVth2。最后，具有LSB页面数据为“0”和MSB页面数据为“1”的存储器单元(例如，第三存储器单元MC3)的阈值电压可从较低编程阈值电压分布P0偏移到第三编程阈值电压分布P3。在这种情况下，具有LSB页面数据为“0”和MSB页面数据为“1”的存储器单元的阈值电压可变化例如第三阈值电压dVth3。
在上述示例中，可建立第一阈值电压dVth1＞第二阈值电压dVth2或第三阈值电压dVth3的关系。换言之，当MSB页面数据被编程时，偏移到第一编程阈值电压分布P1的存储器单元的阈值电压可比偏移到第二编程阈值电压分布P2或第三编程阈值电压分布P3的存储器单元的阈值电压变化得更大。此外，当MSB页面数据被编程时，偏移到第三编程阈值电压分布P3的存储器单元的阈值电压可比偏移到第二编程阈值电压分布P2的存储器单元的阈值电压变化得更大。
图9是用于说明存储器单元的编程顺序的示图。
参照图9，每一个存储器单元MC可存储两位数据。此处，在LSB被编程之后，可编程MSB。
首先，在步骤S1中，LSB可被编程到联接到第一字线WL1的第一存储器单元MC1。然后，在MSB被编程到第一存储器单元MC1之前，在步骤S2中，LSB可被编程到联接到第二字线WL2的第二存储器单元MC2。然后，在LSB已经被编程到联接到第二字线WL2的第二存储器单元MC2之后，在步骤S3中，MSB可被编程到第一存储器单元MC1。接下来，在MSB已经被编程到第一存储器单元MC1之后，在步骤S4中，LSB可被编程到联接到第三字线WL3的第三存储器单元MC3。
在LSB已经被编程到第三存储器单元MC3之后，在步骤S5中，MSB可被编程到第二存储器单元MC2。接下来，在步骤S6中，LSB已经被编程到联接到第四字线WL4的第四存储器单元MC4，然后，在步骤S7中，MSB可被编程到第三存储器单元MC3。
在上述示例中，第一存储器单元MC1可被布置成最靠近源极选择晶体管SST，并且第二至第n存储器单元可分别被布置成远离SST。
以前述顺序将多位数据编程到存储器单元的方法可被称为“阴影编程算法”。
图10是说明在编程操作期间发生的阈值电压干扰现象的示图。
参照图10，可完成将LSB页面数据和MSB页面数据编程到存储块110的联接到第n字线WL(n)的存储器单元，并且可完成将LSB页面数据编程到联接到第(n+1)字线WL(n+1)的存储器单元。此处，联接到WL(n)的存储器单元的阈值电压可形成擦除阈值电压分布E、第一编程阈值电压分布P1、第二编程阈值电压分布P2和第三编程阈值电压分布P3。此外，联接到WL(n+1)的存储器单元的阈值电压可形成擦除阈值电压分布E和较低编程阈值电压分布P0。
此后，如参考步骤S5所述，可以上文参照图9所述的编程顺序执行将MSB页面数据编程到与WL(n+1)联接的存储器单元。因此，联接到WL(n+1)的存储器单元的阈值电压可形成擦除阈值电压分布E、第一编程阈值电压分布P1、第二编程阈值电压分布P2和第三编程阈值电压分布P3。此处，可分别基于第一编程验证电压VP1、第二编程验证电压VP2和第三编程验证电压VP3形成P1、P2和P3。
由于联接到WL(n+1)的存储器单元的阈值电压的变化，因此联接到WL(n)的存储器单元的阈值电压可能变化。这可能是由于相邻的存储器单元之间的上述阈值电压干扰，即浮栅联接造成的。因此，联接到WL(n)的存储器单元的阈值电压分布，即阈值电压分布E、P1、P2和P3的宽度可分别增加到干扰擦除阈值电压分布Et、第一干扰编程阈值电压分布P1t、第二干扰编程阈值电压分布P2t和第三干扰编程阈值电压分布P3t。
可基于第一读取电压R1、第二读取电压R2和第三读取电压R3来读取存储在联接到WL(n)的存储器单元中的数据。此处，可针对干扰擦除阈值电压分布Et、第一干扰编程阈值电压分布P1t、第二干扰编程阈值电压分布P2t和第三干扰编程阈值电压分布P3t优化地设置第一读取电压R1、第二读取电压R2和第三读取电压R3。
此处，由于干扰擦除阈值电压分布Et、第一干扰编程阈值电压分布P1t、第二干扰编程阈值电压分布P2t和第三干扰编程阈值电压分布P3t的阈值电压分布之间的重叠而导致读取操作中可能会发生错误。在示例中，当Et、P1t、P2t和P3t的阈值电压分布之间的重叠较大时，读取操作中发生错误的程度(level)可能会增大，使得错误检查和校正单元730的错误校正可能失败，从而导致读取操作可能失败。
图11是详细示出存储器单元的阈值电压分布的示图。
参照图11，当MSB页面数据被编程到联接到WL(n+1)的存储器单元时，联接到WL(n)的存储器单元的阈值电压分布的宽度，即擦除阈值电压分布E、第一编程阈值电压分布P1、第二编程阈值电压分布P2和第三编程阈值电压分布P3的宽度可分别增大到干扰擦除阈值电压分布Et、第一干扰编程阈值电压分布P1t、第二干扰编程阈值电压分布P2t和第三干扰编程阈值电压分布P3t。
干扰擦除阈值电压分布Et可被划分为第a干扰擦除阈值电压分布Ea、第b干扰擦除阈值电压分布Eb、第c干扰擦除阈值电压分布Ec和第d干扰擦除阈值电压分布Ed。此外，第一干扰编程阈值电压分布P1t可被划分为第1a干扰编程阈值电压分布P1a、第1b干扰编程阈值电压分布P1b、第1c干扰编程阈值电压分布P1c和第1d干扰编程阈值电压分布P1d。第二干扰编程阈值电压分布P2t可被划分为第2a干扰编程阈值电压分布P2a、第2b干扰编程阈值电压分布P2b、第2c干扰编程阈值电压分布P2c和第2d干扰编程阈值电压分布P2d。最后，第三干扰编程阈值电压分布P3t可被划分为第3a干扰编程阈值电压分布P3a、第3b干扰编程阈值电压分布P3b、第3c干扰编程阈值电压分布P3c和第3d干扰编程阈值电压分布P3d。
此处，联接到WL(n)的存储器单元之中与联接到WL(n-1)的存储器单元相邻的存储器单元的阈值电压可被包括在擦除阈值电压分布E中，其中联接到WL(n-1)的存储器单元形成第a干扰擦除阈值电压分布Ea、第1a干扰编程阈值电压分布P1a、第2a干扰编程阈值电压分布P2a或第3a干扰编程阈值电压分布P3a。
换言之，在编程MSB页面数据期间，在联接到WL(n+1)的存储器单元之中的包括在擦除阈值电压分布E中的存储器单元的阈值电压的偏移可能最小或可能不发生。因此，邻近与WL(n+1)联接的存储器单元并具有擦除阈值电压分布E的联接到WL(n)的存储器单元的阈值电压可形成第a干扰擦除阈值电压分布Ea、第1a干扰编程阈值电压分布P1a、第2a干扰编程阈值电压分布P2a或第3a干扰编程阈值电压分布P3a，其在干扰擦除阈值电压分布组Ea至Ed、第一干扰编程阈值电压分布组P1a至P1d、第二干扰编程阈值电压分布组P2a至P2d及第三干扰编程阈值电压分布组P3a至P3d之中也分别具有最小的变化量。
此外，在联接到WL(n+1)并邻近与第n字线WL(n)联接的存储器单元之中形成第b干扰擦除阈值电压分布Eb、第1b干扰编程阈值电压分布P1b、第2b干扰编程阈值电压分布P2b或第3b干扰编程阈值电压分布P3b的存储器单元的存储器单元的阈值电压可被包括在第二编程阈值电压分布P2中。
换言之，在编程MSB页面数据期间，在联接到WL(n+1)的存储器单元之中的包括在第二编程阈值电压分布P2中的存储器单元的阈值电压的偏移可大于包括在擦除阈值电压分布E中的存储器单元的阈值电压的偏移。因此，邻近与WL(n+1)联接的存储器单元并具有第二编程阈值电压分布P2的联接到WL(n)的存储器单元的阈值电压可形成第b干扰擦除阈值电压分布Eb、第1b干扰编程阈值电压分布P1b、第2b干扰编程阈值电压分布P2b或第3b干扰编程阈值电压分布P3b，其在干扰擦除阈值电压分布组Ea至Ed、第一干扰编程阈值电压分布组P1a至P1d、第二干扰编程阈值电压分布组P2a至P2d和第三干扰编程阈值电压分布组P3a至P3d之中分别具有第二小的变化量。
此外，联接到WL(n+1)并邻近与WL(n)联接的存储器单元之中形成第c干扰擦除阈值电压分布Ec、第1c干扰编程阈值电压分布P1c、第2c干扰编程阈值电压分布P2c或第3c干扰编程阈值电压分布P3c的存储器单元的存储器单元的阈值电压可被包括在第三编程阈值电压分布P3中。
换言之，在编程MSB页面数据期间，在联接到WL(n+1)的存储器单元之中的包括在第三编程阈值电压分布P3中的存储器单元的阈值电压的偏移可能大于包括在第二编程阈值电压分布P2中的存储器单元的阈值电压的偏移。因此，邻近与WL(n+1)联接的存储器单元并具有第三编程阈值电压分布P3的联接到WL(n)的存储器单元的阈值电压可形成第c干扰擦除阈值电压分布Ec、第1c干扰编程阈值电压分布P1c、第2c干扰编程阈值电压分布P2c或第3c干扰编程阈值电压分布P3c，其在干扰擦除阈值电压分布组Ea至Ed、第一干扰编程阈值电压分布组P1a至P1d、第二干扰编程阈值电压分布组P2a至P2d及第三干扰编程阈值电压分布组P3a至P3d之中分别具有第二大的变化量。
最后，联接到字线WL(n+1)并邻近与WL(n)联接的存储器单元之中形成第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d或第3d干扰编程阈值电压分布P3d的存储器单元的存储器单元的阈值电压可被包括在第一编程阈值电压分布P1中。
换言之，在编程MSB页面数据期间，在联接到WL(n+1)的存储器单元之中的包括在第一编程阈值电压分布P1中的存储器单元的阈值电压的偏移可能大于包括在第三编程阈值电压分布P3中的存储器单元的阈值电压的偏移。因此，邻近与WL(n+1)联接的存储器单元并且具有第一编程阈值电压分布P1的联接到WL(n)的存储器单元的阈值电压可形成第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d或第3d干扰编程阈值电压分布P3d，其在干扰擦除阈值电压分布组Ea至Ed、第一干扰编程阈值电压分布组P1a至P1d、第二干扰编程阈值电压分布组P2a至P2d及第三干扰编程阈值电压分布组P3a至P3d之中分别具有最大的变化量。
可基于第一读取电压R1、第二读取电压R2和第三读取电压R3来读取存储在联接到第n字线WL(n)的存储器单元中的数据。此处，第一读取电压R1、第二读取电压R2和第三读取电压R3可以是针对干扰擦除阈值电压分布Et、第一干扰编程阈值电压分布P1t、第二干扰编程阈值电压分布P2t和第三干扰编程阈值电压分布P3t优化地设置的读取电压。
此处，由于干扰擦除阈值电压分布Et、第一干扰编程阈值电压分布P1t、第二干扰编程阈值电压分布P2t和第三干扰编程阈值电压分布P3t的阈值电压分布之间的重叠而导致读取操作中可能会发生错误。在示例中，当Et、P1t、P2t和P3t的阈值电压分布之间的重叠较大时，读取操作中发生错误的程度可能会增大，使得错误检查和校正单元730的错误校正可能失败，从而导致读取操作可能失败。
当第a干扰擦除阈值电压分布Ea、第b干扰擦除阈值电压分布Eb和第c干扰擦除阈值电压分布Ec单独地偏移到与第d干扰擦除阈值电压分布Ed重叠时，可形成类似于Ed的整体擦除阈值电压分布。
此外，当第1a干扰编程阈值电压分布P1a、第1b干扰编程阈值电压分布P1b和第1c干扰编程阈值电压分布P1c单独地偏移到与第1d干扰编程阈值电压分布P1d重叠时，可形成类似于P1d的第一整体编程阈值电压分布。
以相同的方式，当第2a干扰编程阈值电压分布P2a、第2b干扰编程阈值电压分布P2b和第2c干扰编程阈值电压分布P2c单独地偏移到与第2d干扰编程阈值电压分布P2d重叠时，可形成类似于P2d的第二整体编程阈值电压分布。
此外，当第3a干扰编程阈值电压分布P3a、第3b干扰编程阈值电压分布P3b和第3c干扰编程阈值电压分布P3c单独地偏移到与第3d干扰编程阈值电压分布P3d重叠时，可形成类似于P3d的第三整体编程阈值电压分布。
如上所述，当形成类似于第d干扰擦除阈值电压分布Ed的整体擦除阈值电压分布，形成类似于第1d干扰编程阈值电压分布P1d的第一整体编程阈值电压分布，形成类似于第2d干扰编程阈值电压分布P2d的第二整体编程阈值电压分布，并且形成类似于第3d干扰编程阈值电压分布P3d的第三整体编程阈值电压分布时，可减少或去除相邻阈值电压分布之间的重叠，因此当执行读取操作时，读取操作可以成功。
下面将详细描述形成类似于第d干扰擦除阈值电压分布Ed的整体擦除阈值电压分布、形成类似于第1d干扰编程阈值电压分布P1d第一整体编程阈值电压分布、形成类似于第2d干扰编程阈值电压分布P2d的第二整体编程阈值电压分布、以及形成类似于第3d干扰编程阈值电压分布P3d的第三整体编程阈值电压分布的方法。
图12是示出根据本公开的实施例的干扰编程操作的示图。图13是示出根据本公开的实施例的恢复由于干扰编程操作导致的读取操作失败的操作的示图。
参照图12，当对联接到第n字线WL(n)的存储器单元的读取操作失败时，即当对从联接到WL(n)的存储器单元读取的数据的错误校正操作失败时，可对联接到第(n+1)字线WL(n+1)的存储器单元执行干扰编程操作。
干扰编程操作可使在擦除阈值电压分布E中并且联接到WL(n+1)的存储器单元的阈值电压变化最大阈值电压(即，图12中所示的第一阈值电压dVth1)为第一编程阈值电压分布P1。这是因为在编程MSB页面数据期间，包括在擦除阈值电压分布E中的存储器单元的阈值电压的偏移最小或不存在，因此由浮栅联接引起的相邻存储器单元的阈值电压的偏移最小。
在联接到WL(n+1)的存储器单元之中邻近在擦除阈值电压分布E中的存储器单元的联接到图11的WL(n)的存储器单元的阈值电压分布可以是第a干扰擦除阈值电压分布Ea、第1a干扰编程阈值电压分布P1a、第2a干扰编程阈值电压分布P2a和第3a干扰编程阈值电压分布P3a中的任意一个。
如图12所示，通过对联接到WL(n+1)并且包括在擦除阈值电压分布E中的存储器单元的干扰编程操作形成的擦除阈值电压分布E'或E"的宽度可大于第一编程阈值电压分布P1的宽度(在E'的情况下)或者与P1的宽度相同(在E"的情况下)。
联接到WL(n+1)的存储器单元的擦除阈值电压分布E偏移到新的擦除阈值电压分布E'或E"可将联接到图11的WL(n)的存储器单元之中包括在第a干扰擦除阈值电压分布Ea、第1a干扰编程阈值电压分布P1a、第2a干扰编程阈值电压分布P2a或第3a干扰编程阈值电压分布P3a中的存储器单元的阈值电压分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d或第3d干扰编程阈值电压分布P3d。
此外，干扰编程操作可使第二编程阈值电压分布P2中并且联接到WL(n+1)的存储器单元的阈值电压变化第二大阈值电压(即，图12所示的第二阈值电压dVth2)为第二编程阈值电压分布P2'。参照图12，第一阈值电压dVth1可大于第二阈值电压dVth2。这是因为在编程MSB页面数据期间，邻近包括在第二编程阈值电压分布P2中的存储器单元的存储器单元的阈值电压由于浮栅联接而引起的偏移大于邻近包括在擦除阈值电压分布E中的存储器单元的存储器单元的阈值电压由于浮栅联接而引起的偏移。
在联接到WL(n+1)的存储器单元之中邻近在第二编程阈值电压分布P2中的存储器单元的联接到图11的WL(n)的存储器单元的阈值电压分布可以是第b干扰擦除阈值电压分布Eb、第1b干扰编程阈值电压分布P1b、第2b干扰编程阈值电压分布P2b和第3b干扰编程阈值电压分布P3b中的任意一个。
如图12所示，通过对联接到WL(n+1)并且在第二编程阈值电压分布P2中的存储器单元的干扰编程操作形成的第二编程阈值电压分布P2'可略高于第三编程阈值电压分布P3。
联接到WL(n+1)的存储器单元的第二编程阈值电压分布P2偏移到新的第二编程阈值电压分布P2'可将联接到图11的WL(n)的存储器单元中的第b干扰擦除阈值电压分布Eb、第1b干扰编程阈值电压分布P1b、第2b干扰编程阈值电压分布P2b和第3b干扰编程阈值电压分布P3b中的存储器单元的阈值电压分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d。
此外，干扰编程操作可使第三编程阈值电压分布P3中并且联接到WL(n+1)的存储器单元的阈值电压变化第三大阈值电压(即，图12所示的第三阈值电压dVth3)为第三编程阈值电压分布P3'。参照图12，第二阈值电压dVth2可大于第三阈值电压dVth3。这是因为在编程MSB页面数据期间，邻近包括在第三编程阈值电压分布P3中的存储器单元的存储器单元的阈值电压由于浮栅联接而引起的偏移大于邻近包括在第二编程阈值电压分布P2中的存储器单元的存储器单元的阈值电压由于浮栅联接而引起的偏移。
在联接到WL(n+1)的存储器单元之中邻近在第三编程阈值电压分布P3中的存储器单元的联接到图11的第n字线WL(n)的存储器单元的阈值电压分布可以是第c干扰擦除阈值电压分布Ec、第1c干扰编程阈值电压分布P1c、第2c干扰编程阈值电压分布P2c和第3c干扰编程阈值电压分布P3c中的任意一个。
如图12所示，通过对联接到WL(n+1)并且在第三编程阈值电压分布P3中的存储器单元的干扰编程操作而形成的第三编程阈值电压分布P3'可略高于第三编程阈值电压分布P3。
联接到WL(n+1)的存储器单元的第三编程阈值电压分布P3偏移到新的第三编程阈值电压分布P3'可将联接到图11的WL(n)的存储器单元中的第c干扰擦除阈值电压分布Ec、第1c干扰编程阈值电压分布P1c、第2c干扰编程阈值电压分布P2c和第3c干扰编程阈值电压分布P3c中的存储器单元的阈值电压分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d。
可基于变化的第三编程验证电压VP3'来执行形成上述新的第二编程阈值电压分布P2'和新的第三编程阈值电压分布P3'。变化的第三编程验证电压VP3'可以是大于图10的第三编程验证电压VP3的电压。
对联接到WL(n+1)的存储器单元的干扰编程操作可能不会使在第一编程阈值电压分布P1中并且联接到WL(n)的存储器单元的阈值电压偏移。这是因为在编程MSB页面数据期间，邻近第一编程阈值电压分布P1中并且联接到WL(n+1)的存储器单元的存储器单元(即，联接到WL(n)的存储器单元)的阈值电压由于浮栅联接而引起的偏移可能大于在擦除阈值电压分布E、第二编程阈值电压分布P2和第三编程阈值电压分布P3中的存储器单元的阈值电压的偏移。邻近在第一编程阈值电压分布P1中并且联接到WL(n+1)的存储器单元的联接到图11的WL(n)的存储器单元的阈值电压分布可以是第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d中的任意一个。
参照图13，通过上述干扰编程操作，联接到WL(n)的存储器单元之中的第a干扰擦除阈值电压分布Ea、第b干扰擦除阈值电压分布Eb或第c干扰擦除阈值电压分布Ec中的存储器单元的阈值电压可单独地偏移到与第d干扰擦除阈值电压分布Ed重叠。而且，整体擦除阈值电压分布可以是类似于Ed的新的擦除阈值电压分布Et'。
此外，通过干扰编程操作，联接到WL(n)的存储器单元之中的第1a干扰编程阈值电压分布P1a、第1b干扰编程阈值电压分布P1b或第1c干扰编程阈值电压分布P1c中的存储器单元的阈值电压可单独地偏移到与第1d干扰编程阈值电压分布P1d重叠。而且，第一整体编程阈值电压分布可以是类似于P1d的新的第一编程阈值电压分布P1t'。
此外，通过干扰编程操作，联接到WL(n)的存储器单元之中的第2a干扰编程阈值电压分布P2a、第2b干扰编程阈值电压分布P2b或第2c干扰编程阈值电压分布P2c中的存储器单元的阈值电压可单独地偏移到与第2d干扰编程阈值电压分布P2d重叠。而且，第二整体编程阈值电压分布可以是类似于P2d的新的第二编程阈值电压分布P2t'。
此外，通过干扰编程操作，联接到WL(n)的存储器单元之中的第3a干扰编程阈值电压分布P3a、第3b干扰编程阈值电压分布P3b或第3c干扰编程阈值电压分布P3c中的存储器单元的阈值电压可单独地偏移到与第3d干扰编程阈值电压分布P3d重叠。而且，第三整体编程阈值电压分布可以是类似于P3d的新的第三编程阈值电压分布P3t'。
此处，当使用第一变化的读取电压R1'、第二变化的读取电压R2'和第三变化的读取电压R3'对联接到WL(n)的存储器单元执行读取操作时，读取操作会成功。第一变化的读取电压R1'可大于图11的第一读取电压R1，第二变化的读取电压R2'可大于图11的第二读取电压R2。而且，第三变化的读取电压R3'可大于图11的第三读取电压R3。此处，R1'、R2'和R3'可针对新的擦除阈值电压分布Et'、新的第一编程阈值电压分布P1t'、新的第二编程阈值电压分布P2t'和新的第三编程阈值电压分布P3t'被优化。
图14是描述根据本公开的实施例的干扰编程操作的流程图。
参照图14，当开始干扰编程操作时，在步骤S1401中，可对存储在联接到WL(n+1)的存储器单元中的数据执行读取操作。步骤S1401可由控制逻辑300控制，并且可使用由电压生成电路210生成的读取电压来执行。此外，在步骤S1401中读取的数据可被存储在页面缓冲器组230中。
接下来，在步骤S1402中，第一编程偏压可被施加到WL(n+1)，此时，可对阈值电压对应于第一编程阈值电压分布P1、第二编程阈值电压分布P2和第三编程阈值电压分布P3中的任意一个的存储器单元编程禁止，并且可对阈值电压对应于擦除阈值电压分布E的存储器单元编程。此处，可基于在步骤S1401中执行的读取操作所读取的数据来识别对应于擦除阈值电压分布E的存储器单元。步骤S1402可由控制逻辑300控制，并且可使用由电压生成电路210生成的第一编程偏压来执行。而且，步骤S1402可基于存储在页面缓冲器组230中的数据来执行。
在步骤S1402中，联接到WL(n+1)的存储器单元的擦除阈值电压分布E可偏移到图12的新的擦除阈值电压分布E'或E”。此外，在步骤S1402中，图13的联接到WL(n)的存储器单元的第a干扰擦除阈值电压分布Ea、第1a干扰编程阈值电压分布P1a、第2a干扰编程阈值电压分布P2a和第3a干扰编程阈值电压分布P3a可分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d。
在实施例中，在步骤S1402中，可以不对阈值电压对应于第一编程阈值电压分布P1、第二编程阈值电压分布P2和第三编程阈值电压分布P3中的任意一个的存储器单元编程禁止。在实施例中，在步骤S1402中，可对阈值电压对应于第一编程阈值电压分布P1的存储器单元编程禁止，而可以不对阈值电压对应于第二编程阈值电压分布P2和第三编程阈值电压分布P3中的任意一个的存储器单元编程禁止。可基于存储在页面缓冲器组230中的数据来识别对应于第一至第三编程阈值电压分布中的任意一个的存储器单元。
在步骤S1403中，第二编程偏压可被施加到WL(n+1)，此时，可对阈值电压对应于擦除阈值电压分布E、第一编程阈值电压分布P1和第三编程阈值电压分布P3中的任意一个的存储器单元编程禁止，并且可对阈值电压对应于第二编程阈值电压分布P2的存储器单元编程。此处，第二编程偏压的电压可大于第一编程偏压的电压。此处，可基于在步骤S1401中执行的读取操作所读取的数据来识别对应于第二编程阈值电压分布P2的存储器单元。步骤S1403可由控制逻辑300控制，并且可使用由电压生成电路210生成的第二编程偏压来执行。而且，步骤S1403可基于存储在页面缓冲器组230中的数据来执行。
在步骤S1403中，联接到WL(n+1)的存储器单元的第二编程阈值电压分布P2可偏移到图12的新的第二编程阈值电压分布P2'。而且，在步骤S1403中，图13的联接到WL(n)的存储器单元的第b干扰擦除阈值电压分布Eb、第1b干扰编程阈值电压分布P1b、第2b干扰编程阈值电压分布P2b和第3b干扰编程阈值电压分布P3b可分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d。
在实施例中，在步骤S1403中，可对阈值电压对应于擦除阈值电压分布E和第一编程阈值电压分布P1中的任意一个的存储器单元编程禁止，而可以不对阈值电压对应于第三编程阈值电压分布P3的存储器单元编程禁止。
在步骤S1404中，第三编程偏压可被施加到WL(n+1)，此时，可对阈值电压对应于擦除阈值电压分布E、第一编程阈值电压分布P1和第二编程阈值电压分布P2中的任意一个的存储器单元编程禁止，并且可对阈值电压对应于第三编程阈值电压分布P3的存储器单元编程。可基于在步骤S1401中执行的读取操作所读取的数据来识别对应于第三编程阈值电压分布P3的存储器单元。此处，第三编程偏压的电压可等于或大于第二编程偏压的电压。步骤S1404可由控制逻辑300控制，并且可使用由电压生成电路210生成的第三编程偏压来执行。而且，步骤S1403可基于存储在页面缓冲器组230中的数据来执行。
在步骤S1404中，联接到WL(n+1)的存储器单元的第三编程阈值电压分布P3可偏移到图12的新的第三编程阈值电压分布P3'。而且，在步骤S1404中，图13的联接到WL(n)的存储器单元的第c干扰擦除阈值电压分布Ec、第1c干扰编程阈值电压分布P1c、第2c干扰编程阈值电压分布P2c和第3c干扰编程阈值电压分布P3c可分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d。
可改变执行步骤S1402至S1404的顺序。可顺序执行或以相反的顺序执行步骤S1402至S1404。也就是说，可选择性地设置执行步骤S1402至S1404的顺序。
通过上述操作，可减小联接到WL(n)的存储器单元的各个阈值电压分布的宽度，并且可进一步提高对联接到WL(n)的存储器单元的读取操作的可靠性。因此，可提高存储器系统1000的可靠性。
图15是描述根据本公开的实施例的干扰编程操作的流程图。
参照图15，当开始干扰编程操作时，在步骤S1501中，可对存储在联接到WL(n+1)的存储器单元中的数据执行读取操作。步骤S1501可由控制逻辑300控制，并且可使用由电压生成电路210生成的读取电压来执行。此外，在步骤S1501中读取的数据可被存储在页面缓冲器组230中。
此后，在步骤S1502中，第一编程偏压可被施加到WL(n+1)，此时，可对阈值电压对应于第一编程阈值电压分布P1、第二编程阈值电压分布P2和第三编程阈值电压分布P3中的任意一个的存储器单元编程禁止，并且可对阈值电压对应于擦除阈值电压分布E的存储器单元编程。可基于在步骤S1501执行的读取操作所读取的数据来识别对应于擦除阈值电压分布E的存储器单元。步骤S1502可由控制逻辑300控制，并且可使用由电压生成电路210生成的第一编程偏压来执行。而且，步骤S1502可基于存储在页面缓冲器组230中的数据来执行。
在步骤S1502中，联接到WL(n+1)的存储器单元的擦除阈值电压分布E可偏移到图12的新的擦除阈值电压分布E'或E”。此外，在步骤S1502中，图13的联接到WL(n)的存储器单元的第a干扰擦除阈值电压分布Ea、第1a干扰编程阈值电压分布P1a、第2a干扰编程阈值电压分布P2a和第3a干扰编程阈值电压分布P3a可分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d。
在实施例中，在步骤S1502中，可以不对阈值电压对应于第一编程阈值电压分布P1、第二编程阈值电压分布P2和第三编程阈值电压分布P3中的任意一个的存储器单元编程禁止。在实施例中，在步骤S1502中，可对阈值电压对应于第一编程阈值电压分布P1的存储器单元编程禁止，而可以不对阈值电压对应于第二编程阈值电压分布P2和第三编程阈值电压分布P3中的任意一个的存储器单元编程禁止。可基于存储在页面缓冲器组230中的数据来识别对应于第一至第三编程阈值电压分布中的任意一个的存储器单元。
在步骤S1503中，第二编程偏压可被施加到WL(n+1)，此时，可对阈值电压对应于擦除阈值电压分布E或第一编程阈值电压分布P1的存储器单元编程禁止，并且可对阈值电压对应于第二编程阈值电压分布P2或第三编程阈值电压分布P3的存储器单元编程。此处，第二编程偏压的电压可大于第一编程偏压的电压。此处，可基于在步骤S1501中执行的读取操作所读取的数据来识别对应于第二编程阈值电压分布P2或第三编程阈值电压分布P3的存储器单元。步骤S1503可由控制逻辑300控制，并且可使用由电压生成电路210生成的第二编程偏压来执行。而且，步骤S1503可基于存储在页面缓冲器组230中的数据来执行。
在步骤S1503中，联接到WL(n+1)的存储器单元的第二编程阈值电压分布P2或第三编程阈值电压分布P3可偏移到图12的新的第二编程阈值电压分布P2'或新的第三编程阈值电压分布P3'。因为图12的新的第二编程阈值电压分布P2'和新的第三编程阈值电压分布P3'具有相似的阈值电压幅值，所以可使用相同的编程偏压来一起执行将联接到WL(n+1)的存储器单元的第二编程阈值电压分布P2偏移到图12的新的第二编程阈值电压分布P2'的操作和将第三编程阈值电压分布P3偏移到图12的新的第三编程阈值电压分布P3'的操作。
而且，在步骤S1503中，图13的联接到WL(n)的存储器单元的第b干扰擦除阈值电压分布Eb、第1b干扰编程阈值电压分布P1b、第2b干扰编程阈值电压分布P2b和第3b干扰编程阈值电压分布P3b可分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d。
另外，在步骤S1503中，联接到WL(n+1)的存储器单元的第三编程阈值电压分布P3可偏移到图12的新的第三编程阈值电压分布P3'。而且，在步骤S1503中，图13的联接到WL(n)的存储器单元的第c干扰擦除阈值电压分布Ec、第1c干扰编程阈值电压分布P1c、第2c干扰编程阈值电压分布P2c和第3c干扰编程阈值电压分布P3c可分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d。
通过上述操作，可减小联接到WL(n)的存储器单元的各个阈值电压分布的宽度，并且可进一步提高对联接到WL(n)的存储器单元的读取操作的可靠性。因此，可提高存储器系统1000的可靠性。
图16是描述根据本公开的实施例的干扰编程操作的流程图。
参照图16，当开始干扰编程操作时，在步骤S1601中，可对存储在联接到WL(n+1)的存储器单元中的数据执行读取操作，并且读取数据可被存储在页面缓冲器组230中。步骤S1601可由控制逻辑300控制，并且可使用由电压生成电路210生成的读取电压来执行。
此后，在步骤S1602中，当存储在页面缓冲器组230中的数据对应于擦除阈值电压分布E时，数据可变化成对应于第一编程阈值电压分布P1的数据，然后变化的数据被存储。
此后，在步骤S1603中，当存储在页面缓冲器组230中的数据对应于第二编程阈值电压分布P2时，数据可变化成对应于第三编程阈值电压分布P3的数据，然后变化的数据被存储。
步骤S1602和S1603可在控制逻辑300的控制下由页面缓冲器组230执行。
在执行步骤S1602和S1603之后，在步骤S1604中，可基于用于MSB页面数据编程操作的第一编程验证电压VP1和变化的第三编程验证电压VP3'来执行编程操作。变化的第三编程验证电压VP3'可以是大于用于MSB页面数据编程操作的第三编程验证电压VP3的电压。电压产生电路210可在控制逻辑300的控制下生成第一编程验证电压VP1和变化的第三编程验证电压VP3'。
当执行步骤S1604时，联接到WL(n+1)的存储器单元的擦除阈值电压分布E可偏移到图12的新的擦除阈值电压分布E'。也就是说，图13的联接到WL(n)的存储器单元的第a干扰擦除阈值电压分布Ea、第1a干扰编程阈值电压分布P1a、第2a干扰编程阈值电压分布P2a和第3a干扰编程阈值电压分布P3a可分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d。
当执行步骤S1604时，联接到WL(n+1)的存储器单元的第二编程阈值电压分布P2或第三编程阈值电压分布P3可被偏移到图12的新的第二编程阈值电压分布P2'或新的第三编程阈值电压分布P3'。也就是说，图13的联接到WL(n)的存储器单元的第b干扰擦除阈值电压分布Eb、第1b干扰编程阈值电压分布P1b、第2b干扰编程阈值电压分布P2b和第3b干扰编程阈值电压分布P3b可分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d。
另外，在步骤S1604中，联接到WL(n+1)的存储器单元的第三编程阈值电压分布P3可偏移到图12的新的第三编程阈值电压分布P3'。而且，在步骤S1604中，图13的联接到WL(n)的存储器单元的第c干扰擦除阈值电压分布Ec、第1c干扰编程阈值电压分布P1c、第2c干扰编程阈值电压分布P2c和第3c干扰编程阈值电压分布P3c可分别偏移到第d干扰擦除阈值电压分布Ed、第1d干扰编程阈值电压分布P1d、第2d干扰编程阈值电压分布P2d和第3d干扰编程阈值电压分布P3d。
通过上述操作，可减小联接到WL(n)的存储器单元的各个阈值电压分布的宽度，并且可进一步提高对联接到WL(n)的存储器单元的读取操作的可靠性。因此，可提高存储器系统1000的可靠性。
图17是描述根据本公开的实施例的读取操作的流程图。
参照图17，在步骤S1701中，可对存储在联接到WL(n)的存储器单元中的第一数据执行读取操作。步骤S1701可由控制逻辑300控制，并且可使用由电压生成电路210生成的读取电压来执行。此外，在步骤S1701中读取的数据可被存储在页面缓冲器组230中。
接下来，在步骤S1702中，可对第一数据执行错误校正操作。步骤S1702可由存储器控制器1200的ECC单元730来执行。
当错误校正失败时(步骤S1703中为“否”)，在步骤S1704中可执行读取存储在联接到WL(n+1)的存储器单元中的第二数据的操作。
接下来，在步骤S1705中，存储器系统1000可备份第二数据。步骤S1705可在非易失性存储器装置1100的控制逻辑300的控制下响应于来自存储器控制器1200的命令来执行。第二数据可被编程并备份到另外的存储块110。
在步骤S1705之后，在步骤S1706中，可对联接到WL(n+1)的存储器单元执行干扰编程操作。步骤S1706可在非易失性存储器装置1100的控制逻辑300的控制下响应于来自存储器控制器1200的命令来执行。
在步骤S1706之后，在步骤S1707中，可重试对存储在联接到WL(n)的存储器单元中的第一数据的读取操作。步骤S1707可在非易失性存储器装置1100的控制逻辑300的控制下响应于来自存储器控制器1200的命令来执行。
在步骤S1708中，可对在步骤S1707读取的第一数据执行错误校正操作。步骤S1708可由存储器控制器1200的ECC单元730执行。
此处，当错误校正成功时(步骤S1709中为“是”)，在步骤S1710中，存储器系统1000可将第一数据输出到主机2000。
此外，当错误校正成功时，在步骤S1711中，存储器系统1000可将第一数据和备份的第二数据复制和编程到另外的存储块。
当在步骤S1709中错误校正失败时(步骤S1709中为“否”)，存储器系统1000可将对应的存储块110作为坏块处理。
当在步骤S1703中错误校正成功时(步骤S1703中为“是”)，可立即执行步骤S1710，并且可终止读取操作。
通过上述操作，可减小联接到WL(n)的存储器单元的阈值电压分布的各个宽度，然后可成功地执行读取操作。因此，可提高存储器系统1000的可靠性。
图18是示出包括图3的存储器装置的存储器系统的应用示例的示图。例如，图18所示的存储器系统30000可对应于包括图3的存储器装置1100的图1的存储器系统1000。
参照图18，存储器系统30000可被实施在移动电话、智能电话、平板电脑、个人数字助理(PDA)或无线通信装置中。存储器系统30000可包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可在处理器3100的控制下控制存储器装置1100的数据存取操作，例如编程操作、擦除操作或读取操作。
编程在存储器装置1100中的数据可在存储器控制器1200的控制下通过显示器3200被输出。
无线电收发器3300可通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号变成可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将处理的信号传输到存储器控制器1200或显示器3200。存储器控制器1200可将由处理器3100处理的信号编程到存储器装置1100。此外，无线电收发器3300可将从处理器3100输出的信号变成无线电信号，并且通过天线ANT将变化的无线电信号输出到外部装置。输入装置3400可用于输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据。输入装置3400可被实施为诸如触摸板或计算机鼠标的定位装置、小键盘或键盘。处理器3100可控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200被输出。
在实施例中，能够控制存储器装置1100的操作的存储器控制器1200可被实施为处理器3100的一部分或与处理器3100分开提供的芯片。
图19是示出包括图3的存储器装置的存储器系统的应用示例的示图。例如，图19所示的存储器系统40000可对应于包括图3的存储器装置1100的图1的存储器系统1000。
参照图19，存储器系统40000可被实施在个人计算机、平板电脑、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器系统40000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可根据从输入装置4200输入的数据通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可被实施为诸如触摸板或计算机鼠标的定位装置、小键盘或键盘。
处理器4100可控制存储器系统40000的整体操作，并且控制存储器控制器1200的操作。在实施例中，能够控制存储器装置1100的操作的存储器控制器1200可被实施为处理器4100的一部分或与处理器4100分开提供的芯片。
图20是示出包括图3的存储器装置的存储器系统的应用示例的示图。例如，图20所示的存储器系统50000可对应于包括图3的存储器装置1100的图1的存储器系统1000。
参照图20，存储器系统50000可被实施在图像处理装置，例如数码相机、配备有数码相机的便携式电话、配备有数码相机的智能电话或配备有数码相机的平板电脑中。
存储器系统50000可包括存储器装置1100和能够控制存储器装置1100的例如编程操作、擦除操作或读取操作的数据处理操作的存储器控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号。转换的数字信号可被传输到处理器5100或存储器控制器1200。转换的数字信号可在处理器5100的控制下通过显示器5300被输出，或通过存储器控制器1200被存储在存储器装置1100中。存储在存储器装置1100中的数据可在处理器5100或存储器控制器1200的控制下通过显示器5300被输出。
在实施例中，能够控制存储器装置1100的操作的存储器控制器1200可被实施为处理器5100的一部分或与处理器5100分开提供的芯片。
图21是示出包括图3的存储器装置的存储器系统的应用示例的示图。例如，图21所示的存储器系统70000可对应于包括图3的存储器装置1100的图1的存储器系统1000。
参照图21，存储器系统70000可被实施在存储卡或智能卡中。存储器系统70000可包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可控制存储器装置1100和卡接口7100之间的数据交换。在实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可根据主机60000的协议来接口连接主机60000和存储器控制器1200之间的数据交换。在实施例中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。此处，卡接口可指能够支持主机60000使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器系统70000连接到诸如个人电脑、平板电脑、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储器控制器1200与存储器装置1100执行数据通信。
本公开可通过在存储器系统的读取操作期间对相邻的存储器单元执行干扰编程操作以便改善存储器单元的阈值电压分布而提高存储器系统的可靠性。
本文已经公开了各个实施例，并且尽管使用了特定的术语，但是它们仅以一般的和描述性的意义来使用并理解，而不用于限制的目的。在一些情况下，从本申请提交起，对于本领域普通技术人员而言显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本公开的实质和范围的情况下，可进行形式和细节上的各种改变。

Claims (20)

1.一种存储器系统的操作方法，包括：
对存储在联接到第一字线的第一存储器单元中的第一数据执行第一读取操作；
对所述第一数据执行错误校正操作；
当所述错误校正操作失败时，对联接到第二字线的第二存储器单元执行干扰编程操作；以及
在执行所述干扰编程操作之后，对存储在所述第一存储器单元中的第一数据执行第二读取操作。
2.根据权利要求1所述的方法，其中所述第二字线邻近所述第一字线。
3.根据权利要求2所述的方法，其中：
所述第一存储器单元和所述第二存储器单元中的每一个存储最低有效位即LSB和最高有效位即MSB，并且
在对所述第一存储器单元执行MSB编程操作之后，对所述第二存储器单元执行MSB编程操作。
4.根据权利要求2所述的方法，进一步包括：在执行所述干扰编程操作之前，
读取存储在所述第二存储器单元中的第二数据；以及
备份所述第二数据。
5.根据权利要求4所述的方法，进一步包括：将所述第一数据和所述第二数据复制并编程到另一位置。
6.根据权利要求2所述的方法，其中：
所述第二存储器单元的阈值电压以所述第二存储器单元的阈值电压的幅值的升序形成擦除阈值电压分布、第一编程阈值电压分布、第二编程阈值电压分布和第三编程阈值电压分布，
所述干扰编程操作：
使所述擦除阈值电压分布中的存储器单元的阈值电压增加第一阈值电压，并且
使所述第二编程阈值电压分布中的存储器单元的阈值电压增加第二阈值电压，并且
所述第一阈值电压大于所述第二阈值电压。
7.根据权利要求6所述的方法，其中：
所述干扰编程操作使所述第三编程阈值电压分布中的存储器单元的阈值电压增加第三阈值电压，并且
所述第二阈值电压大于所述第三阈值电压。
8.根据权利要求6所述的方法，其中在所述干扰编程操作期间，所述第一编程阈值电压分布中的存储器单元被编程禁止。
9.根据权利要求6所述的方法，其中用于执行所述第二读取操作的读取电压大于用于执行所述第一读取操作的各个读取电压。
10.根据权利要求2所述的方法，其中所述干扰编程操作使所述第一存储器单元的编程阈值电压分布的各个宽度减小。
11.一种存储器装置的操作方法，包括：
对存储在联接到第一字线的第一存储器单元中的第一数据执行第一读取操作；
对存储在联接到第二字线的第二存储器单元中的第二数据执行读取操作，所述第二字线邻近所述第一字线；
对所述第二存储器单元执行干扰编程操作；以及
在执行所述干扰编程操作之后对存储在所述第一存储器单元中的第一数据执行第二读取操作，
其中所述干扰编程操作使由所述第一存储器单元形成的一个或多个编程阈值电压分布的宽度减小。
12.根据权利要求11所述的方法，进一步包括：
将所述第二数据存储在页面缓冲器组中；
将存储在所述页面缓冲器组中的所述第二数据中对应于擦除阈值电压分布的数据变成对应于第一编程阈值电压分布的数据；以及
将存储在所述页面缓冲器组中的所述第二数据中对应于第二编程阈值电压分布的数据变成对应于第三编程阈值电压分布的数据，
其中所述第二存储器单元的阈值电压以所述第二存储器单元的阈值电压的幅值的升序形成所述擦除阈值电压分布、所述第一编程阈值电压分布、所述第二编程阈值电压分布和所述第三编程阈值电压分布。
13.根据权利要求12所述的方法，其中基于变化的数据执行所述干扰编程操作。
14.根据权利要求11所述的方法，其中：
执行所述干扰程序操作包括：
将第一编程偏压施加到所述第二字线；以及
将大于所述第一编程偏压的第二编程偏压施加到所述第二字线，
在施加所述第二编程偏压期间，对应于所述擦除阈值电压分布或所述第一编程阈值电压分布的存储器单元被编程禁止，并且
所述第二存储器单元的阈值电压以所述第二存储器单元的阈值电压的幅值的升序形成所述擦除阈值电压分布、所述第一编程阈值电压分布、所述第二编程阈值电压分布和所述第三编程阈值电压分布。
15.根据权利要求11所述的方法，进一步包括将所述第一数据编程到所述第一存储器单元，并将所述第二数据编程到所述第二存储器单元，并且
其中基于阴影编程算法执行编程。
16.一种存储器系统，包括：
第一物理页面，存储数据；
第二物理页面，邻近所述第一物理页面布置；
控制逻辑，控制对所述第一物理页面和所述第二物理页面的读取操作和编程操作；以及
错误检查和校正单元，对从所述第一物理页面和所述第二物理页面读取的数据执行错误校正操作，
其中当所述错误检查和校正单元对从所述第一物理页面读取的数据执行的错误校正操作失败时，所述控制逻辑对所述第二物理页面执行编程操作。
17.根据权利要求16所述的存储器系统，其中所述控制逻辑在对所述第二物理页面执行所述编程操作之后，对所述第一物理页面执行另一读取操作。
18.根据权利要求16所述的存储器系统，其中：
所述第二物理页面的阈值电压以所述第二物理页面的阈值电压的幅值的升序形成擦除阈值电压分布、第一编程阈值电压分布、第二编程阈值电压分布和第三编程阈值电压分布，
对所述第二物理页面执行的编程操作将所述擦除阈值电压分布中的存储器单元的阈值电压偏移到所述第一编程阈值电压分布。
19.根据权利要求18所述的存储器系统，其中对所述第二物理页面执行的编程操作使在所述第二编程阈值电压分布中的存储器单元和在所述第三编程阈值电压分布中的存储器单元的阈值电压偏移到第四编程阈值电压分布，所述第四编程阈值电压分布的阈值电压大于所述第三编程阈值电压分布的阈值电压。
20.根据权利要求18所述的存储器系统，其中在所述编程操作期间，所述控制逻辑使在所述第一编程阈值电压分布中的存储器单元被编程禁止。
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