KR102114230B1

KR102114230B1 - 메모리 시스템 및 이의 동작 방법

Info

Publication number: KR102114230B1
Application number: KR1020130119354A
Authority: KR
Inventors: 이현주; 최석환
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-10-07
Filing date: 2013-10-07
Publication date: 2020-05-25
Also published as: US20150100849A1; KR20150040615A; US9256494B2

Abstract

본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 저장된 데이터를 리드하기 위한 반도체 메모리 장치 및 호스트로부터 명령어를 입력받아 상기 반도체 메모리 장치의 상기 리드 동작을 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 리드 동작시 선택된 메모리 셀들과 인접한 주변 메모리 셀들의 프로그램 상태를 판단하여 선택된 메모리 셀들을 간섭량에 따라 다수의 그룹으로 구분하고, 다수의 그룹 중 간섭량이 큰 하나의 그룹의 데이터를 정정한다.

Description

메모리 시스템 및 이의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}

본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 특히 정확한 데이터를 리드할 수 있는 메모리 시스템 및 이의 동작 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

도 1a는 일반적인 불휘발성 메모리 장치에서 2비트 데이터의 프로그램 동작을 설명하는 도면이다.

이하에서는 ISPP(incremental step pulse programming) 방식으로 프로그램 동작이 수행되는 것으로 가정하여 설명한다. ISPP 방식에서는, 프로그램 전압이 점진적으로 높아지면서 메모리 셀에 대한 프로그램 동작이 반복적으로 실시되므로, 메모리 셀의 문턱 전압 분포를 정확하게 제어할 수 있다.

불휘발성 메모리 장치의 경우, 사용자의 요구에 따라 하나의 메모리 셀에 1비트 또는 2비트의 데이터가 저장될 수 있다. 1비트의 데이터가 저장되는 경우, 메모리 셀들은 저장되는 데이터에 따라 문턱 전압이 0V보다 낮은 메모리 셀과 0V 보다 높은 메모리 셀로 구분할 수 있다. 2비트의 데이터가 저장되는 경우, 저장되는 데이터에 따라 0V보다 낮은 제1 메모리 셀과 0V보다 높으면서 서로 다른 문턱 전압을 갖는 제2 내지 제4 메모리 셀로 구분할 수 있다.

도 1a를 참조하면, 프로그램 동작은 하위 비트를 프로그램하는 제1 프로세스와 상위 비트를 프로그램하는 제2 프로세스로 구성된다. 제1 프로세스에서는, 프로그램 동작 속도를 빠르게 하기 위해서 큰 증가 폭을 갖는 프로그램 전압을 사용한다. 이에 따라 메모리 셀의 상태는 소거 상태('11')에서 프로그램 상태('10')로 바뀐다. 큰 증가 폭을 갖는 프로그램 전압을 사용하므로 프로그램된 셀은 넓은 문턱 전압 분포를 갖는다.

상위 비트를 프로그램하는 제 2 프로세스는 하위 비트의 상태와 상위 비트로 저장되는 비트에 따라 달라진다. 먼저, 하위 비트가 '1'(즉 소거상태)인 셀들 중 상위 비트로 '1'이 저장되는 셀에 대해서는 프로그램 동작이 수행되지 않는다. 반면, 하위 비트가 '1'(즉 소거상태)인 셀들 중 상위 비트로 '0'이 저장되는 셀은 '01' 상태로 프로그램된다.

또한 하위 비트가 '0'(즉 프로그램된 상태)인 셀들 중 상위 비트로 '1'이 저장되는 셀은 '10'으로 프로그램되고, 하위 비트가 '0'(즉 프로그램된 상태)인 셀들 중 상위 비트로 '0'이 저장되는 셀은 '00'으로 프로그램된다.

도 1b는 2비트 데이터의 상위 비트 데이터와 하위 비트 데이터의 프로그램 순서를 나타내는 도면이다.

도 1b를 참조하면, 우선 이븐 비트 라인(BLe)과 제1 워드 라인(WL0)에 연결된 메모리 셀에 하위 비트 데이터(LSB)를 프로그램한다(0). 그 후, 오드 비트 라인(BLo)과 제1 워드 라인(WL0)에 연결된 메모리 셀에 하위 비트 데이터((LSB)를 프로그램 한다(1). 그 후, 이븐 비트 라인(BLe)과 제2 워드 라인(WL1)에 연결된 메모리 셀에 하위 비트 데이터(LSB)를 프로그램한다(2). 그 후, 오드 비트 라인(BLo)과 제2 워드 라인(WL1)에 연결된 메모리 셀에 하위 비트 데이터((LSB)를 프로그램 한다(3). 그 후, 이븐 비트 라인(BLe)과 제1 워드 라인(WL0)에 연결된 메모리 셀에 상위 비트 데이터(MSB)를 프로그램한다(4). 그 후, 오드 비트 라인(BLo)과 제1 워드 라인(WL0)에 연결된 메모리 셀에 상위 비트 데이터((MSB)를 프로그램 한다(5). 여기까지의 프로그램 동작으로 제1 워드 라인(WL0)에 연결된 메모리 셀의 프로그램 동작이 완료되고, 이와 동일한 방법으로 프로그램 동작을 반복하여 실시한다.

그러나 이와 같은 방식으로 프로그램 동작을 실시하여도 인접한 워드 라인이나 비트 라인에 연결된 메모리 셀에 프로그램 동작을 실시할 때 비트 라인 방향과 워드 라인 방향의 간섭 현상으로 인해 메모리 셀의 문턱 전압 분포에 변화가 생길 수 있다. 따라서 각 메모리 셀마다 주변 메모리 셀들의 프로그램 상태에 따라 서로 다른 문턱 전압 변화량을 갖으며, 이로 인하여 불휘발성 메모리 장치의 리드 동작시 잘못된 데이터가 리드될 수 있다.

본 발명은 정확한 데이터를 독출할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.

본 발명의 일실시 예에 따른 메모리 시스템은 저장된 데이터를 리드하기 위한 반도체 메모리 장치 및 호스트로부터 명령어를 입력받아 상기 반도체 메모리 장치의 상기 리드 동작을 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 리드 동작시 선택된 메모리 셀들과 인접한 주변 메모리 셀들의 프로그램 상태를 판단하여 선택된 메모리 셀들을 간섭량에 따라 다수의 그룹으로 구분하고, 다수의 그룹 중 간섭량이 큰 하나의 그룹의 데이터를 정정한다.

본 발명이 다른 실시 예에 따른 메모리 시스템은 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 다수의 메모리 셀들에 저장된 데이터를 리드하기 위한 주변 회로부, 및 상기 다수의 메모리 셀들 중 선택된 메모리 셀들과 인접한 주변 메모리 셀들의 데이터에 따라 상기 선택된 메모리 셀들의 리드 데이터를 정정하기 위한 컨트롤러를 포함한다.

본 발명에 따른 메모리 시스템의 동작 방법은 선택된 메모리 셀들의 데이터를 리드 전압으로 읽는 단계와, 상기 선택된 메모리 셀들과 인접한 주변 메모리 셀들의 데이터를 읽는 단계와, 상기 주변 메모리 셀들의 데이터에 따라 상기 선택된 메모리 셀들을 다수의 그룹으로 구분하는 단계와, 상기 리드 전압을 상승 및 하강시켜 데이터 정정 영역에 포함된 메모리 셀들을 구분하는 단계, 및 상기 데이터 정정 영역에 포함되고, 상기 다수의 그룹 중 상기 주변 메모리 셀들에 의한 간섭량이 가장 크다고 판단된 메모리 셀들의 리드된 데이터를 정정하는 단계를 포함한다.

본 발명에 따르면, 주변 메모리 셀들에 프로그램된 데이터에 따라 선택된 메모리 셀의 간섭 특성을 판단하고, 선택된 메모리 셀의 리드된 데이터를 간섭 특성에 따라 정정함으로써, 정확한 데이터를 리드할 수 있다.

도 1a는 일반적인 불휘발성 메모리 장치에서 2비트 데이터의 프로그램 동작을 설명하는 도면이다.
도 1b는 2비트 데이터의 상위 비트 데이터와 하위 비트 데이터의 프로그램 순서를 나타내는 도면이다.
도 2는 본 발명에 따른 메모리 시스템을 보여주는 블록도이다.
도 3은 도 2의 반도체 메모리 장치를 좀 더 상세히 보여주는 블록도이다.
도 4는 본 발명에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 5는 주변 메모리 셀들의 프로그램 상태에 따라 간섭량을 설명하기 위한 문턱 전압 분포도이다.
도 6은 리드 동작 시 데이터 정정 영역을 설명하기 위한 제1 프로그램 상태(PV1)와 제2 프로그램 상태(PV2)의 문턱 전압 분포도이다.
도 7는 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 2는 본 발명에 따른 메모리 시스템을 보여주는 블록도이다.

도 2를 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)에 연결되는 읽기 및 쓰기 회로(130)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 2 이상의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell)로 정의될 수 있다.

반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터의 리드 명령어가 수신되면, 명령어와 함께 수신되는 어드레스가 가리키는 메모리 셀들(선택된 메모리 셀들)에 대한 리드 동작을 수행하도록 구성된다. 이때 반도체 메모리 장치(100)는 리드 동작시 선택된 메모리 셀들과 인접한 주변 메모리 셀들의 데이터를 리드하고, 리드된 주변 메모리 셀들의 데이터를 컨트롤러(200)로 전송한다. 즉, 반도체 메모리 장치(100)는 리드된 주변 메모리 셀들의 상위 비트 데이터(MSB : Most Significant Bit)와 하위 비트 데이터(LSB : Least Significant Bit)를 컨트롤러(200)로 전송한다. 이때 선택된 메모리 셀들과 인접한 주변 메모리 셀들은 좌우 비트라인 방향으로 인접한 셀들과 워드라인 방향으로 인접하되 선택된 메모리 셀 다음으로 프로그램되는 메모리 셀인 것이 바람직하다. 즉, 하나의 선택된 메모리 셀을 기준으로 3개의 주변 메모리 셀들의 데이터를 컨트롤러(200)로 전송한다. 이는 프로그램 동작 시 가장 많은 영향을 미치는 주변 메모리 셀들의 데이터를 컨트롤러(200)로 전송하여, 후술하는 데이터 정정 동작에 이용하기 위함이다.

실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 하지만, 본 발명의 기술적 사상이 플래시 메모리 장치에 국한되지 않음이 이해될 것이다.

컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 연결된다. 컨트롤러(200)는 호스트(Host)와 반도체 메모리 장치(100)를 인터페이싱 하도록 구성된다. 예를 들면, 호스트(Host)로부터의 요청에 따른 리드 또는 프로그램 동작 시에, 컨트롤러(200)는 호스트(Host)로부터 수신되는 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환하고, 해당 커멘드와 함께 변환된 물리 블록 주소를 반도체 메모리 장치(100)에 제공할 수 있다. 또한 리드 동작 시에 반도체 메모리 장치(100)로 부터 수신되는 주변 셀들의 프로그램 상태를 분석하여 선택된 메모리 셀들이 주변 메모리 셀들로 부터 받는 간섭 량에 따라 다수의 그룹으로 그룹핑하고, 다수의 그룹 중 간섭량이 많은 그룹을 선택하고 그 그룹에 포함된 메모리 셀들 중 문턱 전압이 데이터 정정 영역에 포함된 메모리 셀들의 리드 데이터를 반전시켜 데이터를 정정한다.

실시 예로서, 컨트롤러(200)는 주변 셀 상태 체크부(210), 비트 판단부(220), 및 에러 정정 블럭(230)를 포함한다.

주변 셀 상태 체크부(210)는 반도체 메모리 장치(100)로부터 수신되는 주변 메모리 셀들의 데이터를 임시 저장하고, 저장된 데이터에 따라 선택된 메모리 셀들의 간섭량을 분석하고, 간섭량에 따라 선택된 메모리 셀들을 다수의 그룹으로 그룹핑한다.

비트 판단부(220)는 주변 셀 상태 체크부(210)에 의해 다수의 그룹으로 그룹핑된 메모리 셀 들 중, 간섭량이 많다고 판단되는 하나의 그룹을 선택하여 선택된 그룹에 포함된 메모리 셀들 중 문턱 전압이 데이터 정정 영역에 포함된 메모리 셀들의 리드 데이터를 반전시켜 데이터를 정정한다. 또한 선택된 그룹을 제외한 나머지 그룹에 포함된 메모리 셀들은 데이터 정정 동작을 스킵한다.

에러 정정 블록(230)은 비트 판단부(220)에 의해 데이터 정정 동작이 수행된 메모리 셀들의 리드 데이터 및 데이터 정정 동작을 스킵한 메모리 셀들의 리드 데이터의 에러를 검출 및 정정하도록 구성된다. 에러 정정 블록(230)이 수행하는 에러 정정 기능은 리드 데이터 중 에러 비트들의 수에 따라 제한된다. 리드 데이터 중 에러 비트들의 수가 특정한 값보다 작을 때, 에러 정정 블록(230)은 에러 검출 및 정정 기능을 수행한다. 리드 데이터 중 에러 비트들의 수가 특정한 값보다 클 때, 에러 검출 및 정정은 수행될 수 없다. 에러 검출 및 정정이 수행될 수 없을 때, 컨트롤러(200)는 선택된 워드 라인에 인가되는 리드 전압을 조절하도록 반도체 메모리 장치(100)를 제어한다.

도 3은 도 2의 반도체 메모리 장치(100)를 좀 더 상세히 보여주는 블록도이다.

도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 또한 복수의 메모리 블록들(BLK1~BLKz) 각각은 워드 라인들(WL)에 연결된 복수의 메모리 셀들을 포함하며, 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 이븐 페이지 및 오드 페이지로 정의된다. 즉, 하나의 워드라인에 연결된 다수의 메모리 셀들 중 이븐 비트라인들에 연결된 메모리 셀들을 이븐 페이지로 정의하고, 오드 비트라인들에 연결된 메모리 셀들을 오드 페이지로 정의한다.

어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.

어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 컨트롤러(200, 도 1 참조)로부터 제공된다.

어드레스 디코더(120)는 리드 동작 시 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 다수의 워드라인들(WL) 중 선택된 워드라인에 전압 생성부(150)에서 생성된 리드 전압(Vread)을 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.

반도체 메모리 장치(100)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 및 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.

어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작 시 메모리 셀 어레이(110) 중 선택된 메모리 셀의 데이터를 리드하여 컨트롤러(200, 도 1 참조)로 전송한다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 선택된 메모리 셀의 리드 동작 후 주변 메모리 셀들의 데이터를 리드하여 컨트롤러(200, 도 1 참조)로 전송한다. 주변 메모리 셀들은 선택된 메모리 셀과 인접한 주변 메모리 셀들은 좌우 비트라인 방향으로 인접한 셀들과, 워드라인 방향으로 인접하되 선택된 메모리 셀 다음으로 프로그램되는 메모리 셀인 것이 바람직하다. 즉, 하나의 선택된 메모리 셀을 기준으로 3개의 주변 메모리 셀들의 데이터를 컨트롤러(200)로 전송한다.

읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.

예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.

제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 커맨드(CMD)는 컨트롤러(200, 도 1 참조)로부터 제공된다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.

전압 생성부(150)는 리드 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 제어 로직(140)의 제어에 따라 생성되는 리드 전압(Vread)의 전위 레벨을 조절할 수 있다.

도 4는 본 발명에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.

도 5는 주변 메모리 셀들의 프로그램 상태에 따라 간섭량을 설명하기 위한 문턱 전압 분포도이다.

도 6은 리드 동작 시 데이터 정정 영역을 설명하기 위한 제1 프로그램 상태(PV1)와 제2 프로그램 상태(PV2)의 문턱 전압 분포도이다.

도 2 내지 도 6을 참조하여 본 발명에 따른 메모리 시스템의 리드 동작을 설명하면 다음과 같다.

1) 선택된 페이지의 데이터 리드(S41)

호스트로부터 리드 명령어가 입력되면 컨트롤러(200)는 리드 명령어에 대응하는 커맨드(CMD)를 제어 로직(140)으로 송부한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 전압 생성부(150)가 리드 전압(Vread) 및 패스 전압(Vpass)을 출력하도록 제어하고, 어드레스 디코더(120)가 어드레스(ADDR)에 응답하여 다수의 워드라인들(WL) 중 선택된 워드라인에 리드 전압(Vread)을 인가하도록 제어한다. 또한 제어 로직(140)은 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1 내지 PBm)이 선택된 페이지의 데이터를 리드하여 컨트롤러(200)로 출력하도록 제어한다. 선택된 페이지는 다수의 워드라인들(WL) 중 선택된 워드라인과 연결된 이븐 페이지 또는 오드 페이지 중 하나이다.

2) 인접한 비트라인에 연결된 메모리 셀들의 데이터 읽기(S42)

컨트롤러(200)는 제어 로직(140)을 제어하여 선택된 페이지의 메모리 셀들과 비트라인 방향으로 인접한 메모리 셀들의 데이터를 리드한다. 즉, 선택된 페이지가 이븐 페이지일 경우, 선택된 페이지와 동일 워드라인을 공우하는 오드 페이지에 포함된 메모리 셀들의 데이터를 리드하여 컨트롤러(200)로 출력한다.

3) 인접한 워드라인에 연결된 메모리 셀들의 데이터 읽기(S43)

컨트롤러(200)는 제어 로직(140)을 제어하여 선택된 페이지의 메모리 셀들과 워드라인 방향으로 인접한 메모리 셀들의 데이터를 리드한다. 즉, 선택된 페이지가 이븐 페이지일 경우, 선택된 페이지의 워드라인과 인접한 워드라인과 연결된 이븐 페이지의 데이터를 리드하여 컨트롤러(200)로 출력한다. 이때 인접한 워드라인은 프로그램 동작시 선택된 메모리 셀들 다음으로 프로그램하는 메모리 셀들과 연결된 워드라인이다.

4) 리드 전압을 △V만큼 상승 및 하강시켜 선택된 페이지의 데이터 리드(S44)

제어 로직(140)은 전압 생성부(150)가 생성하는 리드 전압(Vread)의 전위를 △V만큼 상승되도록 제어하고, 어드레스 디코더(120)가 어드레스(ADDR)에 응답하여 다수의 워드라인들(WL) 중 선택된 워드라인에 △V만큼 상승된 리드 전압(Vread)을 인가하도록 제어한다. 또한 제어 로직(140)은 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1 내지 PBm)이 선택된 페이지의 데이터를 리드하여 컨트롤러(200)로 출력하도록 제어한다.

또한 제어 로직(140)은 전압 생성부(150)가 생성하는 리드 전압(Vread)의 전위를 △V만큼 하강되도록 제어하고, 어드레스 디코더(120)가 어드레스(ADDR)에 응답하여 선택된 워드라인에 △V만큼 하강된 리드 전압(Vread)을 인가하도록 제어하고, 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1 내지 PBm)이 선택된 페이지의 데이터를 리드하여 컨트롤러(200)로 출력하도록 제어한다.

즉, 제어 회로(140)는 도 6에 도시된 데이터 정정 영역에 포함되는 메모리 셀들을 구분하기 위하여 리드 전압(Vread, 예를 들어 R2)을 △V만큼 상승시켜 데이터를 리드하고 △V만큼 하강시켜 데이터를 리드한다. 데이터 정정 영역은 인접한 두개의 프로그램 상태(예를 들어 PV1 및 PV2)의 문턱 접압이 서로 겹치는 영역으로 정의하는 것이 바람직하다.

5) 주변 셀들의 프로그램 상태에 따라 간섭 영향을 판단하여 리드된 데이터 정정(S45)

도 5를 참조하면, 멀티 레벨 셀을 갖는 반도체 메모리 장치의 프로그램 동작 시 LSB 프로그램 동작 후 MSB 프로그램 동작을 수행한다. 이때 프로그램이 완료된 메모리 셀은 인접한 메모리 셀들의 프로그램 동작 시 프로그램 전압에 의한 간섭 현상에 의해 문턱 전압이 상승할 수 있다. 이로 인하여 제2 및 제3 리드 전압(Vread(R2), Vread(R3))에서 문턱 전압 분포가 중첩될 수 있다.

또한 소거 상태(ERA, "1")에서 제1 프로그램 상태(PV1)로 프로그램하는 동작과 "0"에서 제3 프로그램 상태(PV3)로 프로그램하는 동작의 경우 메모리 셀의 문턱 전압이 가장 많이 움직이는 프로그램 동작이므로 주변 메모리 셀들에 많은 간섭 현상을 초래한다. 반면, 소거 상태(ERA, "1")에서 소거 상태(ERA) 및 "0"에서 제2 프로그램 상태(PV2)로 프로그램하는 동작의 경우 메모리 셀의 문턱 전압이 상대적으로 적게 움직이는 프로그램 동작이므로 주변 메모리 셀들에 미치는 간섭 현상이 미비하다. 이때 소거 상태(ERA)의 경우 "11" 데이터에 대응하고, PV1은 "01", PV2는 "00", PV3는 "10" 데이터에 대응한다.

따라서, 주변 메모리 셀, 특히 선택된 메모리 셀과 비트라인 방향으로 인접한 두개의 메모리 셀 및 워드라인 방향으로 인접하며 프로그램 동작시 선택된 메모리 셀 다음으로 프로그램되는 메모리 셀의 프로그램 상태에 따라 선택된 메모리 셀의 간섭 현상에 따른 문턱 전압 변화량이 예측 가능하다.

예를 들어 주변 메모리 셀의 프로그램 상태가 간섭 현상이 상대적으로 큰 PV1 및 PV3 상태를 갖는 경우 선택된 메모리 셀은 간섭 현상에 의해 문턱 전압 분포가 가장 많이 오른쪽으로 이동하고, 주변 메모리 셀의 프로그램 상태가 간섭 현상이 상대적으로 작은 소거 상태 및 PV2 상태를 갖는 경우 선택된 메모리 셀의 문턱 전압 분포는 이동량이 없거나 미비하다.

상술한 주변 메모리 셀의 프로그램 상태에 따라 문턱 전압 분포의 이동이 상대적으로 작은 제1 그룹, 문턱 전압 분포의 이동이 상대적으로 큰 제3 그룹 및 문턱 전압 분포의 이동이 중간 값에 해당하는 제2 그룹으로 그룹핑할 수 있다. 이때 제3 그룹은 데이터 정정 영역에 포함되는 메모리 셀들을 포함하도록 그룹핑하는 것이 바람직하다.

주변 셀들의 프로그램 상태에 따라 간섭 영향을 판단되면, S41 단계에서 리드된 선택된 페이지의 데이터를 정정한다. 데이터 정정 방법은 선택된 메모리 셀들 중 문턱 전압 분포의 이동이 상대적으로 크다고 판단하여 그룹핑된 제3 그룹에 포함된 메모리 셀들 중 데이터 정정 영역에 포함된 메모리 셀들의 리드된 데이터를 반전하는 방법으로 정정한다. 좀 더 상세하게는 PV1 상태로 프로그램된 메모리 셀들의 경우, 제3 그룹에 포함되고 데이터 정정 영역 중 리드 전압(R2)보다 크다고 판단되는 메모리 셀들의 리드 데이터를 반전하여 정정하고, PV2 상태로 프로그램된 메모리 셀들의 경우, 제3 그룹에 포함되고 데이터 정정 영역 중 리드 전압(R2)보다 작다고 판단되는 메모리 셀들의 리드 데이터를 반전하여 정정한다.

상술한 데이터 정정 동작은 PV1 상태와 PV2 상태를 구분하는 LSB 데이터 리드 동작을 일예로 설명한 것으로, 리드 전압(Vread(R1) 및 Vread(R3))을 이용하여 소거 상태와 PV1 상태, PV2 상태와 PV3) 상태를 구분하는 MSB 데이터 리드 동작시에도 동일한 방법으로 데이터를 정정할 수 있다.

6) 에러 정정 코드(ECC)를 이용하여 데이터 복구(S46)

컨트롤러(200)는 에러 정정 블록(210)을 이용하여 S45 단계에서 정정된 선택된 페이지의 데이터의 복구 동작을 수행한다

7) ECC 처리 결과 판단(S47)

ECC 처리 결과 오류가 발생한 데이터가 없거나 오류가 발생한 데이터가 정정 가능할 경우 오류를 정정하여 최종 리드 데이터로 출력한다.

8) △V값 변경(S48)

ECC 처리 결과 오류가 발생한 데이터의 수가 ECC 처리 허용 수치보다 클 경우, △V 값을 변경시켜 상술한 S44 단계부터 재실시한다. 이때 재실시하는 수를 카운트하여 허용 반복수보다 클 경우 리드 동작을 페일 처리할 수 있다.

도 7는 도 2에 도시된 메모리 시스템의 구성을 확장한 메모리 시스템을 보여주는 블록도이다.

도 7을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(100) 및 컨트롤러(2100)를 포함한다.

반도체 메모리 장치(100)는 도 3을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(2100)는 도 2을 참조하여 설명된 컨트롤러(200)의 기능을 포함한다. 컨트롤러(2100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(2100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(2100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(2100)는 램(2110, Random Access Memory), 프로세싱 유닛(2120, processing unit), 호스트 인터페이스(2130, host interface), 메모리 인터페이스(2140, memory interface), 에러 정정 블록(2150), 주변 셀 상태 체크부(2160), 및 비트 판단부(2170)를 포함한다. 램(2110)은 프로세싱 유닛(2120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(2120)은 컨트롤러(2100)의 제반 동작을 제어한다. 또한 컨트롤러(2100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.

호스트 인터페이스(2130)는 호스트(Host) 및 컨트롤러(2100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(2140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(2150)은 도 2의 에러 정정 블록(210)과 동일한 기능을 수행한다. 에러 정정 블록(2150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 비트 판단부(2170)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(2120)은 에러 정정 블록(2150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(2100)의 구성 요소로서 제공될 수 있다.

주변 셀 상태 체크부(2160) 및 비트 판단부(2170)는 도 2의 주변 셀 상태 체트부(210) 및 비트 판단부(220)와 동일한 기능을 수행한다. 주변 셀 상태 체크부(2160)는 반도체 메모리 장치(100)로부터 수신되는 주변 메모리 셀들의 데이터를 임시 저장하고, 저장된 데이터에 따라 선택된 메모리 셀들의 간섭량을 분석하고, 간섭량에 따라 선택된 메모리 셀들을 다수의 그룹으로 그룹핑한다. 비트 판단부(2170)는 주변 셀 상태 체크부(2160)에 의해 다수의 그룹으로 그룹핑된 메모리 셀 들 중, 간섭량이 많다고 판단되는 하나의 그룹을 선택하여 선택된 그룹에 포함된 메모리 셀들 중 문턱 전압이 데이터 정정 영역에 포함된 메모리 셀들의 리드 데이터를 반전시켜 데이터를 정정한다. 또한 선택된 그룹을 제외한 나머지 그룹에 포함된 메모리 셀들은 데이터 정정 동작을 스킵한다.

컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 8은 도 7의 메모리 시스템(2000)의 응용 예(3000)를 보여주는 블록도이다.

도 8을 참조하면, 메모리 시스템(3000)은 반도체 메모리 장치(3100) 및 컨트롤러(3200)를 포함한다. 반도체 메모리 장치(3100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(3200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(3200)와 통신하도록 구성된다. 컨트롤러(3200)는 도 8을 참조하여 설명된 컨트롤러(2100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(3100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 8에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(3000)이 변형될 수 있음이 이해될 것이다.

도 9는 도 8을 참조하여 설명된 메모리 시스템(3000)을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다.

도 9를 참조하면, 컴퓨팅 시스템(4000)은 중앙 처리 장치(4100), 램(4200, RAM, Random Access Memory), 사용자 인터페이스(4300), 전원(4400), 시스템 버스(4500), 그리고 메모리 시스템(3000)을 포함한다.

메모리 시스템(3000)은 시스템 버스(4500)를 통해, 중앙처리장치(4100), 램(4200), 사용자 인터페이스(4300), 그리고 전원(4400)에 전기적으로 연결된다. 사용자 인터페이스(4300)를 통해 제공되거나, 중앙 처리 장치(4100)에 의해서 처리된 데이터는 메모리 시스템(3000)에 저장된다.

도 9에서, 반도체 메모리 장치(3100)는 컨트롤러(3200)를 통해 시스템 버스(4500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(3100)는 시스템 버스(4500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(3200)의 기능은 중앙 처리 장치(4100) 및 램(4200)에 의해 수행될 것이다.

도 9에서, 도 8을 참조하여 설명된 메모리 시스템(3000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(3000)은 도 7을 참조하여 설명된 메모리 시스템(2000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(4000)은 도 8 및 도 7을 참조하여 설명된 메모리 시스템들(2000, 3000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

10: 메모리 시스템 100: 반도체 메모리 장치
110: 메모리 셀 어레이 120: 어드레스 디코더
130: 읽기 및 쓰기 회로 140: 제어 로직
150 : 전압 생성부 200: 컨트롤러
210 : 주변 셀 상태 체크부 220 : 비트 판단부
230 : 에러 정정 블록

Claims

저장된 데이터를 리드하기 위한 반도체 메모리 장치; 및
호스트로부터 명령어를 입력받아 상기 반도체 메모리 장치의 리드 동작을 제어하기 위한 컨트롤러를 포함하며,
상기 컨트롤러는 상기 리드 동작시 선택된 메모리 셀들과 인접한 주변 메모리 셀들의 프로그램 상태를 판단하여 선택된 메모리 셀들을 간섭량에 따라 다수의 그룹으로 구분하고, 다수의 그룹 중 간섭량이 상대적으로 큰 하나의 그룹의 데이터를 정정하는 메모리 시스템.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 반도체 메모리 장치는
다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 선택된 메모리 셀들 및 상기 주변 메모리 셀들의 데이터를 리드하여 상기 컨트롤러로 송부하기 위한 주변 회로부; 및
상기 컨트롤러의 제어에 따라 상기 주변 회로부가 리드 동작을 수행하도록 제어하기 위한 제어 로직을 포함하는 메모리 시스템.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 주변 메모리 셀들은 상기 선택된 메모리 셀들과 비트 라인 방향으로 인접한 메모리 셀들 및 워드라인 방향으로 인접하되 상기 선택된 메모리 셀들 다음으로 프로그램되는 메모리 셀인 메모리 시스템.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 2 항에 있어서,
상기 반도체 메모리 장치는 상기 리드 동작 시 리드 전압을 이용하여 상기 선택된 메모리 셀들의 데이터를 리드하여 데이터를 상기 컨트롤러로 송부한 후, 상기 리드 전압을 데이터 정정 영역만큼 변화시켜 상기 선택된 메모리 셀들의 데이터를 다시 리드하여 상기 컨트롤러로 송부하는 메모리 시스템.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서,
상기 데이터 정정 영역은 인접한 두개의 프로그램 상태가 서로 중첩되는 문턱 전압 분포인 메모리 시스템.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서,
상기 다수의 그룹 중 간섭량이 상대적으로 큰 하나의 그룹은 상기 데이터 정정 영역을 포함하는 메모리 시스템.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서,
상기 간섭량이 상대적으로 큰 하나의 그룹의 데이터를 정정하는 것은 상기 간섭량이 상대적으로 큰 하나의 그룹 중 상기 데이터 정정 영역에 포함되는 메모리 셀들의 데이터를 반전하여 정정하는 메모리 시스템.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 선택된 메모리 셀들은 상기 주변 메모리 셀들이 문턱 전압 분포 순서대로 배열된 소거 상태, 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 중 제1 프로그램 상태 또는 제3 프로그램 상태일 경우 상기 간섭량이 크며, 상기 소거 상태 및 상기 제2 프로그램 상태일 경우 상기 간섭량이 작은 메모리 시스템.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서,
상기 주변 회로부는 상기 리드 전압을 생성하기 위한 전압 생성부; 및
상기 주변 메모리 셀들의 데이터를 리드하여 상기 컨트롤러로 송부하기 위한 페이지 버퍼들을 포함하며,
상기 전압 생성부는 상기 제어 로직의 제어에 따라 상기 리드 전압을 상승 및 하강시켜 상기 데이터 정정 영역 값으로 변화시키는 메모리 시스템.
다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 다수의 메모리 셀들에 저장된 데이터를 리드하기 위한 주변 회로부; 및
상기 다수의 메모리 셀들 중 선택된 메모리 셀들과 인접한 주변 메모리 셀들의 데이터에 따라 간섭량이 상대적으로 큰 메모리 셀들의 데이터를 반전시켜 정정하기 위한 컨트롤러를 포함하는 메모리 시스템.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서,
상기 컨트롤러는 상기 다수의 메모리 셀들을 상기 주변 메모리 셀들의 데이터에 따라 다수의 그룹으로 구분하는 메모리 시스템.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서,
상기 컨트롤러는 상기 다수의 그룹 중 상기 주변 메모리 셀들에 의한 간섭량이 상대적으로 크다고 판단되는 하나의 그룹의 데이터를 정정하는 메모리 시스템.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서,
상기 주변 메모리 셀들은 상기 선택된 메모리 셀들과 비트 라인 방향으로 인접한 메모리 셀들 및 워드라인 방향으로 인접하되 상기 선택된 메모리 셀들 다음으로 프로그램되는 메모리 셀인 메모리 시스템.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 12 항에 있어서,
상기 주변 회로부는 리드 전압을 이용하여 상기 선택된 메모리 셀들의 데이터를 리드하여 데이터를 상기 컨트롤러로 송부한 후, 상기 리드 전압을 데이터 정정 영역만큼 변화시켜 상기 선택된 메모리 셀들의 데이터를 다시 리드하여 상기 컨트롤러로 송부하는 메모리 시스템.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제 14 항에 있어서,
상기 데이터 정정 영역은 인접한 두개의 프로그램 상태가 서로 중첩되는 문턱 전압 분포인 메모리 시스템.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 14 항에 있어서,
상기 다수의 그룹 중 간섭량이 상대적으로 큰 하나의 그룹은 상기 데이터 정정 영역을 포함하는 메모리 시스템.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 14 항에 있어서,
상기 간섭량이 상대적으로 큰 하나의 그룹의 데이터를 정정하는 것은 상기 간섭량이 상대적으로 큰 하나의 그룹 중 상기 데이터 정정 영역에 포함되는 메모리 셀들의 데이터를 반전하여 정정하는 메모리 시스템.
선택된 메모리 셀들의 데이터를 리드 전압으로 읽는 단계;
상기 선택된 메모리 셀들과 인접한 주변 메모리 셀들의 데이터를 읽는 단계;
상기 주변 메모리 셀들의 데이터에 따라 상기 선택된 메모리 셀들을 다수의 그룹으로 구분하는 단계;
상기 리드 전압을 상승 및 하강시켜 데이터 정정 영역에 포함된 메모리 셀들을 구분하는 단계; 및
상기 데이터 정정 영역에 포함되고, 상기 다수의 그룹 중 상기 주변 메모리 셀들에 의한 간섭량이 가장 크다고 판단된 메모리 셀들의 리드된 데이터를 반전시켜 정정하는 단계를 포함하는 메모리 시스템의 동작 방법.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 18 항에 있어서,
상기 데이터 정정 영역은 인접한 두 개의 프로그램 상태의 문턱 전압이 서로 중첩되는 영역인 메모리 시스템의 동작 방법.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 18 항에 있어서,
정정된 상기 선택된 메모리 셀들의 리드된 데이터들을 에러 정정 코드를 이용하여 복구하는 단계를 더 포함하는 메모리 시스템의 동작 방법.