KR20150142921A - 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20150142921A
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Abstract

본 발명은 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 다수의 메모리 셀들 중 선택된 메모리 프로그램 동작을 수행하되, 제1 내지 제3 프로그램 전압 인가 동작 및 제1 내지 제3 검증 동작을 교차적으로 수행하는 주변 회로부 및 상기 제1 내지 제3 프로그램 전압 인가 동작 및 상기 제1 내지 제3 검증 동작을 수행하도록 상기 주변 회로부를 제어하며, 상기 제2 프로그램 전압 인가 동작시 인가되는 제2 프로그램 전압이 상기 제1 프로그램 전압 인가 동작시 인가되는 제1 프로그램 전압보다 제1 스텝 전압만큼 상승되고, 상기 제3 프로그램 전압 인가 동작시 인가되는 제3 프로그램 전압이 상기 제2 프로그램 전압보다 제2 스텝 전압만큼 상승되도록 상기 주변 회로부를 제어하는 제어 로직을 포함한다.

Description

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 프로그램 동작 시 프로그램 시간을 감소시킬 수 있는 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 다수의 메모리 셀들 중 선택된 메모리 프로그램 동작을 수행하되, 제1 내지 제3 프로그램 전압 인가 동작 및 제1 내지 제3 검증 동작을 교차적으로 수행하는 주변 회로부 및 상기 제1 내지 제3 프로그램 전압 인가 동작 및 상기 제1 내지 제3 검증 동작을 수행하도록 상기 주변 회로부를 제어하며, 상기 제2 프로그램 전압 인가 동작시 인가되는 제2 프로그램 전압이 상기 제1 프로그램 전압 인가 동작시 인가되는 제1 프로그램 전압보다 제1 스텝 전압만큼 상승되고, 상기 제3 프로그램 전압 인가 동작시 인가되는 제3 프로그램 전압이 상기 제2 프로그램 전압보다 제2 스텝 전압만큼 상승되도록 상기 주변 회로부를 제어하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 프로그램 가능한 다수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 호스트로부터 프로그램 명령어가 수신되면, 상기 반도체 메모리 장치의 프로그램 동작 제어하기 위한 컨트롤러를 포함하며, 상기 반도체 메모리 장치는 상기 컨트롤러의 제어에 따라 제1 내지 제4 프로그램 동작 및 제1 내지 제3 검증 동작을 교차적으로 진행하되, 상기 제1 내지 제4 프로그램 동작시 각각 사용되는 제1 내지 제4 프로그램 전압은 서로 다른 스텝 전압만큼 상승된 전압이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들에 제1 프로그램 전압을 인가하여 제1 프로그램 전압 인가 동작을 수행하는 단계와, 상기 다수의 메모리 셀들의 문턱 전압 분포 중 최대 문턱 전압 값을 제4 검증 전압으로 설정하고, 상기 문턱 전압 분포 폭의 1/2 지점을 제1 검증 전압으로 설정하고, 상기 제1 검증 전압을 이용하여 제1 검증 동작을 수행하는 단계와, 상기 제1 검증 동작 결과 페일로 판단될 경우 상기 제1 프로그램 전압보다 제1 스텝 전압만큼 상승된 제2 프로그램 전압을 이용한 제2 프로그램 전압 인가 동작을 수행하는 단계와, 상기 제1 검증 전압과 상기 제4 검증 전압의 중간 전압을 제2 검증 전압으로 설정하고, 상기 제2 검증 전압을 이용하여 제2 검증 동작을 수행하는 단계, 및 상기 제2 검증 동작 결과 페일로 판단될 경우 상기 제2 프로그램 전압보다 제2 스텝 전압만큼 상승된 제3 프로그램 전압을 이용하여 제3 프로그램 전압 인가 동작을 수행하는 단계를 포함한다.
본 발명에 따르면, 전압 레벨이 서로 다른 다수의 검증 전압을 설정하고 프로그램 동작시 각 검증 전압을 이용하여 검증 동작을 수행하고 각 검증 동작이 패스되면 프로그램 전압을 스텝 전압만큼 상승시켜 새로운 프로그램 전압 인가 동작을 수행하되 스텝 전압을 점차 감소시켜 인가함으로써, 프로그램 동작 시간을 단축하고, 문턱 전압 분포를 개선할 수 있다.
또한 프로그램 동작시 메모리 셀들의 프로그램 특성에 따라 비트라인 전압을 조절하여 프로그램 균일하게 제어할 수 있다.
도 1은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 2는 도 1의 반도체 메모리 장치를 좀 더 상세히 보여주는 블럭도이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 4는 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 문턱 전압 분포도이다.
도 5는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 포함하는 메모리 시스템(10)을 보여주는 블럭도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)에 연결되는 읽기 및 쓰기 회로(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 2 이상의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell)로 정의될 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터의 프로그램 명령어가 수신되면, 명령어와 함께 수신되는 어드레스가 가리키는 메모리 셀들(선택된 메모리 셀들)에 대한 프로그램 동작을 수행하도록 구성된다. 이때 반도체 메모리 장치(100)는 다수의 프로그램 전압 인가 동작과 다수의 검증 동작이 교차적으로 수행되는 단계를 포함하며, ISPP(Incremental Step Pulse Program) 방식을 이용한 프로그램 전압 인가 동작 후 수행되는 검증 동작을 패스한 경우, 스텝 전압을 절반으로 감소시켜 프로그램 전압을 설정하고 설정된 프로그램 전압을 이용하여 프로그램 전압 인가 동작을 수행한다. 또한 각 검증 동작은 이전 검증 동작에 비해 검증 레벨은 상승하며, 그 상승폭은 이전 검증 동작의 상승폭의 절반으로 설정할 수 있다. 상세한 프로그램 동작에 대한 설명은 후술하도록 한다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 하지만, 본 발명의 기술적 사상이 플래시 메모리 장치에 국한되지 않음이 이해될 것이다.
컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 연결된다. 컨트롤러(200)는 호스트(Host)와 반도체 메모리 장치(100)를 인터페이싱 하도록 구성된다. 예를 들면, 호스트(Host)로부터의 요청에 따른 리드 또는 프로그램 동작 시에, 컨트롤러(200)는 호스트(Host)로부터 수신되는 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환하고, 해당 커멘드와 함께 변환된 물리 블록 주소를 반도체 메모리 장치(100)에 제공할 수 있다. 또한 프로그램 동작 시 설정 프로그램 전압에 대한 정보를 반도체 메모리 장치(100)로 송부할 수 있다.
실시 예로서, 컨트롤러(200)는 에러 정정 블록(210)을 포함한다. 에러 정정 블록(210)은 반도체 메모리 장치(100)로부터 수신되는 데이터의 에러를 검출 및 정정하도록 구성된다. 에러 정정 블록(210)이 수행하는 에러 정정 기능은 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수에 따라 제한된다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 작을 때, 에러 정정 블록(210)은 에러 검출 및 정정 기능을 수행한다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 클 때, 에러 검출 및 정정은 수행될 수 없다. 에러 검출 및 정정이 수행될 수 없을 때, 컨트롤러(200)는 선택된 워드 라인에 인가되는 리드 전압을 조절하도록 반도체 메모리 장치(100)를 제어한다.
도 2는 도 1의 반도체 메모리 장치(100)를 좀 더 상세히 보여주는 블럭도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 컨트롤러(200, 도 1 참조)로부터 제공된다.
어드레스 디코더(120)는 프로그램 동작 중 프로그램 전압 인가 동작 시 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 다수의 워드라인들(WL) 중 선택된 워드라인에 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)을 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 동작 중 검증 동작시 선택된 워드라인에 전압 생성부(150)에서 생성된 검증 전압(Vverify)을 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 읽기 및 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 프로그램 데이터를 전송받아 임시 저장하고, 프로그램 데이터에 따라 대응하는 비트라인의 전위를 프로그램 허용 전압 또는 프로그램 금지 전압으로 제어한다. 이때 프로그램 허용 전압은 검증 동작 결과에 따라 설정 전압만큼 상승시켜 재설정할 수 있다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 검증 동작 시 대응하는 메모리 셀의 프로그램 상태를 센싱하여 검증 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 커맨드(CMD)는 컨트롤러(200, 도 1 참조)로부터 제공된다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 프로그램 동작 시 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)를 제어하여 프로그램 전압, 검증 전압, 및 프로그램 허용 전압을 설정하여 출력되도록 한다.
전압 생성부(150)는 프로그램 동작시 프로그램 전압(Vpgm), 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 프로그램 동작 중 각 프로그램 전압 인가 동작 시 제어 로직(140)의 제어에 따라 다수의 프로그램 전압(Vpgm)을 생성하며, 각 프로그램 전압 인가 동작마다 서로 다른 스텝 전압 값 만큼 상승된 프로그램 전압(Vpgm)을 생성한다. 또한 각 검증 동작 시 전위 레벨이 서로 다른 검증 전압을 생성한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 4는 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 문턱 전압 분포도이다.
도 1 내지 도 4를 참조하여 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
1) 제1 프로그램 전압 인가(S310)
읽기 및 쓰기 회로(130)의 각 페이지 버퍼(PB1 내지 PBm)에 프로그램 데이터가 입력되어 임시 저장되고, 임시 저장된 프로그램 데이터에 따라 비트라인들(BL1 내지 BLm)의 전위가 프로그램 허용 전압 또는 프로그램 금지 전압 레벨로 제어된다. 이때 프로그램 허용 전압은 0V로 설정할 수 있다.
이 후, 전압 생성부(150)는 제어 로직(140)의 제어에 따라 제1 프로그램 전압(Vpgm1) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)에서 생성된 제1 프로그램 전압(Vpgm1)은 어드레스 디코더(120)에 의해 다수의 워드라인(WL)들 중 선택된 워드라인에 인가되고, 패스 전압(Vpass)은 어드레스 디코더(120)에 의해 다수의 워드라인(WL)들 중 비 선택된 워드라인에 인가된다.
2) 검증 전압 설정(S320)
제1 프로그램 전압(Vpgm1)에 의해 변화된 메모리 셀들의 문턱 전압 분포 중 최대 문턱 전압 값(Max Vt)을 갖는 메모리 셀의 문턱 전압이 제4 검증 전압(Vverify4)이 되도록 설정한다.
3) 제1 검증 동작(S330)
메모리 셀들의 문턱 전압이 제1 검증 전압(Vverify1)보다 높거나 같은지 또는 낮은지에 따라 제1 검증 동작의 패스 또는 페일을 판단한다. 예를 들어 전체 메모리 셀들이 제1 검증 전압(Vverify1)보다 높거나 같은 문턱 전압을 갖을 경우 패스로 판단하고, 일부 메모리 셀들이 제1 검증 전압(Vverify1)보다 낮은 문턱 전압을 갖을 경우 페일로 판단한다. 이때 제1 검증 전압(Vverify1)은 제1 프로그램 전압 인가(S310) 단계 후 메모리 셀들의 문턱 전압 분포 중 가장 많은 메모리 셀들의 문턱 전압 값인 것이 바람직하다. 즉, 문턱 전압 분포폭(W)의 1/2 지점인 것이 바람직하다.
4) 제2 프로그램 전압 인가(S340)
상술한 제1 검증 동작(S330) 결과 일부 메모리 셀들이 제1 검증 전압(Vverify1)보다 낮은 문턱 전압을 갖아 페일로 판단된 경우, 제2 프로그램 전압(Vpgm2)을 선택된 워드라인에 인가하여 프로그램 동작을 수행한다. 이때 읽기 및 쓰기 회로(130)의 각 페이지 버퍼(PB1 내지 PBm)는 문턱 전압이 제1 검증 전압(Vverify1)보다 높거나 같은 메모리 셀들이 연결된 비트라인의 전위가 프로그램 금지 전압 레벨이 되도록 제어하고, 문턱 전압이 제1 검증 전압(Vverify1)보다 낮은 메모리 셀들이 연결된 비트라인의 전위가 프로그램 허용 전압 레벨이 되도록 제어한다. 이때 프로그램 허용 전압은 0V로 설정할 수 있다.
제2 프로그램 전압(Vpgm2)은 제1 프로그램 전압(Vpgm1) 보다 제1 스텝 전압(△V1) 만큼 상승한 전압이다. 이때 제1 스텝 전압(△V1)은 제1 프로그램 전압(Vpgm1)을 인가한 메모리 셀들의 문턱 전압 분포의 1/2인 것이 바람직하다. 예를 들어 문턱 전압 분포 폭(W)이 1800mV일 경우 제1 스텝 전압(△V1)값은 0.9V로 설정할 수 있다. 또한, 제1 스텝 전압(△V1)값은 제4 검증 전압(Vverify4)에서 제1 검증 전압(Vverify1)을 뺀 값이다.
제2 프로그램 전압 인가(S340)을 수행한 후 상술한 검증 동작(S330) 단계부터 재수행하는 것이 바람직하다.
5) 검증 동작(S350)
상술한 제1 검증 동작(S330) 결과 패스로 판단된 경우, 메모리 셀들의 문턱 전압이 제2 검증 전압(Vverify2)보다 높거나 같은지 또는 낮은지에 따라 제2 검증 동작의 패스 또는 페일을 판단한다. 예를 들어 전체 메모리 셀들이 제2 검증 전압(Vverify2)보다 높거나 같은 문턱 전압을 갖을 경우 패스로 판단하고, 일부 메모리 셀들이 제2 검증 전압(Vverify2)보다 낮은 문턱 전압을 갖을 경우 페일로 판단한다. 이때 제2 검증 전압(Vverify2)은 제1 검증 전압(Vverify1)과 제4 검증 전압(Vverify4)의 중간 값을 갖도록 설정할 수 있다. 즉, 문턱 전압 분포폭(W)의 1/4 지점인 것이 바람직하다.
6) 제3 프로그램 전압 인가(S360)
상술한 제2 검증 동작(S350) 결과 일부 메모리 셀들이 제2 검증 전압(Vverify2)보다 낮은 문턱 전압을 갖아 페일로 판단된 경우, 제3 프로그램 전압(Vpgm3)을 선택된 워드라인에 인가하여 프로그램 동작을 수행한다. 이때 읽기 및 쓰기 회로(130)의 각 페이지 버퍼(PB1 내지 PBm)는 문턱 전압이 제2 검증 전압(Vverify2)보다 높거나 같은 메모리 셀들이 연결된 비트라인의 전위가 프로그램 금지 전압 레벨이 되도록 제어하고, 문턱 전압이 제2 검증 전압(Vverify2)보다 낮은 메모리 셀들이 연결된 비트라인의 전위가 프로그램 허용 전압 레벨이 되도록 제어한다. 이때 프로그램 허용 전압은 0V 및 0V보다 높은 설정 전압일 수 있다. 예를 들어 설정 전압은 0.9일 수 있다. 각 페이지 버퍼(PB1 내지 PBm)는 제2 검증 전압(Vverify2)보다 낮은 문턱 전압을 갖는 메모리 셀들 중 제1 프로그램 전압 인가(S310) 후 문턱 전압이 제1 검증 전압(Vverify1)과 제2 검증 전압(Vverify2) 사이에 위치하는 메모리 셀들과 연결된 비트라인을 설정 전압 레벨을 갖는 프로그램 허용 전압 레벨로 제어한다. 또한 각 페이지 버퍼(PB1 내지 PBm)는 제2 검증 전압(Vverify2)보다 낮은 문턱 전압을 갖는 메모리 셀들 중 제2 프로그램 전압 인가(S330) 동작으로 인하여 문턱 전압이 제1 검증 전압(Vverify1) 보다 낮은 위치에서 제1 검증 전압(Vverify1)과 제2 검증 전압(Vverify2) 사이로 이동한 메모리 셀들과 연결된 비트라인을 0V의 프로그램 허용 전압 레벨로 제어한다. 이로 인하여 각 메모리 셀들의 프로그램 속도가 균일하게 제어된다.
제3 프로그램 전압(Vpgm3)은 제2 프로그램 전압(Vpgm2) 보다 제2 스텝 전압(△V2) 만큼 상승한 전압이다. 이때 제2 스텝 전압(△V2)은 제1 스텝 전압(△V1)의 1/2로 설정할 수 있다. 예를 들어 제1 스텝 전압(△V1)값이 0.9V일 경우 제2 스텝 전압(△V2)값은 0.45V로 설정할 수 있다.
제3 프로그램 전압 인가(S360)을 수행한 후 상술한 검증 동작(S350) 단계부터 재수행하는 것이 바람직하다.
7) 검증 동작(S370)
상술한 제2 검증 동작(S350) 결과 패스로 판단된 경우, 메모리 셀들의 문턱 전압이 제3 검증 전압(Vverify3)보다 높거나 같은지 또는 낮은지에 따라 제3 검증 동작의 패스 또는 페일을 판단한다. 예를 들어 전체 메모리 셀들이 제3 검증 전압(Vverify3)보다 높거나 같은 문턱 전압을 갖을 경우 패스로 판단하고, 일부 메모리 셀들이 제3 검증 전압(Vverify3)보다 낮은 문턱 전압을 갖을 경우 페일로 판단한다. 이때 제3 검증 전압(Vverify3)은 제2 검증 전압(Vverify2)과 제4 검증 전압(Vverify4)의 중간 값을 갖도록 설정할 수 있다. 즉, 문턱 전압 분포폭(W)의 1/8 지점인 것이 바람직하다.
8) 제4 프로그램 전압 인가(S380)
상술한 제3 검증 동작(S370) 결과 일부 메모리 셀들이 제3 검증 전압(Vverify3)보다 낮은 문턱 전압을 갖아 페일로 판단된 경우, 제4 프로그램 전압(Vpgm4)을 선택된 워드라인에 인가하여 프로그램 동작을 수행한다. 이때 읽기 및 쓰기 회로(130)의 각 페이지 버퍼(PB1 내지 PBm)는 문턱 전압이 제3 검증 전압(Vverify3)보다 높거나 같은 메모리 셀들이 연결된 비트라인의 전위가 프로그램 금지 전압 레벨이 되도록 제어하고, 문턱 전압이 제3 검증 전압(Vverify3)보다 낮은 메모리 셀들이 연결된 비트라인의 전위가 프로그램 허용 전압 레벨이 되도록 제어한다. 이때 프로그램 허용 전압은 0V 및 0V보다 설정 전압만큼 상승한 전압일 수 있다. 설정 전압은 예를 들어 0.9일 수 있다. 각 페이지 버퍼(PB1 내지 PBm)는 제3 검증 전압(Vverify3)보다 낮은 문턱 전압을 갖는 메모리 셀들 중 제1 프로그램 전압 인가(S310) 후 문턱 전압이 제2 검증 전압(Vverify2)과 제3 검증 전압(Vverify3) 사이에 위치하는 메모리 셀들과 연결된 비트라인을 설정 전압 레벨을 갖는 프로그램 허용 전압 레벨로 제어한다. 또한 각 페이지 버퍼(PB1 내지 PBm)는 제3 검증 전압(Vverify3)보다 낮은 문턱 전압을 갖는 메모리 셀들 중 제3 프로그램 전압 인가(S350) 동작으로 인하여 문턱 전압이 제2 검증 전압(Vverify2) 보다 낮은 위치에서 제2 검증 전압(Vverify2)과 제3 검증 전압(Vverify3) 사이로 이동한 메모리 셀들과 연결된 비트라인을 0V의 프로그램 허용 전압 레벨로 제어한다. 이로 인하여 각 메모리 셀들의 프로그램 속도가 균일하게 제어된다.
제4 프로그램 전압(Vpgm3)은 제3 프로그램 전압(Vpgm3) 보다 제3 스텝 전압(△V3) 만큼 상승한 전압이다. 이때 제3 스텝 전압(△V3)은 제2 스텝 전압(△V2)의 1/2로 설정할 수 있다. 예를 들어 제2 스텝 전압(△V2)값이 0.45V일 경우 제3 스텝 전압(△V3)값은 0.225V로 설정할 수 있다.
제4 프로그램 전압 인가(S380)을 수행한 후 상술한 검증 동작(S370) 단계부터 재수행하는 것이 바람직하다.
9) 스테이터스 체크(Status Check) 동작(S390)
상술한 검증 동작(S380) 결과 패스로 판단될 경우, 스테이터스 체크(Status Check) 동작을 수행하여 페이지 버퍼의 오동작 유무를 판단하고, 스테이터스 체크 결과 패스로 판단될 경우 프로그램 동작을 종료한다.
도 5는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 5를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 도 1을 참조하여 설명된 컨트롤러(200)의 기능을 포함한다. 컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 도 1의 에러 정정 블록(210)과 동일한 기능을 수행한다. 에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 6을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 6에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 5를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 7에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 7에서, 도 6을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 5를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 6 및 도 5를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 메모리 시스템 100: 반도체 메모리 장치
110: 메모리 셀 어레이 120: 어드레스 디코더
130: 읽기 및 쓰기 회로 140: 제어 로직
150 : 전압 생성부 200: 컨트롤러

Claims (25)

  1. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 다수의 메모리 셀들 중 선택된 메모리 프로그램 동작을 수행하되, 제1 내지 제3 프로그램 전압 인가 동작 및 제1 내지 제3 검증 동작을 교차적으로 수행하는 주변 회로부; 및
    상기 제1 내지 제3 프로그램 전압 인가 동작 및 상기 제1 내지 제3 검증 동작을 수행하도록 상기 주변 회로부를 제어하며, 상기 제2 프로그램 전압 인가 동작시 인가되는 제2 프로그램 전압이 상기 제1 프로그램 전압 인가 동작시 인가되는 제1 프로그램 전압보다 제1 스텝 전압만큼 상승되고, 상기 제3 프로그램 전압 인가 동작시 인가되는 제3 프로그램 전압이 상기 제2 프로그램 전압보다 제2 스텝 전압만큼 상승되도록 상기 주변 회로부를 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 제3 검증 동작 후, 상기 제3 검증 동작의 결과에 따라 상기 제3 프로그램 전압보다 제3 스텝 전압만큼 상승된 제4 프로그램 전압을 이용한 제4 프로그램 전압 인가 동작을 수행하도록 상기 주변 회로부를 제어하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제2 스텝 전압은 상기 제1 스텝 전압의 1/2이고, 상기 제3 스텝 전압은 상기 제2 스텝 전압의 1/2인 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제1 검증 동작시 사용되는 제1 검증 전압은 상기 제1 프로그램 전압 인가 동작 후 상기 메모리 셀들의 문턱 전압 분포 중 가장 많은 메모리 셀들의 문턱 전압 값인 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 검증 동작시 사용되는 제1 검증 전압은 상기 제1 프로그램 전압 인가 동작 후 상기 메모리 셀들의 문턱 전압 분포폭의 1/2 지점의 전압값인 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제2 검증 동작시 사용되는 제2 검증 전압은 상기 제1 프로그램 전압 인가 동작 후 상기 메모리 셀들 중 최대 문턱 전압 값을 갖는 메모리 셀의 문턱 전압과 상기 제1 검증 전압의 중간 전압인 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제3 검증 동작시 사용되는 제3 검증 전압은 상기 제1 프로그램 전압 인가 동작 후 상기 메모리 셀들 중 최대 문턱 전압 값을 갖는 메모리 셀의 문턱 전압과 상기 제2 검증 전압의 중간 전압인 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 주변 회로부는 프로그램 동작시 입력되는 프로그램 데이터에 따라 상기 메모리 셀 어레이의 비트라인들의 전위 레벨을 제어하기 위한 읽기 및 쓰기 회로; 및
    상기 제어 로직의 제어에 따라 상기 제1 내지 제4 프로그램 전압 및 상기 제1 내지 제3 검증 전압을 생성하여 상기 다수의 메모리 셀들 중 선택된 메모리 셀에 인가하기 위한 전압 생성부를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 제1 검증 동작 결과 페일로 판단된 메모리 셀들과 연결된 비트라인들의 전위를 프로그램 허용 전압 레벨로 설정하여 상기 제2 프로그램 전압 인가 동작을 수행하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 제2 검증 동작 결과 페일로 판단된 메모리 셀들과 연결된 비트라인들의 전위를 프로그램 허용 전압 레벨로 설정하여 상기 제3 프로그램 전압 인가 동작을 수행하되,
    상기 페일로 판단된 메모리 셀들 중 상기 제1 프로그램 전압 인가 후 문턱 전압이 상기 제1 검증 전압과 상기 제2 검증 전압 사이에 위치하는 메모리 셀들과 연결된 비트라인들은 제1 프로그램 허용 전압 레벨로 설정하고,
    상기 제2 프로그램 전압 인가 동작으로 인하여 문턱 전압이 상기 제1 검증 전압보다 낮은 위치에서 상기 제1 검증 전압과 상기 제2 검증 전압 사이로 이동한 메모리 셀들과 연결된 비트라인들은 상기 제1 프로그램 허용 전압 레벨보다 낮은 제2 프로그램 허용 검증 전압 레벨로 설정하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 제3 검증 동작 결과 페일로 판단된 메모리 셀들과 연결된 비트라인들의 전위를 프로그램 허용 전압 레벨로 설정하여 상기 3 프로그램 전압 인가 동작을 수행하되,
    상기 페일로 판단된 메모리 셀들 중 상기 제1 프로그램 전압 인가 후 문턱 전압이 상기 제2 검증 전압과 상기 제3 검증 전압 사이에 위치하는 메모리 셀들과 연결된 비트라인들은 제1 프로그램 허용 전압 레벨로 설정하고,
    상기 제3 프로그램 전압 인가 동작으로 인하여 문턱 전압이 상기 제2 검증 전압보다 낮은 위치에서 상기 제2 검증 전압과 상기 제3 검증 전압 사이로 이동한 메모리 셀들과 연결된 비트라인들은 상기 제1 프로그램 허용 전압 레벨보다 낮은 제2 프로그램 허용 검증 전압 레벨로 설정하는 반도체 메모리 장치.
  12. 프로그램 가능한 다수의 메모리 셀들을 포함하는 반도체 메모리 장치; 및
    호스트로부터 프로그램 명령어가 수신되면, 상기 반도체 메모리 장치의 프로그램 동작 제어하기 위한 컨트롤러를 포함하며,
    상기 반도체 메모리 장치는 상기 컨트롤러의 제어에 따라 제1 내지 제4 프로그램 동작 및 제1 내지 제3 검증 동작을 교차적으로 진행하되, 상기 제1 내지 제4 프로그램 동작시 각각 사용되는 제1 내지 제4 프로그램 전압은 서로 다른 스텝 전압만큼 상승된 전압인 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 제2 프로그램 전압 인가 동작시 인가되는 제2 프로그램 전압이 상기 제1 프로그램 전압 인가 동작시 인가되는 제1 프로그램 전압보다 제1 스텝 전압만큼 상승되고, 상기 제3 프로그램 전압 인가 동작시 인가되는 제3 프로그램 전압이 상기 제2 프로그램 전압보다 제2 스텝 전압만큼 상승되고, 상기 제4 프로그램 전압 인가 동작시 인가되는 제4 프로그램 전압이 상기 제3 프로그램 전압보다 제3 스텝 전압만큼 상승되는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 제2 스텝 전압은 상기 제1 스텝 전압의 1/2이고, 상기 제3 스텝 전압은 상기 제2 스텝 전압의 1/2인 메모리 시스템.
  15. 제 13 항에 있어서,
    상기 반도체 메모리 장치는 상기 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 다수의 메모리 셀들 중 선택된 메모리 프로그램 동작을 수행하는 주변 회로부; 및
    상기 컨트롤러의 제어에 따라 상기 제1 내지 제4 프로그램 동작 및 상기 제1 내지 제3 검증 동작을 수행하도록 상기 주변 회로부를 제어하는 제어 로직을 포함하는 메모리 시스템.
  16. 제 12 항에 있어서,
    상기 제1 검증 동작시 사용되는 제1 검증 전압은 상기 제1 프로그램 전압 인가 동작 후 상기 메모리 셀들의 문턱 전압 분포폭의 1/2 지점의 전압값인 메모리 시스템.
  17. 제 12 항에 있어서,
    상기 제2 검증 동작시 사용되는 제2 검증 전압은 상기 제1 프로그램 전압 인가 동작 후 상기 메모리 셀들 중 최대 문턱 전압 값을 갖는 메모리 셀의 문턱 전압과 상기 제1 검증 전압의 중간 전압이며,
    상기 제3 검증 동작시 사용되는 제3 검증 전압은 상기 제1 프로그램 전압 인가 동작 후 상기 메모리 셀들 중 최대 문턱 전압 값을 갖는 메모리 셀의 문턱 전압과 상기 제2 검증 전압의 중간 전압인 메모리 시스템.
  18. 제 15 항에 있어서,
    상기 주변 회로부는 프로그램 동작시 입력되는 프로그램 데이터에 따라 상기 메모리 셀 어레이의 비트라인들의 전위 레벨을 제어하기 위한 읽기 및 쓰기 회로; 및
    상기 제어 로직의 제어에 따라 상기 제1 내지 제4 프로그램 전압 및 상기 제1 내지 제3 검증 전압을 생성하여 상기 다수의 메모리 셀들 중 선택된 메모리 셀에 인가하기 위한 전압 생성부를 포함하는 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 제2 검증 동작 결과 페일로 판단된 메모리 셀들과 연결된 비트라인들의 전위를 프로그램 허용 전압 레벨로 설정하여 상기 제3 프로그램 전압 인가 동작을 수행하되,
    상기 페일로 판단된 메모리 셀들 중 상기 제1 프로그램 전압 인가 후 문턱 전압이 상기 제1 검증 전압과 상기 제2 검증 전압 사이에 위치하는 메모리 셀들과 연결된 비트라인들은 제1 프로그램 허용 전압 레벨로 설정하고,
    상기 제2 프로그램 전압 인가 동작으로 인하여 문턱 전압이 상기 제1 검증 전압보다 낮은 위치에서 상기 제1 검증 전압과 상기 제2 검증 전압 사이로 이동한 메모리 셀들과 연결된 비트라인들은 상기 제1 프로그램 허용 전압 레벨보다 낮은 제2 프로그램 허용 검증 전압 레벨로 설정하는 메모리 시스템.
  20. 제 18 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 제3 검증 동작 결과 페일로 판단된 메모리 셀들과 연결된 비트라인들의 전위를 프로그램 허용 전압 레벨로 설정하여 상기 3 프로그램 전압 인가 동작을 수행하되,
    상기 페일로 판단된 메모리 셀들 중 상기 제1 프로그램 전압 인가 후 문턱 전압이 상기 제2 검증 전압과 상기 제3 검증 전압 사이에 위치하는 메모리 셀들과 연결된 비트라인들은 제1 프로그램 허용 전압 레벨로 설정하고,
    상기 제3 프로그램 전압 인가 동작으로 인하여 문턱 전압이 상기 제2 검증 전압보다 낮은 위치에서 상기 제2 검증 전압과 상기 제3 검증 전압 사이로 이동한 메모리 셀들과 연결된 비트라인들은 상기 제1 프로그램 허용 전압 레벨보다 낮은 제2 프로그램 허용 검증 전압 레벨로 설정하는 메모리 시스템.
  21. 다수의 메모리 셀들에 제1 프로그램 전압을 인가하여 제1 프로그램 전압 인가 동작을 수행하는 단계;
    상기 다수의 메모리 셀들의 문턱 전압 분포 중 최대 문턱 전압 값을 제4 검증 전압으로 설정하고, 상기 문턱 전압 분포 폭의 1/2 지점을 제1 검증 전압으로 설정하고, 상기 제1 검증 전압을 이용하여 제1 검증 동작을 수행하는 단계;
    상기 제1 검증 동작 결과 페일로 판단될 경우 상기 제1 프로그램 전압보다 제1 스텝 전압만큼 상승된 제2 프로그램 전압을 이용한 제2 프로그램 전압 인가 동작을 수행하는 단계;
    상기 제1 검증 전압과 상기 제4 검증 전압의 중간 전압을 제2 검증 전압으로 설정하고, 상기 제2 검증 전압을 이용하여 제2 검증 동작을 수행하는 단계; 및
    상기 제2 검증 동작 결과 페일로 판단될 경우 상기 제2 프로그램 전압보다 제2 스텝 전압만큼 상승된 제3 프로그램 전압을 이용하여 제3 프로그램 전압 인가 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  22. 제 21 항에 있어서,
    상기 제3 프로그램 전압 인가 동작 후,
    상기 제2 검증 전압과 상기 제4 검증 전압의 중간 전압을 제3 검증 전압으로 설정하고, 상기 제3 검증 전압을 이용하여 제3 검증 동작을 수행하는 단계; 및
    상기 제3 검증 동작 결과 페일로 판단될 경우 상기 제3 프로그램 전압보다 제3 스텝 전압만큼 상승된 제4 프로그램 전압을 이용하여 제4 프로그램 전압 인가 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  23. 제 22 항에 있어서,
    상기 제2 스텝 전압은 상기 제1 스텝 전압의 1/2이고, 상기 제3 스텝 전압은 상기 제2 스텝 전압의 1/2인 반도체 메모리 장치의 동작 방법.
  24. 제 22 항에 있어서,
    상기 제2 검증 동작 결과 페일로 판단된 메모리 셀들과 연결된 비트라인들의 전위를 프로그램 허용 전압 레벨로 설정하여 상기 제3 프로그램 전압 인가 동작을 수행하되,
    상기 페일로 판단된 메모리 셀들 중 상기 제1 프로그램 전압 인가 후 문턱 전압이 상기 제1 검증 전압과 상기 제2 검증 전압 사이에 위치하는 메모리 셀들과 연결된 비트라인들은 제1 프로그램 허용 전압 레벨로 설정하고,
    상기 제2 프로그램 전압 인가 동작으로 인하여 문턱 전압이 상기 제1 검증 전압보다 낮은 위치에서 상기 제1 검증 전압과 상기 제2 검증 전압 사이로 이동한 메모리 셀들과 연결된 비트라인들은 상기 제1 프로그램 허용 전압 레벨보다 낮은 제2 프로그램 허용 검증 전압 레벨로 설정하는 반도체 메모리 장치의 동작 방법.
  25. 제 22 항에 있어서,
    상기 제3 검증 동작 결과 페일로 판단된 메모리 셀들과 연결된 비트라인들의 전위를 프로그램 허용 전압 레벨로 설정하여 상기 3 프로그램 전압 인가 동작을 수행하되,
    상기 페일로 판단된 메모리 셀들 중 상기 제1 프로그램 전압 인가 후 문턱 전압이 상기 제2 검증 전압과 상기 제3 검증 전압 사이에 위치하는 메모리 셀들과 연결된 비트라인들은 제1 프로그램 허용 전압 레벨로 설정하고,
    상기 제3 프로그램 전압 인가 동작으로 인하여 문턱 전압이 상기 제2 검증 전압보다 낮은 위치에서 상기 제2 검증 전압과 상기 제3 검증 전압 사이로 이동한 메모리 셀들과 연결된 비트라인들은 상기 제1 프로그램 허용 전압 레벨보다 낮은 제2 프로그램 허용 검증 전압 레벨로 설정하는 반도체 메모리 장치의 동작 방법.
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