TW201546807A - 半導體記憶體裝置、具有其之記憶體系統及其之操作方法 - Google Patents

Abstract

本發明的一實施例可以提供一種半導體記憶體裝置，其包含一包含複數個記憶單元的記憶單元陣列、一週邊電路單元，其被配置以執行相關一從所述複數個記憶單元所選的記憶單元的一程式化操作，其中第一至第三程式化電壓的施加操作以及第一至第三驗證操作是交替地加以執行、以及一控制邏輯，其被配置以控制所述週邊電路單元來執行所述第一至第三程式化電壓的施加操作以及所述第一至第三驗證操作，並且增加一在所述第二程式化電壓的施加操作期間被施加的第二程式化電壓超過一在所述第一程式化電壓的施加操作期間被施加的第一程式化電壓一第一步階電壓，並且增加一在所述第三程式化電壓的施加操作期間被施加的第三程式化電壓超過所述第二程式化電壓一第二步階電壓。

Description

半導體記憶體裝置、具有其之記憶體系統及其之操作方法

本發明的各種實施例大致有關於一種電子裝置及一種方法，並且更具體而言是有關於一種半導體記憶體裝置、一種具有其之記憶體系統、以及其之一種操作方法。

相關申請案之交互參照

本申請案主張2014年6月12日申請的韓國專利申請案號10-2014-0071544的優先權，所述申請案的整個揭露內容是以其整體被納入在此作為參考。

半導體記憶體裝置是利用例如矽(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)或類似者的半導體材料來加以實施的記憶體裝置。半導體記憶體裝置通常被分類為揮發性(volatile)記憶體裝置或是非揮發性(non-volatile)記憶體裝置。

一揮發性記憶體裝置是一種其中儲存在所述揮發性記憶體裝置中的資料會在提供至所述記憶體裝置的電源切斷時失去的記憶體裝置。揮發性記憶體裝置的例子包含一靜態隨機存取記憶體(SRAM)、一動態RAM(DRAM)、一同步DRAM(SDRAM)、與類似者。一非揮發性記憶體裝置 是一種其中儲存在所述非揮發性記憶體裝置中的資料在提供至所述記憶體裝置的電源切斷時仍被保存或是維持的記憶體裝置。非揮發性記憶體裝置的例子包含一唯讀記憶體(ROM)、一可程式化ROM(PROM)、一可抹除的可程式化ROM(EPROM)、一電性可抹除且可程式化ROM(EEPROM)、一快閃記憶體、一相變RAM(PRAM)、一磁性RAM(MRAM)、一電阻性RAM(RRAM)、一鐵電RAM(FRAM)、或類似者。一快閃記憶體通常是被分類為一NOR型或是一NAND型記憶體裝置。

本發明的一實施例可以提供一種半導體記憶體裝置，其包含一包含複數個記憶單元的記憶單元陣列。所述半導體記憶體裝置亦可包含一週邊電路單元，其被配置以執行相關一從所述複數個記憶單元所選的記憶單元的一程式化操作，其中第一至第三程式化電壓的施加操作以及第一至第三驗證操作是交替地加以執行。所述半導體記憶體裝置亦可包含一控制邏輯，其被配置以控制所述週邊電路單元來執行所述第一至第三程式化電壓的施加操作以及所述第一至第三驗證操作，並且增加一在所述第二程式化電壓的施加操作期間被施加的第二程式化電壓超過一在所述第一程式化電壓的施加操作期間被施加的第一程式化電壓一第一步階(step)電壓，並且增加一在所述第三程式化電壓的施加操作期間被施加的第三程式化電壓超過所述第二程式化電壓一第二步階電壓。

根據一實施例的一種記憶體系統可包含一包含複數個可程式化的記憶單元的半導體記憶體裝置、以及一被配置以在從一主機收到一程式化命令之際控制所述半導體記憶體裝置的一程式化操作的控制器。所 述半導體記憶體裝置根據所述控制器的一控制以交替地執行第一至第四程式化操作以及第一至第三驗證操作。分別用在所述第一至第四程式化操作的第一至第四程式化電壓可以進一步增大不同的步階電壓。

根據一實施例的一種操作一半導體記憶體裝置之方法可包含藉由施加一第一程式化電壓至複數個記憶單元以執行一第一程式化電壓的施加操作。所述方法亦可包含藉由從所述複數個記憶單元的一臨界電壓分布設定一最大的臨界電壓值為一第四驗證電壓來執行一第一驗證操作。再者，所述方法可包含設定所述臨界電壓分布的一寬度的一半(1/2)點為一第一驗證電壓，並且利用所述第一驗證操作電壓。此外，所述方法可包含當由於所述第一驗證操作而判斷出一失敗時，利用一被增大而超過所述第一程式化電壓一第一步階電壓的第二程式化電壓來執行一第二程式化電壓的施加操作。所述方法亦可包含藉由設定一介於所述第一驗證電壓以及所述第四驗證電壓之間的中間的電壓為一第二驗證電壓並且利用所述第二驗證電壓以執行一第二驗證操作。再者，所述方法可包含當由於所述第二驗證操作而判斷出一失敗時，利用一被增大而超過所述第二程式化電壓一第二步階電壓的第三程式化電壓以執行一第三程式化電壓的施加操作。

10‧‧‧記憶體系統

100‧‧‧半導體記憶體裝置

110‧‧‧記憶單元陣列

120‧‧‧位址解碼器

130‧‧‧讀取/寫入電路

140‧‧‧控制邏輯

150‧‧‧電壓產生單元

200‧‧‧控制器

圖1是描繪一種包含一半導體記憶體裝置的記憶體系統的方塊圖；圖2是更詳細描繪在圖1中所示的半導體記憶體裝置的方塊圖；圖3是描繪一半導體記憶體裝置的一程式化操作的流程圖；圖4是描繪一半導體記憶體裝置的一程式化操作的臨界電壓分布圖表； 圖5是描繪一種包含在圖1中所示的半導體記憶體裝置的記憶體系統的方塊圖；圖6是描繪在圖5中所示的記憶體系統的一應用的一個例子的方塊圖；以及圖7是描繪一種包含參考圖6所述的記憶體系統的計算系統的方塊圖。

在以下，本發明的一實施例將會加以描述。在圖式中，元件的厚度及長度可能會為了說明的便利性而被誇大。在描述本發明中，普遍為熟習此項技術者已知的配置、結構及方法可被省略以避免模糊本發明。在整個圖式中，相同的元件符號是指相似的元件。於是，本發明的各種實施例是針對於一種能夠在執行一程式化操作時縮減程式化時間的半導體記憶體裝置、一種具有其之記憶體系統、以及一種操作方法。

在整個所述詳細說明中，當一元件被稱為"電耦接"至另一元件時，其包含所述元件可以"直接電耦接"至所述另一元件、或是在其它介於中間的元件下，"間接電耦接"至所述另一元件。再者，進一步將會理解到的是，所述術語"包括"及/或"包含"當被使用在此時，其指明所述特點、項目、步驟、操作、元件及/或構件的存在，但是並不妨礙一或多個其它特點、項目、步驟、操作、元件、構件、及/或其群組的存在或是添加。

參照圖1，一描繪一種包含一半導體記憶體裝置100的記憶體系統10的方塊圖被展示。

所述記憶體系統10可包含所述半導體記憶體裝置100以及一控制器200。所述半導體記憶體裝置100可包含一記憶單元陣列110以及 一電耦接至所述記憶單元陣列110的讀取/寫入電路130。

所述記憶單元陣列110可包含複數個記憶單元。所述複數個記憶單元的每一個可以被定義為一儲存兩個或多個資料位元的多位準的記憶單元。

所述半導體記憶體裝置100可以響應於所述控制器200的控制來運作。所述半導體記憶體裝置100可被配置以在從所述控制器200接收到一程式化命令時，執行一相關藉由和所述程式化命令一起接收到的一位址所指出的記憶單元(所選的記憶單元)的程式化操作。所述半導體記憶體裝置100可包含交替地執行複數個程式化電壓的施加操作以及複數個驗證操作。一驗證操作可以在一利用一種遞增步進脈衝程式化(ISPP)方法的程式化電壓的施加操作被執行之後加以執行。若所述驗證操作通過，則一程式化電壓可藉由將一步階電壓降低一半來加以設定。所述程式化電壓的施加操作可以藉由利用所述經設定的程式化電壓來加以執行。此外，所述驗證操作的任何一個的一驗證位準可以相較於前一個驗證操作的驗證位準而被增大。再者，所述增大的範圍可被設定為前一個驗證操作的增大的範圍的一半。程式化操作將會在以下加以描述。

在一實施例中，所述半導體記憶體裝置100可以是一快閃記憶體裝置。然而，本發明並不限於此。

所述控制器200可以電耦接在所述半導體記憶體裝置100以及主機Host之間。所述控制器200可被配置以使得主機Host和半導體記憶體裝置100介接，並且反之亦然。例如，當一讀取或是程式化操作在來自所述主機Host的請求之際被執行時，所述控制器200可以轉換一從所述主 機Host接收到的邏輯區塊位址成為一實體區塊位址。此外，所述控制器200可以將經轉換的實體區塊位址和一對應的命令一起提供至半導體記憶體裝置100。再者，當程式化操作被執行時，有關於一經設定的程式化電壓的資訊可被傳送至所述半導體記憶體裝置100。

在一實施例中，所述控制器200可包含一錯誤校正區塊210。所述錯誤校正區塊210可被配置以偵測及校正在從半導體記憶體裝置100接收到的資料中的一錯誤。藉由所述錯誤校正區塊210所執行的錯誤校正功能可能會根據在從所述半導體記憶體裝置100接收到的資料中的錯誤位元的數目而受到限制。當在從所述半導體記憶體裝置100接收到的資料中的錯誤位元的數目小於一特定的值時，所述錯誤校正區塊210可以執行錯誤偵測及校正功能。當在從所述半導體記憶體裝置100接收到的資料中的錯誤位元的數目大於一特定的值時，所述錯誤偵測及校正功能可能無法執行。若所述錯誤偵測及校正的功能未被執行，則所述控制器200可以控制半導體記憶體裝置100來控制一被施加至一所選的字線的讀取電壓。

參照圖2，一描繪在圖1中所示的半導體記憶體裝置的方塊圖被描繪。

所述半導體記憶體裝置100可包含所述記憶單元陣列110、一位址解碼器120、所述讀取/寫入電路130、一控制邏輯140以及一電壓產生單元150。

所述記憶單元陣列110可包含複數個記憶體區塊BLK1至BLKz。所述複數個記憶體區塊BLK1至BLKz可以透過位址解碼器120來電耦接至字線WL。所述複數個記憶體區塊BLK1至BLKz可以透過位元線BL1 至BLm來電耦接至讀取/寫入電路130。所述複數個記憶體區塊BLK1至BLKz的每一個可包含複數個記憶單元。在一實施例中，所述複數個記憶單元可以是非揮發性記憶單元。所述複數個記憶單元可以定義電耦接至相同的字線的記憶單元為一頁。更明確地說，所述記憶單元陣列110可以是複數個頁。

所述位址解碼器120、讀取/寫入電路130以及電壓產生單元150可以運作為一驅動所述記憶單元陣列110的週邊電路。

所述位址解碼器120可以經由所述字線WL來電耦接至所述記憶單元陣列110。所述位址解碼器120可被配置以響應於所述控制邏輯140的控制來運作。所述位址解碼器120可以透過一在半導體記憶體裝置100中的輸入/輸出緩衝器來接收一位址ADDR。所述位址ADDR可以從控制器200(參照回圖1)來加以提供。

當在程式化操作中的一程式化電壓的施加操作被執行時，所述位址解碼器120可以在接收到的位址ADDR中解碼一列位址。根據經解碼的列位址，所述位址解碼器120可以施加由電壓產生單元150所產生的一程式化電壓Vpgm至所述複數個字線WL中的一所選的字線。所述位址解碼器120可以施加一通過電壓Vpass至其餘未被選擇的字線。此外，當在所述程式化操作中的一驗證操作被執行時，所述位址解碼器120可以施加由電壓產生單元150所產生的一驗證電壓Vverify至一所選的字線。再者，所述位址解碼器可以施加一通過電壓Vpass至其餘未被選擇的字線。

所述位址解碼器120可被配置以從位址ADDR解碼一行位址。所述位址解碼器120可以傳輸經解碼的行位址Yi至所述讀取/寫入電路 130。

所述半導體記憶體裝置100的一程式化操作可以用逐頁的方式加以執行。在請求讀取及程式化操作時所接收到的位址ADDR可包含一區塊位址、所述列位址以及所述行位址。位址解碼器120可以根據所述區塊位址及列位址來選擇一記憶體區塊以及一字線。所述行位址可以藉由所述位址解碼器120來加以解碼，並且接著被提供至讀取/寫入電路130。

所述位址解碼器120可包含一區塊解碼器、一列解碼器、一行解碼器、一位址緩衝器、等等。

所述讀取/寫入電路130可包含複數個頁緩衝器PB1至PBm。所述複數個頁緩衝器PB1至PBm可以經由位元線BL1至BLm來電耦接至記憶單元陣列110。所述複數個頁緩衝器PB1至PBm的每一個可以在一程式化操作時，接收及暫時儲存一程式化資料。所述複數個頁緩衝器PB1至PBm的每一個可以根據所述程式化資料，利用一程式化允許電壓或是一程式化禁止電壓來控制一對應的位元線的一電位。所述程式化允許電壓可以藉由根據所述驗證操作的一結果來增加電壓至一經設定的電壓而被重新設定。再者，所述複數個頁緩衝器PB1至PBm的每一個可以藉由感測一對應的記憶單元的一程式化狀態來執行驗證操作。

所述讀取/寫入電路130可以響應於所述控制邏輯140的控制來運作。

在一實施例中，所述讀取/寫入電路130可包含頁緩衝器(或是頁暫存器)、一行選擇電路、等等。

所述控制邏輯140可以電耦接至位址解碼器120、讀取/寫入 電路130、以及電壓產生單元150。所述控制邏輯140可以透過半導體記憶體裝置100的輸入/輸出緩衝器來接收一命令CMD以及一控制信號CTRL。所述命令CMD可以是從控制器200(參照圖1)所提供的。所述控制邏輯140可被配置以響應於所述命令CMD來控制半導體記憶體裝置100的所有操作。此外，所述控制邏輯140可以控制位址解碼器120、讀取/寫入電路130以及電壓產生單元150，以在一程式化操作期間輸出一程式化電壓、一驗證電壓以及一程式化允許電壓。

所述電壓產生單元150可以在一程式化操作期間產生所述程式化電壓Vpgm、驗證電壓Vverify以及通過電壓Vpass。所述電壓產生單元150可以在每次程式化操作中的一程式化電壓的施加操作被執行時，根據所述控制邏輯140的控制來產生複數個程式化電壓Vpgm。在所述程式化電壓的施加操作的每一個中，被增大多達一步階電壓值的程式化電壓Vpgm可加以產生。再者，所述步階電壓值可以每次是不同的。此外，一具有一不同的電位位準的驗證電壓可以在每個驗證操作中加以產生。

參照圖3，一用於描述一半導體記憶體裝置的流程圖被展示。

同時亦參照圖4，一用於描述一半導體記憶體裝置的一操作的臨界電壓分布圖被展示。

在圖1至4中，所述半導體記憶體裝置的操作是在以下加以描述。

(1)施加第一程式化電壓(S310)

一程式化資料可被輸入及暫時儲存在所述讀取/寫入電路 130的每個頁緩衝器(PB1至PBm)中。根據所述暫時儲存的程式化資料，位元線BL1至BLm的電位可以利用一程式化允許電壓或是一程式化禁止電壓的位準來加以控制。所述程式化允許電壓可被設定為0V。

所述電壓產生單元150可以根據控制邏輯140的控制來產生一第一程式化電壓Vpgm1以及一通過電壓Vpass。藉由所述電壓產生單元150所產生的第一程式化電壓Vpgm1可以施加至在所述複數個字線WL中的一藉由位址解碼器120所選的字線。此外，所述通過電壓Vpass可以施加至在所述複數個字線WL中未被位址解碼器120選擇的字線。

(2)設定驗證電壓(S320)

一具有在藉由所述第一程式化電壓Vpgm1而被改變的記憶單元的一臨界電壓分布中的一最大臨界電壓值Max Vt的記憶單元的一臨界電壓可被設定為一第四驗證電壓Vverify4。

(3)第一驗證操作(S330)

所述第一驗證操作的通過或失敗可以根據記憶單元的一臨界電壓是否高於或等於、或是低於一第一驗證電壓Vverify1來加以判斷出。例如，當全部的記憶單元都具有一高於或等於所述第一驗證電壓Vverify1的臨界電壓時，可以判斷為通過。再者，當記憶單元中的某些個具有一低於所述第一驗證電壓Vverify1的臨界電壓時，可以判斷為失敗。所述第一驗證電壓Vverify1較佳的可以是在所述施加第一程式化電壓的步驟(S310)之後，來自記憶單元的臨界電壓分布的最多數的記憶單元的一臨界電壓值。更明確地說，其較佳的可以是臨界電壓分布寬度(W)的1/2。

(4)施加第二程式化電壓(S340)

若因為某些記憶單元具有一低於所述第一驗證電壓Vverify1的臨界電壓而判斷第一驗證操作(S330)的結果為失敗，則一程式化操作可以藉由施加一第二程式化電壓Vpgm2至一所選的字線來加以執行。所述讀取/寫入電路130的頁緩衝器PB1至PBm的每一個可以控制一電耦接至具有高於或等於所述第一驗證電壓Vverify1的臨界電壓的記憶單元的位元線的一電位為程式化禁止電壓的位準。所述頁緩衝器PB1至PBm的每一個亦可以控制一電耦接至具有低於所述第一驗證電壓Vverify1臨界電壓的記憶單元的位元線的一電位為一程式化允許電壓的位準。所述程式化允許電壓可被設定為0V。

所述第二程式化電壓Vpgm2可以是一被增大而超過所述第一程式化電壓Vpgm1一第一步階電壓△V1的電壓。所述第一步階電壓△V1較佳的可以是第一程式化電壓Vpgm1所施加到的記憶單元的臨界電壓的分布的1/2。例如，若臨界電壓分布寬度W是1,800mV，則第一步階電壓△V1值可被設定為0.9V。此外，所述第一步階電壓△V1值可以是一藉由從第四驗證電壓Vverify4減去第一驗證電壓Vverify1所獲得的值。

在所述施加第二程式化電壓的步驟(S340)被執行之後，較佳的可以是從所述驗證操作(S330)再次執行。

(5)驗證操作(S350)

若從所述第一驗證操作(S330)判斷為通過，則一第二驗證操作的通過或失敗可以根據記憶單元的臨界電壓是否高於或等於所述第二驗證電壓Vverify2而被判斷出。例如，若全部的記憶單元都具有高於或等於所述第二驗證電壓Vverify2的臨界電壓，則可以判斷為通過。再者，當所述記 憶單元中的某些個具有低於所述第二驗證電壓Vverify2的臨界電壓，則可以判斷為失敗。所述第二驗證電壓Vverify2可被設定為具有一介於第一驗證電壓Vverify1以及第四驗證電壓Vverify4之間的中間值。更明確地說，其較佳的可以是所述臨界電壓分布寬度W的1/4。

(6)施加第三程式化電壓(S360)

若因為某些記憶單元具有低於所述第二驗證電壓Vverify2的臨界電壓而判斷所述第二驗證操作(S350)的結果為失敗，則一第三程式化電壓Vpgm3可以施加至一所選的字線以執行所述程式化操作。所述讀取/寫入電路130的頁緩衝器PB1至PBm的每一個可以控制具有高於或等於所述第二驗證電壓Vverify2的臨界電壓的記憶單元所電耦接至的位元線的電位為所述程式化禁止電壓位準。此外，所述頁緩衝器PB1至PBm的每一個可以控制具有低於所述第二驗證電壓Vverify2的臨界電壓的記憶單元所電耦接至的位元線的電位為所述程式化允許電壓的位準。所述程式化允許電壓可以是一等於或高於0V的經設定的電壓。例如，所述經設定的電壓可以是0.9V。所述頁緩衝器PB1至PBm的每一個在所述第一程式化電壓被施加(S310)之後，可以控制電耦接至在具有低於所述第二驗證電壓Vverify2的臨界電壓的記憶單元中的具有介於第一驗證電壓Vverify1以及第二驗證電壓Vverify2之間的臨界電壓的記憶單元的位元線為所述程式化允許電壓的位準。此外，所述頁緩衝器PB1至PBm的每一個可以控制電耦接至在具有低於所述第二驗證電壓Vverify2的臨界電壓的記憶單元中，具有由於所述施加第二程式化電壓(S330)的步驟而已經從一低於第一驗證電壓Vverify1的位置被移動到一介於第一驗證電壓Vverify1以及第二驗證電壓Vverify2之間的位 置的臨界電壓的記憶單元的位元線為所述程式化允許電壓的位準。因此，所述記憶單元的每一個的程式化速度可以用一實質均勻的方式來加以控制。

所述第三程式化電壓Vpgm3可以是一被增大而超過所述第二程式化電壓Vpgm2一第二步階電壓△V2的電壓。所述第二步階電壓△V2可被設定為所述第一步階電壓△V1的1/2。例如，若所述第一步階電壓△V1是0.9V，則所述第二步階電壓△V2值可被設定為0.45V。

較佳的可以是在所述施加第三程式化電壓(S360)的步驟被執行之後，從所述驗證操作(S350)步驟重新執行。

(7)驗證操作(S370)

若所述第二驗證操作(S350)的結果被判斷為通過，則一第三驗證操作的通過或失敗可以根據記憶單元的臨界電壓是否高於或等於、或是低於一第三驗證電壓Vverify3而被判斷出。例如，若全部的記憶單元都具有高於或等於所述第三驗證電壓Vverify3的臨界電壓，則可以判斷為通過。若所述記憶單元中的某些個具有低於第三驗證電壓Vverify3的臨界電壓，則可以判斷為失敗。所述第三驗證電壓Vverify3可被設定為具有一位在介於第二驗證電壓Vverify2以及第四驗證電壓Vverify4之間的中間點的值。更明確地說，其較佳的可以是所述臨界電壓分布寬度W的1/8。

(8)施加第四程式化電壓(S380)

若因為某些記憶單元具有低於所述第三驗證電壓Vverify3的臨界電壓而判斷所述第三驗證操作(S370)的結果為失敗，則一第四程式化電壓Vpgm4可以施加至一所選的字線以執行所述程式化操作。所述讀取/ 寫入電路130的頁緩衝器PB1至PBm的每一個可以控制電耦接至具有高於或等於所述第三驗證電壓Vverify3的臨界電壓的記憶單元的位元線的電位為所述程式化禁止電壓的位準。再者，所述頁緩衝器PB1至PBm的每一個可以控制具有低於所述第三驗證電壓Vverify3的臨界電壓的記憶單元所電耦接至的位元線的電位為所述程式化允許電壓的位準。所述程式化允許電壓可以是0V、或是一被增大而超過0V所述經設定的電壓的電壓。例如，所述經設定的電壓可以是0.9V。所述頁緩衝器PB1至PBm的每一個可以在所述施加第一程式化電壓(S310)之後，控制電耦接至在具有低於第三驗證電壓Vverify3的臨界電壓的記憶單元中，具有介於第二驗證電壓Vverify2以及第三驗證電壓Vverify3之間的臨界電壓的記憶單元的位元線為具有所述經設定的電壓位準的程式化允許電壓的位準。此外，所述頁緩衝器PB1至PBm的每一個可以控制電耦接至在具有低於第三驗證電壓Vverify3的臨界電壓的記憶單元中，具有從一低於第二驗證電壓Vverify2的位置被移動到一介於第二驗證電壓Vverify2以及第三驗證電壓Vverify3之間的位置的臨界電壓的記憶單元的位元線為所述0V的程式化允許的位準。因此，所述記憶單元的每一個的程式化速度可以用一實質均勻的方式來加以控制。

所述第四程式化電壓Vpgm4可以是一被增大而超過所述第三程式化電壓Vpgm3一第三步階電壓△V3的電壓。所述第三步階電壓△V3可被設定為所述第二步階電壓△V2的1/2。例如，若所述第二步階電壓△V2是0.45V，則所述第三步階電壓△V3值可被設定為0.225V。

在所述施加第四程式化電壓(S380)的步驟被執行之後，較佳的可以是從所述驗證操作(S370)重新執行。

(9)狀態檢查的操作(S390)

若所述驗證操作(S380)的結果被判斷為通過，則一狀態檢查的操作可加以執行，以判斷一頁緩衝器是否有一錯誤的操作。再者，若所述狀態檢查的操作的結果被判斷為通過，則所述程式化操作可被終止。

參照圖5，一描繪一種包含在圖1中所示的半導體記憶體裝置的記憶體系統的方塊圖被描繪。

所述記憶體系統1000可包含所述半導體記憶體裝置100以及一控制器1100。

所述半導體記憶體裝置100可以如上參考圖1所述地加以配置及運作。在以下，重複的說明將會被省略。

所述控制器1100可包含參考圖1所述的控制器200的一功能。所述控制器1100可以電耦接至一主機Host以及所述半導體記憶體裝置100。所述控制器1100可被配置以響應於一來自主機Host的請求來存取所述半導體記憶體裝置100。例如，所述控制器1100可被配置以控制半導體記憶體裝置100的讀取、寫入、抹除及背景操作。所述控制器1100可被配置以提供在半導體記憶體裝置100以及主機Host之間的介接。所述控制器1100可被配置以驅動一韌體來控制所述半導體記憶體裝置100。

所述控制器1100可包含一隨機存取記憶體(RAM)1110、一處理單元1120、一主機介面單元1130、一記憶體介面單元1140、以及一錯誤校正區塊1150。所述RAM 1110可被使用作為處理單元1120的一運算記憶體、一介於半導體記憶體裝置100以及主機之間的快取記憶體、以及一介於半導體記憶體裝置100以及主機Host之間的緩衝器記憶體中的至少一 個。所述處理單元1120可以控制控制器1100的各種操作。所述控制器1100可以在一寫入操作期間暫時儲存由主機Host所提供的程式化資料。

所述主機介面單元1130可包含一協定以支援在主機Host以及控制器1100之間的資料通訊操作。在一實施例中，所述控制器1200可以利用從一萬用串列匯流排(USB)協定、一多媒體卡(MMC)協定、一週邊元件互連(PCI)協定、一PCI-Express協定、一先進技術附件(ATA)協定、一串列ATA協定、一平行ATA協定、一小型電腦系統介面(SCSI)協定、一增强型小型磁碟介面(ESDI)協定、以及一整合式電子驅動介面(IDE)協定、一私有協定、等等所選的至少一協定來和所述主機Host通訊。

所述記憶體介面單元1140可以提供一和半導體記憶體裝置100介接的介面。例如，所述記憶體介面單元1140可包含一NAND介面或是一NOR介面。

所述錯誤校正區塊1150可以執行和在圖1中所示的錯誤校正區塊210相同的功能。所述錯誤校正區塊1150被配置以利用一錯誤校正碼(ECC)來偵測相關於從所述半導體記憶體裝置100接收到的資料的一錯誤。再者，所述錯誤校正區塊1150可以校正偵測到的錯誤。所述處理單元1120可以根據錯誤校正區塊1150所產生的一錯誤偵測結果來調整一讀取電壓。此外，所述處理單元1120可以控制半導體記憶體裝置100以再次執行讀取操作。在一實施例中，所述錯誤校正區塊1150可以是所述控制器1100的一構件。

所述控制器1100以及半導體記憶體裝置100可被整合到單一半導體裝置中。在一實施例中，所述控制器1100以及半導體記憶體裝置 100可以藉由被整合到單一半導體裝置中而被配置為一記憶卡。例如，所述控制器1100以及半導體記憶體裝置100可以藉由被整合到單一半導體裝置中而被配置為一例如是一國際個人電腦記憶卡協會(PCMCIA)卡、一小型快閃(CF)卡、一智慧媒體(SM)卡(SMC)、一記憶棒、一MMC、一縮小尺寸的MMC(RS-MMC)、一微尺寸的MMC(MMCmicro)、一安全數位(SD)卡、一迷你SD(miniSD)卡、一微SD(microSD)卡、一SD高容量(SDHC)卡、一通用快閃儲存(UFS)裝置、等等的記憶卡。

所述控制器1100以及半導體記憶體裝置100可以藉由被整合到單一半導體裝置中而被配置為一固態硬碟(SSD)。所述SSD可包含一被配置以將資料儲存在所述半導體記憶體裝置中的儲存裝置。當所述記憶體系統1000被使用作為SSD時，電耦接至所述記憶體系統1000的主機Host的一操作速度可加以改善。

在一實施例中，所述記憶體系統1000可以是一電子裝置的一些不同的構件中的一個，所述電子裝置例如是一電腦、一超級行動個人電腦(UMPC)、一工作站、一小筆電、一個人數位助理(PDA)、一可攜式電腦、一網路平板電腦、一無線電話、一行動電話、一智慧型手機、電子書、一可攜式多媒體播放器、一遊戲平台、一導航裝置、一黑盒子、一數位攝影機、三維電視、一數位錄音機、一數位音訊播放器、一數位畫面記錄器、一數位畫面播放器、一數位錄影機、一數位視訊播放器、一用於無線地發送及接收資訊的裝置、等等。此外，所述記憶體系統1000可以是一些不同的電子裝置中的一個的一構件以配置一家庭網路、配置一電腦網路、配置一車載資通訊(telematics)網路、一射頻識別(RFID)裝置、或是配置一計算系 統。

在一實施例中，所述記憶體裝置100或是記憶體系統1000可以利用不同類型的封裝中的一種或數種來加以封裝。所述半導體記憶體裝置100或是記憶體系統1000例如可以利用一疊層封裝(PoP)、一球格陣列(BGA)、一晶片尺寸封裝(CSP)、一帶引線的塑料晶片載體(PLCC)、一塑料雙列直插式封裝(PDIP)、一窩伏爾組件式晶粒、一晶圓形式晶粒、一板上晶片(COB)、一陶瓷雙列直插式封裝(CERDIP)、一塑料公制四方扁平封裝(MQFP)、一薄型四方扁平封裝(TQFP)、一小外型積體電路(SOIC)、一緊縮小外型封裝(SSOP)、一薄型小外型封裝(TSOP)、一系統級封裝(SIP)、一多晶片封裝(MCP)、一晶圓級製造封裝(WFP)、一晶圓級處理堆疊封裝(WSP)、等等來加以封裝及安裝。

參照圖6，一代表在圖5中所示的記憶體系統的一個例子的一應用的方塊圖被描繪。

所述記憶體系統2000可包含一半導體記憶體裝置2100以及一控制器2200。所述半導體記憶體裝置2100可包含複數個半導體記憶體晶片。所述複數個半導體記憶體晶片可被分成複數個群組。

所述複數個群組可以透過第一至第k通道CH1-CHk的每一個來和所述控制器2200通訊。所述半導體記憶體晶片的每一個可具有和參考圖1所述的半導體記憶體裝置100實質相同的結構，並且以實質相同的方式操作。

所述複數個群組的每一個可被配置以經由單一共同的通道來和所述控制器2200通訊。所述控制器2200可被配置以具有和參考圖5所 述的控制器1100實質相同的結構。此外，所述控制器2200可以透過複數個通道CH1-CHk來控制所述半導體記憶體裝置2100的複數個記憶體晶片的操作。

參照圖7，一代表一種包含參考圖6所述的記憶體系統的計算系統的方塊圖被描繪。

所述計算系統3000可包含一中央處理單元3100、一RAM 3200、一使用者介面單元3300、一電源供應器單元3400、一系統匯流排3500、以及一記憶體系統2000。

所述記憶體系統2000可以透過系統匯流排3500來電耦接至所述中央處理單元3100、RAM 3200、使用者介面單元3300、以及電源供應器單元3400。經由所述使用者介面單元3300所提供、或是藉由所述中央處理單元3100所處理的資料可被儲存在所述記憶體系統2000中。

在圖7中，所述半導體記憶體裝置2100被展示為經由控制器2200來電耦接至系統匯流排3500。然而，所述半導體記憶體裝置2100可以直接電耦接至系統匯流排3500。在此例中，所述控制器2200的功能可以藉由中央處理單元3100以及RAM 3200來加以執行。

在圖7中，參考圖6所述的記憶體系統2000被展示為用於計算系統3000。然而，所述記憶體系統2000可被參考圖5所述的記憶體系統1000所取代。在一實施例中，所述計算系統3000可被配置以包含參考圖6及5所述的記憶體系統1000、2000兩者。

儘管某些實施例已經在以上加以敘述，但是熟習此項技術者將會理解到所述實施例只是舉例而已。於是，所述半導體記憶體裝置、具 有所述半導體記憶體裝置的記憶體系統以及操作所述半導體記憶體裝置的方法不應該受限於根據所述實施例者。而是，所述半導體記憶體裝置、具有所述半導體記憶體裝置的記憶體系統以及操作所述半導體記憶體裝置的方法只應受限於根據以下當結合以上的說明及所附的圖式來考量所敘述的申請專利範圍者。

實施例已經被揭露在圖式以及如上所述的說明書中。在此使用的特定術語是為了說明之目的，因而並非限制藉由所述申請專利範圍所界定的本發明的範疇。於是，熟習此項技術者將會體認到，可以做成各種的修改以及其它等同的例子，而不脫離所述揭露內容的範疇及精神。因此，發明的技術保護的唯一範疇將會藉由所附的申請專利範圍的技術精神所界定。

Claims (25)

1. 一種半導體記憶體裝置，其包括：一包含複數個記憶單元的記憶單元陣列；一週邊電路單元，其被配置以執行相關一從所述複數個記憶單元所選的記憶單元的一程式化操作，其中第一至第三程式化電壓的施加操作以及第一至第三驗證操作是交替地加以執行；以及一控制邏輯，其被配置以控制所述週邊電路單元來執行所述第一至第三程式化電壓的施加操作以及所述第一至第三驗證操作，並且增加一在所述第二程式化電壓的施加操作期間被施加的第二程式化電壓超過一在所述第一程式化電壓的施加操作期間被施加的第一程式化電壓一第一步階電壓，並且增加一在所述第三程式化電壓的施加操作期間被施加的第三程式化電壓超過所述第二程式化電壓一第二步階電壓。
2. 如申請專利範圍第1項之半導體記憶體裝置，其中所述控制邏輯控制所述週邊電路單元來在所述第三驗證操作被執行之後，根據所述第三驗證操作的一結果來利用一第四程式化電壓以執行一第四程式化電壓的施加操作，其中所述第四程式化電壓是一從所述第三程式化電壓增大一第三步階電壓的電壓。
3. 如申請專利範圍第2項之半導體記憶體裝置，其中所述第二步階電壓是所述第一步階電壓的一半(1/2)，並且所述第三步階電壓是所述第二步階電壓的一半(1/2)。
4. 如申請專利範圍第2項之半導體記憶體裝置，其中一用在所述第一驗證操作的第一驗證電壓是在所述第一程式化電壓的施加操作被執行之後， 在所述記憶單元的一臨界電壓分布中最多數的記憶單元的一臨界電壓值。
5. 如申請專利範圍第1項之半導體記憶體裝置，其中在所述第一程式化電壓的施加操作被執行之後，一用在所述第一驗證操作的第一驗證電壓具有一位在一所述記憶單元的一臨界電壓分布寬度的一半(1/2)點或是其附近的電壓值。
6. 如申請專利範圍第4項之半導體記憶體裝置，其中在所述第一程式化電壓的施加操作被執行之後，一用在所述第二驗證操作的第二驗證電壓是一介於在所述記憶單元中具有一最大的臨界電壓值的一記憶單元的一臨界電壓以及所述第一驗證電壓之間的中間的電壓。
7. 如申請專利範圍第6項之半導體記憶體裝置，其中在所述第一程式化電壓的施加操作被執行之後，一用在所述第三驗證操作的第三驗證電壓是一介於在所述記憶單元中具有一最大的臨界電壓值的一記憶單元的一臨界電壓以及所述第二驗證電壓之間的中間的電壓。
8. 如申請專利範圍第7項之半導體記憶體裝置，其中所述週邊電路單元包括：一讀取/寫入電路，其被配置以根據在一程式化操作期間輸入的一程式化資料來控制所述記憶單元陣列的位元線的一電位位準；以及一電壓產生單元，其被配置以根據所述控制器邏輯的一控制來施加所述第一至第四程式化電壓以及所述第一至第三驗證電壓至一所選的記憶單元。
9. 如申請專利範圍第8項之半導體記憶體裝置，其中所述讀取/寫入電路藉由設定電耦接至由於所述第一驗證操作而被判斷為已經失敗的記憶單 元的位元線的電位為一程式化允許電壓的位準，來執行所述第二程式化電壓的施加操作。
10. 如申請專利範圍第8項之半導體記憶體裝置，其中所述讀取/寫入電路藉由設定電耦接至由於所述第二驗證操作而被判斷為已經失敗的記憶單元的位元線的電位為一程式化允許電壓的位準來執行所述第三程式化電壓的施加操作，設定電耦接至在所述被判斷為已經失敗的記憶單元中，在所述第一程式化電壓被施加之後具有介於所述第一驗證電壓以及所述第二驗證電壓之間的臨界電壓的記憶單元的位元線為一第一程式化允許電壓的位準，並且設定電耦接至具有由於所述第二程式化電壓的施加操作而從一低於所述第一驗證電壓的位置移動到一介於所述第一驗證電壓及所述第二驗證電壓之間的位置的臨界電壓的記憶單元的位元線為一低於所述第一程式化允許電壓的位準的第二程式化允許驗證電壓的位準。
11. 如申請專利範圍第8項之半導體記憶體裝置，其中所述讀取/寫入電路藉由設定電耦接至由於所述第三驗證操作而被判斷為已經失敗的記憶單元的位元線的電位為一程式化允許電壓的位準來執行所述第三程式化電壓的施加操作，設定電耦接至在所述被判斷為已經失敗的記憶單元中，在所述第一程式化電壓被施加之後具有介於所述第二驗證電壓以及所述第三驗證電壓之間的臨界電壓的記憶單元的位元線為一第一程式化允許電壓的位準，並且設定電耦接至具有由於所述第三程式化電壓的施加操作而從一低於所述第二驗證電壓的位置移動到一介於所述第二驗證電壓及所述第三驗證電壓之間的位置的臨界電壓的記憶單元的位元線為一低於所述第一程式化允許電壓的位準的第二程式化允許驗證電壓的位準。
12. 一種記憶體系統，其包括：一半導體記憶體裝置，其包含複數個可程式化的記憶單元；以及一控制器，其被配置以在從一主機收到一程式化命令之際控制所述半導體記憶體裝置的一程式化操作，其中所述半導體記憶體裝置根據所述控制器的一控制以交替地執行第一至第四程式化操作以及第一至第三驗證操作，其中分別用在所述第一至第四程式化操作的第一至第四程式化電壓被增大多達不同的步階電壓。
13. 如申請專利範圍第12項之記憶體系統，其中一在所述第二程式化電壓的施加操作期間被施加的第二程式化電壓被增大，而超過一在所述第一程式化電壓的施加操作期間被施加的第一程式化電壓一第一步階電壓，其中一在所述第三程式化電壓的施加操作期間被施加的第三程式化電壓被增大，而超過一第二程式化電壓一第二步階電壓，其中一在所述第四程式化電壓的施加操作期間被施加的第四程式化電壓被增大，而超過所述第三程式化電壓一第三步階電壓。
14. 如申請專利範圍第13項之記憶體系統，其中所述第二步階電壓是所述第一步階電壓的一半(1/2)，並且所述第三步階電壓是所述第二步階電壓的一半(1/2)。
15. 如申請專利範圍第13項之記憶體系統，其包括：一記憶單元陣列，其包含所述複數個記憶單元；一週邊電路單元，其被配置以執行一相關在所述複數個記憶單元中的 一記憶單元的程式化操作；以及一控制邏輯，其被配置以根據所述控制器的控制來控制所述週邊電路單元來執行所述第一至第四程式化操作以及所述第一至第三驗證操作。
16. 如申請專利範圍第12項之記憶體系統，其中在所述第一程式化電壓的施加操作被執行之後，一用在所述第一驗證操作的第一驗證電壓具有一位在一所述記憶單元的一臨界電壓分布寬度的一半(1/2)點或是其附近的電壓值。
17. 如申請專利範圍第12項之記憶體系統，其中在所述第一程式化電壓的施加操作被執行之後，一用在所述第二驗證操作的第二驗證電壓是一介於在所述記憶單元中具有一最大的臨界電壓值的一記憶單元的一臨界電壓以及所述第一驗證電壓之間的中間的電壓，其中在所述第一程式化電壓的施加操作被執行之後，一用在所述第三驗證操作的第三驗證電壓是一介於在所述記憶單元中具有一最大的臨界電壓值的一記憶單元的一臨界電壓以及所述第二驗證電壓之間的中間的電壓。
18. 如申請專利範圍第15項之記憶體系統，其中所述週邊電路單元包括：一讀取/寫入電路，其被配置以根據一在一程式化操作期間輸入的程式化資料來控制所述記憶單元陣列的位元線的一電位位準；以及一電壓產生單元，其被配置以根據所述控制器邏輯的一控制來施加所述第一至第四程式化電壓以及所述第一至第三驗證電壓至一所選的記憶單元。
19. 如申請專利範圍第18項之記憶體系統，其中所述讀取/寫入電路藉由設定電耦接至由於所述第二驗證操作而被判斷為已經失敗的記憶單元的位元線的電位為一程式化允許電壓的位準來執行所述第三程式化電壓的施加操作，設定電耦接至在所述被判斷為已經失敗的記憶單元中，在所述第一程式化電壓被施加之後具有介於所述第一驗證電壓以及所述第二驗證電壓之間的臨界電壓的記憶單元的位元線為一第一程式化允許電壓的位準，並且設定電耦接至具有由於所述第二程式化電壓的施加操作而從一低於所述第一驗證電壓的位置移動到一介於所述第一驗證電壓及所述第二驗證電壓之間的位置的臨界電壓的記憶單元的位元線為一低於所述第一程式化允許電壓的位準的第二程式化允許驗證電壓的位準。
20. 如申請專利範圍第18項之記憶體系統，其中所述讀取/寫入電路藉由設定電耦接至由於所述第三驗證操作而被判斷為已經失敗的記憶單元的位元線的電位為一程式化允許電壓的位準來執行所述第三程式化電壓的施加操作，設定電耦接至在所述被判斷為已經失敗的記憶單元中，在所述第一程式化電壓被施加之後具有介於所述第二驗證電壓以及所述第三驗證電壓之間的臨界電壓的記憶單元的位元線為一第一程式化允許電壓的位準，並且設定電耦接至具有由於所述第三程式化電壓的施加操作而從一低於所述第二驗證電壓的位置移動到一介於所述第二驗證電壓及所述第三驗證電壓之間的位置的臨界電壓的記憶單元的位元線為一低於所述第一程式化允許電壓的位準的第二程式化允許驗證電壓的位準。
21. 一種操作一半導體記憶體裝置之方法，其包括：藉由施加一第一程式化電壓至複數個記憶單元以執行一第一程式化電 壓的施加操作；藉由從所述複數個記憶單元的一臨界電壓分布設定一最大的臨界電壓值為一第四驗證電壓來執行一第一驗證操作；設定所述臨界電壓分布的一寬度的一半(1/2)點為一第一驗證電壓，並且利用所述第一驗證操作電壓；當由於所述第一驗證操作而判斷出一失敗時，利用一被增大而超過所述第一程式化電壓一第一步階電壓的第二程式化電壓以執行一第二程式化電壓的施加操作；藉由設定一介於所述第一驗證電壓以及所述第四驗證電壓之間的中間的電壓為一第二驗證電壓並且利用所述第二驗證電壓以執行一第二驗證操作；以及當由於所述第二驗證操作而判斷出一失敗時，利用一被增大而超過所述第二程式化電壓一第二步階電壓的第三程式化電壓以執行一第三程式化電壓的施加操作。
22. 如申請專利範圍第21項之方法，其進一步包括，在所述第三程式化電壓的施加操作之後：藉由設定所述第二驗證電壓以及所述第四驗證電壓的一中間的電壓為一第三驗證電壓並且利用所述第三驗證電壓以執行一第三驗證操作；以及當由於所述第三驗證操作而判斷出一失敗時，藉由利用一被增大而超過所述第三程式化電壓一第三步階電壓的第四程式化電壓以執行一第四驗證操作。
23. 如申請專利範圍第22項之方法，其中所述第二步階電壓是所述第一 步階電壓的一半(1/2)，並且所述第三步階電壓是所述第二步階電壓的一半(1/2)。
24. 如申請專利範圍第22項之方法，其執行：設定電耦接至由於所述第二驗證操作而被判斷為已經失敗的記憶單元的位元線的電位為一程式化允許電壓的位準；設定電耦接至在所述被判斷為已經失敗的記憶單元中，在所述第一程式化電壓被施加之後具有介於所述第一驗證電壓以及所述第二驗證電壓之間的臨界電壓的記憶單元的位元線為一第一程式化允許電壓的位準；以及設定電耦接至具有由於所述第二程式化電壓的施加操作而從一低於所述第一驗證電壓的位置移動到一介於所述第一驗證電壓及所述第二驗證電壓之間的位置的臨界電壓的記憶單元的位元線為一低於所述第一程式化允許電壓的位準的第二程式化允許驗證電壓的位準。
25. 如申請專利範圍第22項之方法，其進一步包括：藉由設定電耦接至由於所述第三驗證操作而被判斷為已經失敗的記憶單元的位元線的電位為一程式化允許電壓的位準，來執行所述第三程式化電壓的施加操作；設定電耦接至在所述被判斷為已經失敗的記憶單元中，在所述第一程式化電壓被施加之後具有介於所述第二驗證電壓以及所述第三驗證電壓之間的臨界電壓的記憶單元的位元線為一第一程式化允許電壓的位準；以及設定電耦接至具有由於所述第三程式化電壓的施加操作而從一低於所述第二驗證電壓的位置移動到一介於所述第二驗證電壓及所述第三驗證電壓之間的位置的臨界電壓的記憶單元的位元線為一低於所述第一程式化允 許電壓的位準的第二程式化允許驗證電壓的位準。