JP2013109823A - 不揮発性メモリ装置及び不揮発性メモリ装置を制御するコントローラの動作方法 - Google Patents

Abstract

【課題】向上された動作速度を有する不揮発性メモリ装置及び不揮発性メモリ装置を制御するコントローラの動作方法を提供する。
【解決手段】本発明の不揮発性メモリ装置は、データのプログラム、読出し又は消去を遂行する第１プレーン、データのプログラム、読出し又は消去を遂行する第２プレーン、及び第１プレーン又は第２プレーンから共通バスを通じて伝送されるデータを外部へ出力し、外部から受信されるデータを、共通バスを通じて第１プレーン又は第２プレーンへ伝送するデータ入出力回路を含む。第１プレーンでプログラム、読出し又は消去が遂行される時、データ入出力回路は共通バスを通じて第２プレーンとデータを交換する。
【選択図】図１

Description

本発明は半導体メモリに係り、より詳しくは不揮発性メモリ装置及び不揮発性メモリ装置を制御するコントローラの動作方法に関する。

半導体メモリ装置はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、砒素ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置と不揮発性メモリ装置とに区分される。

揮発性メモリ装置は電源供給が遮断されれば、格納されたデータが消滅するメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等がある。不揮発性メモリ装置は電源供給が遮断されても格納されたデータを維持するメモリ装置である。不揮発性メモリ装置にはＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等がある。フラッシュメモリ装置は大きくＮＯＲタイプとＮＡＮＤタイプとに区分される。

韓国特許公開第１０−２０００−００３３７７１号公報

本発明の目的は向上された動作速度を有する不揮発性メモリ装置及び不揮発性メモリ装置を制御するコントローラの動作方法を提供することである。

上記の課題を解決するためになされた本発明による不揮発性メモリ装置は、データのプログラム、読出し又は消去を遂行するように構成される第１プレーンと、データのプログラム、読出し又は消去を遂行するように構成される第２プレーンと、前記第１プレーン又は前記第２プレーンから共通バスを通じて伝送されるデータを外部へ出力し、外部から受信されるデータを、前記共通バスを通じて前記第１プレーン又は前記第２プレーンへ伝送するように構成されるデータ入出力回路と、を含み、前記第１プレーンで前記プログラム、読出し又は消去が遂行される時、前記データ入出力回路は前記共通バスを通じて前記第２プレーンとデータを交換することを特徴とする。

一実施形態において、前記第１プレーンは、複数のメモリセルを含むメモリセルアレイと、外部から受信されるアドレスをデコーディングし、複数のサブワードラインを通じて前記複数のメモリセルに連結されるアドレスデコーダーと、前記共通バスを通じて前記データ入出力回路に連結され、複数のビットラインを通じて前記複数のメモリセルに連結される読出し及び書込み回路と、外部から受信されるコマンドをデコーディングし、前記デコーディングされたコマンドに従って前記プログラム、読出し又は消去を遂行するように前記アドレスデコーダーと読出し及び書込み回路を制御するように構成される制御ロジックと、を含む。

一実施形態において、前記不揮発性メモリ装置は高電圧を発生するように構成される電荷ポンプをさらに含み、前記制御ロジックは前記電荷ポンプから前記高電圧を受信して前記第１プレーンのプログラム、読出し又は消去の時に要求される電圧を生成するようにさらに構成される。

他の実施形態において、前記第２プレーンは前記第１プレーンと同一の構造を有する。
他の実施形態において、前記第１プレーンのアドレスデコーダーと前記第２プレーンのアドレスデコーダーとは共通バスを通じて前記アドレスを受信するように構成される。
他の実施形態において、前記第１プレーンの制御ロジックと前記第２プレーンの制御ロジックとは共通バスを通じて前記コマンドを受信するように構成される。

一実施形態において、前記第１プレーンでプログラム、読出し又は消去が遂行される時、前記遂行中であるプログラム、読出し又は消去より高い優先順位を有するコマンドが受信されれば、前記制御ロジックは前記遂行の中であるプログラム、読出し又は消去を中止し、前記高い優先順位を有するコマンドに従ってプログラム、読出し又は消去を遂行し、及び前記中止されたプログラム、読出し又は消去を再開するように前記アドレスデコーダーと前記読出し及び書込み回路を制御するようにさらに構成される。

他の実施形態において、前記読出し及び書込み回路は、前記遂行の中であるプログラム、読出し又は消去に関連付けられたデータを格納するように構成される複数のメーンラッチと、前記遂行の中であるプログラム、読出し又は消去が中止される時、前記中止されるプログラム、読出し又は消去に関連付けられたデータを格納するように構成される複数の補助ラッチと、を含む。

一実施形態において、前記データ入出力回路は、前記第１及び第２プレーンの中で少なくとも１つが遊休（ｉｄｌｅ）状態である時、遊休状態を示すレディ−ビジー（ｒｅａｄｙ−ｂｕｓｙ）信号を外部へ出力するように構成される。
一実施形態において、前記データ入出力回路は、前記第１及び第２プレーンの中で少なくとも１つがビジー（ｂｕｓｙ）状態である時、ビジー状態を示すレディ−ビジー信号を外部へ出力するように構成される。
一実施形態において、前記データ入出力回路は、前記第１プレーンの遊休状態又はビジー状態を示す第１レディ−ビジー信号、及び前記第２プレーンの遊休状態又はビジー状態を示す第２レディ−ビジー信号を外部へ出力するように構成される。

上記の課題を解決するためになされた本発明による、独立的にプログラム、読出し又は消去を遂行するように構成される第１及び第２プレーンを含む不揮発性メモリ装置を制御するように構成される本発明の実施形態によるコントローラの動作方法は、前記第１及び第２プレーンの中で目標プレーンに対するプログラム、読出し又は消去コマンドを生成する段階と、前記第１及び第２プレーンの中で前記目標プレーンが遊休状態であるか否かをチェックする段階と、前記目標プレーンが遊休状態であれば、前記目標プレーンにプログラム、読出し又は消去コマンドを前記不揮発性メモリ装置へ伝送する段階と、前記目標プレーンが遊休状態でなければ、前記目標プレーンで遂行中のプログラム、読出し又は消去と前記生成されたコマンドの優先順位に従って前記プログラム、読出し又は消去コマンドを前記不揮発性メモリ装置へ伝送する段階と、を含む。

一実施形態において、前記遊休状態であるか否かをチェックする段階は、前記不揮発性メモリ装置から出力されるレディ−ビジー状態が遊休状態である時、前記不揮発性メモリ装置に状態読出し（ｓｔａｔｕｓ ｒｅａｄ）コマンドを伝送する段階と、前記状態読出しコマンドに従って前記不揮発性メモリ装置から伝送される応答に基づいて前記目標プレーンが遊休状態であるか否かを判別する段階と、を含む。

一実施形態において、前記遊休状態であるか否かをチェックする段階は、前記不揮発性メモリ装置から出力されるレディ−ビジー状態がビジー状態である時、前記不揮発性メモリ装置に状態読出しコマンドを伝送する段階と、前記状態読出しコマンドに従って前記不揮発性メモリ装置から伝送される応答に基づいて前記目標プレーンが遊休状態であるか否かを判別する段階と、を含む。

他の実施形態において、前記遊休状態であるか否かをチェックする段階は、前記不揮発性メモリ装置から出力される第１レディ−ビジー信号と第２レディビジー信号との中で前記目標プレーンに関連付けられたレディ−ビジー信号に従って前記目標プレーンが遊休状態であるか否かを判別する段階を含む。

本発明によれば、不揮発性メモリ装置のプレーンは独立的にプログラム、読出し又は消去を遂行し、優先順位に従って動作の中止及び再開を遂行できる。従って、向上された動作速度を有する不揮発性メモリ装置及び不揮発性メモリ装置を制御するコントローラの動作方法が提供できる。

本発明の第１実施形態による不揮発性メモリ装置を示すブロック図である。 第１プレーンのメモリセルアレイと第２プレーンのメモリセルアレイとで遂行されるプログラム、読出し又は消去の例を示す。 図１の不揮発性メモリ装置が動作する第１例を示すタイミング図である。 （Ａ）は、図１のデータ入出力回路が出力するレディ−ビジー信号の例を示すテーブルであり、 （Ｂ）は、図１のデータ入出力回路が出力するレディ−ビジー信号の例を示すテーブルであり、 （Ｃ）は、図１のデータ入出力回路が出力するレディ−ビジー信号の例を示すテーブルである。 第１プレーンのメモリセルアレイで遂行されるプログラム、読出し、又は消去の例を示す。 図１の不揮発性メモリ装置が動作する第２例を示すタイミング図である。 図１の読出し及び書込み回路の例を示すブロック図である。 本発明の実施形態によるメモリシステムを示すブロック図である。 図８のコントローラの動作方法の第１例を示すフローチャートである。 図８のコントローラの動作方法の第２例を示すフローチャートである。 本発明の第２実施形態による不揮発性メモリ装置を示すブロック図である。 第１及び第２プレーンの状態に従うレディ−ビジー信号を示すテーブルである。 本発明の第３実施形態による不揮発性メモリ装置を示すブロック図である。 図１３の不揮発性メモリ装置と通信するコントローラの動作方法の第３例を示すフローチャートである。 図８のメモリシステムの応用例を示すブロック図である。 本発明の実施形態によるメモリカードを示す。 本発明の実施形態によるソリッドステートドライブを示す。 図１５を参照して説明したメモリシステムを含むコンピューティングシステムを示すブロック図である。

以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を添付の図面を参照して説明する。

例示的にＮＡＮＤフラッシュメモリを参照して本発明の実施形態を説明するが、本発明の技術的思想はＮＡＮＤフラッシュメモリに限定されない。本発明の技術的思想はＥＥＰＲＯＭ、ＮＯＲフラッシュメモリ装置、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）等の多様な不揮発性メモリ装置に適用され得る。

図１は本発明の第１実施形態による不揮発性メモリ装置１００を示すブロック図である。
図１を参照すれば、本発明の実施形態による不揮発性メモリ装置１００は第１プレーンＰ１、第２プレーンＰ２、データ入出力回路１５０、及び電荷ポンプ１６０を含む。第１プレーンＰ１はメモリセルアレイ１１０ａ、アドレスデコーダー１２０ａ、読出し及び書込み回路１３０ａ、及び、「制御ロジック及び高電圧生成器」１４０ａを含む。第２プレーンＰ２はメモリセルアレイ１１０ｂ、アドレスデコーダー１２０ｂ、読出し及び書込み回路１３０ｂ、及び、「制御ロジック及び高電圧生成器」１４０ｂを含む。第１プレーンＰ１と第２プレーンＰ２とは同一の構造を有することができる。

メモリセルアレイ１１０ａ又は１１０ｂは各々、ワードラインＷＬ１又はＷＬ２を通じてアドレスデコーダー１２０ａ又は１２０ｂに連結され、ビットラインＢＬを通じて読出し及び書込み回路１３０ａ又は１３０ｂに連結される。メモリセルアレイ１１０ａ又は１１０ｂは複数のメモリセルを含む。例示的に、行方向に配列されるメモリセルはワードラインＷＬ１又はＷＬ２に連結され、列方向に配列されるメモリセルはビットラインＢＬ１又はＢＬ２に連結される。例えば、列方向に配列されるメモリセルは複数のセルグループ（例えば、ストリング）を形成する。そして、複数のセルグループがビットラインＢＬ１又はＢＬ２に各々連結される。例示的に、メモリセルアレイ１１０ａ又は１１０ｂはセル当り１つ又はその以上のビットを格納できる複数のメモリセルで構成される。

アドレスデコーダー１２０ａ又は１２０ｂは各々、ワードラインＷＬ１又はＷＬ２を通じてメモリセルアレイ１１０ａ又は１１０ｂに連結される。アドレスデコーダー１２０ａ又は１２０ｂは、「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂの制御に応答して動作するように構成される。アドレスデコーダー１２０ａ又は１２０ｂは外部からアドレスＡＤＤＲを受信する。第１プレーンＰ１のアドレスデコーダー１２０ａと第２プレーンＰ２のアドレスデコーダー１２０ｂとは同一のバスを通じてアドレスＡＤＤＲを受信する。

アドレスデコーダー１２０ａ又は１２０ｂは受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用して、アドレスデコーダー１２０ａ又は１２０ｂはワードラインＷＬ１又はＷＬ２を選択する。アドレスデコーダー１２０ａ又は１２０ｂは同時に、伝達されたアドレスＡＤＤＲの中で列アドレスをデコーディングするように構成される。デコーディングされた列アドレスＤＣＡ１又はＤＣＡ２は読出し及び書込み回路１３０ａ又は１３０ｂへ伝達される。例示的に、アドレスデコーダー１２０ａ又は１２０ｂは行デコーダー、列デコーダー、アドレスバッファ等のような構成要素を含む。

読出し及び書込み回路１３０ａ又は１３０ｂは各々、ビットラインＢＬ１又はＢＬ２を通じてメモリセルアレイ１１０ａ又は１１０ｂに連結され、データラインＤＬを通じてデータ入出力回路１５０に連結される。第１プレーンＰ１の読出し及び書込み回路１３０ａと第２プレーンＰ２の読出し及び書込み回路１３０ｂとは共通のデータラインＤＬを通じてデータ入出力回路１５０に連結される。

読出し及び書込み回路１３０ａ又は１３０ｂは各々、「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂの制御に応答して動作する。読出し及び書込み回路１３０ａ又は１３０ｂは各々、アドレスデコーダー１２０ａ又は１２０ｂからデコーディングされた列アドレスＤＣＡ１又はＤＣＡ２を受信するように構成される。デコーディングされた列アドレスＤＣＡ１又はＤＣＡ２を利用して、読出し及び書込み回路１３０ａ又は１３０ｂは各々、ビットラインＢＬ１又はＢＬ２を選択する。

例示的に、読出し及び書込み回路１３０ａ又は１３０ｂはデータ入出力回路１５０からデータを受信し、受信されたデータを各々、メモリセルアレイ１１０ａ又は１１０ｂに書き込む（プログラムする）。読出し及び書込み回路１３０ａ又は１３０ｂは各々、メモリセルアレイ１１０ａ又は１１０ｂからデータを読出し、読み出されたデータをデータ入出力回路１５０へ伝達する。読出し及び書込み回路１３０ａ又は１３０ｂは各々、メモリセルアレイ１１０ａ又は１１０ｂの第１格納領域からデータを読出し、読み出されたデータをメモリセルアレイ１１０ａ又は１１０ｂの第２格納領域に書き込む。例えば、読出し及び書込み回路１３０ａ又は１３０ｂはコピー−バック（ｃｏｐｙ−ｂａｃｋ）動作を遂行するように構成される。

例示的に、読出し及び書込み回路１３０ａ又は１３０ｂはページバッファ（又はページレジスター）、列選択回路等のような構成要素を含む。他の例として、読出し及び書込み回路１３０ａ又は１３０ｂは感知増幅器、書込みドライバー、列選択回路等のような構成要素を含む。

「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは各々、アドレスデコーダー１２０ａ又は１２０ｂ、読出し及び書込み回路１３０ａ又は１３０ｂ、及びデータ入出力回路１５０に連結される。「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは各々、電荷ポンプ１６０から高電圧ＶＰＰを受信する。「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは、受信した高電圧ＶＰＰを利用して、第１プレーンＰ１又は第２プレーンＰ２のプログラム（書込み）、読出し又は消去の時に要求される多様な電圧を生成する。「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは各々、生成された多様な電圧をアドレスデコーダー１２０ａ又は１２０ｂ、読出し及び書込み回路１３０ａ又は１３０ｂ、又はメモリセルアレイ１１０ａ又は１１０ｂへ提供する。

「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは、外部から制御信号ＣＴＲＬ及びコマンドＣＭＤを受信する。第１プレーンＰ１の「制御ロジック及び高電圧生成器」１４０ａと第２プレーンＰ２の「制御ロジック及び高電圧生成器」１４０ｂとは、共通のバスを通じて制御信号ＣＴＲＬ及びコマンドＣＭＤを受信する。

「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは制御信号ＣＴＲＬに応答して動作する。「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは受信したコマンドＣＭＤをデコーディングし、デコーディングされたコマンドに従って動作する。例えば、「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂはプログラム、読出し又は消去を遂行するように各々、アドレスデコーダー１２０ａ又は１２０ｂと、読出し及び書込み回路１３０ａ又は１３０ｂとを制御する。

データ入出力回路１５０はデータラインＤＬを通じて読出し及び書込み回路１３０ａ、１３０ｂに連結される。データ入出力回路１５０は共通のデータラインＤＬを通じて第１プレーンＰ１の読出し及び書込み回路１３０ａと第２プレーン１３０ｂの読出し及び書込み回路１３０ｂとに連結される。

データ入出力回路１５０は「制御ロジック及び高電圧生成器」１４０ａ、１４０ｂの制御に応答して動作する。データ入出力回路１５０は外部とデータ（Ｄａｔａ）を交換するように構成される。データ入出力回路１５０はデータラインＤＬを通じて、外部から伝達されるデータＤＡＴＡを読出し及び書込み回路１３０ａ又は１３０ｂへ伝達するように構成される。さらにデータ入出力回路１５０は読出し及び書込み回路１３０ａ又は１３０ｂからデータラインＤＬを通じて伝達されるデータＤＡＴＡを外部へ出力するように構成される。例示的に、データ入出力回路１５０はデータバッファ等の構成要素を含む。

電荷ポンプ１６０は高電圧ＶＰＰを生成するように構成される。電荷ポンプ１６０は生成された高電圧ＶＰＰを第１プレーンＰ１の「制御ロジック及び高電圧生成器」１４０ａと第２プレーンＰ２の「制御ロジック及び高電圧生成器」１４０ｂとへ提供する。

図２は第１プレーンＰ１のメモリセルアレイ１１０ａと第２プレーンＰ２のメモリセルアレイ１１０ｂとで各々遂行されるプログラム、読出し又は消去の例を示す。図１及び図２を参照すれば、メモリセルアレイ１１０ａ、１１０ｂの各々は複数のメモリブロックＢＬＫ１ａ〜ＢＬＫｎａ、ＢＬＫ１ｂ〜ＢＬＫｎｂを含む。

メモリセルアレイ１１０ａ、１１０ｂで、プログラム、読出し又は消去は独立的に遂行できる。例えば、メモリセルアレイ１１０ａのメモリブロックＢＬＫ３ａでプログラム、読出し又は消去が遂行される時、同時にメモリセルアレイ１１０ｂのメモリブロックＢＬＫ３ｂでプログラム、読出し又は消去が遂行できる。例えば、メモリブロックＢＬＫ３ａでプログラムが遂行される時、同時にメモリブロックＢＬＫ３ｂでプログラム、読出し又は消去の何れでも遂行できる。即ち、第１プレーンＰ１及び第２プレーンＰ２で、プログラム、読出し又は消去は独立的に遂行できる。

メモリセルアレイ１１０ａ、１１０ｂで、同一位置のメモリブロックでプログラム、読出し又は消去が同時に遂行されることに限定されない。例えば、メモリセルアレイ１１０ａのメモリブロックＢＬＫ３ａでプログラム、読出し又は消去が遂行される時、メモリセルアレイ１１０ｂの他の位置のメモリブロック（例えば、ＢＬＫ１ｂ）でプログラム、読出し又は消去が遂行できる。

図３は図１の不揮発性メモリ装置１００が動作する第１例を示すタイミング図である。図３には、不揮発性メモリ装置１００の入出力信号（ＮＶＭ＿Ｉ／Ｏ）、第１プレーンＰ１の動作、及び第２プレーンＰ２の動作が示されている。

図１及び図３を参照すれば、不揮発性メモリ装置１００にプログラムコマンドＰＣが受信される。この時、第１及び第２プレーンＰ１、Ｐ２の「制御ロジック及び高電圧生成器」１４０ａ、１４０ｂは各々、プログラムコマンドＰＣをデコーディングする。第１及び第２プレーンＰ１、Ｐ２の各々で遂行されるコマンドデコーディングは‘ＣＤ’と表示されている。

次に、不揮発性メモリ装置１００にアドレスＡ１が受信される。第１及び第２プレーンＰ１、Ｐ２のアドレスデコーダー１２０ａ、１２０ｂは各々、受信されたアドレスＡ１をデコーディングする。第１及び第２プレーンＰ１、Ｐ２の各々で遂行されるアドレスデコーディングは‘ＡＤ’と表示されている。

デコーディングされたアドレスは例えば第１プレーンＰ１に属するとする。即ち、デコーディングされたアドレスに従って、第１プレーンＰ１が選択され、第２プレーンＰ２は選択されない。選択されない第２プレーンＰ２の「制御ロジック及び高電圧生成器」１４０ｂはデコーディングされたコマンドを無視する。

不揮発性メモリ装置１００が受信するデータ（プログラムデータ）はデータ入出力回路１５０へ入力される。データ入出力回路１５０は入力されたデータを、データラインＤＬを通じて出力する。選択された第１プレーンＰ１の読出し及び書込み回路１３０ａはデータラインＤＬを通じて受信されたデータを格納する。以後に、読出し及び書込み回路１３０ａに格納されたデータに従って、第１プレーンＰ１でプログラムが遂行される。

第１プレーンＰ１でプログラムが遂行される間に、不揮発性メモリ装置１００は次の読出しコマンドＲＣを受信できる。「制御ロジック及び高電圧生成器」１４０ａ、１４０ｂは各々読出しコマンドＲＣをデコーディングする。読出しコマンドＲＣに関連付けられたアドレスＡ２が受信されると、アドレスデコーダー１２０ａ、１２０ｂは各々受信したアドレスＡ２をデコーディングする。デコーディングされたアドレスに従って、例えば第２プレーンＰ２が選択される。

第１プレーンＰ１でプログラムが遂行される間に、第２プレーンＰ２で読出しが遂行できる。読み出されたデータは読出し及び書込み回路１３０ｂに格納される。第１プレーンＰ１でプログラムが遂行される間に、読出し及び書込み回路１３０ｂに格納されたデータはデータ入出力回路１５０を通じて外部へ出力される。

上述のように、第１プレーンＰ１でプログラムが遂行される間に、第２プレーンＰ２で読出しが遂行され、読み出されたデータが外部へ出力される。第１及び第２プレーンＰ１、Ｐ２が独立的にプログラム、読出し又は消去を遂行するので、不揮発性メモリ装置１００の動作速度が向上する。

上述の例では、プログラムコマンドＰＣ及び読出しコマンドＲＣに各々対応して、第１及び第２プレーンＰ１、Ｐ２において、プログラム及び読出し動作が平行して実行された。しかし、本発明の技術的思想はこれに限定されない。

上述の例では、仮に、第１プレーンＰ１で遂行中のプログラムが無い場合には、第１プレーンＰ１のアドレスデコーダー１２０ａは受信されたアドレスＡ２をデコーディングし、「制御ロジック及び高電圧生成器」１４０ａは受信されたコマンドＲＣをデコーディングするであろうと理解される。
しかし実際に、第１プレーンＰ１が（プログラム）動作を遂行中、即ち、ビジー（Ｂｕｓｙ）状態である時には、第１プレーンＰ１のアドレスデコーダー１２０ａは受信されたアドレスＡ２を無視し、「制御ロジック及び高電圧生成器」１４０ａは受信されたコマンドを無視する。
このように、アドレスデコーダー１２０ａと「制御ロジック及び高電圧生成器」１４０ａとは、プレーンＰ１が動作を遂行しない遊休（Ｉｄｌｅ）状態である時のみにデコーディングを遂行するように設定される。

図４（Ａ）乃至図４（Ｃ）は図１のデータ入出力回路１５０が出力するレディ−ビジー信号Ｒ／ｎＢの例を示すテーブルである。

図１及び図４（Ａ）の場合、第１及び第２プレーンＰ１、Ｐ２の中で少なくとも１つが遊休状態である時、データ入出力回路１５０は遊休状態を示すレディ−ビジー信号Ｒ／ｎＢとして、例えばロジックローを出力する。第１及び第２プレーンＰ１、Ｐ２の全てがビジー状態である時、データ入出力回路１５０はビジー状態を示すレディ−ビジー信号Ｒ／ｎＢとして、例えばロジックハイを出力する。

図１及び図４（Ｂ）の場合、第１及び第２プレーンＰ１、Ｐ２の中で少なくとも１つがビジー状態である時、データ入出力回路１５０はビジー状態を示すレディ−ビジー信号Ｒ／ｎＢとして、例えばロジックハイを出力する。第１及び第２プレーンＰ１、Ｐ２の全てが遊休状態である時、データ入出力回路１５０は遊休状態を示すレディ−ビジー信号Ｒ／ｎＢとして、例えばロジックローを出力する。

図１及び図４（Ｃ）の場合、第１及び第２プレーンＰ１、Ｐ２の全てが遊休状態である時、データ入出力回路１５０は遊休状態を示すレディ−ビジー信号Ｒ／ｎＢとして、例えばロジックローを出力する。第１及び第２プレーンＰ１、Ｐ２の全てがビジー状態である時、データ入出力回路１５０はビジー状態を示すレディ−ビジー信号Ｒ／ｎＢとして、例えばロジックハイを出力する。第１プレーンＰ１のみがビジー状態であり、第２プレーンＰ２は遊休状態である時、データ入出力回路１５０は第１波形を有するレディ−ビジー信号Ｒ／ｎＢを出力する。第２プレーンＰ２のみがビジー状態であり、第１プレーンＰ１は遊休状態である時、データ入出力回路１５０は第２波形を有するレディ−ビジー信号Ｒ／ｎＢを出力する。第１波形及び第２波形は互に異なる。

図５は、図１の第１プレーンＰ１のメモリセルアレイ１１０ａの別の構成と、そこで遂行されるプログラム、読出し又は消去動作の例を示す。図１及び図５を参照すれば、メモリセルアレイ１１０ａは複数（ｎ個）のメモリブロックＢＬＫ１ａ、ＢＬＫ２ａ、ＢＬＫ３ａ、・・・ＢＬＫｎａから構成され、例えばメモリブロックＢＬＫ３ａでプログラム、読出し又は消去が遂行される間に、メモリブロックＢＬＫ２ａのプログラム、読出し又は消去のコマンドが受信され得る。
受信されるコマンドには優先順位が設定されており、メモリブロックＢＬＫ２ａが受信したコマンドの優先順位が、遂行中であるメモリブロックＢＬＫ３ａのプログラム、読出し又は消去コマンドの優先順位より高い場合があり得る。この時、メモリブロックＢＬＫ３ａで遂行中であるプログラム、読出し又は消去が中止（ｓｕｓｐｅｎｄ）され、高い優先順位を有するメモリブロックＢＬＫ２ａのプログラム、読出し又は消去が遂行される。メモリブロックＢＬＫ２ａのプログラム、読出し又は消去が終了された後に、メモリブロックＢＬＫ３ａのプログラム、読出し又は消去が再開（ｒｅｓｕｍｅ）される。

第２プレーンＰ２でも、同一の方法でプログラム、読出し又は消去の中止及び再開が遂行される。
即ち、不揮発性メモリ装置１００で、コマンドの優先順位に従ってプログラム、読出し又は消去の中止（ｓｕｓｐｅｎｄ）及び再開（ｒｅｓｕｍｅ）が遂行される。従って、高い優先順位を有するプログラム、読出し又は消去がさらに速く処理され、不揮発性メモリ装置１００の全体的な動作速度が向上する。

図６は図１の不揮発性メモリ装置が動作する第２例を示すタイミング図である。図６には、不揮発性メモリ装置１００の入出力信号（ＮＶＭ＿Ｉ／Ｏ）、第１プレーンＰ１の動作、及び第２プレーンＰ２の動作が示されている。

図１及び図６を参照すれば、不揮発性メモリ装置１００に第１のコマンドとしてプログラムコマンドＰＣが受信される。このプログラムコマンドＰＣは低い優先順位を有すると仮定する。
第１及び第２プレーンＰ１、Ｐ２の「制御ロジック及び高電圧生成器」１４０ａ、１４０ｂは各々、プログラムコマンドＰＣをデコーディングする。

プログラムコマンドＰＣに関連付けられたアドレスＡ１が不揮発性メモリ装置１００に受信される。
第１及び第２プレーンＰ１、Ｐ２のアドレスデコーダー１２０ａ、１２０ｂは各々アドレスＡ３をデコーディングする。
デコーディングされたアドレスに従って、第１プレーンＰ１が選択される。

不揮発性メモリ装置１００に受信されるデータは第１プレーンＰ１の読出し及び書込み回路１３０ａへローディングされる。
ローディングされたデータに従って、第１プレーンＰ１でプログラムが遂行される。

次に、第１プレーンＰ１でプログラムが遂行される間に、第２のコマンドとして読出しコマンドＲＣが不揮発性メモリ装置１００に受信される。ここでこの読出しコマンドＲＣは高い優先順位を有するものとする。第１及び第２プレーンＰ１、Ｐ２の「制御ロジック及び高電圧生成器」１４０ａ、１４０ｂは各々読出しコマンドＲＣをデコーディングする。

不揮発性メモリ装置１００に読出しコマンドＲＣに関連付けられたアドレスＡ２が受信されると、第１及び第２プレーンＰ１、Ｐ２のアドレスデコーダー１２０ａ、１２０ｂは各々アドレスＡ２をデコーディングする。

デコーディングされたアドレスに従って、第１プレーンＰ１が選択された場合、読出しコマンドＲＣの優先順位が第１プレーンＰ１で遂行中であるプログラムコマンドＰＣの優先順位より高いので、第１プレーンＰ１のプログラムは中止され、遂行中であったプログラムに関連付けられたデータは別にバックアップされる。

プログラムが中止された後に、第１プレーンＰ１で読出しが遂行される。読み出されたデータは読出し及び書込み回路１３０ａに格納される。読出し及び書込み回路１３０ａに格納されたデータは、データラインＤＬ及びデータ入出力回路１５０を通じて不揮発性メモリ装置１００の外部へ出力される。

読み出されたデータの出力が終了した後に、第１プレーンＰ１でプログラムに関連付けられたバックアップされたデータが復元される。復元されたデータに従って、第１プレーンＰ１でプログラムが再開される。

次に、第１プレーンＰ１でプログラムが再度遂行される間に、不揮発性メモリ装置１００に第３のコマンドとして消去コマンドＥＣが受信され、第１及び第２プレーンＰ１、Ｐ２の「制御ロジック及び高電圧生成器」１４０ａ、１４０ｂは各々消去コマンドＥＣをデコーディングする。

続いて不揮発性メモリ装置１００に消去コマンドＥＣに関連付けられたアドレスＡ３が受信され、第１及び第２プレーンＰ１、Ｐ２のアドレスデコーダー１２０ａ、１２０ｂは各々受信されたアドレスＡ３をデコーディングする。デコーディングされたアドレスに従って、第２プレーンＰ２が選択された場合は、第１プレーンＰ１でプログラムが再度遂行される間に平行して、この消去コマンドＥＣの優先順位の高低に関わらず、第２プレーンＰ２で消去が遂行される。

上述のように、不揮発性メモリ装置１００はコマンドと共に優先順位に関する情報を受信すると、受信された優先順位に関する情報に従って動作の中止及び再開を制御できる。

他の実施形態では、優先順位に対する判断は不揮発性メモリ装置１００の外部（例えば、コントローラ）で遂行される。不揮発性メモリ装置１００は動作が遂行中のあるプレーンに対するコマンドが受信される時、遂行中であった動作を中止し、新しく受信されたコマンドに従う動作を遂行し、その終了後に中止された動作を再開する。不揮発性メモリ装置１００は別途の中止コマンド及び再開コマンドを受信するように構成される。

図７は図１の読出し及び書込み回路１３０ａの例を示すブロック図である。図１及び図７を参照すれば、読出し及び書込み回路１３０ａは複数のビットラインＢＬ１と各々連結される複数のページバッファ１３１ａを包含する。複数のページバッファ１３１ａの各々はメーンラッチ１３３ａ及び補助ラッチ１３５ａを包含する。

メーンラッチ１３３ａは、遂行中のある動作に関連付けられたデータを格納する。例えば、メーンラッチ１３３ａはプログラムデータ及びそれに伴うプログラム検証の結果データ、読出しデータ、消去検証の結果データ等を格納する。

これに対して補助ラッチ１３５ａは、中止された動作に関連付けられたバックアップデータを格納する。例えば、補助ラッチ１３５ａは遂行が中止されたプログラムデータ及びそれに伴うプログラム検証の結果データ、読出しデータ、消去検証の結果データ等を格納する。

ある動作の遂行中には、メーンラッチ１３３ａには、プログラムデータ及びそれに伴うプログラム検証の結果データ、読出しデータ、消去検証の結果データ等が格納される。その動作が中止されると、メーンラッチ１３３ａに格納されたデータが補助ラッチ１３５ａにバックアップされる。動作が再開される時、補助ラッチ１３５ａに格納されたデータがメーンラッチ１３３ａに復元される。

図８は本発明の実施形態によるメモリシステム１０００を示すブロック図である。図８を参照すれば、メモリシステム１０００は不揮発性メモリ装置１１００及びコントローラ１２００を含む。

不揮発性メモリ装置１１００は図１乃至図７を参照して説明した不揮発性メモリ装置１００と同一の構成を有し、同一の方法で動作する。

コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に連結され、ホストからの要請に応答して、不揮発性メモリ装置１１００をアクセスするように構成される。例えば、コントローラ１２００は不揮発性メモリ装置１１００の読出し、書込み（プログラム）、消去、及び背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御し、不揮発性メモリ装置１１００及びホストの間のインターフェイスを提供し、不揮発性メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。

図８に例示したように、コントローラ１２００は不揮発性メモリ装置１１００に制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲを提供し、不揮発性メモリ装置１１００とデータＤＡＴＡを交換し、不揮発性メモリ装置１１００からレディ−ビジー信号Ｒ／ｎＢを受信するように構成される。

例示的に、コントローラ１２００はＲＡＭ、プロセッシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェイス（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、及びメモリインターフェイス（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）などの構成要素を含む。ＲＡＭは、プロセッシングユニットのワーキングメモリ、不揮発性メモリ装置１１００とホストとの間のキャッシュメモリ、及び不揮発性メモリ装置１１００とホストとの間のバッファメモリの中の少なくとも１つとして利用される。プロセッシングユニットはコントローラ１２００の全体的動作を制御する。

ホストインターフェイスは特定の通信規格によって不揮発性メモリ装置１１００と通信できる。例示的に、コントローラ１２００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ−ＡＴＡ、Ｐａｒａｌｌｅｌ−ＡＴＡ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、及びファイアーワイヤ（Ｆｉｒｅｗｉｒｅ）等の多様な通信規格の中で少なくとも１つを通じて外部（ホスト）と通信するように構成される。メモリインターフェイスは不揮発性メモリ装置１１００とインターフェイシングする。例えば、メモリインターフェイスはＮＡＮＤインターフェイス又はＮＯＲインターフェイスを含む。

メモリシステム１０００はエラー訂正ブロックを追加的に包含するように構成され得る。エラー訂正ブロックはエラー訂正コードＥＣＣを利用して不揮発性メモリ装置１１００から読み出されたデータのエラーを検出し、訂正するように構成される。例示的に、エラー訂正ブロックはコントローラ１２００の構成要素として提供される。エラー訂正ブロックは不揮発性メモリ装置１１００の構成要素としても提供され得る。

コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置に集積されてメモリカードを構成できる。例えば、コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置に集積されてＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディア（ＳｍａｒｔＭｅｄｉａ（登録商標））カード（ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ格納装置（ＵＦＳ）等のメモリカードを構成できる。

また、コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置に集積されてソリッドステートドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を構成できる。ソリッドステートドライブ（ＳＳＤ）は半導体メモリを利用してデータを格納するように構成される格納装置を含む。メモリシステム１０００がソリッドステートドライブ（ＳＳＤ）に利用される場合、メモリシステム１０００に連結されたホストの動作速度は画期的に改善される。

他の例として、メモリシステム１０００はコンピューター、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、タブレットコンピューター（ｔａｂｌｅｔ ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、何らかのブラックボックス（ｂｌａｃｋ ｂｏｘ），デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ、ＤＭＢ（Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）再生器、３次元テレビジョン３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、スマートテレビジョン（ｓｍａｒｔ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ），データセンターを構成するストレージ、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中の１つ、コンピューターネットワークを構成する多様な電子装置の中で１つ、テレマティクスネットワークを構成する多様な電子装置の中の１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中の１つ等を構成できる。

例示的に、不揮発性メモリ装置１１００又はメモリシステム１０００は多様な形態のパッケージに実装され得る。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等の何れかの型のパッケージにパッケージ化されて実装される。

図９は図８のコントローラ１２００の動作方法の第１例を示すフローチャートである。例示的に、図９の動作方法は不揮発性メモリ装置１１００が図４（Ａ）のテーブルに従ってレディ−ビジー（Ｒ／ｎＢ）信号を出力する時の、コントローラ１２００の動作方法を示す。

図１、図８、及び図９を参照すれば、Ｓ１１０段階でコントローラ１２００はプログラム、読出し又は消去コマンドを生成する。コントローラ１２００は外部ホストの制御に従って、又は予め設定されたスケジュールに従ってプログラム、読出し又は消去コマンドを生成できる。

Ｓ１２０段階で、コントローラ１２００は不揮発性メモリ装置１１００から受信されるレディ−ビジー信号Ｒ／ｎＢをチェックする。

Ｓ１３０段階で、レディ−ビジー信号Ｒ／ｎＢが遊休状態を示すと、第１及び第２プレーンＰ１、Ｐ２の中で少なくとも１つのプレーンが遊休状態であることを示す。この時、Ｓ１４０段階で状態読出しが遂行される。状態読出しはコントローラ１２００が不揮発性メモリ装置１１００の状態を確認するために遂行する読出しである。状態読出しが遂行されれば、第１及び第２プレーンＰ１、Ｐ２が各々遊休状態であるか、或いはビジー状態であるか否かが判別される。

目標プレーンが遊休状態であれば、Ｓ１７０段階でプログラム、読出し又は消去コマンドが不揮発性メモリ装置１１００へ伝送される。

レディ−ビジー信号Ｒ／ｎＢがビジー状態であれば、又は状態読出しが遂行され、目標プレーンがビジー状態であることが判別されれば、Ｓ１６０段階で優先順位が判別される。生成されたコマンドの優先順位が目標プレーンで遂行中である動作のコマンドの優先順位より高ければ、Ｓ１７０段階で、生成された、プログラム、読出し又は消去コマンドが不揮発性メモリ装置１１００へ伝送される。なお、別途、動作中のプログラム、読出し又は消去コマンドに対する中止コマンドが、生成された、プログラム、読出し又は消去コマンドと共に伝送される。生成されたコマンドの優先順位が目標プレーンで遂行の中である動作の優先順位より低ければ、Ｓ１２０段階が再び遂行される。

図１０は図８のコントローラ１２００の動作方法の第２例を示すフローチャートである。例示的に、図１０の動作方法は不揮発性メモリ装置１１００が図４（Ｂ）のテーブルに従ってレディ−ビジーＲ／ｎＢ信号を出力する時の、コントローラ１２００の動作方法を示す。

図１、図８及び図１０を参照すれば、Ｓ２１０段階でコントローラ１２００はプログラム、読出し又は消去コマンドを生成する。コントローラ１２００は外部ホストの制御に従って、又は予め設定されたスケジュールに従ってプログラム、読出し又は消去コマンドを生成できる。

Ｓ２２０段階で、コントローラ１２００は不揮発性メモリ装置１１００から受信されるレディ−ビジー信号Ｒ／ｎＢをチェックする。
Ｓ２３０段階で、レディ−ビジー信号Ｒ／ｎＢがビジー状態ではなければ、第１及び第２プレーンＰ１、Ｐ２の全てが遊休状態であることを示す。従って、Ｓ２７０段階でコントローラ１２００はプログラム、読出し又は消去コマンドを不揮発性メモリ装置１１００へ伝送する。

レディ−ビジー信号Ｒ／ｎＢがビジー状態であれば、Ｓ２４０段階でコントローラ１２００は状態読出しを遂行する。Ｓ２５０段階で、コントローラ１２００は状態読出し結果に従って目標プレーンが遊休状態であるか否かを判別する。目標プレーンが遊休状態であれば、Ｓ２７０段階でコントローラ１２００はプログラム、読出し又は消去コマンドを不揮発性メモリ装置１１００へ伝送する。目標プレーンが遊休状態ではなければ、Ｓ２６０段階で優先順位が判別される。

生成されたコマンドの優先順位が遂行中の動作のコマンドの優先順位より高ければ、Ｓ２７０段階でコントローラ１２００は生成された、プログラム、読出し又は消去コマンドを不揮発性メモリ装置１１００へ伝送する。コントローラ１２００は別途、動作中のプログラム、読出し又は消去コマンドに対する中止コマンドを共に伝送する。生成されたコマンドの優先順位が遂行中の動作の優先順位より低ければ、Ｓ２２０段階が再び遂行される。

例示的に、不揮発性メモリ装置が図４（Ｃ）に記載されたようにレディ−ビジー信号Ｒ／ｎＢを出力する時、コントローラ１２００はレディ−ビジー信号Ｒ／ｎＢのレベル及び波形をチェックすることによって、目標プレーンの遊休状態を判別できる。即ち、別途の状態読出しを必要としない。

図１１は本発明の第２実施形態による不揮発性メモリ装置２００を示すブロック図である。図１の不揮発性メモリ装置１００と比較すれば、データ入出力回路２５０は１つのレディ−ビジー信号Ｒ／ｎＢの代わりに２つのレディ−ビジー信号Ｒ／ｎＢ１、Ｒ／ｎＢ２を出力する。

図１２は第１及び第２プレーンＰ１、Ｐ２の状態に従うレディ−ビジー信号Ｒ／ｎＢ１、Ｒ／ｎＢ２を示すテーブルである。図１１及び図１２を参照すれば、第１レディ−ビジー信号Ｒ／ｎＢ１は第１プレーンＰ１の遊休状態又はビジー状態を示し、第２レディ−ビジー信号Ｒ／ｎＢ２は第２プレーンＰ２の遊休状態又はビジー状態を示す。

第１プレーンＰ１と第２プレーンＰ２とに各々レディ−ビジー信号Ｒ／ｎＢ１、Ｒ／ｎＢ２が割当てられているので、第１及び第２プレーンＰ１、Ｐ２の遊休状態及びビジー状態が容易に判別される。

図８を参照して説明したメモリシステム１０００のコントローラ１２００は２つのレディ−ビジー信号Ｒ／ｎＢ１、Ｒ／ｎＢ２を受信し、これによって第１及び第２プレーンＰ１、Ｐ２の遊休状態及びビジー状態を判別するように変更又は応用される。

図１３は本発明の第３実施形態による不揮発性メモリ装置３００を示すブロック図である。図１の不揮発性メモリ装置１００と比較すれば、データ入出力回路２５０はレディ−ビジー信号Ｒ／ｎＢを出力しない。

図８を参照して説明したメモリシステム１０００のコントローラ１２００は、不揮発性メモリ装置１１００が本実施形態による不揮発性メモリ装置３００（図１３）として具現されているので、上述の第１、第２の実施形態の場合のようなレディ−ビジー信号Ｒ／ｎＢを受信することができない。従って、第１及び第２プレーンＰ１、Ｐ２の遊休状態及びビジー状態を別途判別するように変更又は応用されなければならない。

図１４は図１３の不揮発性メモリ装置３００と通信するコントローラ１２００の動作方法の第３例を示すフローチャートである。図８、図１３、及び図１４を参照すれば、Ｓ３１０段階でコントローラ１２００はプログラム、読出し又は消去コマンドを生成する。

Ｓ３２０段階でコントローラ１２００は状態読出しを遂行する。Ｓ３３０段階で、コントローラ１２００は状態読出し結果に従って目標プレーンが遊休状態であるか否かを判別する。目標プレーンが遊休状態であれば、Ｓ３４０段階でコントローラ１２００はプログラム、読出し又は消去コマンドを不揮発性メモリ装置１１００へ伝送する。目標プレーンが遊休状態ではなければ、Ｓ３５０段階で優先順位が判別される。生成されたコマンドの優先順位が遂行中である動作のコマンドの優先順位より高ければ、Ｓ３４０段階でコントローラ１２００は生成された、プログラム、読出し又は消去コマンドを不揮発性メモリ装置１１００へ伝送する。コントローラ１２００は別途、動作中のプログラム、読出し又は消去コマンドに対する中止コマンドを共に伝送する。生成されたコマンドの優先順位が遂行中の動作の優先順位より低ければ、Ｓ３２０段階が再び遂行される。

図１５は図８のメモリシステム１０００の応用例を示すブロック図である。図１５を参照すれば、メモリシステム２０００は不揮発性メモリ装置２１００及びコントローラ２２００を含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは１つの共通チャンネルを通じてコントローラ２２００と通信するように構成される。例示的に、複数の不揮発性メモリチップは第１乃至第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信する。

各不揮発性メモリチップは図１乃至図７を参照して説明した不揮発性メモリ装置１００、図１１及び図１２を参照して説明した不揮発性メモリ装置２００、又は図１３及び図１４を参照して説明した不揮発性メモリ装置３００と同一の構造を有し、同一の方法で動作できる。コントローラ２２００は図９、図１０又は図１４を参照して説明したように動作する。

図１５では、１つのチャンネルに複数の不揮発性メモリチップが連結されている。しかし、１つのチャンネルに１つの不揮発性メモリチップが連結されるようにメモリシステム２０００が変形され得る。

図１６は本発明の実施形態によるメモリカード３０００を示す。図１６を参照すれば、メモリカード３０００は不揮発性メモリ装置３１００、コントローラ３２００、及びコネクター３３００を含む。

不揮発性メモリ装置３１００は図１乃至図７を参照して説明した不揮発性メモリ装置１００、図１１、及び図１２を参照して説明した不揮発性メモリ装置２００、又は図１３及び図１４を参照して説明した不揮発性メモリ装置３００と同一の構造を有し、同一の方法で動作できる。コントローラ３２００は図９、図１０又は図１４を参照して説明したように動作できる。

コネクター３３００はメモリカード３０００とホストとを電気的に連結する。

メモリカード３０００はＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディア（ＳＭ）カード（ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）等のメモリカードを構成できる。

図１７は本発明の実施形態によるソリッドステートドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）４０００を示す。図１７を参照すれば、ソリッドステートドライブ４０００は複数の不揮発性メモリ装置４１００、コントローラ４２００、及びコネクター４３００を含む。

不揮発性メモリ装置４１００の各々は図１乃至図７を参照して説明した不揮発性メモリ装置１００、図１１及び図１２を参照して説明した不揮発性メモリ装置２００、又は図１３及び図１４を参照して説明した不揮発性メモリ装置３００と同一の構造を有し、同一の方法で動作できる。コントローラ４２００は図９、図１０又は図１４を参照して説明したように動作できる。

コネクター４３００はソリッドステートドライブ５０００とホストとを電気的に連結する。

図１８は図１５を参照して説明したメモリシステム２０００を含むコンピューティングシステム５０００を示すブロック図である。図１８を参照すれば、コンピューティングシステム５０００は中央処理装置５１００、ＲＡＭ（５２００）、ユーザーインターフェイス５３００、モデム５４００、及びメモリシステム２０００を含む。

メモリシステム２０００はシステムバス５５００を通じて、中央処理装置５１００、ＲＡＭ（５２００）、ユーザーインターフェイス５３００、及びモデム５４００に電気的に連結される。ユーザーインターフェイス５３００を通じて提供されるか、或いは中央処理装置５１００によって処理されたデータ、又はモデム５４００を通じて受信されるデータはメモリシステム２０００に格納される。

図１８で、不揮発性メモリ装置２１００はコントローラ２２００を通じてシステムバス５５００に連結されている。しかし、不揮発性メモリ装置２１００はシステムバス５５００に直接連結されるように構成され得る。

図１８で、図１５を参照して説明したメモリシステム２０００が提供されている。しかし、メモリシステム２０００は図８を参照して説明したメモリシステム１０００で代替され得る。

例示的に、コンピューティングシステム５０００は図８及び図１５を参照して説明したメモリシステム１０００、２０００を全て包含するように構成され得る。

本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から逸脱しない限度内で様々な変形が可能である。従って本発明の範囲は上述した実施形態に限定されて定められてはならないし、後述する特許請求の範囲のみでなくこの発明の特許請求の範囲と均等なものによって定められなければならない。

１００、２００、３００ 不揮発性メモリ装置
１１０ａ、１１０ｂ、２１０ａ、２１０ｂ、３１０ａ、３１０ｂ メモリセルアレイ
１２０ａ、１２０ｂ、２２０ａ、２２０ｂ、３２０ａ、３２０ｂ アドレスデコーダー
１３０ａ、１３０ｂ、２３０ａ、２３０ｂ、３３０ａ、３３０ｂ 読出し及び書込み回路
１３１ａ ページバッファ
１３３ａ メーンラッチ
１３５ａ 補助ラッチ
１４０ａ、１４０ｂ、２４０ａ、２４０ｂ、３４０ａ、３４０ｂ 「制御ロジック及び高電圧生成器」
１５０、２５０、３５０ データ入出力回路
１６０、２６０、３６０ 電荷ポンプ
１０００、２０００ メモリシステム
１１００、２１００、３１００、４１００ 不揮発性メモリ装置
１２００、２２００、３２００、４２００ コントローラ
３０００ メモリカード
３３００、４３００ コネクター
４０００ ソリッドステートドライブ
５０００ コンピューティングシステム
５１００ 中央処理装置
５２００ ＲＡＭ
５３００ ユーザーインターフェイス
５４００ モデム

Claims (10)

1. データのプログラム、読出し又は消去を遂行するように構成される第１プレーンと、
   データのプログラム、読出し又は消去を遂行するように構成される第２プレーンと、
   前記第１プレーン又は前記第２プレーンから共通バスを通じて伝送されるデータを外部へ出力し、外部から受信されるデータを、前記共通バスを通じて前記第１プレーン又は前記第２プレーンへ伝送するように構成されるデータ入出力回路と、を含み、
   前記第１プレーンで前記プログラム、読出し又は消去が遂行される時、前記データ入出力回路は前記共通バスを通じて前記第２プレーンとデータを交換することを特徴とする不揮発性メモリ装置。
2. 前記第１プレーンは、
   複数のメモリセルを含むメモリセルアレイと、
   外部から受信されるアドレスをデコーディングし、複数のサブワードラインを通じて前記複数のメモリセルに連結されるアドレスデコーダーと、
   前記共通バスを通じて前記データ入出力回路に連結され、複数のビットラインを通じて前記複数のメモリセルに連結される読出し及び書込み回路と、
   外部から受信されるコマンドをデコーディングし、前記デコーディングされたコマンドに従って前記プログラム、読出し又は消去を遂行するように前記アドレスデコーダーと読出し及び書込み回路とを制御するように構成される制御ロジックと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
3. 前記不揮発性メモリ装置は高電圧を発生するように構成される電荷ポンプをさらに含み、
   前記制御ロジックは前記電荷ポンプから前記高電圧を受信して前記第１プレーンのプログラム、読出し又は消去の時に要求される電圧を生成するようにさらに構成されることを特徴とする請求項２に記載の不揮発性メモリ装置。
4. 前記第１プレーンでプログラム、読出し又は消去が遂行される時、前記遂行中であるプログラム、読出し又は消去より高い優先順位を有するコマンドが受信されれば、前記制御ロジックは前記遂行中であるプログラム、読出し又は消去を中止し、前記高い優先順位を有するコマンドに従ってプログラム、読出し又は消去を遂行し、そして前記中止されたプログラム、読出し又は消去を再開するように前記アドレスデコーダーと前記読出し及び書込み回路とを制御するようにさらに構成されることを特徴とする請求項２に記載の不揮発性メモリ装置。
5. 前記データ入出力回路は、前記第１及び第２プレーンの中で少なくとも１つが遊休（ｉｄｌｅ）状態である時、遊休状態を示すレディ−ビジー（ｒｅａｄｙ−ｂｕｓｙ）信号を外部へ出力するように構成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
6. 前記データ入出力回路は、前記第１及び第２プレーンの中で少なくとも１つがビジー（ｂｕｓｙ）状態である時、ビジー状態を示すレディ−ビジー信号を外部へ出力するように構成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
7. 前記データ入出力回路は、前記第１プレーンの遊休状態又はビジー状態を示す第１レディ−ビジー信号、及び前記第２プレーンの遊休状態又はビジー状態を示す第２レディ−ビジー信号を外部へ出力するように構成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
8. 独立的にプログラム、読出し又は消去を遂行するように構成される第１及び第２プレーンを含む不揮発性メモリ装置を制御するコントローラの動作方法において、
   前記第１及び第２プレーンの中で目標プレーンに対するプログラム、読出し又は消去コマンドを生成する段階と、
   前記第１及び第２プレーンの中で前記目標プレーンが遊休状態であるか否かをチェックする段階と、
   前記目標プレーンが遊休状態であれば、前記目標プレーンにプログラム、読出し又は消去コマンドを前記不揮発性メモリ装置へ伝送する段階と、
   前記目標プレーンが遊休状態でなければ、前記目標プレーンで遂行中のプログラム、読出し又は消去と前記生成されたコマンドの優先順位に従って前記プログラム、読出し又は消去コマンドを前記不揮発性メモリ装置へ伝送する段階と、を含むことを特徴とするコントローラの動作方法。
9. 前記遊休状態であるか否かをチェックする段階は、
   前記不揮発性メモリ装置から出力されるレディ−ビジー状態が遊休状態である時、前記不揮発性メモリ装置へ状態読出し（ｓｔａｔｕｓ ｒｅａｄ）コマンドを伝送する段階と、
   前記状態読出しコマンドに従って前記不揮発性メモリ装置から伝送される応答に基づいて前記目標プレーンが遊休状態であるか否かを判別する段階と、を含むことを特徴とする請求項８に記載のコントローラの動作方法。
10. 前記遊休状態であるか否かをチェックする段階は、
    前記不揮発性メモリ装置から出力されるレディ−ビジー状態がビジー状態である時、前記不揮発性メモリ装置へ状態読出しコマンドを伝送する段階と、
    前記状態読出しコマンドに従って前記不揮発性メモリ装置から伝送される応答に基づいて前記目標プレーンが遊休状態であるか否かを判別する段階と、を含むことを特徴とする請求項８に記載のコントローラの動作方法。
    
    

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