JP2020144946A - メモリの異なるメモリプレーンに同時にアクセスするための装置および方法 - Google Patents

Abstract

【課題】異なるメモリプレーンに対して同時のメモリアクセス動作を実施するための装置および方法を提供する。【解決手段】メモリ３００は、複数のメモリプレーン３７２（０）〜３７２（３）を有するメモリアレイ３７０を含む。複数のメモリプレーンの各々は、複数のメモリセルを含む。メモリは、メモリコマンドおよびアドレス対のグループを受信する内部コントローラ３６０をさらに含む。メモリコマンドおよびアドレス対のグループの各々は、複数のメモリプレーンの其々のメモリプレーンに関連付けられる。内部コントローラは、グループの対に関連付けられたページタイプとは関係なく、メモリコマンドおよびアドレス対のグループのうちのメモリコマンドおよびアドレス対のグループの各々に関連付けられたメモリアクセス動作を同時に実施する。【選択図】図３

Description

本出願は、２０１４年８月１５日に出願され、“ＡＰＰＡＲＡＴＵＳＥＳ ＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲ ＣＯＮＣＵＲＲＥＮＴＬＹ ＡＣＣＥＳＳＩＮＧ ＤＩＦＦＥＲＥＮＴ ＭＥＭＯＲＹ ＰＬＡＮＥＳ ＯＦ Ａ ＭＥＭＯＲＹ”と題された米国非仮特許出願整理番号１４／４６１，１５２に対する優先権を享受する権利を主張し、米国非仮特許出願整理番号１４／４６１，１５２は、あらゆる目的のために、その全体において参照によって本明細書に組み入れられる。

メモリは、コンピュータまたは、ポータブルメモリデバイス、ソリッドステートドライブ、音楽プレイヤー、カメラ、電話、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲームシステム、乗用車および家電製品を含むがそれらに限定はされない他のデバイスなどの様々な装置で提供されてもよい。揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））および不揮発性メモリ（例えば、フラッシュメモリ）を含む様々な種類の多数のメモリが存在する。フラッシュメモリアーキテクチャは、ＮＡＮＤまたはＮＯＲアーキテクチャを含むことができる。

不揮発性メモリ（例えば、ＮＡＮＤフラッシュメモリ）においては、メモリアレイは、プレーンに分割されることが出来る。メモリをメモリプレーンに分割することによって、メモリアクセス動作中にアクセスするために、行または列をより小さなセクションに分割することができる。メモリをメモリプレーンに分割することは、また、メモリアレイの二つ以上の部分に同時にアクセスする機会をもたらすことがある。典型的には、同時アクセスは、同一の其々のアクセス線ドライバに結合されたメモリセルのアクセスを必要とすることがあり、これによって、ランダムメモリアクセス要求中に異なるメモリプレーンに同時にアクセスする性能を制限することがある。

本明細書には例示的装置が記述される。例示的装置は、複数のメモリプレーンを含むメモリアレイを含むことができる。複数のメモリプレーンの各々は、複数のメモリセルを含むことができる。例示的装置は、メモリコマンドおよびアドレス対のグループを受信するように構成されたコントローラをさらに含む。メモリコマンドおよびアドレス対のグループのうちの、各メモリコマンドおよびアドレス対は、複数のメモリプレーンのうちの其々のメモリプレーンに関連付けられることができる。コントローラは、グループの対に関連付けられたページタイプとは関係なく、メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対に関連付けられたメモリアクセス動作を同時に実施するように構成されることができる。

別の例示的装置は、複数のメモリプレーンと、複数のアクセス線ドライバ回路とを有するメモリアレイを含むことができる。複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、複数のメモリプレーンのうちの其々のメモリプレーンのアクセス線に電圧を提供するように構成されることができる。例示的装置は、複数のアクセス線ドライバ回路に結合されたコントローラをさらに含むことが出来、同時のメモリアクセス動作のために複数のアクセス線ドライバ回路を順に構成するように構成されることができる。コントローラは、同時のメモリアクセス動作中に、複数のアクセス線ドライバ回路の各々を順に構成した後、複数のメモリプレーンに同時にアクセスするようにさらに構成されることができる。

別の例示的装置は、第一のメモリプレーンと、第二のメモリプレーンとを有するメモリアレイを含むことができる。第一のメモリプレーンはアクセス線を含むことが出来、第二のメモリプレーンはアクセス線を含むことができる。例示的装置は、第一のメモリプレーンのアクセス線に電圧を提供するように構成された第一のアクセス線ドライバ回路と、第二のメモリプレーンのアクセス線に電圧を提供するように構成された第二のアクセス線ドライバ回路と、を含むことができる。例示的装置は、第一のアクセス線ドライバ回路と第二のアクセス線ドライバ回路とに結合されたマルチスレッドコントローラをさらに含むことができ、同時のメモリアクセス動作のために、第一のアクセス線ドライバ回路および第二のアクセス線ドライバ回路を同時に構成するように構成されることが出来る。マルチスレッドコントローラは、第一のメモリプレーンおよび第二のメモリプレーンにおいて同時にアクセスされるページタイプに関係なく、同時のメモリアクセス動作中に第一のメモリプレーンと第二のメモリプレーンとに同時にアクセスするようにさらに構成されることができる。

例示的方法が開示される。例示的一方法は、メモリにおいて複数のメモリコマンドおよびアドレス対を受信することを含むことができる。複数のメモリコマンドおよびアドレス対のうちの各々は、複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる、メモリのメモリプレーンと関連付けられることができる。例示的方法は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、同時のメモリアクセス動作のために、メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンに結合されたアクセス線ドライバ回路を順に構成することをさらに含むことができる。例示的方法は、同時のメモリアクセス動作中に、構成されたアクセス線ドライバ回路に基づいて、メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンの各々からデータをパラレルに取得することをさらに含むことができる。

別の例示的方法は、メモリにおいて複数のメモリコマンドおよびアドレス対を受信することをさらに含むことができる。複数のメモリコマンドおよびアドレス対の各々は、複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる、メモリのメモリプレーンと関連付けられることができる。例示的方法は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、メモリのメモリプレーンのうちの二つ以上に対してメモリアクセス動作を同時に実施することをさらに含むことができる。

本開示の一実施形態による、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリを含む装置のブロック図である。 本開示の一実施形態による、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリのブロック図である。 本開示の一実施形態による、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリのブロック図である。 本開示の一実施形態による、異なるメモリプレーンの同時のメモリアクセスを実施する方法の例示的フローチャートである。 本開示の一実施形態による、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリのブロック図である。

異なるメモリプレーンに同時にアクセスするための装置および方法が本明細書に開示される。本開示の実施形態の十分な理解を提供するために、ある詳細事項が以下に説明される。しかしながら、本開示の実施形態は、これらの特定の詳細事項がなくても実施されることができることは当業者に明らかであろう。さらに、本明細書に記述された本開示の特定の実施形態は、例示として提供されるものであって、本開示の範囲をこれらの特定の実施形態に限定するために用いられるべきではない。他の例においては、既知の回路、制御信号、タイミングプロトコルおよびソフトウェア動作は、本開示を不必要に不明瞭にするのを防ぐために詳細に示されていない。

図１は、本開示の一実施形態による、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリを含む装置１００（例えば、集積回路、メモリデバイス、メモリシステム、電子デバイスまたはシステム、スマートフォン、タブレット、コンピュータ、サーバなど）のブロック図である。装置１００は、メモリ１５０を含むことができる。幾つかの実施形態においては、メモリ１５０は、コマンド、アドレスおよびデータ（ＣＡＤ）バス１３０を介して、コントローラ１１０に結合されることができる。メモリ１５０は、ＣＡＤバス１３０を介して、コントローラ１１０からコマンドおよび／またはアドレスを受信するように構成されることができ、メモリは、ＣＡＤバス１３０を介して、データを受信する、および／またはデータを提供するように構成されることができる。

幾つかの例においては、メモリ１５０は、ＮＡＮＤ、ＮＯＲまたはＰＣＭフラッシュメモリなどの不揮発性メモリとすることができる。メモリ１５０は、複数のプレーン（例えば、パーティション）に組織化されたセルのアレイを含むことができる。メモリプレーンは、メモリセルページのブロックに分割されることが出来る。各ページは、其々のアクセス線に結合されたメモリセルの行または列を含むことができる。メモリ１５０は、メモリセルのページを消去、プログラム、および／または、メモリセルのページから読み出すために、メモリアクセス動作中にアクセス線に電圧を提供することが出来る。メモリセルのページのデータにアクセスするために必要とされるアクセス線電圧は、ページタイプに依存することがある。ページタイプは、ページ内のメモリセルの種類（例えば、シングルレベルセルＳＬＣ、マルチレベルセルＭＬＣ、トリプルレベルセルＴＬＣなど）およびアクセスされるメモリセルのレベル（例えば、ＳＬＣ／ＭＬＣ／ＴＬＣページに対しての上位ページＵＰ、下位ページＬＰ、中間ページＭＰ）に基づくことができる。メモリ１５０は、二つ以上のメモリプレーンの同時のメモリページアクセスを実施する回路を含むことができる。例えば、メモリ１５０は、メモリ１５０の各メモリプレーンに対して其々のアクセス線ドライバ回路と電源回路とを含むことができ、異なるページタイプを含む、二つ以上のメモリプレーンのページの同時アクセスを容易にする。幾つかの実施形態においては、メモリページアクセスは同時であり、例えば、其々のメモリページに対するメモリアクセス動作は、少なくとも部分的に、一時的に重複する。幾つかの実施形態においては、其々のメモリページに対するメモリアクセス動作は、同時に起こり得るが、本発明の実施形態は、同時のメモリアクセス動作に限定されない。

幾つかの例においては、メモリ１５０は、異なるメモリプレーンに同時にアクセスするために、ユニバーサルアルゴリズムを実行するように構成された内部コントローラを含むことができる。ユニバーサルアルゴリズムは、同時のメモリアクセス動作のために、其々のページタイプ（例えば、ＵＰ、ＭＰ、ＬＰ、ＳＬＣ／ＭＬＣ／ＴＬＣページ）に基づいて、二つ以上のメモリプレーンに対して電源回路およびアクセス線ドライバ回路を順に構成することができる。ユニバーサルアルゴリズムは、例えば、二つ以上のメモリプレーンの各々に関連付けられたページバッファを制御すること、ページバッファからデータを取得すること、および／またはページバッファにデータを提供することによって、同時のメモリアクセス動作中に二つ以上のメモリプレーンの各々の其々のページに同時にアクセスすることができる。別の例においては、メモリ１５０は、メモリ１５０の二つ以上のメモリプレーンに対して、メモリアクセス動作を同時に実施するように構成されたマルチスレッドコントローラを含むことができる。即ち、マルチスレッドコントローラは、（例えば、其々のページバッファを制御すること、其々のページバッファからのデータにアクセスすること、および／または其々のページバッファにデータを提供することによって）同時のメモリアクセス動作中に、二つ以上のメモリプレーンの各々の其々のページに同時にアクセスするのに加えて、同時のメモリアクセス動作のために、アクセス線ドライバ回路および電源回路を同時に制御することが出来る。

動作中、メモリ１５０は、メモリコマンドおよびアドレス対のグループを受信することが出来る。メモリコマンドおよびアドレス対の受信されたグループは、コントローラ１１０によって提供されることが出来る。メモリ１５０は、メモリコマンドおよびアドレス対のグループに関連付けられた異なるメモリプレーンに対して、同時のメモリ動作（例えば、読み出し動作またはプログラム動作）を実施するように構成されることができる。例えば、メモリコマンドおよびアドレス対のグループが読み出しコマンドであるとき、メモリ１５０は、メモリ１５０の異なるメモリプレーンから其々の読み出しデータを同時に取得することができる。さらに、メモリコマンドおよびアドレス対のグループが、共通のページタイプに関連付けられたプログラムコマンドであるとき、メモリ１５０は、メモリ１５０の異なるメモリプレーンに、各メモリコマンドおよびアドレス対に関連付けられたデータを同時にプログラムすることが出来る。メモリ１５０は、ＣＡＤバス１３０を介してコントローラ１１０に読み出しデータを提供することが出来、コントローラ１１０からデータを受信することが出来る。メモリ１５０は、特定のコマンドに応じて、ＣＡＤバス１３０を介してコントローラ１１０にさらなる情報を提供することが出来る。その情報は、例えば、メモリ１５０がメモリ動作を実施するために使用可能か否か、および／または、メモリ１５０がメモリ動作を実施するために使用可能と成り得る前の時間量を示すことができる。

典型的には、メモリアクセス動作中、ページのデータにアクセスするための手順は、ページタイプに依存することがある。即ち、ＭＬＣまたはＴＬＣページからデータを読み出すために、読み出し電圧は、ページの各メモリセルのどのレベル（例えば、ビット）が読み出されているかに依存することがある。例えば、ＭＬＣページのＵＰにおけるビットが読み出されている場合、読み出し動作中に、第一の読み出し電圧が、関連付けられたアクセス線に提供（例えば、印加）されることができる。ＭＬＣページのＬＰにおけるビットが読み出されている場合、読み出し動作中に、第二および／または第三の読み出し電圧が、関連付けられたアクセス線に提供されることが出来る。

幾つかの例においては、メモリ１５０は、ページタイプに関係なく、異なるメモリプレーンに同時にアクセスするために、ユニバーサルアルゴリズムを実行するように構成された内部コントローラを含むことができる。内部コントローラは、同時のメモリアクセス動作のために、其々のページタイプ（例えば、ＵＰ、ＭＰ、ＬＰ、ＳＬＣ／ＭＬＣ／ＴＬＣページ）に基づいて、二つ以上のメモリプレーンに対して、電源回路およびアクセス線ドライバ回路を順に構成するために、ユニバーサルアルゴリズムを実行することができる。幾つかの実施形態においては、各メモリプレーンは、其々の電源回路および其々のアクセス線ドライバ回路に関連付けられ、内部コントローラは、関連付けられたメモリプレーンに対して、特定のメモリアクセスに従って、其々の電源回路およびアクセス線ドライバ回路を構成する。例えば、内部コントローラは、ＵＰ読み出しのために、第一のメモリプレーンに関連付けられた第一のアクセス線ドライバ回路および第一の電源回路を構成することができる。内部コントローラは、ＬＰ読み出しのために、第二のメモリプレーンに関連付けられた第二のアクセス線ドライバ回路および第二の電源回路を、その後構成することができる。アクセス線ドライバ回路と電源回路が構成された後、ユニバーサルアルゴリズムを実行する内部コントローラは、二つ以上のメモリプレーンの各々の其々のページに同時にアクセスすることが出来、例えば、同時のメモリアクセス動作中にデータの取得やデータのプログラムを行う。同時のメモリアクセス動作は、例えば、其々のページバッファにおいて、ビット線をチャージすること、データを検知してラッチすることを含むことができる。

別の例においては、メモリ１５０は、メモリ１５０の二つ以上のメモリプレーンに対して、メモリアクセス動作を同時に実施するように構成されたマルチスレッドコントローラを含むことができる。即ち、マルチスレッドコントローラは、同時のメモリアクセス動作中に、二つ以上のメモリプレーンの各々の其々のページに同時にアクセスするのに加えて、同時のメモリアクセス動作のために、其々のページタイプ（例えば、ＵＰ、ＭＰ、ＬＰ、ＳＬＣ／ＭＬＣ／ＴＬＣページ）に基づいて、二つ以上のメモリプレーンに対して電源回路およびアクセス線ドライバ回路を同時に構成することができる。

ユニバーサルアルゴリズムのシリアルな態様によって、ユニバーサルアルゴリズムを実行するように構成された内部コントローラを含む例は、マルチスレッドコントローラを含む例に対するレイテンシーよりも高いレイテンシーを有することができる。マルチスレッドコントローラは、時間性能を改善することが出来るが、ユニバーサルアルゴリズムを実行するように構成された内部コントローラよりも大きい回路面積を必要とする。ユニバーサルアルゴリズムを実行するように構成された内部コントローラと、マルチスレッドコントローラは、各々、異なるメモリプレーンの同時アクセスをサポートしないか、または異なるメモリプレーンの限定された同時アクセスをサポートするだけの内部コントローラを有するメモリと比較して、メモリ１５０の効率（例えば、ランダムアドレスメモリアクセス要求が受信されたときの効率）と性能とを改善することが出来る。

図２は、本開示の一実施形態による、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリ２００を示す。メモリ２００は、複数のメモリセルを有するメモリアレイ２３０を含む。メモリセルは、ＮＡＮＤフラッシュセルなどの不揮発性メモリセルとすることができるか、または一般的にあらゆる種類のメモリセルとすることができる。メモリ２００は、図１のメモリ１５０を含むことができる。幾つかの例においては、メモリアレイ２３０は、複数のメモリプレーンに分割されることが出来る。

コマンド信号、アドレス信号およびデータ信号は、コマンド、アドレスおよびデータ（ＣＡＤ）バス２２６を介して伝送される連続的な入力／出力（“Ｉ／Ｏ”）信号の集合としてメモリ２００に提供されることが出来る。同様に、データ信号は、ＣＡＤバス２２６を介してメモリ２００から提供されることが出来る。ＣＡＤバスは、内部コントローラ２２６に接続されたＩ／Ｏバス２２８を含むことができる。Ｉ／Ｏバス２２８は、内部コントローラ２６０に対して、コマンド信号、アドレス信号およびデータ信号を提供することが出来る。内部コントローラ２６０は、Ｉ／Ｏバス２２８と内部データバス２２２間およびＩ／Ｏバス２２８と内部アドレスバス２２４間で信号をルーティングすることができる。内部コントローラ２６０は、図１のメモリ１５０に含まれてもよい。内部コントローラ２６０は、メモリ２００の動作を制御するために、ＣＡＤバス２２６を介して、多数の制御信号を受信することが出来る。内部コントローラ２６０は、メモリアレイ２３０の異なるメモリプレーンの同時のメモリアクセスを容易にすることが出来る。幾つかの例においては、内部コントローラ２６０は、ページタイプとは関係なく、異なるメモリプレーンに同時にアクセスするために、ユニバーサルアルゴリズムを実行するように構成されることができる。例えば、内部コントローラ２６０は、メモリコマンドおよびアドレス対を受信することが出来、受信されたメモリコマンドおよびアドレス対に基づいて、其々のページタイプに基づいて、メモリアレイ２３０の二つ以上のメモリプレーンに対して、電源回路およびアクセス線ドライバ回路を構成するために、列デコーダ２５０および／または行デコーダ２４０に信号をシリアルに提供（例えば、送信）することができる。内部コントローラ２６０は、メモリアレイ２３０の二つ以上のメモリプレーンの各々の其々のページに同時にアクセスすることが出来、例えば、二つ以上のメモリプレーンの各々に関連付けられたページバッファを制御すること、ページバッファからデータを取得すること、および／またはページバッファにデータを提供することによって、例えば、同時のメモリアクセス動作中にデータの取得やデータのプログラムを行う。同時のメモリアクセス動作は、例えば、ページバッファにおいて、ビット線をチャージすること、データを検知してラッチすることを含むことができる。

別の例においては、内部コントローラは、メモリアレイ２３０の二つ以上のメモリプレーンに対して、メモリアクセス動作を同時に実施するように構成されたマルチスレッドコントローラを含むことができる。例えば、内部コントローラ２６０の一部は、マルチスレッドコントローラの各スレッドに関連付けられることができる。例えば、内部コントローラ２６０は、同時のメモリアクセス動作のために、列デコーダ２５０および／または行デコーダ２４０のアクセス線ドライバ回路および電源回路を、同時かつ独立して制御するために、スレッドを含むことができる。内部コントローラ２６０は、メモリアレイ２３０の二つ以上のメモリプレーンの各々の其々のページにアクセスするためにスレッドを含むことが出来、例えば、二つ以上のメモリプレーンの各々に関連づけられた個々のページバッファを制御すること、ページバッファからデータを取得すること、および／またはページバッファにデータを提供することによって、同時のメモリアクセス動作中に、例えば、データの取得やデータのプログラムを行う。

アドレスバス２２４は、行デコーダ２４０にブロック行アドレス信号を提供し、列デコーダ２５０に列アドレス信号を提供する。行デコーダ２４０および列デコーダ２５０は、例えば、読み出し動作、プログラム動作、および消去動作などのメモリ動作用に、メモリのブロックまたはメモリセルを選択するために用いられることができる。列デコーダ２５０は、列アドレス信号に対応するメモリの列にデータ信号を提供することを可能とすることが出来、列アドレス信号に対応する列からデータ信号を提供することを可能とすることができる。幾つかの例においては、列デコーダ２５０および／または行デコーダ２４０は、メモリアレイ２３０の各メモリプレーンに対して、其々のアクセス線ドライバ回路および電源回路を含むことができる。アクセス線ドライバ回路は、其々の複数のグローバルアクセス線を介して、其々のメモリプレーンに結合されることができる。

内部コントローラ２６０によってデコードされるメモリコマンドに応じて、アレイ２３０内のメモリセルが読み出され、プログラムされ、または消去される。メモリアレイ２３０に結合された読み出し・プログラム・消去回路２６８は、内部コントローラ２６０から制御信号を受信し、読み出し動作、プログラム動作、および消去動作のために、様々なポンプ電圧を提供するための電圧発生器を含む。

行アドレス信号がアドレスバス２２４に提供された後、内部コントローラ２６０は、プログラム動作のために、キャッシュレジスタ２７０にデータ信号を提供する（例えば、ルーティングする）。データ信号は、Ｉ／Ｏバス２２８の幅に対応するサイズを各々有する連続的な集合でキャッシュレジスタ２７０に格納される。キャッシュレジスタ２７０は、アレイ２３０のメモリセルのページ（例えば、行）全体に対して、データ信号の集合を順次格納する。格納されたデータ信号の全ては、アドレスバス２２４を介して結合されたブロック行アドレスによって選択されたアレイ２３０内のメモリセルのページをプログラムするために、その後用いられる。同様な方法で、読み出し動作中、アドレスバス２２４を介して結合されたブロック行アドレスによって選択されるメモリセルのページからのデータ信号は、データレジスタ２８０内に格納される。Ｉ／Ｏバス２２８の幅に対応するサイズのデータ信号の集合は、レジスタ２７０からＩ／Ｏバス２２８に、内部コントローラ２６０を介して、その後、順次転送される。

図３は、本開示の一実施形態による、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリ３００を示す。メモリ３００は、其々の複数のメモリセルを各々含む、複数のメモリプレーン３７２（０）−３７２（３）を有するメモリアレイ３７０を含む。メモリ３００は、異なるメモリプレーン３７２（０）−３７２（３）に対してメモリアクセス動作を同時に実施するために、電力制御回路３６２とアクセス制御回路３６４とを含む内部コントローラ３６０をさらに含むことができる。メモリ３００は、図１のメモリ１５０、および／または図２のメモリ２００で実装されることができる。メモリセルは、ＮＡＮＤフラッシュセル等の不揮発性メモリセルとすることが出来、または一般的に、あらゆる種類のメモリセルとすることができる。

メモリプレーン３７２（０）−３７２（３）はデータブロックに各々分割されることが出来、メモリプレーン３７２（０）−３７２（３）の各々の、異なる其々のデータブロックは、メモリアクセス動作中に同時にアクセス可能である。例えば、メモリアクセス動作中、メモリプレーン３７２（０）のデータブロック３８２、メモリプレーン３７２（１）のデータブロック３８３、メモリプレーン３７２（２）のデータブロック３８４およびメモリプレーン３７２（３）のデータブロック３８５は、各々同時にアクセスされることができる。

メモリプレーン３７２（０）−３７２（３）の各々は、其々のページバッファ３７６（０）−３７６（３）に結合されることができる。各ページバッファ３７６（０）−３７３（３）は、其々のメモリプレーン３７２（０）−３７２（３）にデータを提供するか、または其々のメモリプレーン３７２（０）−３７２（３）からデータを受信するように構成されることができる。ページバッファ３７６（０）−３７６（３）は、内部コントローラ３６０によって制御されることが出来る。其々のメモリプレーン３７２（０）−３７２（３）から受信されたデータは、其々ページバッファ３７６（０）−３７６（３）でラッチされ、内部コントローラ３６０によって取得され、ＣＡＤバス２２６に提供されることができる。

メモリプレーン３７２（０）―３７２（３）の各々は、其々のアクセス線（Ａ／Ｌ）ドライバ回路３７４（０）−３７４（３）にさらに結合されることができる。Ａ／Ｌドライバ回路３７４（０）−３７４（３）は、データをプログラムすること、データを読み出すこと、またはデータを消去することなどのメモリアクセス動作のために、関連付けられたメモリプレーン３７２（０）−３７２（３）の其々のブロックのページを調整するように構成されることができる。Ａ／Ｌドライバ回路３７４（０）−３７４（３）の各々は、其々のメモリプレーン３７２（０）−３７２（３）に関連付けられた複数の其々のグローバルアクセス線に結合されることができる。複数のグローバルアクセス線の各々は、ブロック内のページに関連付けられたメモリアクセス動作中に、プレーンのブロック内の其々の複数のローカルアクセス線に選択的に結合されることができる。Ａ／Ｌドライバ回路３７４（０）−３７４（３）は、内部コントローラ３６０からの信号に基づいて制御されることが出来る。Ａ／Ｌドライバ回路３７４（０）−３７４（３）の各々は、其々の電源回路３８０（０）−３８０（３）に結合されることが出来、其々の電源回路３８０（０）−３８０（３）によって提供される電圧に基づいて、其々のアクセス線に電圧を提供することが出来る。電源回路３８０（０）−３８０（３）によって提供される電圧は、内部コントローラ３６０から受信された信号に基づくことができる。

内部コントローラ３６０は、Ａ／Ｌドライバ回路３７４（０）−３７４（３）、ページバッファ３７６（０）−３７６（３）および電源回路３８０（０）−３８０（３）を制御することが出来、（例えば、図１の１１０などのコントローラから受信される）メモリコマンドおよびアドレス対のグループの各々に関連付けられたメモリアクセス動作を同時に実施する。例えば、内部コントローラ３６０は、Ａ／Ｌドライバ回路３７４（０）−３７４（３）、ページバッファ３７６（０）−３７６（３）および電源回路３８０（０）−３８０（３）を制御することが出来、同時のメモリアクセス動作を実施する。内部コントローラ３６０は、例えば、図２の内部コントローラ２６０で実装されることができる。

内部コントローラ３６０は、Ａ／Ｌドライバ回路３７４（０）−３７４（３）、ページバッファ３７６（０）−３７６（３）および電源回路３８０（０）−３８０（３）を制御するためにユニバーサルアルゴリズムを実行するように構成されることができ、同時のメモリアクセス動作を実施する。内部コントローラ３６０は、同時のメモリアクセス動作のために、Ａ／Ｌドライバ回路３７４（０）−３７４（３）および電源回路３８０（０）−３８０（３）の対のうちの二つ以上を順に構成する電力制御回路３６２を含むことができる。内部コントローラ３６０は、ページバッファ３７６（０）−３７６（３）のうちの二つ以上を制御するように構成されたアクセス制御回路３６４をさらに含むことが出来、其々のメモリプレーン３７２（０）−３７２（３）からのデータを検知してラッチするか、または其々のメモリプレーン３７２（０）−３７２（３）へのデータをプログラムし、同時のメモリアクセス動作を実施する。

動作においては、内部コントローラ３６０は、ＣＡＤバス２２６を介してメモリコマンドおよびアドレス対のグループを受信することが出来、各対は、パラレルまたはシリアルに到達する。幾つかの例においては、メモリコマンドおよびアドレス対のグループは、メモリアレイ３７０の異なる其々のメモリプレーン３７２（０）−３７２（３）に各々関連付けられることができる。内部コントローラ３６０は、メモリコマンドおよびアドレス対のグループに応じて、メモリアレイ３７０の異なるメモリプレーン３７２（０）−３７２（３）に対して同時のメモリアクセス動作（例えば、読み出し動作またはプログラム動作）を実施するように構成されることができる。

内部コントローラ３６０は、ページタイプとは関係なく、異なるメモリプレーンに同時にアクセスするために、メモリ回路を制御するためのユニバーサルアルゴリズムを実行するように構成されることができる。例えば、内部コントローラ３６０の電力制御回路３６２は、同時のメモリアクセス動作のために、其々のページタイプ（例えば、ＵＰ、ＭＰ、ＬＰ、ＳＬＣ／ＭＬＣ／ＴＬＣページ）に基づいて、メモリコマンドおよびアドレス対のグループに関連付けられた二つ以上のメモリプレーン３７２（０）−３７２（３）に対して、電源回路３８０（０）−３８０（３）およびアクセス線ドライバ回路３７４（０）−３７４（３）を順に構成することができる。電源回路３８０（０）−３８０（３）およびアクセス線ドライバ回路３７４（０）−３７４（３）が構成された後、内部コントローラ３６０のアクセス制御回路３６４は、同時のメモリアクセス動作中に、データの取得またはデータの書き込みなど、メモリコマンドおよびアドレス対のグループに関連付けられた二つ以上のメモリプレーン３７２（０）−３７２（３）の各々の其々のページにアクセスするために、ページバッファ３７６（０）−３７６（３）を同時に制御することができる。例えば、アクセス制御回路３６４は、ページバッファ３７６（０）−３７６（３）を同時に（例えば、パラレルにおよび／または同時期に）制御することが出来、ビット線をチャージ／ディスチャージし、二つ以上のメモリプレーン３７２（０）−３７２（３）からのデータを検知し、および／またはそのデータをラッチする。

内部コントローラ３６０から受信された信号に基づいて、メモリコマンドおよびアドレスコマンド対のグループに関連付けられたメモリプレーン３７２（０）−３７２（３）に結合されたＡ／Ｌドライバ回路３７４（０）−３７４（３）は、読み出し動作、プログラム動作、および／または消去動作などのメモリ動作のために、関連付けられたメモリプレーン３７２（０）−３７２（３）からメモリのブロックまたはメモリセルを選択することができる。Ａ／Ｌドライバ回路３７４（０）−３７４（３）は、其々のメモリプレーン３７２（０）−３７２（３）に関連付けられた複数のグローバルアクセス線内の其々の異なるグローバルアクセス線を駆動することができる。一例として、Ａ／Ｌドライバ回路３７４（０）は、メモリプレーン３７２（０）に関連付けられた第一の複数のグローバルアクセス線の第一のグローバルアクセス線で第一の電圧を駆動することが出来、Ａ／Ｌドライバ回路３７４（１）は、メモリプレーン３７２（１）に関連付けられた第二の複数のグローバルアクセス線の第三のグローバルアクセス線で第二の電圧を駆動することができ、Ａ／Ｌドライバ回路３７４（２）は、メモリプレーン３７２（２）に関連付けられた第三の複数のグローバルアクセス線の第七のグローバルアクセス線で第三の電圧を駆動することができる、等であって、他の電圧は、複数の第一、第二、第三等のグローバルアクセス線の残りのグローバルアクセス線の各々で駆動されることができる。幾つかの例においては、パス電圧は、アクセスされるべきメモリプレーン３７２（０）−３７２（３）のページに関連付けられたアクセス線以外の全てのアクセス線で提供されることが出来る。内部コントローラ３６０、Ａ／Ｌドライバ回路３７４（０）−３７４（３）、および電源回路３８０（０）−３８０（３）は、メモリセルの、異なる其々のブロック内の異なる其々のページおよびページバッファ３７６（０）−３７６（３）に同時にアクセスすることを可能にすることができる。例えば、第一のメモリプレーンの第一のブロックの第一のページは、ページタイプとは関係なく、第二のメモリプレーンの第二のブロックの第二のページと同時にアクセスされることができる。

ページバッファ３７６（０）−３７６（３）は、内部コントローラ３６０および其々のメモリプレーン３７２（０）−３７２（３）からの信号に応じて、メモリアクセス動作中に内部コントローラ３６０にデータを提供するか、または内部コントローラ３６０からデータを受信することができる。内部コントローラ３６０は、図１のコントローラ１１０などのコントローラに、受信されたデータを提供することができる。

メモリ３００は、４つより多いか、または４つ未満のメモリプレーン、Ａ／Ｌドライバ回路、電源回路、およびページバッファを含むことができることが理解されるだろう。また、其々の複数のグローバルアクセス線は、８、１６、３２、６４、１２８本などのグローバルアクセス線を含むことが出来ることも理解されるだろう。内部コントローラ３６０、Ａ／Ｌドライバ回路３７４（０）−３７４（３）、および電源回路３８０（０）−３８０（３）は、異なる其々のページが異なるページタイプであるときには、異なるメモリプレーンの異なる其々のブロック内の異なる其々のページに同時にアクセスすることができる。

図４は、本開示の一実施形態により、異なるメモリプレーンに対して同時のメモリアクセス動作を実施するための方法に対するフローチャート４００である。フローチャート４００によって図示される方法は、図１のメモリ１５０、図２のメモリ２００および／または図３のメモリ３００によって実装されることができる。

方法４００は、ステップ４１０で、メモリにおいて、複数のメモリコマンドおよびアドレス対を受信することを含むことができる。複数のメモリコマンドおよびアドレス対の各々は、複数のメモリコマンドおよびアドレス対のうちの、他のメモリコマンドおよびアドレス対とは異なる、当該メモリのメモリプレーン（例えば、図３のメモリプレーン３７２（０）−３７２（３））と関連付けられることができる。メモリコマンドおよびアドレス対は、図２の内部コントローラ２６０および／または図３の内部コントローラ３１０などの内部コントローラで受信されることが出来る。

方法４００は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、ステップ４２０で、其々のメモリプレーンで格納されたデータにアクセスするために、複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンに結合されたアクセス線ドライバ回路（例えば、図３のアクセス線ドライバ回路３７４（０）−３７４（３））を、同時のメモリアクセス動作のために、順に構成することをさらに含むことができる。方法４００は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、アクセス線ドライバに結合された電源回路（例えば、図３の電源回路３８０（０）−３８０（３））を、同時のメモリアクセス動作のために、順に構成することをさらに含むことができる。アクセス線ドライバ回路および／または電源回路を順に構成することは、図３の電力制御回路３６２によって実施されることができる。方法４００は、アクセス線ドライバ回路の各々から其々のメモリプレーンに対して、其々のアクセス線に沿って其々の電圧を提供することをさらに含むことができる。

方法４００は、ステップ４３０において、同時のメモリアクセス動作中に、構成されたアクセス線ドライバ回路に基づいて、メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンの各々からデータをパラレルに取得することをさらに含むことができる。複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々からデータをパラレルに取得することは、図３のアクセス制御回路３６４によって実施されることができる。複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々からデータをパラレルに取得することは、複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々の其々のビット線を同時にチャージすることを含むことができる。複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々からデータをパラレルに取得することは、複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々でデータを同時に検知することをさらに含むことができる。メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンの各々からデータをパラレルに取得することは、複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々に結合された其々のページバッファでデータを同時にラッチすることをさらに含むことができる。

方法４００は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）等の処理ユニット、デジタル信号プロセッサ（ＤＳＰ）、回路、別のハードウェアデバイス、ファームウェアデバイス、またはその任意の組み合わせによって実装されることができる、コントローラによって実装されることができる。

図５は、本開示の一実施形態により、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリ５００を示す。メモリ５００は、其々の複数のメモリセルを各々含む複数のメモリプレーン３７２（０）−３７２（３）を有するメモリアレイ３７０を含む。メモリ５００は、異なるメモリプレーン３７２（０）−３７２（３）に対してメモリアクセス動作を同時に実施するためにメモリ回路を制御するように構成されたマルチスレッド内部コントローラ５６０をさらに含むことができる。メモリ５００は、図２のメモリ２００および／または図３のメモリ３００に関して前述された素子を含む。これらの素子は、図２および／または図３で用いられたのと同一の参照番号を用いて図５で示され、共通の素子の動作は、前述されたものと同様である。その結果、これらの素子の動作の詳細な記述は、簡略にするため繰り返されない。メモリ５００は、図１のメモリ１５０および／または図２のメモリ２００で実装されることができる。メモリセルは、ＮＡＮＤフラッシュセルなどの不揮発性メモリセルとすることができるか、または、一般的に任意の種類のメモリセルとすることができる。

マルチスレッド内部コントローラ５６０は、其々の制御回路５６０（０）−５６０（３）を含むことが出来、その各々は、其々のメモリプレーン３７２（０）−３７２（３）に関連付けられる。其々の制御回路５６０（０）−５６０（３）は、（例えば、図１の１１０などのコントローラから受信された）メモリコマンドおよびアドレス対のグループの各々に関連付けられたメモリアクセス動作を同時に実施するために、其々のメモリ回路を制御するために独立して動作することが出来る。其々の制御回路５６０（０）−５６０（３）の各々は、例えば、個々のアクセス制御回路および電力制御回路を含むことができる。マルチスレッド内部コントローラ５６０の其々の制御回路５６０（０）−５６０（３）の各々は、其々のＡ／Ｌドライバ回路３７４（０）−３７４（３）、其々のページバッファ３７６（０）−３７６（３）および其々の電源回路３８０（０）−３８０（３）を制御することが出来、同時のメモリアクセス動作を実施する。マルチスレッド内部コントローラ５６０は、図２の内部コントローラ２６０で実装されることができる。

動作においては、マルチスレッド内部コントローラ５６０は、メモリコマンドおよびアドレス対のグループを受信することが出来、ＣＡＤバス２２６を介してパラレルまたはシリアルに各対が到達する。幾つかの例においては、メモリコマンドおよびアドレス対のグループは、メモリアレイ３７０の異なる其々のメモリプレーン３７２（０）−３７２（３）と各々関連付けられることができる。マルチスレッド内部コントローラ５６０は、メモリ回路を制御するように構成されることが出来、メモリコマンドおよびアドレス対のグループに応じて、メモリアレイ３７０の異なるメモリプレーン３７２（０）−３７２（３）に対して同時のメモリ動作（例えば、読み出し動作またはプログラム動作）を実施する。

前述されたように、マルチスレッド内部コントローラ５６０の其々の制御回路５６０（０）−５６０（３）の各々は、其々のメモリプレーン３７２（０）−３７２（３）に関連付けられることができる。其々の制御回路５６０（０）−５６０（３）の各々は、マルチスレッド内部コントローラ５６０によって受信されたメモリコマンドおよびアドレス対のグループのうちの其々のメモリコマンドおよびアドレス対を提供されることが出来る。マルチスレッド内部コントローラ５６０の二つ以上の制御スレッドは、其々のメモリプレーン３７２（０）−３７２（３）に向けられたメモリコマンドおよびアドレス対のグループのうちの其々のメモリコマンドおよびアドレス対を、独立して、同時に処理することが出来る。其々の制御回路５６０（０）−５６０（３）は、同時のメモリアクセス動作のために、アクセス線ドライバ回路３７４（０）−３７４（３）および電源回路３８０（０）−３８０（３）を同時に独立して構成することができる。其々の制御回路５６０（０）−５６０（３）は、例えば、電力制御回路を用いて、メモリアクセス動作中にページバッファ３７６（０）−３７６（３）の制御およびページバッファ３７６（０）−３７６（３）からのデータ取得を、さらに同時に独立して行うことができる。

マルチスレッド内部コントローラ５６０の其々の制御回路５６０（０）−５６０（３）から受信された信号に基づいて、メモリコマンドおよびアドレスコマンド対のグループに関連付けられたメモリプレーン３７２（０）−３７２（３）に結合されたＡ／Ｌドライバ回路３７４（０）−３７４（３）は、読み出し動作、プログラム動作、および／または消去動作などのメモリ動作のために、関連付けられたメモリプレーン３７２（０）−３７２（３）からメモリのブロックまたはメモリセルを選択することができる。Ａ／Ｌドライバ回路３７４（０）−３７４（３）は、其々の複数のグローバルアクセス線のうちの異なる其々のグローバルアクセス線を駆動することができる。マルチスレッド内部コントローラ５６０の其々の制御回路５６０（０）−５６０（３）、Ａ／Ｌドライバ回路３７４（０）−３７４（３）、および電源回路３８０（０）−３８０（３）は、メモリセルの、異なる其々のブロック内の異なる其々のページに同時にアクセスすることを可能にすることができる。例えば、第一のメモリプレーンの第一のブロックの第一のページは、ページタイプとは関係なく、第二のメモリプレーンの第二のブロックの第二のページと同時にアクセスされることができる。

ページバッファ３７６（０）−３７６（３）は、其々の制御回路５６０（０）−５６０（３）および其々のメモリプレーン３７２（０）−３７２（３）からの信号に応じて、メモリアクセス動作中に、其々の制御回路５６０（０）−５６０（３）にデータを提供することができるか、または其々の制御回路５６０（０）−５６０（３）からデータを受信することができる。マルチスレッド内部コントローラ５６０は、図１のコントローラ１１０などのコントローラに、受信されたデータを提供することが出来る。

メモリ５００は、４つより多いか、または４つ未満のメモリプレーン、Ａ／Ｌドライバ回路、電源回路およびページバッファを含むことが出来ることが理解されるだろう。また、其々の複数のグローバルアクセス線は、８、１６、３２、６４、１２８本などのグローバルアクセス線を含むことが出来ることも理解されるだろう。マルチスレッド内部コントローラ５６０の其々の制御回路５６０（０）−５６０（３）、Ａ／Ｌドライバ回路５７４（０）−５７４（３）および電源回路３７４（０）−３７４（３）は、異なるメモリプレーンの異なる其々のブロック内の異なる其々のページに同時にアクセスすることが出来、それによって、メモリ５００のランダムアドレシング中の同時アクセスを改善することが出来る。

前述から、本明細書には本開示の特定の実施形態が例示として記述されてきたが、本開示の趣旨および範囲から逸脱することなく、様々な改変が行われてもよいことが理解されるであろう。したがって、本開示は、添付の請求項以外によっては限定されない。

Claims (36)

1. 複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
   メモリコマンドおよびアドレス対のグループを受信するように構成されたコントローラと、
   を含み、
   前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対は、前記複数のメモリプレーンの其々のメモリプレーンと関連付けられ、前記コントローラは、前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対に関連付けられたページタイプとは関係なく、前記メモリコマンドおよびアドレス対のグループの対応するメモリコマンドおよびアドレス対のためのメモリアクセス動作を、異なるページタイプを含む前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施可能とするように構成され、
   前記コントローラは、複数の前記メモリコマンドおよびアドレス対と関連付けられたメモリアクセス動作を独立に行い、
   前記コントローラは、複数の制御スレッドを含むマルチスレッドコントローラであって、前記複数の制御スレッドの各制御スレッドが、前記複数のメモリプレーンの各メモリプレーンと関連付けられた其々のメモリコマンド及びアドレス対を独立して同時に処理することによって、其々のメモリプレーンに対する同時のメモリアクセス動作を実施可能とする、
   装置。
2. 複数のアクセス線ドライバ回路をさらに含み、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、前記コントローラからの信号に基づいて、メモリアクセス動作中に、前記複数のメモリプレーンのうちのプレーンのアクセス線に電圧を提供するように構成される、
   請求項１に記載の装置。
3. 前記コントローラは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちのメモリプレーンに結合された前記複数のアクセス線ドライバ回路のアクセス線ドライバ回路を、前記メモリアクセス動作のために、順に制御するように構成された電力制御回路を含み、前記コントローラは、前記アクセス線ドライバ回路を順に制御した後、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンからのデータを、前記メモリアクセス動作中に同時に取得するように構成されたアクセス制御回路をさらに含む、
   請求項２に記載の装置。
4. 前記複数の制御スレッドの各制御スレッドは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちのメモリプレーンに結合された前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路を、前記メモリアクセス動作のために、同時に制御するように構成される、
   請求項２に記載の装置。
5. 複数の電源回路をさらに含み、前記複数の電源回路のうちの電源回路は、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路に二つ以上の電圧を提供するように構成され、前記複数の電源回路の各々は、前記複数のメモリプレーンの其々のメモリプレーンと関連付けられる、
   請求項２に記載の装置。
6. 前記コントローラは、其々の電圧を提供するために、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンに関連付けられた前記複数の電源回路のうちの電源回路を、前記メモリアクセス動作のために、順に制御するように構成された電力制御回路を含み、前記コントローラは、前記電源回路を順に制御した後、前記メモリコマンドおよびアドレス対のグループに関連付けられた、前記複数のメモリプレーンのうちの前記メモリプレーンからデータを、前記メモリアクセス動作中に同時に取得するように構成されたアクセス制御回路をさらに含む、
   請求項５に記載の装置。
7. 前記複数の制御スレッドの各制御スレッドは、其々の電圧を提供するために、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンに結合された前記複数の電源回路のうちの電源回路を、前記メモリアクセス動作のために、同時に制御するように構成される、
   請求項５に記載の装置。
8. 前記複数のメモリプレーンのうちのメモリプレーンの前記複数のメモリセルは、マルチレベルメモリセル、トリプルレベルメモリセルまたはシングルレベルメモリセルのうちの少なくとも一つを含む、
   請求項１に記載の装置。
9. 前記メモリコマンドおよびアドレス対のグループの各々は、上位ページタイプ、下位ページタイプまたは中間ページタイプに関連付けられる、
   請求項１に記載の装置。
10. 前記複数のメモリプレーンの各々は、其々複数のブロックに分割され、前記メモリコマンドおよびアドレス対のグループのうちの少なくとも二つは、其々の複数のブロック内の異なるブロックに関連付けられる、
    請求項１に記載の装置。
11. 複数のメモリプレーンを有するメモリアレイと、
    複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、前記複数のメモリプレーンの其々のメモリプレーンのアクセス線に電圧を提供するように構成される、複数のアクセス線ドライバ回路と、
    前記複数のアクセス線ドライバ回路に結合されたコントローラであって、前記複数のメモリプレーンに対する同時のメモリアクセス動作のために、前記複数のアクセス線ドライバ回路を順に制御するように構成され、前記同時のメモリアクセス動作中に、前記複数のアクセス線ドライバ回路の各々を順に制御した後、前記複数のメモリプレーンに同時にアクセスするようにさらに構成される、コントローラと、
    を含み、
    前記コントローラは、前記複数のメモリプレーン中の前記同時のメモリアクセス動作が行われるページのページタイプとは関係なく、前記同時のメモリアクセス動作中に行う各々のメモリアクセス動作を独立に行い、
    前記コントローラは、複数の制御スレッドを含むマルチスレッドコントローラであって、前記複数の制御スレッドの各制御スレッドが、前記複数のメモリプレーンの各メモリプレーンと関連付けられた其々のメモリコマンド及びアドレス対を独立して同時に処理することによって、前記複数のメモリプレーンに対する前記同時のメモリアクセス動作を実施可能とする、
    装置。
12. 複数の電源回路をさらに含み、前記複数の電源回路の各々は、前記複数のアクセス線ドライバ回路の其々一つに電圧を提供するように構成され、前記コントローラは、其々の電圧を提供するために、前記複数のアクセス線ドライバ回路に結合された前記複数の電源回路を、前記同時のメモリアクセス動作のために、順に制御するようにさらに構成される、
    請求項１１に記載の装置。
13. 前記コントローラは、メモリコマンドおよびアドレス対のグループに応じて、前記複数のアクセス線ドライバ回路を順に制御するように構成される、
    請求項１１に記載の装置。
14. 前記メモリコマンドおよびアドレス対のグループは、異なるページタイプに関連付けられる、
    請求項１３に記載の装置。
15. 前記コントローラは、前記複数のメモリプレーンに提供される電圧を制御するために、関連付けられたページタイプに基づいて、前記複数のアクセス線ドライバ回路に信号を提供するように構成された電力制御回路を含む、
    請求項１１に記載の装置。
16. 複数のページバッファをさらに含み、前記複数のページバッファの各々は、前記複数のメモリプレーンのうちの其々一つからのデータをラッチするように構成され、前記コントローラは、前記同時のメモリアクセス動作中に、前記複数のメモリプレーンに結合された前記複数のページバッファから前記データを同時に取得するように構成される、
    請求項１１に記載の装置。
17. 前記コントローラは、前記複数のメモリプレーンからのデータの検知を同時に制御するようにさらに構成される、
    請求項１１に記載の装置。
18. 第一のメモリプレーンと第二のメモリプレーンとを有するメモリアレイであって、前記第一のメモリプレーンはアクセス線を含み、前記第二のメモリプレーンはアクセス線を含む、メモリアレイと、
    前記第一のメモリプレーンのアクセス線に電圧を提供するように構成された第一のアクセス線ドライバ回路と、
    前記第二のメモリプレーンのアクセス線に電圧を提供するように構成された第二のアクセス線ドライバ回路と、
    前記第一のアクセス線ドライバ回路および前記第二のアクセス線ドライバ回路に結合されたマルチスレッドコントローラであって、同時のメモリアクセス動作のために、前記第一のアクセス線ドライバ回路および前記第二のアクセス線ドライバ回路を同時に制御するように構成され、前記第一のメモリプレーンおよび前記第二のメモリプレーン内で同時にアクセスされるページタイプとは関係なく、前記同時のメモリアクセス動作中に、前記第一のメモリプレーンおよび前記第二のメモリプレーンに同時にアクセスするようにさらに構成される、マルチスレッドコントローラと、
    を含み、
    前記マルチスレッドコントローラは、前記第一のメモリプレーンおよび前記第二のメモリプレーンへ同時に行う、各メモリプレーンと関連付けられた其々のメモリコマンド及びアドレス対に応じたメモリアクセス動作の各々を独立して同時に行うことによって、前記第一のメモリプレーンおよび前記第二のメモリプレーンに対する前記同時のメモリアクセス動作を実施可能とする、
    装置。
19. 前記同時のメモリアクセス動作のために、前記マルチスレッドコントローラは、アクセスされるべき前記第一のメモリプレーンのページに関連付けられたアクセス線に第一の電圧を提供し、前記第一のメモリプレーンに関連付けられた残りのアクセス線に前記第一の電圧とは異なる他の電圧を提供するように、前記第一のアクセス線ドライバ回路を制御するように構成され、前記マルチスレッドコントローラは、アクセスされるべき前記第二のメモリプレーンのページに関連付けられるアクセス線に第二の電圧を提供し、前記第二のメモリプレーンに関連付けられた残りのアクセス線に前記第二の電圧とは異なる他の電圧を提供するように、前記第二のアクセス線ドライバ回路を制御するようにさらに構成される、
    請求項１８に記載の装置。
20. 前記第一のアクセス線ドライバ回路に第一の電圧の組を提供するように構成された第一の電源回路であって、前記第一の電圧の組は前記第一の電圧を含む、第一の電源回路と、
    前記第二のアクセス線ドライバ回路に第二の電圧の組を提供するように構成された第二の電源回路であって、前記第二の電圧の組は、前記第二の電圧を含み、前記第一の電圧の組は、前記第二の電圧の組とは異なる、第二の電源回路と、
    をさらに含む、
    請求項１９に記載の装置。
21. 前記マルチスレッドコントローラは、前記同時のメモリアクセス動作のために、前記第一の電圧の組を提供するように前記第一の電源回路を制御し、前記第二の電圧の組を提供するように前記第二の電源回路を制御するようにさらに構成される、
    請求項２０に記載の装置。
22. 前記メモリアレイは、
    前記マルチスレッドコントローラからの信号に応じて、前記第一のメモリプレーンからのデータをラッチするように構成された第一のページバッファと、
    前記マルチスレッドコントローラからの信号に応じて、前記第二のメモリプレーンからのデータをラッチするように構成された第二のページバッファと、
    をさらに含む、
    請求項１８に記載の装置。
23. 前記マルチスレッドコントローラは、前記第一のページバッファおよび前記第二のページバッファから前記データを同時に取得するようにさらに構成される、
    請求項２２に記載の装置。
24. メモリで複数のメモリコマンドおよびアドレス対を受信することであって、前記複数のメモリコマンドおよびアドレス対の各々は、前記複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる前記メモリのメモリプレーンに関連付けられる、ことと、
    前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、前記複数のメモリコマンドおよびアドレス対の各々に関連付けられた其々の前記メモリプレーンに対する同時のメモリアクセス動作のために、前記メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンに結合されたアクセス線ドライバ回路を順に制御することと、
    前記同時のメモリアクセス動作中に、前記制御されたアクセス線ドライバ回路に基づいて、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々から、前記メモリプレーンの各々に含まれるページのページタイプとは関係なく、データをパラレルに取得することと、
    を含み、
    前記同時のメモリアクセス動作中に行われる、前記複数のメモリコマンドおよびアドレス対の各々に関連付けられた其々の前記メモリプレーンに対するメモリアクセス動作を独立して同時に行うことによって、其々の前記メモリプレーンに対する前記同時のメモリアクセス動作を可能にする、
    方法。
25. 前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、前記同時のメモリアクセスのために、前記アクセス線ドライバ回路に結合された電源回路を順に制御することをさらに含む、
    請求項２４に記載の方法。
26. 其々の前記メモリプレーンに、前記アクセス線ドライバ回路の各々から其々のアクセス線に沿って、其々の電圧を提供することをさらに含む、
    請求項２４に記載の方法。
27. 前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々から前記データをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々の其々のビット線を同時にチャージすることを含む、
    請求項２４に記載の方法。
28. 前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々からデータをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々で前記データを同時に検知することをさらに含む、
    請求項２７に記載の方法。
29. 前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々からデータをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々に結合された其々のページバッファで、前記データを同時にラッチすることをさらに含む、
    請求項２８に記載の方法。
30. メモリで複数のメモリコマンドおよびアドレス対を受信することであって、前記複数のメモリコマンドおよびアドレス対の各々は、前記複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる、前記メモリのメモリプレーンと対応付けられる、ことと、
    前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、前記複数のメモリコマンドおよびアドレス対の個々のメモリコマンドおよびアドレス対のために、前記メモリの各メモリプレーンに対してメモリアクセス動作を、前記メモリの各メモリプレーン中の前記同時のメモリアクセス動作が行われるページのページタイプとは関係なく、同時に実施することと、
    を含み、
    同時に実施される前記メモリアクセス動作の各々を独立して同時に行うことによって、前記複数のメモリコマンドおよびアドレス対の個々のメモリコマンドおよびアドレス対に対応付けられた其々のメモリプレーンに対する前記同時のメモリアクセス動作を可能にする、
    方法。
31. 前記メモリの各メモリプレーンに結合されたアクセス線ドライバ回路を、前記メモリアクセス動作のために、同時に制御することをさらに含む、
    請求項３０に記載の方法。
32. 前記アクセス線ドライバ回路に結合された電源回路を、前記同時のメモリアクセス動作のために、同時に制御することをさらに含む、
    請求項３１に記載の方法。
33. 前記メモリアクセス動作を同時に実施することは、前記メモリのマルチスレッドコントローラによって制御される、
    請求項３０に記載の方法。
34. 前記同時のメモリアクセス動作中に、二つ以上の前記メモリプレーンからデータを同時に取得することをさらに含む、
    請求項２５に記載の方法。
35. 複数のメモリプレーンであって、前記複数のメモリプレーンの各メモリプレーンは複数のメモリセルを含む、前記複数のメモリプレーン、
    複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路の１つのアクセス線ドライバ回路は前記複数のメモリプレーンのそれぞれのメモリプレーンのアクセス線へ電圧を提供するように構成された、前記複数のアクセス線ドライバ回路、
    前記複数のアクセス線ドライバ回路に結合されたコントローラであって、前記コントローラは、前記複数のメモリプレーンのうちの、複数のメモリコマンドおよびアドレス対の各々に関連付けられた其々のメモリプレーンに対する同時のメモリアクセス動作のために前記複数のアクセス線ドライバ回路を設定するように設定され、前記コントローラは、前記複数のアクセス線ドライバ回路の各々を設定した後で前記同時のメモリアクセス動作の間に、前記同時のメモリアクセス動作の各々のページタイプとは関係なく、前記複数のメモリプレーンに同時にアクセスするようにさらに設定された、前記コントローラ、および、
    複数の電源回路であって、前記複数の電源回路の各電源回路は、前記複数のメモリプレーンのうちの１つのそれぞれに対応付けられ、かつ、前記複数のアクセス線ドライバ回路の１つのそれぞれに結合され、前記複数の電源回路の各電源回路は、前記複数のアクセス線ドライバ回路のうちの１つのそれぞれに電源を供給するように設定された、前記複数の電源回路
    を含み、
    前記複数の電源回路の各々は、当該電源回路が対応付けられたメモリプレーンの各々に含まれるメモリセルページのページタイプに基づいて構成され、
    前記同時のメモリアクセス動作の対象となるメモリプレーンに対応付けられた複数の電源回路は、前記同時のメモリアクセス動作のために当該電源回路が結合されたアクセス線ドライバ回路に電源を供給するように同時に制御され、
    前記コントローラは、マルチスレッドコントローラであり、
    前記マルチスレッドコントローラは、前記複数のメモリコマンドおよびアドレス対の各々に関連付けられた其々のメモリプレーンに対応した前記電源回路および前記アクセス線ドライバ回路を独立して同時に制御することによって、其々のメモリプレーンに対する前記同時のメモリアクセス動作を可能にする、
    装置。
36. 複数のメモリプレーンであって、前記複数のメモリプレーンの各メモリプレーンは複数のメモリセルを含む、前記複数のメモリプレーン、
    複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路の１つのアクセス線ドライバ回路は前記複数のメモリプレーンのそれぞれのメモリプレーンのアクセス線へ電圧を提供するように構成された、前記複数のアクセス線ドライバ回路、
    前記複数のアクセス線ドライバ回路に結合されたコントローラであって、前記コントローラは、前記複数のメモリプレーンのうちの、複数のメモリコマンドおよびアドレス対の各々に関連付けられた其々のメモリプレーンに対する同時のメモリアクセス動作のために前記複数のアクセス線ドライバ回路を設定するように設定され、前記コントローラは、前記複数のアクセス線ドライバ回路の各々を設定した後で前記同時のメモリアクセス動作の間に、前記複数のメモリプレーンに同時にアクセスするようにさらに設定された、前記コントローラ、および、
    複数の電源回路であって、前記複数の電源回路の各電源回路は、前記複数のメモリプレーンのうちの１つのそれぞれに対応付けられ、かつ、前記複数のアクセス線ドライバ回路の１つのそれぞれに結合され、前記複数の電源回路の各電源回路は、前記複数のアクセス線ドライバ回路のうちの１つのそれぞれに電源を供給するように設定された、前記複数の電源回路
    を含み、
    前記コントローラは、マルチスレッドコントローラであり、
    前記マルチスレッドコントローラは、前記複数のメモリコマンドおよびアドレス対の各々に関連付けられた其々のメモリプレーンに対応した前記電源回路および前記アクセス線ドライバ回路を独立して同時に制御することによって、其々のメモリプレーンに対する前記同時のメモリアクセス動作を可能にする、
    装置。