KR20210111565A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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조현철
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에스케이하이닉스 주식회사
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Abstract

본 기술은 메모리 장치 및 이의 동작 방법에 관한 것으로, 메모리 장치는 복수의 플레인들을 포함하는 메모리 셀 어레이; 및 상기 복수의 플레인들 각각에 대응하는 마스터 펌프부 및 적어도 하나 이상의 서브 펌프부를 포함하는 전압 생성 회로를 포함하며, 인터리브 동작 시 상기 마스터 펌프부는 제1 펌프 클럭에 응답하여 제1 출력 전압을 생성하고, 상기 적어도 하나 이상의 서브 펌프부들은 제2 펌프 클럭들에 응답하여 제2 출력 전압들을 생성하여 상기 복수의 플레인들에 각각 제공하며, 논 인터리브 동작 시 상기 마스터 펌프부 및 상기 적어도 하나 이상의 서브 펌프부들은 상기 제1 펌프 클럭에 응답하여 상기 제1 출력 전압을 생성하여 상기 복수의 플레인들 중 선택된 플레인에 제공한다.

Description

메모리 장치 및 이의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 메모리 장치 및 이의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 복수의 플레인들이 인터리브 방식 및 논 인터리브 방식으로 동작 가능하며, 논 인터리브 방식으로 동작 시 전류 소모를 감소시킬 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 플레인들을 포함하는 메모리 셀 어레이; 및 상기 복수의 플레인들 각각에 대응하는 마스터 펌프부 및 적어도 하나 이상의 서브 펌프부를 포함하는 전압 생성 회로를 포함하며, 인터리브 동작 시 상기 마스터 펌프부는 제1 펌프 클럭에 응답하여 제1 출력 전압을 생성하고, 상기 적어도 하나 이상의 서브 펌프부들은 제2 펌프 클럭들에 응답하여 제2 출력 전압들을 생성하여 상기 복수의 플레인들에 각각 제공하며, 논 인터리브 동작 시 상기 마스터 펌프부 및 상기 적어도 하나 이상의 서브 펌프부들은 상기 제1 펌프 클럭에 응답하여 상기 제1 출력 전압을 생성하여 상기 복수의 플레인들 중 선택된 플레인에 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 플레인들을 포함하는 메모리 셀 어레이; 및 상기 복수의 플레인들 각각에 대응하는 마스터 펌프부 및 적어도 하나 이상의 서브 펌프부를 포함하는 전압 생성 회로를 포함하며, 상기 전압 생성 회로는 인터리브 동작 시 상기 마스터 펌프부 및 상기 적어도 하나 이상의 서브 펌프부 각각에서 생성된 다수의 출력 전압들을 상기 복수의 플레인들 각각에 제공하며, 논 인터리브 동작 시 상기 마스터 펌프부에서 생성된 출력 전압을 상기 복수의 플레인들 중 선택된 플레인에 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 제1 플레인 및 제2 플레인을 포함하는 메모리 셀 어레이; 및 상기 제1 플레인에 대응하는 마스터 펌프부 및 상기 제2 플레인에 대응하는 서브 펌프부를 포함하며, 인터리브 동작 시 상기 마스터 펌프부에서 생성된 제1 출력 전압을 상기 제1 플레인에 제공하고 상기 서브 펌프부에서 생성된 제2 출력 전압을 상기 제2 플레인에 제공하며, 논 인터리브 동작 시 상기 마스터 펌프부에서 생성된 생성된 상기 제1 출력 전압을 상기 제1 플레인 또는 상기 제2 플레인에 선택적으로 제공하는 전압 생성 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 인터리브 동작 시 제1 플레인 및 제2 플레인 각각에 대응하는 마스터 펌프부 및 서브 펌프부가 활성화되어 제1 출력 전압 및 상기 제2 출력 전압을 생성하는 단계; 상기 제1 출력 전압을 상기 제1 플레인에 제공하고, 상기 제2 출력 전압을 상기 제2 플레인에 제공하여 상기 제1 플레인 및 상기 제2 플레인의 제반 동작을 인터리브 방식으로 수행하는 단계; 논 인터리브 동작 시 상기 마스터 펌프부가 활성화되어 상기 제1 출력 전압을 생성하는 단계; 및 상기 제1 출력 전압을 상기 제1 플레인 및 상기 제2 플레인 중 선택된 플레인에 제공하여 상기 선택된 플레인의 제반 동작을 논 인터리브 방식으로 수행하는 단계를 포함한다.
본 기술은 복수의 플레인들이 인터리브 방식 및 논 인터리브 방식으로 동작할 수 있으며, 논 인터리브 방식으로 동작 시 전류 소모를 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 2는 하나의 플레인 내에 포함된 메모리 블록들을 설명하기 위한 도면이다.
도 3은 도 2에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 도 3에 도시된 스트링들을 설명하기 위한 회로도이다.
도 5는 도 1의 전압 생성 회로를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 메모리 장치의 인터리브 방식의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 장치의 논 인터리브 방식의 동작 방법을 설명하기 위한 순서도이다.
도 8은 도 1의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 워드라인 디코더 회로(120), 읽기 및 쓰기 회로(130), 전압 생성 회로(140), 및 제어 로직(150)을 포함한다. 워드라인 디코더 회로(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(140)는 메모리 셀 어레이(110)에 대한 프로그램 동작, 리드 동작, 또는 소거 동작을 수행하는 주변 회로(160)로 정의될 수 있다.
메모리 셀 어레이(110)는 적어도 두 개 이상의 플레인(Plane)을 포함하여 구성될 수 있으며, 각 플레인은 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 본 발명의 실시 예에서는 설명의 편의를 위하여 플레인(Plane0)과 플레인(Plane1)을 포함하는 것을 일예로 설명하도록 한다. 메모리 장치(100)가 인터리브(interleave) 방식으로 동작할 경우 플레인(Plane0)과 플레인(Plane1)은 동시에 액세스되어 제반 동작을 수행할 수 있으며, 메모리 장치(100)가 논 인터리브(non-interleave) 방식으로 동작할 경우 플레인(Plane0)과 플레인(Plane1) 중 선택된 하나의 플레인이 액세스되어 제반 동작을 수행할 수 있다. 플레인(Plane0)과 플레인(Plane1) 각각에 포함된 복수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 워드라인 디코더 회로(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 메모리 셀 어레이(110)는 다수의 페이지로 구성될 수 있다.
복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 스트링들을 포함한다. 다수의 스트링들 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 또한 다수의 스트링들 각각은 소스 선택 트랜지스터와 메모리 셀들 사이 및 드레인 선택 트랜지스터와 메모리 셀들 사이에 각각 패스 트랜지스터를 포함할 수 있으며, 메모리 셀들 사이에 파이프 게이트 트랜지스터를 더 포함할 수 있다. 메모리 셀 어레이(110)의 상세한 설명은 후술하도록 한다.
워드라인 디코더 회로(120)는 복수의 디코더(121, 122)를 포함한다. 복수의 디코더(121, 122)는 메모리 셀 어레이(110)에 포함된 복수의 플레인들(Plane0, Plane1)에 각각 대응한다. 예를 들어 제1 디코더(121)는 플레인(Plane0)에 대응하고, 제2 디코더(122)는 플레인(Plane1)에 대응한다. 워드라인 디코더 회로(120)는 제어 로직(150)에서 생성되는 디코더 제어 신호들(AD_signals)에 응답하여 동작하도록 구성된다. 워드라인 디코더 회로(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
워드라인 디코더 회로(120)는 인터리브 방식으로 메모리 장치(100)가 동작할 경우, 전압 생성 회로(140)에서 생성된 출력 전압(Vout)을 디코더 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 복수의 플레인들(Plane0, Plane1)에 인가한다. 예를 들어 제1 디코더(121)는 전압 생성 회로(140)에서 생성된 출력 전압(Vout)을 플레인(Plane0)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 어느 하나의 메모리 블록의 워드라인들(WLs)에 인가하여 프로그램 동작 또는 리드 동작과 같은 제반 동작을 수행하고, 제2 디코더(122)는 전압 생성 회로(140)에서 생성된 출력 전압(Vout)을 플레인(Plane1)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 어느 하나의 메모리 블록의 워드라인들(WLs)에 인가하여 제반 동작을 수행할 수 있다. 이 때, 복수의 플레인들(Plane0, Plane1)의 제반 동작 시간은 서로 중첩될 수 있다.
워드라인 디코더 회로(120)는 논 인터리브 방식으로 메모리 장치(100)가 동작할 경우, 전압 생성 회로(140)에서 생성된 출력 전압(Vout)을 디코더 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 복수의 플레인들(Plane0, Plane1) 중 선택된 플레인에 인가한다. 예를 들어 논 인터리브 방식으로 복수의 플레인들(Plane0, Plane1)이 순차적으로 선택되어 동작할 경우, 제1 디코더(121)는 전압 생성 회로(140)에서 생성된 출력 전압(Vout)을 플레인(Plane0)에 포함된 복수의 메모리 블록들 중 선택된 어느 하나의 메모리 블록의 워드라인들(WLs)에 인가하여 프로그램 동작 또는 리드 동작과 같은 제반 동작을 수행하고, 플레인(Plane0)에 대한 제반 동작이 완료된 후 제2 디코더(122)는 전압 생성 회로(140)에서 생성된 출력 전압(Vout)을 플레인(Plane1)에 포함된 복수의 메모리 블록들 중 선택된 어느 하나의 메모리 블록의 워드라인들(WLs)에 인가할 수 있다. 이 때, 복수의 플레인들(Plane0, Plane1)의 제반 동작 시간은 서로 중첩되지 않는다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 외부에서 입력되는 데이터(DATA)를 임시 저장하고, 임시 저장된 데이터(DATA)에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨을 조절한다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작 시 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 리드 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
본 발명의 실시 예에서는 읽기 및 쓰기 회로(130)를 하나만 도시하였으나, 읽기 및 쓰기 회로(130)는 복수의 플레인들(Plane0, Plane1) 각각에 하나씩 대응하도록 배치될 수 있다. 예를 들어 플레인(Plane0)에 대응하는 읽기 및 쓰기 회로와 플레인(Plane1)에 대응하는 읽기 및 쓰기 회로가 각각 배치될 수 있으며, 이에 따라 인터리브 방식으로 각 플레인들의 프로그램 동작 또는 리드 동작을 동시에 수행할 수 있다.
전압 생성 회로(140)는 메모리 장치(100)의 제반 동작 시 사용되는 다수의 출력 전압(Vout)을 생성한다. 예를 들어 메모리 장치(100)의 프로그램 동작 시 프로그램 전압 및 패스 전압을 생성하고, 리드 동작 시 리드 전압 및 패스 전압을 생성한다.
전압 생성 회로(140)는 제어 로직(150)에서 출력되는 모드 신호(Mode_signal)에 응답하여 인터리브 방식 또는 논 인터리브 방식에 따른 출력 전압(Vout) 생성 동작을 수행할 수 있다.
전압 생성 회로(140)는 펌프 회로(141), 바이어스 스위치(142), 및 워드라인 스위치 회로(143)를 포함하여 구성될 수 있다.
펌프 회로(141)는 메모리 장치(100)가 인터리브 방식으로 동작할 경우 복수의 플레인들(Plane0, Plane1) 각각에 대응하는 출력 전압들을 동시에 생성할 수 있으며, 논 인터리브 방식으로 동작할 경우 복수의 플레인들(Plane0, Plane1) 중 선택된 플레인에 대응하는 출력 전압을 생성할 수 있다.
바이어스 스위치(142)는 메모리 장치(100)가 인터리브 방식으로 동작할 경우 펌프 회로(141)에서 동시에 생성된 플레인들(Plane0, Plane1) 각각에 대응하는 출력 전압들을 워드라인 스위치 회로(143)로 전송하고, 메모리 장치(100)가 논 인터리브 방식으로 동작할 경우 펌프 회로(141)에서 생성된 선택된 플레인에 대응하는 출력 전압을 워드라인 스위치 회로(143)로 전송한다.
워드라인 스위치 회로(143)는 메모리 장치(100)가 인터리브 방식으로 동작할 경우 펌프 회로(141)에서 동시에 생성된 플레인들(Plane0, Plane1) 각각에 대응하는 출력 전압들을 수신하고, 출력 전압들 각각을 워드라인 디코더 회로(120)의 복수의 디코더들(121, 122)로 전송한다.
워드라인 스위치 회로(143)는 메모리 장치(100)가 논 인터리브 방식으로 동작할 경우 펌프 회로(141)에서 동시에 생성된 선택된 플레인에 대응하는 출력 전압을 수신하고, 수신된 출력 전압을 선택된 플레인에 대응하는 디코더(121 또는 122)로 전송한다.
제어 로직(150)은 워드라인 디코더 회로(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)에 연결된다. 제어 로직(150)은 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 커맨드(CMD)는 메모리 장치(100)가 프로그램 동작, 리드 동작 또는 소거 동작과 같은 제반 동작을 수행하도록 제어하기 위한 명령 신호이며, 메모리 장치(100)에 포함된 복수의 플레인들(Plane0, Plane1)을 인터리브 방식 또는 논 인터리브 방식으로 동작하도록 제어하기 위한 명령 신호일 수 있다. 제어 로직(140)은 커맨드(CMD)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성되며, 보다 상세하게는 커맨드(CMD)에 응답하여 메모리 장치(100)의 제반 동작을 인터리브 방식 또는 논 인터리브 방식으로 동작하도록 주변 회로(160)를 제어할 수 있다. 예를 들어 제어 로직(140)은 리드 동작 또는 프로그램 동작에 대응하는 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 응답하여 워드라인 디코더 회로(120)를 제어하기 위한 디코더 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 모드 신호(Mode_signal)을 생성하여 출력한다.
도 2는 하나의 플레인 내에 포함된 메모리 블록들을 설명하기 위한 도면이다.
도 2를 참조하면, 플레인(Plane0)에 포함된 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1~BLm)이 연장된 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있으며, 제3 방향(Z)을 따라 적층된 다수의 메모리 셀들을 포함할 수 있다. 제1 내지 제z 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구성은 후술하는 도 3 및 도 4를 통해 구체적으로 설명한다.
도 3은 도 2에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 도 3에 도시된 스트링들을 설명하기 위한 회로도이다.
도 3 및 도 4를 참조하면, 각 스트링(ST)은 비트라인(BL1~BLm)과 소스 라인(source line; SL) 사이에 연결될 수 있다. 제1 비트라인(BL1)과 소스 라인(SL) 사이에 연결된 스트링(ST)을 예를 들어 설명하면 다음과 같다.
스트링(ST)은 소스 라인(SL)과 제1 비트라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(source select transistor; SST), 메모리 셀들(F1~Fn; n은 양의 정수) 및 드레인 선택 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 서로 다른 비트라인들(BL1~BLm)에 연결된 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있고 제2 소스 선택 라인(SSL1)에 연결될 수 있다. 일 예로 소스 선택 트랜지스터들(SST) 중 서로 제2 방향(Y)으로 인접한 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 소스 선택 트랜지스터들(SST)이 순차적으로 배열된다고 가정하면, 첫 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 두 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있다. 또한 세 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 네 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제2 소스 선택 라인(SSL1)에 연결될 수 있다.
메모리 셀들(F1~Fn)의 게이트들은 워드라인들(WL1~WLn)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 내지 제4 드레인 선택 라인들(DSL0 내지 DSL3) 중 어느 하나에 연결될 수 있다.
드레인 선택 트랜지스터들(DST) 중에서 제1 방향(X)으로 배열된 트랜지스터들의 게이트들은 동일한 드레인 선택 라인(예를 들어 DSL0)에 공통으로 연결되지만, 제2 방향(Y)으로 배열된 트랜지스터들은 서로 다른 드레인 선택 라인들(DSL1~DSL3)에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 드레인 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 드레인 선택 트랜지스터(DST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 드레인 선택 라인(DSL0)에 연결될 수 있다. 제1 드레인 선택 라인(DSL0)에 연결된 드레인 선택 트랜지스터들(DST)로부터 제2 방향(Y)으로 배열된 드레인 선택 트랜지스터들(DST)은 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 순차적으로 연결될 수 있다. 따라서, 선택된 메모리 블록 내에서는 선택된 드레인 선택 라인에 연결된 스트링들(ST)이 선택될 수 있고, 나머지 비선택된 드레인 선택 라인들에 연결된 스트링들(ST)은 비선택될 수 있다.
동일한 워드라인에 연결된 메모리 셀들은 하나의 페이지(page; PG)를 이룰 수 있다. 여기서, 페이지는 물리적인(physical) 페이지를 의미한다. 예를 들면, 제1 비트라인(BL1) 내지 제m 비트라인(BLm)에 연결된 스트링들(ST) 중, 서로 동일한 워드라인에서 제1 방향(X)으로 연결된 메모리 셀들의 그룹을 페이지(PG)라 한다. 예를 들면, 제1 워드라인(WL1)에 연결된 제1 메모리 셀들(F1) 중에서 제1 방향(X)을 따라 배열된 메모리 셀들이 하나의 페이지(PG)를 이룰 수 있다. 제1 워드라인(WL1)에 공통으로 연결된 제1 메모리 셀들(F1) 중에서 제2 방향(Y)으로 배열된 셀들은 서로 다른 페이지로 구분될 수 있다. 따라서, 제1 드레인 선택 라인(DSL0)이 선택된 드레인 선택 라인이고 제1 워드라인(WL1)이 선택된 워드라인인 경우, 제1 워드라인(WL1)에 연결된 다수의 페이지들(PG) 중에서 제1 드레인 선택 라인(DSL0)에 연결된 페이지가 선택된 페이지가 된다. 제1 워드라인(WL1)에 공통으로 연결되지만, 비선택된 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 연결된 페이지들은 비선택된 페이지들이 된다.
도면에서는 하나의 스트링(ST) 내에 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 각각 하나씩 포함되는 것으로 도시되었으나, 메모리 장치에 따라 하나의 스트링(ST) 내에 다수의 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 포함될 수 있다. 또한, 메모리 장치에 따라 소스 선택 트랜지스터(SST), 메모리 셀들(F1~Fn) 및 드레인 선택 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 포함될 수도 있다. 더미 셀들은 일반 메모리 셀들(F1~Fn) 처럼 사용자 데이터를 저장하지 않으나, 각 스트링(ST)의 전기적 특성 개선하기 위해 사용될 수 있다. 다만, 더미 셀들은 본 실시예에서는 중요한 구성이 아니므로 구체적인 설명은 생략하도록 한다.
도 5는 도 1의 전압 생성 회로를 설명하기 위한 도면이다.
도 5를 참조하면, 전압 생성 회로(140)는 펌프 회로(141), 바이어스 스위치(142), 및 워드라인 스위치 회로(143)를 포함하여 구성될 수 있다.
펌프 회로(141)는 마스터 펌프부(141A) 및 적어도 하나 이상의 서브 펌프부(141B)를 포함하여 구성될 수 있다. 마스터 펌프부(141A) 및 적어도 하나 이상의 서브 펌프부(141B) 각각은 도 1의 메모리 셀 어레이(110)에 포함된 복수의 플레인들 각각에 대응된다. 예를 들어 마스터 펌프부(141A)는 플레인(Plane0)에 대응하고, 서브 펌프부(141B)는 플레인(Plane1)에 대응한다.
마스터 펌프부(141A)는 메모리 장치가 인터리브 방식으로 동작할 경우, 대응하는 플레인(Plane0)에 제공하기 위한 제1 출력 전압(Vout1)을 생성한다. 또한 마스터 펌프부(141A)는 메모리 장치가 논 인터리브 방식으로 동작할 경우, 복수의 플레인들 중 선택된 플레인에 제공하기 위한 제1 출력 전압(Vout1)을 생성한다.
마스터 펌프부(141A)는 스테이지(STAGE1) 및 앰프(AMP1)를 포함하여 구성될 수 있다.
스테이지(STAGE1)는 제1 펌프 클럭(Pump_clock1)에 응답하여 제1 출력 전압(Vout1)을 생성한다. 예를 들어 스테이지(STAGE1)는 제1 펌프 클럭(Pump_clock1)에 따라 펌핑 동작을 수행하여 제1 출력 전압(Vout1)을 생성할 수 있다.
앰프(AMP1)는 제1 출력 전압(Vout1)을 제1 피드백 전압(Feedback1)으로 수신하고, 제1 피드백 전압(Feedback1)의 전위 레벨에 따라 제1 펌프 클럭(Pump_clock1)을 생성한다.
서브 펌프부(141B)는 메모리 장치가 인터리브 방식으로 동작할 경우, 대응하는 플레인(Plane1)에 제공하기 위한 제2 출력 전압(Vout2)을 생성한다. 또한 서브 펌프부(141B)는 메모리 장치가 논 인터리브 방식으로 동작할 경우, 서브 펌프부(141B) 내에 포함된 앰프(AMP2)의 동작을 비활성화하여 전류 소모를 감소시킨다.
서브 펌프부(141B)는 스테이지(STAGE2), 앰프(AMP2), 및 스위치 회로(SWC)를 포함하여 구성될 수 있다. 스테이지(STAGE2)는 제1 펌프 클럭(Pump_clock1) 또는 제2 펌프 클럭(Pump_clock2)에 응답하여 제2 출력 전압(Vout1)을 생성한다. 예를 들어 스테이지(STAGE1)는 제1 펌프 클럭(Pump_clock1) 또는 제2 펌프 클럭(Pump_clock2)에 따라 펌핑 동작을 수행하여 제2 출력 전압(Vout2)을 생성할 수 있다. 스테이지(STAGE2)는 메모리 장치가 인터리브 방식으로 동작할 경우 제2 펌프 클럭(Pump_clock2)에 따라 펌핑 동작을 수행하여 제2 출력 전압(Vout2)을 생성하고, 메모리 장치가 논 인터리브 방식으로 동작할 경우 제1 펌프 클럭(Pump_clock1)에 따라 펌핑 동작을 수행하여 제1 출력 전압(Vout1)과 동일한 전위 레벨의 제2 출력 전압(Vout2)을 생성하여 펌프 구동력을 유지시킨다.
앰프(AMP2)는 제2 출력 전압(Vout2)을 제2 피드백 전압(Feedback2)으로 수신하고, 제2 피드백 전압(Feedback2)의 전위 레벨에 따라 제2 펌프 클럭(Pump_clock2)을 생성한다. 앰프(AMP2)는 메모리 장치가 인터리브 방식으로 동작할 경우 활성화되어 제2 펌프 클럭(Pump_clock2)을 생성하고, 메모리 장치가 논 인터리브 방식으로 동작할 경우 비활성화되어 전류 소모를 감소시킨다.
스위치 회로(SWC)는 모드 신호(Mode_signal)에 응답하여 제1 펌프 클럭(Pump_clock1) 또는 제2 펌프 클럭(Pump_clock2)을 스테이지(STAGE2)에 제공한다. 예를 들어 스위치 회로(SWC)는 모드 신호(Mode_signal)가 인터리브 방식을 나타낼 경우 제2 펌프 클럭(Pump_clock2)을 스테이지(STAGE2)에 제공하고, 모드 신호(Mode_signal)가 논 인터리브 방식을 나타낼 경우 제1 펌프 클럭(Pump_clock1)을 스테이지(STAGE2)에 제공한다. 스위치 회로(SWC)는 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함하여 구성될 수 있다. 제1 스위치(SW1)는 모드 신호(Mode_signal)에 응답하여 제1 펌프 클럭(Pump_clock1)을 스테이지(STAGE2)에 제공하거나 차단한다. 예를 들어, 제1 스위치(SW1)는 모드 신호(Mode_signal)가 인터리브 방식을 나타낼 경우 제1 펌프 클럭(Pump_clock1)이 스테이지(STAGE2)에 제공되는 것을 차단하고, 모드 신호(Mode_signal)가 논 인터리브 방식을 나타낼 경우 제1 펌프 클럭(Pump_clock1)이 스테이지(STAGE2)에 제공되도록 스위칭한다. 제2 스위치(SW2)는 모드 신호(Mode_signal)에 응답하여 제2 펌프 클럭(Pump_clock2)을 스테이지(STAGE2)에 제공하거나 차단한다. 예를 들어, 제2 스위치(SW2)는 모드 신호(Mode_signal)가 인터리브 방식을 나타낼 경우 제2 펌프 클럭(Pump_clock2)을 스테이지(STAGE2)에 제공되도록 스위칭하고, 모드 신호(Mode_signal)가 논 인터리브 방식을 나타낼 경우 제2 펌프 클럭(Pump_clock2)이 스테이지(STAGE2)에 제공되는 것을 차단한다.
바이어스 스위치(142)는 마스터 펌프부(141A)의 출력단과 서브 펌프부(141B)의 출력단 사이에 연결될 수 있다. 바이어스 스위치(142)는 모드 신호(Mode_signal)에 응답하여 활성화되어 마스터 펌프부(141A)의 출력단과 서브 펌프부(141B)의 출력단을 전기적으로 연결하거나 차단할 수 있다. 예를 들어, 바이어스 스위치(142)는 메모리 장치가 인터리브 방식으로 동작할 경우 모드 신호(Mode_signal)에 응답하여 비활성화되며, 바이어스 스위치(142)는 마스터 펌프부(141A)의 출력단과 서브 펌프부(141B)의 출력단을 전기적으로 차단한다. 이로 인하여 마스터 펌프부(141A)에서 생성된 제1 출력 전압(Vout1)은 플레인(Plane0)에 대응하는 제1 워드라인 스위치(143A)로 전송되고, 서브 펌프부(141B)에서 생성된 제2 출력 전압(Vout2)은 플레인(Plane1)에 대응하는 제2 워드라인 스위치(143B)로 전송된다. 바이어스 스위치(142)는 메모리 장치가 논 인터리브 방식으로 동작할 경우 모드 신호(Mode_signal)에 응답하여 활성화되며, 바이어스 스위치(142)는 마스터 펌프부(141A)의 출력단과 서브 펌프부(141B)의 출력단을 전기적으로 연결한다. 이로 인하여 마스터 펌프부(141A)에서 생성된 제1 출력 전압(Vout1)은 플레인(Plane0)에 대응하는 제1 워드라인 스위치(143A) 및 플레인(Plane1)에 대응하는 제2 워드라인 스위치(143B)로 전송될 수 있다.
워드라인 스위치 회로(143)는 마스터 펌프부(141A)에서 생성된 제1 출력 전압(Vout1) 및 서브 펌프부(141B)에서 생성된 제2 출력 전압(Vout2)을 전송받아 이들을 각각 도 1의 워드라인 디코더 회로(120) 내에 포함된 제1 디코더(121) 및 제2 디코더(122)로 전송하거나, 마스터 펌프부(141A)에서 생성된 제1 출력 전압(Vout1)을 전송받아 이를 복수의 플레인들(Plane0, Plane1) 중 선택된 플레인에 대응하는 디코더에 선택적으로 전송한다.
워드라인 스위치 회로(143)는 복수의 플레인들(Plane0, Plane1)에 각각 대응하는 제1 워드라인 스위치(143A) 및 제2 워드라인 스위치(143B)를 포함하여 구성될 수 있으며, 제1 워드라인 스위치(143A) 및 제2 워드라인 스위치(143B)는 도 1의 워드라인 디코더 회로(120) 내에 포함된 제1 디코더(121) 및 제2 디코더(122)에 각각 대응될 수 있다.
메모리 장치가 인터리브 방식으로 동작할 경우, 제1 워드라인 스위치(143A)는 마스터 펌프부(141A)에서 생성된 제1 출력 전압(Vout1)을 제1 디코더(121)로 전송하고 제2 워드라인 스위치(143B)는 서브 펌프부(141B)에서 생성된 제2 출력 전압(Vout2)을 제2 디코더(122)로 전송한다. 메모리 장치가 논 인터리브 방식으로 동작할 경우, 제1 워드라인 스위치(143A) 및 제2 워드라인 스위치(143B) 중 선택된 플레인에 대응하는 워드라인 스위치가 활성화되며, 활성화된 워드라인 스위치(143A 또는 143B)는 마스터 펌프부(141A)에서 생성된 제1 출력 전압(Vout1)을 전송받아 대응하는 디코더(121 또는 122)로 전송한다.
도 6은 본 발명의 실시 예에 따른 메모리 장치의 인터리브 방식의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 도 6을 참조하여 메모리 장치의 인터리브 방식의 동작 방법을 설명하면 다음과 같다.
메모리 장치(100)는 외부로부터 프로그램 동작, 리드 동작 또는 소거 동작에 대응하는 커맨드(CMD)를 수신하며, 수신된 커맨드(CMD)는 메모리 장치(100)에 포함된 복수의 플레인들(Plane0, Plane1)을 인터리브 방식으로 동작하도록 제어하는 인터리브 동작 커맨드일 수 있다(S610).
전압 생성 회로(140)의 펌프 회로(141)에 포함된 마스터 펌프부(141A) 및 적어도 하나 이상의 서브 펌프부(141B)가 활성화된다(S620). 예를 들어 마스터 펌프부(141A)의 앰프(AMP1)는 일정 주기의 제1 펌프 클럭(Pump_clock1)을 생성하여 출력하고, 스테이지(STAGE1)는 제1 펌프 클럭(Pump_clock1)에 응답하여 제1 출력 전압(Vout1)을 생성한다. 또한, 앰프(AMP1)는 제1 출력 전압(Vout1)을 제1 피드백 전압(Feedback1)으로 수신하고, 제1 피드백 전압(Feedback1)의 전위 레벨에 따라 제1 펌프 클럭(Pump_clock1)을 생성한다. 예를 들어 제1 피드백 전압(Feedback1)의 전위 레벨이 기준 전압 레벨보다 높을 경우 앰프(AMP1)는 제1 펌프 클럭(Pump_clock1)의 생성 동작을 중단하고, 이에 따라 스테이지(STAGE1)의 펌핑 동작이 정지되어 제1 출력 전압(Vout1)을 하강시킨다. 반면, 제1 피드백 전압(Feedback1)의 전위 레벨이 기준 전압 레벨보다 낮을 경우 앰프(AMP1)는 제1 펌프 클럭(Pump_clock1)을 계속적으로 생성하고, 이에 따라 스테이지(STAGE1)의 펌핑 동작이 계속적으로 수행되어 제1 출력 전압(Vout1)이 상승된다. 상술한 동작에 따라 마스터 펌프부(141A)는 일정한 전위 레벨의 제1 출력 전압(Vout1)을 생성하여 출력한다.
적어도 하나 이상의 서브 펌프부(141B)의 앰프(AMP2)는 일정 주기의 제2 펌프 클럭(Pump_clock2)을 생성하여 출력하고, 인터리브 동작을 나타내는 모드 신호(Mode_signal)에 응답하여 활성화되는 제2 스위치(SW2)는 제2 펌프 클럭(Pump_clock2)을 스테이지(STAGE2)로 전송한다. 이때, 제1 스위치(SW1)는 모드 신호(Mode_signal)에 응답하여 비활성화되어 마스터 펌프부(141A)에서 생성된 제1 펌프 클럭(Pump_clock1)이 스테이지(STAGE2)로 전송되는 않도록 차단한다. 스테이지(STAGE2)는 제2 펌프 클럭(Pump_clock2)에 응답하여 제2 출력 전압(Vout2)을 생성한다. 또한, 앰프(AMP2)는 제2 출력 전압(Vout2)을 제2 피드백 전압(Feedback2)으로 수신하고, 제2 피드백 전압(Feedback2)의 전위 레벨에 따라 제2 펌프 클럭(Pump_clock2)을 생성한다. 예를 들어 제2 피드백 전압(Feedback2)의 전위 레벨이 기준 전압 레벨보다 높을 경우 앰프(AMP2)는 제2 펌프 클럭(Pump_clock2)의 생성 동작을 중단하고, 이에 따라 스테이지(STAGE2)의 펌핑 동작이 정지되어 제2 출력 전압(Vout2)을 하강시킨다. 반면, 제2 피드백 전압(Feedback2)의 전위 레벨이 기준 전압 레벨보다 낮을 경우 앰프(AMP2)는 제2 펌프 클럭(Pump_clock2)을 계속적으로 생성하고, 이에 따라 스테이지(STAGE2)의 펌핑 동작이 계속적으로 수행되어 제2 출력 전압(Vout2)이 상승된다. 상술한 동작에 따라 서브 펌프부(141B)는 일정한 전위 레벨의 제2 출력 전압(Vout2)을 생성하여 출력한다.
전압 생성 회로(140)의 바이어스 스위치는 인터리브 동작 시 모드 신호(Mode_signal)에 응답하여 비활성화된다(S630). 즉, 바이어스 스위치(142)는 마스터 펌프부(141A)의 출력단과 서브 펌프부(141B)의 출력단을 전기적으로 차단한다. 이로 인하여 마스터 펌프부(141A)에서 생성된 제1 출력 전압(Vout1)은 플레인(Plane0)에 대응하는 제1 워드라인 스위치(143A)로 전송되고, 서브 펌프부(141B)에서 생성된 제2 출력 전압(Vout2)은 플레인(Plane1)에 대응하는 제2 워드라인 스위치(143B)로 전송된다.
전압 생성 회로(140)의 워드라인 스위치 회로(143)는 제1 출력 전압(Vout1)을 워드라인 디코더 회로(120)의 제1 디코더(121)로 전송하고, 제2 출력 전압(Vout2)을 워드라인 디코더 회로(120)의 제2 디코더(122)로 전송한다(S640). 예를 들어, 워드라인 스위치 회로(143)의 제1 워드라인 스위치(143A)는 마스터 펌프부(141A)로부터 제1 출력 전압(Vout1)을 수신하여 이를 제1 디코더(121)로 전송하고, 제2 워드라인 스위치(143B)는 서브 펌프부(141B)로부터 제2 출력 전압(Vout2)을 수신하여 이를 제2 디코더(122)로 전송한다.
워드라인 디코더 회로(120) 및 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)에 포함된 복수의 플레인들(Plane0, Plane1)에 대한 제반 동작을 인터리브 방식으로 수행한다(S650). 예를 들어 워드라인 디코더 회로(120)는 전압 생성 회로(140)로부터 수신된 제1 및 제2 출력 전압(Vout1, Vout2)을 복수의 플레인들(Plane0, Plane1)에 각각 전송하고, 읽기 및 쓰기 회로(130)는 복수의 플레인들(Plane0, Plane1) 각각에 대하여 프로그램 동작 시 수신된 데이터(DATA)에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨을 조절하거나, 리드 동작 시 비트라인들(BL1 내지 BLm)의 전위 레벨 센싱한다. 복수의 플레인들(Plane0, Plane1) 각각의 제반 동작은 동작 시간이 서로 중첩될 수 있다. 즉, 플레인(Plane0)의 제반 동작을 수행하는 동안 플레인(Plane1)의 제반 동작이 수행될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 장치의 논 인터리브 방식의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 도 5 및 도 7을 참조하여 메모리 장치의 논 인터리브 방식의 동작 방법을 설명하면 다음과 같다.
메모리 장치(100)는 외부로부터 프로그램 동작, 리드 동작 또는 소거 동작에 대응하는 커맨드(CMD)를 수신하며, 수신된 커맨드(CMD)는 메모리 장치(100)에 포함된 복수의 플레인들(Plane0, Plane1)을 논 인터리브 방식으로 동작하도록 제어하는 인터리브 동작 커맨드일 수 있다(S710).
전압 생성 회로(140)의 펌프 회로(141)에 포함된 마스터 펌프부(141A)가 활성화된다(S720). 예를 들어 마스터 펌프부(141A)의 앰프(AMP1)는 일정 주기의 제1 펌프 클럭(Pump_clock1)을 생성하여 출력하고, 스테이지(STAGE1)는 제1 펌프 클럭(Pump_clock1)에 응답하여 제1 출력 전압(Vout1)을 생성한다. 또한, 앰프(AMP1)는 제1 출력 전압(Vout1)을 제1 피드백 전압(Feedback1)으로 수신하고, 제1 피드백 전압(Feedback1)의 전위 레벨에 따라 제1 펌프 클럭(Pump_clock1)을 생성한다. 예를 들어 제1 피드백 전압(Feedback1)의 전위 레벨이 기준 전압 레벨보다 높을 경우 앰프(AMP1)는 제1 펌프 클럭(Pump_clock1)의 생성 동작을 중단하고, 이에 따라 스테이지(STAGE1)의 펌핑 동작이 정지되어 제1 출력 전압(Vout1)을 하강시킨다. 반면, 제1 피드백 전압(Feedback1)의 전위 레벨이 기준 전압 레벨보다 낮을 경우 앰프(AMP1)는 제1 펌프 클럭(Pump_clock1)을 계속적으로 생성하고, 이에 따라 스테이지(STAGE1)의 펌핑 동작이 계속적으로 수행되어 제1 출력 전압(Vout1)이 상승된다. 상술한 동작에 따라 마스터 펌프부(141A)는 일정한 전위 레벨의 제1 출력 전압(Vout1)을 생성하여 출력한다.
적어도 하나 이상의 서브 펌프부(141B)의 앰프(AMP2)는 논 인터리브 동작을 나타내는 모드 신호(Mode_signal)에 응답하여 비활성화되고, 적어도 하나 이상의 서브 펌프부(141B)의 스테이지(STAGE2)는 제1 펌프 클럭(Pump_clock1)에 응답하여 구동된다(S730). 예를 들어, 서브 펌프부(141B)의 제1 스위치(SW1)는 논 인터리브 동작을 나타내는 모드 신호(Mode_signal)에 응답하여 활성화되어 마스터 펌프부(141A)에서 생성된 제1 펌프 클럭(Pump_clock1)을 스테이지(STAGE2)에 제공한다. 또한, 제2 스위치(SW2)는 논 인터리브 동작을 나타내는 모드 신호(Mode_signal)에 응답하여 비활성화된다. 이로 인하여 서브 펌프부(141B)의 스테이지(STAGE2)는 제1 펌프 클럭(Pump_clock1)에 응답하여 제1 출력 전압(Vout1)과 전위 레벨이 동일한 제2 출력 전압(Vout2)을 생성한다. 적어도 하나 이상의 서브 펌프부(141B)의 앰프(AMP2)는 비활성화되므로 전류 소모량을 감소시킬 수 있다.
전압 생성 회로(140)의 바이어스 스위치는 논 인터리브 동작 시 모드 신호(Mode_signal)에 응답하여 활성화된다(S740). 즉, 바이어스 스위치(142)는 마스터 펌프부(141A)의 출력단과 서브 펌프부(141B)의 출력단을 전기적으로 연결한다. 이로 인하여 마스터 펌프부(141A)에서 생성된 제1 출력 전압(Vout1)은 플레인(Plane0)에 대응하는 제1 워드라인 스위치(143A) 및 플레인(Plane1)에 대응하는 제2 워드라인 스위치(143B)에 전송될 수 있다. 이때, 서브 펌프부(141B)의 스테이지(STAGE2)는 제1 펌프 클럭(Pump_clock1)에 응답하여 구동되므로 펌프 회로(141)의 구동력을 유지시킬 수 있다.
전압 생성 회로(140)의 워드라인 스위치 회로(143)는 제1 출력 전압(Vout1)을 복수의 플레인들(Plane0, Plane1) 중 선택된 플레인에 대응하는 제1 디코더(121) 또는 제2 디코더(122)에 선택적으로 전송한다(S750).
워드라인 디코더 회로(120) 및 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)에 포함된 복수의 플레인들(Plane0, Plane1) 중 선택된 플레인에 대한 제반 동작을 논인터리브 방식으로 수행한다(S760). 예를 들어 워드라인 디코더 회로(120)는 전압 생성 회로(140)로부터 수신된 제1 출력 전압(Vout1)을 복수의 플레인들(Plane0, Plane1) 중 선택된 플레인에 전송하고, 복수의 플레인들(Plane0, Plane1) 중 선택된 플레인에 대응하는 읽기 및 쓰기 회로(130)는 프로그램 동작 시 수신된 데이터(DATA)에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨을 조절하거나, 리드 동작 시 비트라인들(BL1 내지 BLm)의 전위 레벨 센싱하여 선택된 플레인에 대한 제반 동작을 수행한다.
선택된 플레인에 대한 제반 동작이 완료되면, 다른 플레인을 선택하여 상술한 단계 S720 내지 S760를 재수행할 수 있다. 즉, 복수의 플레인들(Plane0, Plane1)을 순차적으로 선택하여 제반 동작을 수행할 수 있다.
도 8은 도 1의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(Memory System; 10000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(20000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(10000)과 통신할 수 있다. 또한 호스트(20000)와 메모리 시스템(10000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(10000)의 동작을 전반적으로 제어하며, 호스트(20000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(20000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100 : 메모리 장치
110 : 메모리 셀 어레이
120 : 워드라인 디코더 회로
130 : 읽기 및 쓰기 회로
140 : 전압 생성 회로
141 : 펌프 회로
142 : 바이어스 스위치
143 : 워드라인 스위치 회로
150 : 제어 로직
160 : 주변 회로

Claims (28)

  1. 복수의 플레인들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 플레인들 각각에 대응하는 마스터 펌프부 및 적어도 하나 이상의 서브 펌프부를 포함하는 전압 생성 회로를 포함하며,
    인터리브 동작 시 상기 마스터 펌프부는 제1 펌프 클럭에 응답하여 제1 출력 전압을 생성하고, 상기 적어도 하나 이상의 서브 펌프부들은 제2 펌프 클럭들에 응답하여 제2 출력 전압들을 생성하여 상기 복수의 플레인들에 각각 제공하며,
    논 인터리브 동작 시 상기 마스터 펌프부 및 상기 적어도 하나 이상의 서브 펌프부들은 상기 제1 펌프 클럭에 응답하여 상기 제1 출력 전압을 생성하여 상기 복수의 플레인들 중 선택된 플레인에 제공하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전압 생성 회로와 상기 메모리 셀 어레이 사이에 연결된 워드라인 디코더 회로를 더 포함하며,
    상기 워드라인 디코더 회로는 상기 복수의 플레인들 각각에 대응하는 다수의 디코더들을 포함하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 전압 생성 회로는 상기 마스터 펌프부 및 상기 적어도 하나 이상의 서브 펌프부를 포함하는 펌프 회로;
    상기 논 인터리브 동작 시 상기 마스터 펌프부의 출력단과 상기 적어도 하나 이상의 서브 펌프부의 출력단을 전기적으로 연결하는 바이어스 스위치;
    상기 마스터 펌프부 및 상기 적어도 하나 이상의 서브 펌프부로부터 상기 제1 출력 전압 및 상기 제2 출력 전압들을 전송받아 상기 워드라인 디코더 회로로 전송하기 위한 워드라인 스위치 회로를 포함하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 바이어스 스위치는 상기 인터리브 동작 시 상기 마스터 펌프부의 출력단과 상기 적어도 하나 이상의 서브 펌프부의 출력단을 전기적으로 차단하는 메모리 장치.
  5. 제 3 항에 있어서,
    상기 워드라인 스위치 회로는 상기 복수의 플레인들 각각에 대응하는 복수의 워드라인 스위치들을 포함하며,
    상기 복수의 워드라인 스위치들 각각은 상기 인터리브 동작 시 상기 마스터 펌프부 및 상기 적어도 하나 이상의 서브 펌프부 각각에서 생성된 상기 제1 출력 전압 및 상기 제2 출력 전압들 하나를 수신하여 상기 다수의 디코더들 중 대응하는 디코더로 전송하는 메모리 장치.
  6. 제 3 항에 있어서,
    상기 마스터 펌프부는 상기 제1 펌프 클럭에 응답하여 상기 제1 출력 전압을 생성하는 제1 스테이지;
    상기 제1 출력 전압을 제1 피드백 전압으로 수신하고, 수신된 상기 제1 피드백 전압에 응답하여 상기 제1 펌프 클럭을 생성하는 제1 앰프를 포함하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 적어도 하나 이상의 서브 펌프부 각각은 상기 인터리브 동작 시 상기 제2 펌프 클럭들 중 하나에 응답하여 상기 제2 출력 전압들 중 하나를 생성하는 제2 스테이지;
    상기 제2 출력 전압들 중 하나를 제2 피드백 전압으로 수신하고, 수신된 상기 제2 피드백 전압에 응답하여 상기 제2 펌프 클럭들 중 하나를 생성하는 제2 앰프; 및
    상기 인터리브 동작 시 상기 제2 펌프 클럭들 중 하나를 상기 제2 스테이지에 제공하는 제1 스위치를 포함하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 적어도 하나 이상의 서브 펌프부 각각은 상기 논 인터리브 동작 시 상기 마스터 펌프부에서 생성된 상기 제1 펌프 클럭을 상기 제2 스테이지에 제공하기 위한 제2 스위치를 더 포함하는 메모리 장치.
  9. 복수의 플레인들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 플레인들 각각에 대응하는 마스터 펌프부 및 적어도 하나 이상의 서브 펌프부를 포함하는 전압 생성 회로를 포함하며,
    상기 전압 생성 회로는 인터리브 동작 시 상기 마스터 펌프부 및 상기 적어도 하나 이상의 서브 펌프부 각각에서 생성된 다수의 출력 전압들을 상기 복수의 플레인들 각각에 제공하며, 논 인터리브 동작 시 상기 마스터 펌프부에서 생성된 출력 전압을 상기 복수의 플레인들 중 선택된 플레인에 제공하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 전압 생성 회로와 상기 메모리 셀 어레이 사이에 연결된 워드라인 디코더 회로를 더 포함하며,
    상기 워드라인 디코더 회로는 상기 복수의 플레인들 각각에 대응하는 다수의 디코더들을 포함하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 전압 생성 회로는 상기 마스터 펌프부 및 상기 적어도 하나 이상의 서브 펌프부를 포함하는 펌프 회로;
    상기 논 인터리브 동작 시 상기 마스터 펌프부의 출력단과 상기 적어도 하나 이상의 서브 펌프부의 출력단을 전기적으로 연결하는 바이어스 스위치;
    상기 마스터 펌프부 및 상기 적어도 하나 이상의 서브 펌프부로부터 상기 복수의 출력 전압들을 전송받아 상기 워드라인 디코더 회로로 전송하기 위한 워드라인 스위치 회로를 포함하는 메모리 장치.
  12. 제 11 항에 있어서,
    상기 바이어스 스위치는 상기 인터리브 동작 시 상기 마스터 펌프부의 출력단과 상기 적어도 하나 이상의 서브 펌프부의 출력단을 전기적으로 차단하는 메모리 장치.
  13. 제 11 항에 있어서,
    상기 워드라인 스위치 회로는 상기 복수의 플레인들 각각에 대응하는 복수의 워드라인 스위치들을 포함하며,
    상기 복수의 워드라인 스위치들 각각은 상기 인터리브 동작 시 상기 마스터 펌프부 및 상기 적어도 하나 이상의 서브 펌프부 각각에서 생성된 상기 다수의 출력 전압들 중 하나를 수신하여 상기 다수의 디코더들 중 대응하는 디코더로 전송하는 메모리 장치.
  14. 제 11 항에 있어서,
    상기 마스터 펌프부는 제1 펌프 클럭에 응답하여 상기 다수의 출력 전압들 중 제1 출력 전압을 생성하는 제1 스테이지;
    상기 제1 출력 전압을 제1 피드백 전압으로 수신하고, 수신된 상기 제1 피드백 전압에 응답하여 상기 제1 펌프 클럭을 생성하는 제1 앰프를 포함하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 적어도 하나 이상의 서브 펌프부 각각은 상기 인터리브 동작 시 제2 펌프 클럭에 응답하여 상기 다수의 출력 전압들 중 제2 출력 전압을 생성하는 제2 스테이지;
    상기 제2 출력 전압을 제2 피드백 전압으로 수신하고, 수신된 상기 제2 피드백 전압에 응답하여 상기 제2 펌프 클럭을 생성하는 제2 앰프; 및
    상기 인터리브 동작 시 상기 제2 펌프 클럭을 상기 제2 스테이지에 제공하는 제1 스위치를 포함하는 메모리 장치.
  16. 제 15 항에 있어서,
    상기 적어도 하나 이상의 서브 펌프부 각각은 상기 논 인터리브 동작 시 상기 마스터 펌프부에서 생성된 상기 제1 펌프 클럭을 상기 제2 스테이지에 제공하기 위한 제2 스위치를 더 포함하는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제2 스테이지는 상기 논 인터리브 동작 시 상기 제1 펌프 클럭에 응답하여 구동되어 상기 제1 출력 전압 레벨을 가지는 상기 제2 출력 전압을 생성하는 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제2 앰프는 상기 논 인터리브 동작 시 비활성화되는 메모리 장치.
  19. 제1 플레인 및 제2 플레인을 포함하는 메모리 셀 어레이; 및
    상기 제1 플레인에 대응하는 마스터 펌프부 및 상기 제2 플레인에 대응하는 서브 펌프부를 포함하며, 인터리브 동작 시 상기 마스터 펌프부에서 생성된 제1 출력 전압을 상기 제1 플레인에 제공하고 상기 서브 펌프부에서 생성된 제2 출력 전압을 상기 제2 플레인에 제공하며, 논 인터리브 동작 시 상기 마스터 펌프부에서 생성된 생성된 상기 제1 출력 전압을 상기 제1 플레인 또는 상기 제2 플레인에 선택적으로 제공하는 전압 생성 회로를 포함하는 메모리 장치.
  20. 제 19 항에 있어서,
    상기 서브 펌프부는 상기 논 인터리브 동작 시 상기 제1 출력 전압 레벨을 가지는 상기 제2 출력 전압을 생성하는 메모리 장치.
  21. 제 19 항에 있어서,
    상기 마스터 펌프부는 제1 펌프 클럭에 응답하여 상기 다수의 출력 전압들 중 제1 출력 전압을 생성하는 제1 스테이지;
    상기 제1 출력 전압을 제1 피드백 전압으로 수신하고, 수신된 상기 제1 피드백 전압에 응답하여 상기 제1 펌프 클럭을 생성하는 제1 앰프를 포함하는 메모리 장치.
  22. 제 21 항에 있어서,
    상기 서브 펌프부는 상기 인터리브 동작 시 제2 펌프 클럭에 응답하여 상기 다수의 출력 전압들 중 제2 출력 전압을 생성하는 제2 스테이지;
    상기 제2 출력 전압을 제2 피드백 전압으로 수신하고, 수신된 상기 제2 피드백 전압에 응답하여 상기 제2 펌프 클럭을 생성하는 제2 앰프; 및
    상기 인터리브 동작 시 상기 제2 펌프 클럭을 상기 제2 스테이지에 제공하는 제1 스위치를 포함하는 메모리 장치.
  23. 제 22 항에 있어서,
    상기 서브 펌프부는 상기 논 인터리브 동작 시 상기 마스터 펌프부에서 생성된 상기 제1 펌프 클럭을 상기 제2 스테이지에 제공하기 위한 제2 스위치를 더 포함하는 메모리 장치.
  24. 제 22 항에 있어서,
    상기 제2 앰프는 상기 논 인터리브 동작 시 비활성화되는 메모리 장치.
  25. 제 18 항에 있어서,
    상기 전압 생성 회로는 상기 논 인터리브 동작 시 상기 마스터 펌프부의 출력단과 상기 서브 펌프부의 출력단을 전기적으로 연결하고, 상기 인터리브 동작 시 상기 마스터 펌프부의 출력단과 상기 서브 펌프부의 출력단을 전기적으로 차단하는 바이어스 스위치를 더 포함하는 메모리 장치.
  26. 인터리브 동작 시 제1 플레인 및 제2 플레인 각각에 대응하는 마스터 펌프부 및 서브 펌프부가 활성화되어 제1 출력 전압 및 상기 제2 출력 전압을 생성하는 단계;
    상기 제1 출력 전압을 상기 제1 플레인에 제공하고, 상기 제2 출력 전압을 상기 제2 플레인에 제공하여 상기 제1 플레인 및 상기 제2 플레인의 제반 동작을 인터리브 방식으로 수행하는 단계;
    논 인터리브 동작 시 상기 마스터 펌프부가 활성화되어 상기 제1 출력 전압을 생성하는 단계;
    상기 제1 출력 전압을 상기 제1 플레인 및 상기 제2 플레인 중 선택된 플레인에 제공하여 상기 선택된 플레인의 제반 동작을 논 인터리브 방식으로 수행하는 단계를 포함하는 메모리 장치.
  27. 제 26 항에 있어서,
    상기 논 인터리브 동작 시 상기 마스터 펌프부의 출력단과 상기 서브 펌프부의 출력단을 전기적으로 연결하는 단계를 더 포함하는 메모리 장치.
  28. 제 27 항에 있어서,
    상기 논 인터리브 동작 시 상기 서브 펌프부에 포함된 앰프는 비활성화되고, 상기 서브 펌프부는 상기 마스터 펌프부에서 생성된 펌핑 클럭에 응답하여 상기 제1 출력 전압 레벨을 가지는 상기 제2 출력 전압을 생성하는 메모리 장치.
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