CN111681699B - 存储器装置及操作存储器装置的方法 - Google Patents

存储器装置及操作存储器装置的方法 Download PDF

Info

Publication number
CN111681699B
CN111681699B CN201911022532.4A CN201911022532A CN111681699B CN 111681699 B CN111681699 B CN 111681699B CN 201911022532 A CN201911022532 A CN 201911022532A CN 111681699 B CN111681699 B CN 111681699B
Authority
CN
China
Prior art keywords
memory cells
dummy memory
dummy
source
threshold voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911022532.4A
Other languages
English (en)
Other versions
CN111681699A (zh
Inventor
李芸相
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111681699A publication Critical patent/CN111681699A/zh
Application granted granted Critical
Publication of CN111681699B publication Critical patent/CN111681699B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3472—Circuits or methods to verify correct erasure of nonvolatile memory cells whilst erasing is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本文提供了一种存储器装置及操作存储器装置的方法。存储器装置可以包括：存储器块，该存储器块包括多个正常存储器单元和多个虚设存储器单元；外围电路，该外围电路被配置为对存储器块执行擦除操作和软编程操作；以及控制逻辑，该控制逻辑被配置为控制外围电路以控制擦除操作和软编程操作，其中在软编程操作期间，多个虚设存储器单元中的第一虚设存储器单元的阈值电压被控制为高于多个虚设存储器单元中的第二虚设存储器单元的阈值电压。

Description

存储器装置及操作存储器装置的方法
技术领域
本公开的各种实施方式涉及电子装置，更具体地，涉及存储器装置及操作存储器装置的方法。
背景技术
最近，计算机环境的范例已转换为无处不在的计算，使得能够随时随地使用计算机系统。因此，诸如移动电话、数码相机和笔记本计算机之类的便携式电子装置的使用已迅速增加。通常，这样的便携式电子装置使用采用存储器装置的存储器系统，换句话说，使用数据储存装置。数据储存装置用作便携式电子装置的主存储器装置或辅存储器装置。
使用存储器装置的数据储存装置的优点在于，由于没有机械驱动部件，因此稳定性和耐久性优异，信息存取速度提高，并且功耗降低。作为具有这些优点的存储器系统的示例，数据储存装置可以包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
存储器装置分为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置尽管具有相对低的读写速度，但是即使在电力供应中断的情况下也可以保持其内存储的数据。因此，当需要存储无论是否连接到电源都需要保持的数据时，使用非易失性存储器装置。非易失性存储器装置的代表性示例可以包括只读存储器(ROM)、掩码ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪速分为NOR型存储器和NAND型存储器。
发明内容
本公开的实施方式可以提供一种存储器装置，其包括：存储器块，该存储器块包括多个正常存储器单元和多个虚设存储器单元；外围电路，该外围电路被配置为对存储器块执行擦除操作和软编程操作；以及控制逻辑，该控制逻辑被配置为控制外围电路以控制擦除操作和软编程操作，其中在软编程操作期间，多个虚设存储器单元中的第一虚设存储器单元的阈值电压被控制为高于多个虚设存储器单元中的第二虚设存储器单元的阈值电压。
本公开的实施方式可以提供一种操作存储器装置的方法，该方法包括：对存储器块执行擦除操作；对存储器块中所包括的多个虚设存储器单元执行软编程操作；以及在软编程操作完成之后，向虚设存储器单元中的第一虚设存储器单元施加附加编程电压至少一次。
本公开的实施方式可以提供一种操作存储器装置的方法，该方法包括：对包括多个正常存储器单元和多个虚设存储器单元的存储器块执行擦除操作；对多个虚设存储器单元执行第一软编程操作；以及对多个虚设存储器单元中的第一虚设存储器单元执行第二软编程操作。
附图说明
图1是例示根据本公开的实施方式的存储器系统的图。
图2是例示图1的存储器装置的图。
图3是例示图2的存储器块的图。
图4是例示根据本公开的实施方式的具有三维结构的存储器块的图。
图5是例示根据本公开的实施方式的具有三维结构的存储器块的图。
图6是用于说明根据本公开的实施方式的存储器装置的操作的流程图。
图7是用于说明根据本公开的实施方式的存储器装置的操作的流程图。
图8是例示包括图2中所示的存储器装置的存储器系统的实施方式的图。
图9是例示包括图2中所示的存储器装置的存储器系统的实施方式的图。
图10是例示包括图2中所示的存储器装置的存储器系统的实施方式的图。
图11是例示包括图2中所示的存储器装置的存储器系统的实施方式的图。
具体实施方式
在本说明书或本申请中所介绍的本公开的实施方式中的特定结构或功能描述仅用于描述本公开的实施方式。该描述不应被解释为限制说明书或申请中描述的实施方式。
现在将基于实施方式来描述本公开。然而，本公开可以以许多不同的形式来实施，并且不应该被解释为仅限于本文阐述的实施方式，而应当被解释为覆盖落入本公开的思想和技术范围内的修改、等同或替代。然而，应当理解，本说明书并非旨在将本公开限制于实施方式的那些示例，并且本公开旨在不仅覆盖实施方式的示例，而且还覆盖落入本公开的精神和范围内的各种替代、修改、等同物和其它实施方式。
将理解，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可以称为第二元件。类似地，第二元件也可以称为第一元件。
将理解，当元件被称为“联接”或“连接”到另一元件时，它可以直接联接或连接到另一元件，或者在它们之间可以存在中间元件。相反，应该理解，当元件被称为“直接联接”或“直接连接”到另一元件时，不存在中间元件。诸如“在……之间”、“直接在……之间”、“与……相邻”或“与……直接相邻”之类的表达元件之间关系的其它表述应该以相同的方式解释。
本文所使用的术语仅出于描述特定实施方式的目的，而并非旨在进行限制。在本公开中，单数形式旨在也包括复数形式，除非上下文另外明确指出。还将理解的是，术语“包括”、“包含”、“具有”等当在本说明书中使用时表示存在所提及的特征、整数、步骤、操作、元件、组件和/或它们的组合，但不排除存在或增加一个或更多个其它特征、整数、步骤、操作、元件、组件和/或其组合。
除非另有定义，否则本文所使用的包括技术术语和科学术语在内的所有术语具有与本公开所属领域的普通技术人员通常所理解的含义相同的含义。还将理解，除非本文明确地如此定义，否则本文使用的术语应被解释为具有与本说明书和相关领域的上下文中的含义一致的含义，并且将不会以理想化或过于形式化的意义来解释。
为了避免使本公开的主题不清楚，将省略本领域技术人员公知的功能和结构的详细描述。这旨在省略不必要的描述，以使本公开的主题清楚。
现在将在下文中参照附图描述本公开的各种实施方式，在附图中示出了本公开的优选实施方式，使得本领域的普通技术人员可以容易地实施本公开的技术构思。
本公开的各种实施方式可以涉及能够在存储器装置的擦除操作期间调整虚设存储器单元的阈值电压分布的存储器装置以及操作该存储器装置的方法。
图1是例示根据本公开的实施方式的存储器系统1000的图。
参照图1，存储器系统1000可以包括被配置为存储数据的存储器装置1100，以及被配置为在主机2000的控制下控制存储器装置1100的存储器控制器1200。
主机2000可以使用诸如外围组件互连-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议或串行附接SCSI(SAS)协议之类的接口协议与存储器系统1000通信。另外，为主机2000和存储器系统1000之间的数据通信目的而提供的接口协议不限于前述示例，并且可以是诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的接口协议中的任何一种。
存储器控制器1200可以控制存储器系统1000的整体操作以及主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于主机2000的请求来控制存储器装置1100以编程或读取数据。此外，存储器控制器1200可以响应于主机2000的请求来控制存储器装置1100并且擦除数据。在实施方式中，存储器装置1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、rambus动态随机存取存储器(RDRAM)或闪存。
存储器装置1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。
此外，存储器装置1100可以包括多个正常存储器单元和多个虚设存储器单元，并且在擦除操作期间对虚设存储器单元执行软编程操作。在对虚设存储器单元的软编程操作期间，存储器装置1100可以将虚设存储器单元编程为使得一些虚设存储器单元的阈值电压高于其它虚设存储器单元的阈值电压。
图2是例示图1的存储器装置1100的图。
参照图2，存储器装置1100可以包括被配置为存储数据的存储器单元阵列100。存储器装置1100可以包括外围电路200，外围电路200被配置为执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读取操作、以及用于擦除所存储的数据的擦除操作。存储器装置1100可以包括被配置为在存储器控制器(图1的1200)的控制下控制外围电路200的控制逻辑300。控制逻辑300可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列100可以包括多个存储器块MB1至MBk(110；k是正整数)。本地线LL和位线BL1至BLm(m是正整数)可以联接至存储器块MB1至MBk(110)中的每一个。例如，本地线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。本地线LL可以包括布置在第一选择线和字线之间的以及布置在第二选择线和字线之间的虚设线。这里，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。第一选择线可以包括两条或更多条源极选择线。例如，本地线LL可以包括字线、漏极选择线、源极选择线以及源极线SL。例如，本地线LL还可以包括虚设线。本地线LL可以联接至存储器块MB1至MBk(110)中的每一个。位线BL1至BLm可以共同联接至存储器块MB1至MBk(110)。存储器块MB1至MBk(110)可以被实施为二维结构或三维结构。例如，在具有二维结构的存储器块110中，可以在平行于基板的方向上布置存储器单元。例如，在具有三维结构的存储器块110中，可以在垂直于基板的方向上层叠存储器单元。
外围电路200可以在控制逻辑300的控制下对被选存储器块110执行编程操作、读取操作或擦除操作。例如，外围电路200可以包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压发生电路210可以响应于操作信号OP_CMD而生成要用于编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压发生电路210可以响应于操作信号OP_CMD而选择性地使本地线LL放电。例如，电压发生电路210可以在控制逻辑300的控制下生成软编程电压、擦除验证电压、第一软编程验证电压和第二软编程验证电压、通过电压、导通电压、截止电压等。
行解码器220可以响应于行解码器控制信号AD_signals1和AD_signals2而将操作电压Vop传输到联接至被选存储器块110的本地线LL。例如，行解码器220可以响应于行解码器控制信号AD_signals1，将由电压发生电路210所生成的操作电压(例如，软编程电压、擦除验证电压、第一软编程验证电压和第二软编程验证电压以及通过电压)选择性地施加到本地线LL中的字线，或者可以响应于行解码器控制信号AD_signals2，将由电压发生电路210所生成的操作电压(例如，导通电压和截止电压)选择性地施加到本地线LL中的源极选择线和漏极选择线。
页缓冲器组230可以包括联接至位线BL1至BLm的多个页缓冲器PB1至PBm(231)。页缓冲器PB1至PBm(231)可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBm(231)可以在读取操作或验证操作期间临时存储通过位线BL1至BLm接收的数据或感测位线BL1至BLm的电压或电流。
列解码器240可以响应于列地址CADD在输入/输出电路250和页缓冲器组230之间传输数据。例如，列解码器240可以通过数据线DL与页缓冲器231交换数据，或者可以通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从存储器控制器(图1的1200)接收的命令CMD或地址ADD发送到控制逻辑300，或者与列解码器240交换数据。
在读取操作或验证操作期间，通过/失败检查电路260可以响应于使能位VRY_BIT<#>而生成参考电流，并且可以将从页缓冲器组230接收的感测电压VPB与通过参考电流生成的参考电压进行比较并输出通过信号PASS或失败信号FAIL。
源极线驱动器270可以通过源极线SL联接至存储器单元阵列100中所包括的存储器单元，并且可以控制要施加到源极线SL的电压。例如，响应于从控制逻辑300接收的控制信号CTRL SL，源极线驱动器270可以在擦除操作期间向源极线SL提供擦除电压。擦除电压可以是随着已经施加擦除电压的次数的增加而按照步长电压(step voltage)逐渐增加的电压。
控制逻辑300可以通过响应于命令CMD和地址ADD而输出操作信号OP_CMD、行解码器控制信号AD_signals1和AD_signals2、页缓冲器控制信号PBSIGNALS以及使能位VRY_BIT<#>来控制外围电路200。另外，响应于通过信号PASS或失败信号FAIL，控制逻辑300可以在验证操作期间确定目标存储器单元是否已经通过验证。
在本公开的实施方式中，控制逻辑300可以控制外围电路200，使得在对存储器装置1100的被选存储器块(例如，MB1)中所包括的正常存储器单元和虚设存储器单元执行擦除操作之后，对虚设存储器单元执行软编程操作。此外，控制逻辑300可以控制外围电路200，使得在软编程操作期间，一些虚设存储器单元的阈值电压高于其它虚设存储器单元的阈值电压。前述其它虚设存储器单元可以是当存储器装置1100的数据储存容量不足时可以与正常存储器单元一起用于执行编程操作并存储数据的虚设存储器单元。
图3是例示图2的存储器块110的图。
参照图3，在存储器块110中，彼此平行布置的多条字线WL1至WLn可以联接在第一选择线SSL和第二选择线DSL之间。在此，第一选择线SSL可以是源极选择线，并且第二选择线DSL可以是漏极选择线。尽管附图示出了一条第一选择线SSL和一条第二选择线DSL，但是本公开不限于此。例如，可以设置至少两条或更多条第一选择线和至少两条或更多条第二选择线。
存储器块110可以包括在第一选择线SSL和最外字线WL1之间的多条源极虚设字线SDWL1到SDWL4，以及在第二选择线DSL和最外字线WLn之间的多条漏极虚设字线DDWL1到DDWL4。尽管附图例示了四条源极虚设字线SDWL1至SDWL4和四条漏极虚设字线DDWL1至DDWL4，但是本公开不限于此。例如，可以设置至少两条或更多条源极虚设字线和至少两条或更多条漏极虚设字线。
存储器块110可以包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别联接至多个串ST，并且源极线SL可以共同联接至多个串ST。多个串ST可以具有相同的配置；因此，下面将通过示例的方式描述联接至第一位线BL1的串ST。
串ST可以包括在源极线SL和第一位线BL1之间串联联接的源极选择晶体管SST、多个源极虚设存储器单元SDMC1至SDMC4、多个存储器单元MC0至MCn、多个漏极虚设存储器单元DDMC1至DDMC4以及漏极选择晶体管DST。多个存储器单元MC0至MCn可以定义为正常存储器单元。多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4可以定义为虚设存储器单元。
源极选择晶体管SST的源极可以联接至源极线SL，并且漏极选择晶体管DST的漏极可以联接至第一位线BL1。多个源极虚设存储器单元SDMC1至SDMC4可以串联联接在源极选择晶体管SST和最外存储器单元MC1之间。多个漏极虚设存储器单元DDMC1至DDMC4可以串联联接在漏极选择晶体管DST和最外存储器单元MCn之间。存储器单元MC1至MCn可以联接在源极虚设存储器单元SDMC1和漏极虚设存储器单元DDMC1之间。
包括在多个串ST中的源极选择晶体管SST的栅极可以联接至源极选择线SSL。漏极选择晶体管DST的栅极可以联接至漏极选择线DSL。多个源极虚设存储器单元SDMC1至SDMC4的栅极可以联接至多条源极虚设字线SDWL1至SDWL4。多个漏极虚设存储器单元DDMC1至DDMC4的栅极可以联接至多条漏极虚设字线DDWL1至DDWL4。多个存储器单元MC0至MCn的栅极可以联接至多条字线WL1至WLn。
多个源极虚设存储器单元SDMC1至SDMC4当中的与源极选择晶体管SST相邻设置的至少一个源极虚设存储器单元(例如SDMC1)以及多个漏极虚设存储器单元DDMC1至DDMC4当中的与漏极选择晶体管DST相邻设置的至少一个漏极虚设存储器单元(例如，DDMC1)可以被定义为第一虚设存储器单元。其它虚设存储器单元(例如，SDMC2至SDMC4和DDMC2至DDMC4)可以被定义为第二虚设存储器单元。第二虚设存储器单元可以是当存储器装置的数据储存容量不足时可以与正常存储器单元一起用于执行编程操作并存储数据的虚设存储器单元。
图4是例示根据本公开的实施方式的具有三维结构的存储器块110的图。
参照图4，每个存储器块110可以包括多个串ST11至ST1m和ST21至ST2m。在实施方式中，串ST11至ST1m和ST21至ST2m中的每个可以形成为“U”形。在第一存储器块MB1中，m个串可以沿行方向(即，X方向)布置。图4例示了两个串沿列方向(即，Y方向)布置，但这仅是为了说明。例如，可以沿列方向(Y方向)上布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可以包括至少一个源极选择晶体管SST、多个源极虚设存储器单元SDMC1至SDMC4、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT、多个漏极虚设存储器单元DDMC1至DDMC4、以及至少一个漏极选择晶体管DST。
多个源极虚设存储器单元SDMC1至SDMC4、多个漏极虚设存储器单元DDMC1至DDMC4、以及多个存储器单元MC1至MCn可以具有相似的结构。例如，多个源极虚设存储器单元SDMC1至SDMC4、多个漏极虚设存储器单元DDMC1至DDMC4、以及多个存储器单元MC1至MCn各自可以包括沟道层、隧道绝缘层、电荷捕获层、以及阻挡绝缘层。例如，可以在每个串中设置用于提供沟道层的柱。例如，可以在每个串中设置用于提供沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱。
每个串的源极选择晶体管SST可以联接在源极线SL和源极虚设存储器单元SDMC1之间。多个源极虚设存储器单元SDMC1至SDMC4可以联接在源极选择晶体管SST和存储器单元MC1之间。
在实施方式中，布置在同一行中的串的源极选择晶体管可以联接至沿行方向延伸的源极选择线。布置在不同行中的串的源极选择晶体管可以联接至不同的源极选择线。在图4中，第一行中的串ST11至ST1m的源极选择晶体管可以联接至第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可以联接至第二源极选择线SSL2。
在实施方式中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同联接至单条源极选择线。
多个源极虚设存储器单元SDMC1至SDMC4可以联接至多条源极虚设字线SDWL1至SDWL4。
每个串中的第一存储器单元MC1至第n存储器单元MCn可以联接在源极虚设存储器单元SDMC4和漏极虚设存储器单元DDMC4之间。
第一存储器单元MC1至第n存储器单元MCn可以划分为第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以在垂直方向(即，在Z方向上)连续地布置，并且彼此串联联接在源极虚设存储器单元SDMC4和管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn可以在垂直方向(Z方向)上连续地布置，并且彼此串联联接在管式晶体管PT和漏极虚设存储器单元DDMC4之间。第一存储器单元MC1至第p存储器单元MCp与第p+1存储器单元MCp+1至第n存储器单元MCn可以通过管式晶体管PT彼此联接。每个串的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接至第一字线WL1至第n字线WLn。
每个串的漏极选择晶体管DST可以联接在相应位线和漏极虚设存储器单元DDMC1之间。多个漏极虚设存储器单元DDMC1至DDMC4可以联接在漏极选择晶体管DST和存储器单元MCn之间。
沿行方向布置的串可以联接至沿行方向延伸的相应漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可以联接至第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可以联接至第二漏极选择线DSL2。
沿列方向布置的串可以联接至沿列方向延伸的相应位线。在图4中，第一列中的串ST11和ST21可以联接至第一位线BL1。第m列中的串ST1m和ST2m可以联接至第m位线BLm。
多个漏极虚设存储器单元DDMC1至DDMC4可以联接至多条漏极虚设字线DDWL1至DDWL4。
在沿行方向布置的串当中，联接至同一字线的存储器单元可以形成一页。例如，在第一行的串ST11至ST1m中联接至第一字线WL1的存储器单元可以形成单个页。在第二行的串ST21至ST2m中联接至第一字线WL1的存储器单元可以形成另一单个页。当选择了漏极选择线DSL1和DSL2中的任何一条时，可以选择布置在相应行中的串。当选择了字线WL1至WLn中的任何一条时，可以从被选串中选择相应的单个页。
图5是例示根据本公开的实施方式的具有三维结构的存储器块110的图。
参照图5，每个存储器块110可以包括多个串ST11'至ST1m'和ST21'至ST2m'。串ST11'至ST1m'和ST21'至ST2m'中的每一个可以沿垂直方向(即，沿Z方向)延伸。在每个存储器块110中，m个串可以沿行方向(即，沿X方向)布置。图5例示了两个串沿列方向(即，沿Y方向)布置，但这仅是为了说明。例如，可以沿列方向(Y方向)布置三个或更多个串。
多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可以包括至少一个源极选择晶体管SST、多个源极虚设存储器单元SDMC1至SDMC4、第一存储器单元MC1至第n存储器单元MCn、多个漏极虚设存储器单元DDMC1至DDMC4、以及至少一个漏极选择晶体管DST。
多个源极虚设存储器单元SDMC1至SDMC4、多个漏极虚设存储器单元DDMC1至DDMC4以及多个存储器单元MC1至MCn可以具有相似的结构。例如，多个源极虚设存储器单元SDMC1至SDMC4、多个漏极虚设存储器单元DDMC1至DDMC4、以及多个存储器单元MC1至MCn各自可以包括沟道层、隧道绝缘层、电荷捕获层、以及阻挡绝缘层。例如，可以在每个串中设置用于提供沟道层的柱。例如，可以在每个串中设置用于提供沟道层、隧道绝缘层、电荷捕获层、以及阻挡绝缘层中的至少一个的柱。
每个串的源极选择晶体管SST可以联接在源极线SL和源极虚设存储器单元SDMC1之间。多个源极虚设存储器单元SDMC1至SDMC4可以联接在源极选择晶体管SST和存储器单元MC1之间。
布置在同一行中的串的源极选择晶体管可以联接至同一源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可以联接至第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可以联接至第二源极选择线SSL2。在实施方式中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可以共同联接至单条源极选择线。
多个源极虚设存储器单元SDMC1至SDMC4可以联接至多条源极虚设字线SDWL1至SDWL4。
每个串中的第一存储器单元MC1至第n存储器单元MCn可以串联联接在源极虚设存储器单元SDMC4和漏极虚设存储器单元DDMC4之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接至第一字线WL1至第n字线WLn。
每个串的漏极选择晶体管DST可以联接在相应位线和漏极虚设存储器单元DDMC1之间。多个漏极虚设存储器单元DDMC1至DDMC4可以联接在漏极选择晶体管DST和存储器单元MCn之间。
沿行方向布置的串的漏极选择晶体管DST可以联接至沿行方向延伸的相应漏极选择线。第一行中的串ST11'至ST1m'的漏极选择晶体管DST可以联接至第一漏极选择线DSL1。第二行中的串ST21'至ST2m'的漏极选择晶体管DST可以联接至第二漏极选择线DSL2。
多个漏极虚设存储器单元DDMC1至DDMC4可以联接至多条漏极虚设字线DDWL1至DDWL4。
图6是用于说明根据本公开的实施方式的存储器装置的操作的流程图。
将参照图1至图6描述根据本公开的实施方式的存储器装置的操作。
在步骤S610，对多个存储器块110中的被选存储器块(例如，MB1)执行擦除操作。通过降低被选存储器块MB1中所包括的多个存储器单元MC1至MCn、多个源极虚设存储器单元SDMC1至SDMC4、以及多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压来执行擦除操作。
在擦除操作期间，源极线驱动器270可以生成擦除电压，并将生成的擦除电压施加到存储器块MB1的源极线SL。
随后，在步骤S620，执行擦除验证操作以感测多个存储器单元MC1至MCn、多个源极虚设存储器单元SDMC1至SDMC4、以及多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压。
在擦除验证操作确定步骤S630处，如果多个存储器单元MC1至MCn、多个源极虚设存储器单元SDMC1至SDMC4、以及多个漏极虚设存储器单元DDMC1至DDMC4中的一些的阈值电压高于第一目标阈值电压，则确定擦除操作失败(FAIL)，并且在步骤S640中将擦除电压重置为增加了第一步长电压Vstep1的值。此后，从步骤S620重新执行该过程。
在擦除验证操作确定步骤S630处，如果多个存储器单元MC1至MCn、多个源极虚设存储器单元SDMC1至SDMC4、以及多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压低于第一目标阈值电压，则确定擦除操作已通过(PASS)。
如果确定出擦除操作已通过，则在步骤S650对虚设存储器单元执行软编程操作。
在实施方式中，在软编程操作期间，多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压的电平可以被编程为高于多个存储器单元MC1至MCn的阈值电压的电平。可以通过将软编程电压施加到联接至多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4的源极虚设字线SDWL1至SDWL4和漏极虚设字线DDWL1至DDWL4来执行软编程操作。
随后，在步骤S660，执行软编程验证操作以感测多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压。
在软编程操作确定步骤S670处，如果确定多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压低于第二目标阈值电压，则确定出软编程操作已失败(FAIL)，并且在步骤S680将软编程电压重置为增加了第二步长电压Vstep2的值。此后，从步骤S660重新执行该过程。在实施方式中，第二目标阈值电压是低于0V的电压。
在软编程操作确定步骤S670处，如果确定出多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4中的一些的阈值电压等于或高于第二目标阈值电压，则确定出软编程操作已通过(PASS)。
如果确定出软编程操作已通过，则在步骤S690，将附加编程电压施加到虚设存储器单元的第一虚设存储器单元。
第一虚设存储器单元可以被定义为多个源极虚设存储器单元SDMC1至SDMC4当中的与源极选择晶体管SST相邻的至少一个源极虚设存储器单元(例如，SDMC1)以及多个漏极虚设存储器单元DDMC1至DDMC4当中的与漏极选择晶体管DST相邻的至少一个漏极虚设存储器单元(例如，DDMC1)二者。此外，在多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4当中，除了第一虚设存储器单元之外的其它源极虚设存储器单元和其它漏极虚设存储器单元可以被定义为第二虚设存储器单元。
附加编程电压可以是通过将在先前软编程操作期间施加的最后的软编程电压增加第二步长电压Vstep2而获得的电压。在实施方式中，施加附加编程电压的操作可以包括附加编程电压至少一次施加至第一虚设存储器单元的操作。在实施方式中，如果施加了至少两次附加编程电压，则与在先前的附加编程电压施加操作期间施加的附加编程电压相比，每个要施加的附加编程电压可以增加第二步长电压Vstep2。
通过附加编程电压施加操作，第一虚设存储器单元的阈值电压可以高于第二虚设存储器单元的阈值电压。
通过在附加编程电压施加操作之后跳过验证操作可以改善操作时间。
如上所述，在本公开的各种实施方式中，在已经对被选存储器块执行了擦除操作和软编程操作之后，对多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4当中的第一虚设存储器单元执行附加编程电压施加操作，使得第一虚设存储器单元的阈值电压可以增加到高于第二虚设存储器单元的阈值电压的值。
由于第一虚设存储器单元和第二虚设存储器单元的阈值电压高于存储器单元的阈值电压，所以可以可靠地控制被选存储器块中所包括的串的电压或电流。当存储器装置的数据储存容量不足时，阈值电压低于第一虚设存储器单元的第二虚设存储器单元可以与存储器单元一起用作存储数据的存储器单元。因此，可以提高存储器装置的容量。
图7是用于说明根据本公开的实施方式的存储器装置的操作的流程图。
将参照图1至图5和图7描述根据本公开的实施方式的存储器装置的操作。
在步骤S710，对多个存储器块110中的被选存储器块(例如，MB1)执行擦除操作。通过降低被选存储器块MB1中所包括的多个存储器单元MC1至MCn、多个源极虚设存储器单元SDMC1至SDMC4、以及多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压来执行擦除操作。
在擦除操作期间，源极线驱动器270可以生成擦除电压，并将生成的擦除电压施加到存储器块MB1的源极线SL。
随后，在步骤S720，执行擦除验证操作以感测多个存储器单元MC1至MCn、多个源极虚设存储器单元SDMC1至SDMC4、以及多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压。
在擦除验证操作确定步骤S730处，如果多个存储器单元MC1至MCn、多个源极虚设存储器单元SDMC1至SDMC4、以及多个漏极虚设存储器单元DDMC1至DDMC4中的一些的阈值电压高于第一目标阈值电压，则确定擦除操作失败(FAIL)，并且在步骤S740中将擦除电压重置为增加了第一步长电压Vstep1的值。此后，从步骤S720重新执行该过程。
在擦除验证操作确定步骤S730处，如果多个存储器单元MC1至MCn、多个源极虚设存储器单元SDMC1至SDMC4、以及多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压低于第一目标阈值电压，则确定擦除操作已通过(PASS)。
如果确定出擦除操作已通过，则在步骤S750对虚设存储器单元执行第一软编程操作。
在实施方式中，在第一软编程操作期间，多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压的电平可以被编程为高于多个存储器单元MC1至MCn的阈值电压的电平。可以通过将软编程电压施加到联接至多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4的源极虚设字线SDWL1至SDWL4和漏极虚设字线DDWL1至DDWL4来执行第一软编程操作。
随后，在步骤S760，执行第一软编程验证操作以感测多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压。
在验证操作确定步骤S770处，如果确定多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4的阈值电压低于第二目标阈值电压，则确定出第一软编程操作已失败(FAIL)，并且在步骤S780中将软编程电压重置为增加了第二步长电压Vstep2的值。此后，从步骤S760重新执行该过程。第二目标阈值电压可以对应于第一电平。第一电平可以是低于0V的电压电平。
在验证操作确定步骤S770处，如果确定出多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4中的一些的阈值电压等于或高于第二目标阈值电压，则确定出第一软编程操作已通过(PASS)。
如果确定出第一软编程操作已通过，则在步骤S790，对虚设存储器单元中的第一虚设存储器单元执行第二软编程操作。
第一虚设存储器单元可以被定义为多个源极虚设存储器单元SDMC1至SDMC4当中的与源极选择晶体管SST相邻的至少一个源极虚设存储器单元(例如，SDMC1)以及多个漏极虚设存储器单元DDMC1至DDMC4当中的与漏极选择晶体管DST相邻的至少一个漏极虚设存储器单元(例如，DDMC1)二者。此外，在多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4当中，除了第一虚设存储器单元之外的其它源极虚设存储器单元和其它漏极虚设存储器单元可以被定义为第二虚设存储器单元。
在实施方式中，在第二软编程操作期间，可以对第一虚设存储器单元进行编程，使得第一虚设存储器单元的阈值电压高于第二虚设存储器单元的阈值电压。
可以使用比在第一软编程操作期间使用的最后的软编程电压高的软编程电压来执行第二软编程操作。
此后，在步骤S800，执行第二验证操作以感测第一虚设存储器单元(例如，SDMC1和DDMC1)的阈值电压。
在验证操作确定步骤S810处，如果确定第一虚设存储器单元(例如，SDMC1和DDMC1)的阈值电压低于第三目标阈值电压，则确定第二软编程操作已失败(FAIL)，并且在步骤S820将软编程电压重置为增加了第三步长电压Vstep3的值。此后，从步骤S800重新执行该过程。第三目标阈值电压可以对应于第二电平。第二电平可以是高于第一电平的电压电平。
在验证操作确定步骤S810处，如果第一虚设存储器单元(例如，SDMC1和DDMC1)的阈值电压等于或高于第三目标阈值电压，则确定第二软编程操作已通过(PASS)。
如上所述，在本公开的各种实施方式中，在已经对被选存储器块执行了擦除操作和第一软编程操作之后，对多个源极虚设存储器单元SDMC1至SDMC4和多个漏极虚设存储器单元DDMC1至DDMC4当中的第一虚设存储器单元执行第二软编程操作，使得第一虚设存储器单元的阈值电压可以增加到高于第二虚设存储器单元的阈值电压的值。
由于第一虚设存储器单元和第二虚设存储器单元的阈值电压高于存储器单元的阈值电压，所以可以可靠地控制被选存储器块中所包括的串的电压或电流。当存储器装置的数据储存容量不足时，阈值电压低于第一虚设存储器单元的第二虚设存储器单元可以与存储器单元一起用作存储数据的存储器单元。因此，可以提高存储器装置的容量。
图8是例示包括图2所示的存储器装置的存储器系统30000的实施方式的图。
参照图8，存储器系统30000可以实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置1100和被配置为控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制存储器装置1100的数据存取操作，例如，编程操作、擦除操作或读取操作。
在存储器控制器1200的控制下，编程在存储器装置1100中的数据可以通过显示器3200输出。
无线电收发器3300可以通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号改变为能够在处理器3100中处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并将处理后的信号发送至存储器控制器1200或显示器3200。存储器控制器1200可以将处理器3100处理后的信号编程到存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并将改变后的无线电信号通过天线ANT输出到外部装置。输入装置3400可以用于输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据。输入装置3400可以实现为诸如触摸板和计算机鼠标之类的指示装置、键板或键盘。处理器3100可以控制显示器3200的操作，使得通过显示器3200输出从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据。
在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以实现为处理器3100的一部分或与处理器3100分开提供的芯片。
图9是例示包括图2所示的存储器装置的存储器系统40000的实施方式的图。
参照图9，存储器系统40000可以实现为个人计算机(PC)、平板电脑、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置1100以及被配置为控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据从输入装置4200输入的数据通过显示器4300输出存储器装置1100中所存储的数据。例如，输入装置4200可以实现为诸如触摸板或计算机鼠标之类的指示装置、键板或键盘。
处理器4100可以控制存储器系统40000的整体操作并控制存储器控制器1200的操作。在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以实现为处理器4100的一部分或与处理器4100分开提供的芯片。
图10是例示包括图2所示的存储器装置的存储器系统50000的实施方式的图。
参照图10，存储器系统50000可以实现为图像处理装置，例如，数码相机、配备有数码相机的便携式电话、配备有数码相机的智能电话、或配备有数码相机的平板PC。
存储器系统50000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换成数字信号。转换后的数字信号可以被发送到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可以通过显示器5300输出，或者可以通过存储器控制器1200存储在存储器装置1100中。在处理器5100或存储器控制器1200的控制下，存储器装置1100中所存储的数据可以通过显示器5300输出。
在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以实现为处理器5100的一部分或与处理器5100分开提供的芯片。
图11是例示包括图2所示的存储器装置的存储器系统70000的实施方式的图。
参照图11，存储器系统70000可以实现为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是不限于此。
卡接口7100可以根据主机60000的协议在主机60000和存储器控制器1200之间的数据交换进行接口连接。在实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。这里，卡接口可以指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或信号传输方案。
当存储器系统70000连接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。
在本公开的各种实施方式中，在存储器装置的擦除操作期间，执行软编程操作，使得多个虚设存储器单元中的一些的阈值电压低于其它虚设存储器单元的阈值电压，从而可以改善存储器单元的电特性。具有相对低的阈值电压的虚设存储器单元用于数据存储，从而可以提高存储器装置的容量。
尽管已经公开了本公开的实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种变型、添加和替换。
因此，本公开的范围必须由所附权利要求和权利要求的等同物限定，而不是由它们之前的描述限定。
在上述实施方式中，可以选择性地执行或跳过所有步骤。另外，每个实施方式中的步骤可以不总是以规则顺序执行。此外，本说明书和附图中公开的实施方式旨在帮助本领域的普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。换句话说，本公开所属领域的普通技术人员将能够理解，基于本公开的技术范围可以有各种变型。
已经参照附图描述了本公开的实施方式，并且在说明书中使用的特定术语或词语应当根据本公开的精神来解释，而不限制本公开的主题。应当理解，本文描述的基本构思的许多变型和修改仍将落入如所附权利要求及其等同物所限定的本公开的精神和范围内。
相关申请的交叉引用
本申请要求于2019年3月11日向韩国知识产权局提交的韩国专利申请No.10-2019-0027736的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储器块，该存储器块包括多个选择晶体管、多个正常存储器单元和设置在所述多个选择晶体管与所述多个正常存储器单元之间的多个虚设存储器单元；
外围电路，该外围电路被配置为对所述存储器块执行擦除操作和软编程操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路以控制所述擦除操作和所述软编程操作，其中，在所述软编程操作期间，所述多个虚设存储器单元当中的与所述多个选择晶体管相邻的第一虚设存储器单元的阈值电压被控制为高于所述多个虚设存储器单元当中的与所述多个正常存储器单元相邻的第二虚设存储器单元的阈值电压。
2.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路，使得在所述软编程操作中的第一软编程操作期间，所述多个虚设存储器单元的阈值电压高于所述正常存储器单元的阈值电压。
3.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述外围电路，使得在所述第一软编程操作期间，所述多个虚设存储器单元的阈值电压被编程为低于0V。
4.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述外围电路，使得在所述软编程操作中的第二软编程操作期间，所述第一虚设存储器单元的阈值电压高于所述第二虚设存储器单元的阈值电压。
5.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路，使得在所述软编程操作期间，所述多个虚设存储器单元的阈值电压高于所述正常存储器单元的阈值电压。
6.根据权利要求5所述的存储器装置，其中，所述控制逻辑控制所述外围电路，使得在所述多个虚设存储器单元的阈值电压高于所述正常存储器单元的阈值电压之后，附加编程电压被施加至所述第一虚设存储器单元至少一次。
7.根据权利要求1所述的存储器装置，其中，所述多个选择晶体管包括源极选择晶体管和漏极选择晶体管。
8.根据权利要求7所述的存储器装置，其中，所述第一虚设存储器单元包括多个源极虚设存储器单元当中与所述源极选择晶体管相邻的至少一个源极虚设存储器单元以及多个漏极虚设存储器单元当中与所述漏极选择晶体管相邻的至少一个漏极虚设存储器单元。
9.根据权利要求8所述的存储器装置，其中，所述第二虚设存储器单元包括所述多个虚设存储器单元当中的除了所述第一虚设存储器单元以外的虚设存储器单元。
10.一种操作存储器装置的方法，该方法包括以下步骤：
对存储器块执行擦除操作；
对包括在所述存储器块中的多个虚设存储器单元执行软编程操作；以及
在所述软编程操作完成之后，向所述多个虚设存储器单元中的第一虚设存储器单元施加附加编程电压至少一次。
11.根据权利要求10所述的方法，
其中，所述存储器块包括串联联接在源极线和位线之间的源极选择晶体管、多个源极虚设存储器单元、多个正常存储器单元、多个漏极虚设存储器单元和漏极选择晶体管，并且
其中，所述多个虚设存储器单元包括所述多个源极虚设存储器单元和所述多个漏极虚设存储器单元。
12.根据权利要求11所述的方法，其中，所述第一虚设存储器单元包括所述多个源极虚设存储器单元当中与所述源极选择晶体管相邻的至少一个源极虚设存储器单元以及所述多个漏极虚设存储器单元当中与所述漏极选择晶体管相邻的至少一个漏极虚设存储器单元。
13.根据权利要求11所述的方法，其中，所述软编程操作被执行为使得所述多个虚设存储器单元的阈值电压高于所述多个正常存储器单元的阈值电压。
14.根据权利要求11所述的方法，
其中，施加所述附加编程电压的步骤被执行为使得所述第一虚设存储器单元的阈值电压高于第二虚设存储器单元的阈值电压，并且
其中，所述第二虚设存储器单元包括所述多个虚设存储器单元当中的除了所述第一虚设存储器单元以外的虚设存储器单元。
15.一种操作存储器装置的方法，该方法包括以下步骤：
对包括多个正常存储器单元和多个虚设存储器单元的存储器块执行擦除操作；
对所述多个虚设存储器单元执行第一软编程操作；以及
对所述多个虚设存储器单元中的第一虚设存储器单元执行第二软编程操作。
16.根据权利要求15所述的方法，
其中，所述存储器块包括串联联接在源极线和位线之间的源极选择晶体管、多个源极虚设存储器单元、多个正常存储器单元、多个漏极虚设存储器单元和漏极选择晶体管，并且
其中，所述多个虚设存储器单元包括所述多个源极虚设存储器单元和所述多个漏极虚设存储器单元。
17.根据权利要求16所述的方法，其中，所述第一虚设存储器单元包括所述多个源极虚设存储器单元当中与所述源极选择晶体管相邻的至少一个源极虚设存储器单元以及所述多个漏极虚设存储器单元当中与所述漏极选择晶体管相邻的至少一个漏极虚设存储器单元。
18.根据权利要求15所述的方法，其中，所述第一软编程操作被执行为使得所述多个虚设存储器单元的阈值电压高于所述多个正常存储器单元的阈值电压。
19.根据权利要求15所述的方法，
其中，所述第二软编程操作被执行为使得所述第一虚设存储器单元的阈值电压高于第二虚设存储器单元的阈值电压，并且
其中，所述第二虚设存储器单元包括所述多个虚设存储器单元当中的除了所述第一虚设存储器单元以外的虚设存储器单元。
20.根据权利要求19所述的方法，其中，在所述第二软编程操作完成之后，所述第二虚设存储器单元具有低于0V的阈值电压。
CN201911022532.4A 2019-03-11 2019-10-25 存储器装置及操作存储器装置的方法 Active CN111681699B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0027736 2019-03-11
KR1020190027736A KR20200108713A (ko) 2019-03-11 2019-03-11 메모리 장치 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
CN111681699A CN111681699A (zh) 2020-09-18
CN111681699B true CN111681699B (zh) 2023-09-15

Family

ID=72422626

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911022532.4A Active CN111681699B (zh) 2019-03-11 2019-10-25 存储器装置及操作存储器装置的方法

Country Status (3)

Country Link
US (1) US10923201B2 (zh)
KR (1) KR20200108713A (zh)
CN (1) CN111681699B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915117A (zh) * 2013-01-09 2014-07-09 旺宏电子股份有限公司 一种具有三维与非门阵列的快闪存储装置及其操作方法
CN104835525A (zh) * 2014-02-07 2015-08-12 爱思开海力士有限公司 半导体存储器件和包括半导体存储器件的存储系统
CN106157999A (zh) * 2015-05-15 2016-11-23 爱思开海力士有限公司 包括虚设存储单元的半导体存储器件及其操作方法
US9721664B2 (en) * 2014-04-14 2017-08-01 Samsung Electronics Co., Ltd. Memory devices and methods of operating the memory devices by programming normal cells after programming a first dummy cell
CN107230497A (zh) * 2016-03-25 2017-10-03 爱思开海力士有限公司 半导体器件及其操作方法
CN107578793A (zh) * 2016-07-04 2018-01-12 三星电子株式会社 非易失性存储器系统和非易失性存储器装置的操作方法
CN108231103A (zh) * 2016-12-14 2018-06-29 三星电子株式会社 具有虚设单元的非易失性存储器装置及控制其的方法
CN108538331A (zh) * 2017-03-06 2018-09-14 桑迪士克科技有限责任公司 存储器中的第一读取对策
CN109427400A (zh) * 2017-08-21 2019-03-05 爱思开海力士有限公司 存储器装置及其操作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100754894B1 (ko) * 2005-04-20 2007-09-04 삼성전자주식회사 더미 메모리 셀을 가지는 낸드 플래시 메모리 장치
JP2008084471A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
JP2008135100A (ja) * 2006-11-28 2008-06-12 Toshiba Corp 半導体記憶装置及びそのデータ消去方法
JP2008140488A (ja) * 2006-12-04 2008-06-19 Toshiba Corp 半導体記憶装置
JP2008146771A (ja) * 2006-12-12 2008-06-26 Toshiba Corp 半導体記憶装置
KR100896190B1 (ko) * 2007-06-11 2009-05-12 삼성전자주식회사 불휘발성 메모리 장치의 소거 방법
US8199579B2 (en) * 2009-09-16 2012-06-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR101642930B1 (ko) 2009-10-14 2016-07-27 삼성전자주식회사 더미 셀을 갖는 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR101281706B1 (ko) * 2011-02-28 2013-07-03 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그의 소거 동작 제어 방법
KR20140016712A (ko) * 2012-07-31 2014-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20160058521A (ko) 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102624612B1 (ko) * 2016-11-15 2024-01-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102648779B1 (ko) * 2016-12-01 2024-03-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915117A (zh) * 2013-01-09 2014-07-09 旺宏电子股份有限公司 一种具有三维与非门阵列的快闪存储装置及其操作方法
CN104835525A (zh) * 2014-02-07 2015-08-12 爱思开海力士有限公司 半导体存储器件和包括半导体存储器件的存储系统
US9721664B2 (en) * 2014-04-14 2017-08-01 Samsung Electronics Co., Ltd. Memory devices and methods of operating the memory devices by programming normal cells after programming a first dummy cell
CN106157999A (zh) * 2015-05-15 2016-11-23 爱思开海力士有限公司 包括虚设存储单元的半导体存储器件及其操作方法
CN107230497A (zh) * 2016-03-25 2017-10-03 爱思开海力士有限公司 半导体器件及其操作方法
CN107578793A (zh) * 2016-07-04 2018-01-12 三星电子株式会社 非易失性存储器系统和非易失性存储器装置的操作方法
CN108231103A (zh) * 2016-12-14 2018-06-29 三星电子株式会社 具有虚设单元的非易失性存储器装置及控制其的方法
CN108538331A (zh) * 2017-03-06 2018-09-14 桑迪士克科技有限责任公司 存储器中的第一读取对策
CN109427400A (zh) * 2017-08-21 2019-03-05 爱思开海力士有限公司 存储器装置及其操作方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Caleb Yu-Sheng Cho等.A novel self-aligned highly reliable sidewall split-gate flash memory.《IEEE Transactions on Electron Devices》.2006,第53卷(第03期),第465-473页. *
Xingqi Zou等.Investigation of Cycling-Induced Dummy Cell Disturbance in 3D NAND Flash Memory.《IEEE Electron Device Letters》.2017,第39卷(第2期), 第188-191页. *
郭存壮.阻变存储器电路设计.《中国优秀硕士学位论文全文数据库 (信息科技辑)》.2013,(第04期),第I137-43页. *

Also Published As

Publication number Publication date
US20200294606A1 (en) 2020-09-17
CN111681699A (zh) 2020-09-18
KR20200108713A (ko) 2020-09-21
US10923201B2 (en) 2021-02-16

Similar Documents

Publication Publication Date Title
CN110047549B (zh) 存储器系统及其操作方法
US20200310646A1 (en) Controller, memory system including the same, and method of operating memory system
KR102635466B1 (ko) 메모리 장치 및 그것의 동작 방법
CN111402944B (zh) 具有改进的编程和擦除操作的存储器装置及其操作方法
CN110729016B (zh) 存储器装置、存储器系统及操作该存储器装置的方法
US11113189B2 (en) Memory system to perform read reclaim and garbage collection, and method of operating the same
CN111240585B (zh) 控制器、包括控制器的存储器系统及其操作方法
CN113129972A (zh) 存储器装置及其操作方法
CN110021330B (zh) 存储器系统及其操作方法
US20200160918A1 (en) Memory system and method of operating the same
US11462272B2 (en) Memory device and operating method thereof
CN110827870A (zh) 存储器装置及其操作方法
US11093325B2 (en) Controller, memory system including the same, and method of operating memory system
US10726887B2 (en) Memory device and operating method of the memory device
CN111681699B (zh) 存储器装置及操作存储器装置的方法
US11508439B2 (en) Memory device having a control logic to control program operations and method of operating the same
CN112309469B (zh) 存储器装置及其操作方法
CN117316242A (zh) 存储器设备及其操作方法
CN114792544A (zh) 存储器设备以及操作存储器设备的方法
CN114446360A (zh) 存储器装置及其操作方法
CN114758690A (zh) 存储器设备、存储器系统和操作存储器设备的方法
CN112767986A (zh) 存储器设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant