CN117316242A - 存储器设备及其操作方法 - Google Patents

存储器设备及其操作方法 Download PDF

Info

Publication number
CN117316242A
CN117316242A CN202310077069.3A CN202310077069A CN117316242A CN 117316242 A CN117316242 A CN 117316242A CN 202310077069 A CN202310077069 A CN 202310077069A CN 117316242 A CN117316242 A CN 117316242A
Authority
CN
China
Prior art keywords
negative voltage
memory
memory device
memory blocks
voltage applying
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310077069.3A
Other languages
English (en)
Inventor
朴炳俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN117316242A publication Critical patent/CN117316242A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本公开的实施例涉及存储器设备及其操作方法。一种存储器设备及其操作方法包括：存储器单元阵列，包括多个存储器块；以及外围电路，用于对多个存储器块执行编程操作、读取操作或擦除操作。该存储器设备和方法还包括：负电压生成电路，用于在负电压施加操作中将负电压施加到多个存储器块的位线或源极线或者位线和源极线。存储器设备和方法还包括：控制逻辑，用于控制外围电路以执行编程操作、读取操作或擦除操作，并且在通电操作之后控制负电压生成电路以执行负电压施加操作。

Description

存储器设备及其操作方法
相关申请的交叉引用
本申请要求于2022年6月29日在韩国知识产权局提交的韩国专利申请号10-2022-0080069的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开总体上涉及一种电子设备，并且更具体地，涉及一种存储器设备及其操作方法。
背景技术
最近的计算机环境范例已经转变为无处不在的计算环境，在该计算环境中可以随时随地使用计算系统。这促进了诸如移动电话、数字相机、笔记本计算机等便携式电子设备的使用的增加。这样的便携式电子设备通常可以包括使用存储器设备的存储器系统，即，数据存储设备。数据存储设备可以被用作便携式电子设备的主存储器设备或辅助存储器设备。
由于使用存储器设备的数据存储设备没有机械驱动部分，因此具有优异的稳定性和耐久性、高信息存取速度和低功耗。在具有这样的优点的存储器系统的示例中，数据存储设备包括通用串行总线(USB)存储器设备、具有各种接口的存储器卡、固态驱动器(SSD)等。
存储器设备通常被分类为易失性存储器设备或非易失性存储器设备。
非易失性存储器设备具有相对较慢的写入和读取速度，但是即使在电源的供应被中断时也保留所存储的数据。因此，非易失性存储器设备被用来存储无论电源是否被供应都将被保留的数据。非易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。快闪存储器被分类为NOR型快闪存储器或NAND型快闪存储器。
发明内容
一些实施例提供了一种存储器设备以及一种该存储器设备的操作方法，该存储器设备能够将负电压施加到存储器块的位线和源极线，以防止在对目标块执行编程、读取或擦除操作之后发生的共享块的第一页的读取失败。
根据本公开的一种实施例，一种存储器设备包括：存储器单元阵列，包括多个存储器块；外围电路，被配置为对多个存储器块执行编程操作、读取操作或擦除操作；负电压生成电路，被配置为在负电压施加操作中将负电压施加到多个存储器块的位线或源极线或者位线和源极线；以及控制逻辑，被配置为控制外围电路以执行编程操作、读取操作或擦除操作，并且在通电操作之后控制负电压生成电路以执行负电压施加操作。
根据本公开的是一种操作存储器设备的方法，该方法包括：随着电源电压从存储器设备外部被供应至存储器设备，执行通电操作以对存储器设备加电；以及执行将负电压施加到多个存储器块的位线或源极线或者位线和源极线的负电压施加操作。
根据本公开的是一种操作存储器设备的方法，该方法包括：随着电源电压从存储器设备外部被供应至存储器设备，执行通电操作以对存储器设备加电；执行将负电压施加到多个存储器块的位线或源极线或者位线和源极线的负电压施加操作；以及当在执行负电压施加操作之后经过设置时间时，再次执行负电压施加操作。
附图说明
现在将在下文中参考附图更充分地描述示例实施例，然而，它们可以以不同的形式实施，并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将示例实施例的范围充分地传达给本领域技术人员。
在附图中，为了图示的清楚起见，大小可能被夸大。应当理解的是，当一个元件被称为在两个元件“之间”时，它可以是该两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。相似的附图标记自始至终指代相似的元件。
图1是图示了根据本公开的一个实施例的存储器系统的图。
图2是图示了图1中所示的存储器设备的图。
图3是图示了图2中所示的存储器块的图。
图4是图示了三维地配置的存储器块的一个实施例的图。
图5是图示了根据本公开的一个实施例的存储器设备的操作方法的流程图。
图6是图示了根据本公开的另一个实施例的存储器设备的操作方法的流程图。
图7是图示了存储器系统的另一个实施例的图。
图8是图示了存储器系统的另一个实施例的图。
图9是图示了存储器系统的另一个实施例的图。
图10是图示了存储器系统的另一个实施例的图。
具体实施方式
本文所公开的具体结构或功能性说明仅是出于描述根据本公开的概念的实施例的目的而示出的。根据本公开的概念的实施例可以以各种形式来实现，并且不应被解释为限于本文所阐述的实施例。
在下文中，为了使本领域的技术人员能够容易地实现本公开的技术精神，将参考附图详细描述本公开的实施例。
图1是图示了根据本公开的一个实施例的存储器系统的图。
参考图1，存储器系统1000可以包括：存储器设备1100，被配置为存储数据；以及存储器控制器1200，被配置为在主机2000的控制下控制存储器设备1100。
主机2000可以通过使用诸如高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议来与存储器系统1000通信。另外，主机2000与存储器系统1000之间的接口协议不限于上述示例，并且可以是其他接口协议之一，诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型盘接口(ESDI)和集成驱动电子设备(IDE)。
存储器控制器1200可以控制存储器系统1000的整体操作，并且控制主机2000和存储器设备1100之间的数据交换。例如，存储器控制器1200可以控制存储器设备1100以根据主机2000的请求对数据进行编程或读取。在编程操作中，存储器控制器1200可以向存储器设备1100发送与编程操作相对应的命令CMD、地址ADD以及要被编程的数据DATA。此外，在读取操作中，存储器控制器1200可以接收并临时存储从存储器设备1100读取的数据DATA，并将临时存储的数据DATA发送到主机2000。
存储器设备1100可以在存储器控制器1200的控制下执行编程、读取或擦除操作。
在一些实施例中，存储器设备1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或快闪存储器。
此外，存储器设备1100可以在通电操作之后将负电压施加到被包括在存储器设备1100中的多个存储器块的位线和源极线。因此，可以去除被包括在多个存储器块中的每一个中的串的沟道中残留的空穴。这可以被定义为负电压施加操作。此外，当在执行负电压施加操作之后经过设置时间时，存储器设备1100可以再次执行负电压施加操作。此外，在执行负电压施加操作之后，当多个存储器块的编程/擦除循环被重复的次数超过设置次数时，存储器设备1100可以再次执行负电压施加操作。
图2是图示了图1中所示的存储器设备的图。
参考图2，存储器设备1100可以包括在其中存储数据的存储器单元阵列100。存储器设备1100可以包括外围电路200，该外围电路200被配置为执行用于在存储器单元阵列100中存储数据的编程操作、用于输出所存储的数据的读取操作以及用于擦除所存储的数据的擦除操作。存储器设备1100可以包括控制逻辑300，其在存储器控制器(图1中所示的1200)的控制下控制外围电路200。存储器设备1100可以包括负电压生成电路400，该负电压生成电路400用于在负电压施加操作中将负电压Vneg施加到存储器单元阵列100的位线BL1至BLm或源极线SL或者位线BL1至BLm和源极线SL。
存储器单元阵列100可以包括多个存储器块MB1至MBk 110(k是正整数)。局部线LL和位线BL1至BLm(m是正整数)可以连接到存储器块MB1至MBk 110中的每一个。例如，局部线LL可以包括第一选择线、第二选择线以及布置在该第一选择线与该第二选择线之间的多条字线。此外，局部线LL可以包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可以包括字线、漏极选择线和源极选择线以及源极线SL。例如，局部线LL还可以包括虚设线。例如，局部线LL还可以包括管道线。局部线LL可以连接到存储器块MB1至MBk 110中的每一个，并且位线BL1至BLm可以共同连接到存储器块MB1至MBk 110。存储器块MB1至MBk110可以被实现为二维结构或三维结构。例如，在具有二维结构的存储器块110中，存储器单元可以沿平行于衬底的方向布置。例如，在具有三维结构的存储器块110中，存储器单元可以沿垂直于衬底的方向堆叠。
外围电路200可以被配置为在控制逻辑300的控制下执行被选择的存储器块110的编程、读取和擦除操作。例如，外围电路200可以包括电压生成电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压生成电路210可以响应于操作信号OP_CMD来生成被用于编程、读取和擦除操作的各种操作电压Vop。此外，电压生成电路210可以响应于操作信号OP_CMD而选择性地使局部线LL放电。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压、读取电压、通过电压、多个设置电压等。
行解码器220可以响应于行解码器控制信号AD_signals而将操作电压Vop传送到连接到被选择的存储器块110的局部线LL。例如，在编程操作中，行解码器220可以响应于行解码器控制信号AD_signals而将由电压生成电路210生成的编程电压施加到局部线LL之中的被选择的字线，并且将由电压生成电路210生成的通过电压施加到未被选择的字线。在读取操作中，响应于行解码器控制信号AD_signals，行解码器220可以顺序地将由电压生成电路210生成的多个读取电压施加到局部线LL之中的被选择的字线，并且将由电压生成电路210生成的通过电压施加到未被选择的字线。
页缓冲器组230可以包括连接到位线BL1至BLm的多个页缓冲器PB1至PBm 231。页缓冲器PB1至PBm 231可以响应于页缓冲器控制信号PBSIGNALS而进行操作。例如，在编程操作中，页缓冲器PB1至PBm 231可以临时存储将被编程的数据，并且基于该临时存储的将被编程的数据来控制位线BL1至BLm的电位电平。此外，在读取或编程验证操作中，页缓冲器PB1至PBm 231可以感测位线BL1至BLm的电压或电流。
列解码器240可以响应于列地址CADD而在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL而与页缓冲器231交换数据，或者通过列线CL而与输入/输出电路250交换数据。
输入/输出电路250可以将从存储器控制器(图1中所示的1200)传送的命令CMD和地址ADD传送到控制逻辑300，或者与列解码器240交换数据DATA。
在读取操作或编程验证操作中，通过/失败检查电路260可以响应于允许位VRY_BIT<#>而生成参考电流，并且通过将从页缓冲器组230接收到的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。感测电压VPB可以是基于在编程验证操作中被确定为通过的存储器单元的数目来进行控制的电压。
源极线驱动器270可以通过源极线SL而连接到被包括在存储器单元阵列100中的存储器单元，并且控制施加到该源极线SL的电压。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并基于该源极线控制信号CTRL_SL控制施加到源极线SL的源极线电压。
控制逻辑300可以通过响应于命令CMD和地址ADD而输出操作信号OP_CMD、行解码器控制信号AD_signals、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。
控制逻辑300可以生成并输出用于控制负电压生成电路400以在存储器设备1100的通电操作之后执行负电压施加操作的沟道控制信号CTRL_CH。此外，当在执行负电压施加操作之后经过设置时间时，控制逻辑300可以生成并输出用于控制负电压生成电路400以再次执行负电压施加操作的沟道控制信号CTRL_CH。例如，当在执行负电压施加操作之后经过设置时间时，控制逻辑300可以控制负电压生成电路400以在存储器设备1100的待机间隔期间再次执行负电压施加操作。此外，当在执行负电压施加操作之后被包括在存储器单元阵列100中的多个存储器块MB1至MBk 110的编程/擦除循环被重复的次数超过设置次数时，控制逻辑300可以生成并输出用于控制负电压生成电路400以再次执行负电压施加操作的沟道控制信号CTRL_CH。例如，当多个存储器块MB1至MBk 110的编程/擦除循环被重复的次数超过设置次数时，控制逻辑300可以控制负电压生成电路400以在存储器设备1100的待机间隔期间再次执行负电压施加操作。
响应于由控制逻辑300生成的沟道控制信号CTRL_CH，负电压生成电路400可以将负电压Vneg施加到多个存储器块MB1至MBk110的位线BL1至BLm或源极线SL或者多个存储器块MB1至MBk110的位线BL1至BLm和源极线。
图3是图示了图2中所示的存储器块110的图。
参考图3，在存储器块110中，彼此平行布置的多条字线可以连接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储器块110可以包括连接在位线BL1至BLm和源极线SL之间的多个串ST。位线BL1至BLm可以分别连接到串ST，并且源极线SL可以共同连接到串ST。串ST可以彼此相同地被配置，并且因此，将作为示例详细描述连接到第一位线BL1的串ST。
串ST可以包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可以被包括在一个串ST中，并且其数目大于图中所示的存储器单元F1至F16的数目的存储器单元可以被包括在一个串ST中。
源极选择晶体管SST的源极可以连接到源极线SL，并且漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储器单元F1至F16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。被包括在不同串ST中的源极选择晶体管SST的栅极可以连接到源极选择线SSL，被包括在不同串ST中的漏极选择晶体管DST的栅极可以连接到漏极选择线DSL，并且被包括在不同串ST中的存储器单元F1至F16的栅极可以连接到多条字线WL1至WL16。被包括在不同串ST中的存储器单元之中的连接到相同字线的一组存储器单元可以被称为页PPG。因此，其数目对应于字线WL1至WL16的数目的页PPG可以被包括在存储器块110中。
图4是图示了三维地配置的存储器块的一个实施例的图。
参考图4，存储器单元阵列100可以包括多个存储器块MB1至MBk 110。存储器块110可以包括多个串ST11至ST1m和ST21至ST2m。在一个实施例中，多个串ST11至ST1m和ST21至ST2m中的每一个可以被形成为“I”形或“U”形。在第一存储器块MB1中，m个串可以沿行方向(X方向)布置。尽管在图4中图示了两个串沿列方向(Y方向)布置的情况，但是这是为了便于说明，并且可以沿列方向(Y方向)布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn和至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以连接在源极线SL和存储器单元MC1至MCn之间。被布置在相同的行上的串的源极选择晶体管可以连接到相同的源极选择线。被布置在第一行上的串ST11至ST1m的源极选择晶体管可以连接到第一源极选择线SSL1。被布置在第二行上的串ST21至ST2m的源极选择晶体管可以被连接到第二源极选择线SSL2。在另一个实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同连接到一条源极选择线。
每个串的第一至第n存储器单元MC1至MCn可以彼此串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可以分别连接到第一至第n字线WL1至WLn。
在一个实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以被用作虚设存储器单元。当虚设存储器单元被提供时，对应串的电压或电流可以被稳定地控制。因此，可以提高存储在存储器块110中的数据的可靠性。
每个串的漏极选择晶体管DST可以连接在位线和存储器单元MC1至MCn之间。沿行方向布置的串的漏极选择晶体管DST可以连接到在沿行方向延伸的漏极选择线。在第一行上的串ST11至ST1m的漏极选择晶体管DST可以连接到第一漏极选择线DSL1。在第二行上的串ST21至ST2m的漏极选择晶体管DST可以连接到第二漏极选择线DSL2。
可以对多个存储器块MB1至MBk 110之中的被选择的存储器块(例如，MB1)执行编程操作。被选择的存储器块(例如，MB1)可以被定义为目标块，并且与该目标块共享位线和字线的存储器块中的每一个可以被定义为共享块。
在目标块的编程操作中，与目标块相同的操作电压被施加到共享块的位线和字线，并且因此，不希望的空穴可能被引入到被包括在共享块中的串的沟道中。这种现象不仅会出现在目标块的编程操作中，而且也会出现在读取和擦除操作中。共享块的阈值电压分布可能会由于这种现象而被改变。由于被改变的阈值电压分布，共享块的读取操作可能在读取操作中失败。即，通过在对目标块执行操作之后就执行的共享块的读取操作而读取的数据中可能包括相对较大数目的失败位。这被称为第一页读取失败(第1页读取失败)。
图5是图示了根据本公开的一个实施例的存储器设备的操作方法的流程图。
以下将参考图2至图5描述根据本公开的一个实施例的存储器设备的操作方法。
在步骤S510中，当存储器设备1100随着电源电压从存储器设备外部被供应至该存储器设备而被通电时，该存储器设备1100读取存储在被包括在存储器单元阵列100中的多个存储器块MB1至MBk110之中的被定义为系统块的存储器块中的系统数据。系统数据可以包括与存储器设备1100的读取操作、编程操作和擦除操作之中的至少一个操作相关联的参数。被读取的系统数据可以被发送到图1中所示的存储器控制器1200。
在步骤S520中，执行将负电压Vneg施加到被包括在存储器单元阵列100中的多个存储器块MB1至MBk 110的位线BL1至BLm或源极线SL或者位线BL1至BLm和源极线SL的负电压施加操作。
例如，在存储器设备1100的通电操作之后，控制逻辑300控制负电压生成电路400以将负电压Vneg施加到多个存储器块MB1至MBk 110的位线BL1至BLm或源极线SL或者位线BL1至BLm和源极线SL。
在负电压施加操作中，电压生成电路210生成要被施加到漏极选择线DSL和源极选择线SSL的操作电压，并且行解码器220将由电压生成电路210生成的操作电压施加到存储器块MB1至MBk 110的漏极选择线DSL和源极选择线SSL。因此，存储器块MB1至MBk 110的漏极选择晶体管DST和源极选择晶体管SST被导通。
因此，被包括在存储器块MB1至MBk 110中的每一个的串ST的沟道中的空穴可以通过被施加到位线BL1至BLm或源极线SL或者位线BL1至BLm和源极线SL的负电压Vneg而被去除。
在步骤S530中，在负电压施加操作之后对存储器块MB1至MBk110之中的被选择的存储器块执行一般操作。即，执行被选择的存储器块的编程、读取或擦除操作。
如上所述，根据本公开的一个实施例，通过在存储器设备1100的通电操作之后执行将负电压Vneg施加到存储器块MB1至MBk 110的位线BL1至BLm或源极线SL或者位线BL1至BLm和源极线SL的负电压施加操作，来去除存储器块MB1至MBk 110的沟道中残留的空穴，使得可以防止第一页读取失败。
图6是图示了根据本公开的另一个实施例的存储器设备的操作方法的流程图。
以下将参考图2至图4和图6描述根据本公开的另一个实施例的存储器设备的操作方法。
在步骤S610中，当存储器设备1100随着电源电压从存储器设备外部被供应至该存储器设备而被通电时，该存储器设备1100读取存储在被包括在存储器单元阵列100中的多个存储器块MB1至MBk110之中的被定义为系统块的存储器块中的系统数据。系统数据可以包括与存储器设备1100的读取操作、编程操作和擦除操作之中的至少一个操作相关联的参数。被读取的系统数据可以被发送到图1中所示的存储器控制器1200。
在步骤S620中，执行将负电压Vneg施加到被包括在存储器单元阵列100中的多个存储器块MB1至MBk 110的位线BL1至BLm或源极线SL或者位线BL1至BLm和源极线SL的负电压施加操作。
例如，在存储器设备1100的通电操作之后，控制逻辑300控制负电压生成电路400以将负电压Vneg施加到多个存储器块MB1至MBk 110的位线BL1至BLm或源极线SL或者位线BL1至BLm和源极线SL。
在负电压施加操作中，电压生成电路210生成要被施加到漏极选择线DSL和源极选择线SSL的操作电压，并且行解码器220将由电压生成电路210生成的操作电压施加到存储器块MB1至MBk 110的漏极选择线DSL和源极选择线SSL。因此，存储器块MB1至MBk 110的漏极选择晶体管DST和源极选择晶体管SST被导通。
因此，被包括在存储器块MB1至MBk 110中的每一个的串ST的沟道中的空穴可以通过被施加到位线BL1至BLm或源极线SL或者位线BL1至BLm和源极线SL的负电压Vneg而被去除。
在步骤S630中，在负电压施加操作之后对存储器块MB1至MBk110之中的被选择的存储器块执行一般操作。即，执行被选择的存储器块的编程、读取或擦除操作。
在步骤S640中，检查在执行上述负电压施加操作(S620)之后是否已经经过设置时间。当在执行负电压施加操作(S620)之后经过设置时间时(是)，再次执行上述负电压施加操作(S620)。优选地，当存储器设备1100处于待机状态时，可以执行负电压施加操作。
当在执行负电压施加操作(S620)之后未经过设置时间时(否)，存储器设备1100可以在待机状态下待机。
如上所述，根据本公开的另一个实施例，通过在存储器设备1100的通电操作之后执行将负电压Vneg施加到存储器块MB1至MBk 110的位线BL1至BLm或源极线SL或者位线BL1至BLm和源极线SL的负电压施加操作，来去除存储器块MB1至MBk 110的沟道中残留的空穴，使得可以防止第一页读取失败。此外，在执行负电压施加操作之后，当经过设置时间时，可以再次执行负电压施加操作。
在又一个实施例中，在执行负电压施加操作之后，当存储器块MB1至MBk 110的编程/擦除循环被重复的次数超过设置次数时，可以再次执行负电压施加操作。例如，在存储器设备1100的通电操作之后，执行负电压施加操作，并且执行存储器块MB1至MBk 110的一般操作。当存储器块MB1至MBk 110的编程/擦除循环被重复的次数超过设置次数时，可以再次执行负电压施加操作。
图7是图示了存储器系统的另一个实施例的图。
参考图7，存储器系统30000可以被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信设备。存储器系统30000可以包括存储器设备1100和能够控制该存储器设备1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制存储器设备1100的数据访问操作(例如编程操作、擦除操作、读取操作等)。
被编程在存储器设备1100中的数据可以在存储器控制器1200的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT发送/接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号改变为可以被处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并将经处理的信号发送到存储器控制器1200或显示器3200。存储器控制器1200可以将被处理器3100处理过的信号发送到存储器设备1100。而且，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将经改变的无线电信号输出到外部设备。输入设备3400是能够输入用于控制处理器3100的操作的控制信号或者要被处理器3100处理的数据的设备，并且可以被实现为诸如触摸板或计算机鼠标、小键盘或键盘的指点设备。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入设备3400输出的数据可以通过显示器3200输出。
在一些实施例中，能够控制存储器设备1100的操作的存储器控制器1200可以被实现为处理器3100的一部分，或者被实现为与处理器3100分隔开的芯片。此外，存储器控制器1200可以被实现为图1中所示的存储器控制器1200的示例，并且存储器设备1100可以被实现为图2中所示的存储器设备1100的示例。
图8是图示了存储器系统的另一个实施例的图。
参考图8，存储器系统40000可以被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器设备1100和能够控制该存储器设备1100的数据处理操作的存储器控制器1200。
处理器4100可以根据通过输入设备4200输入的数据而通过显示器4300输出存储在存储器设备1100中的数据。例如，输入设备4200可以被实现为诸如触摸板或计算机鼠标、小键盘或键盘的指点设备。
处理器4100可以控制存储器系统40000的整体操作，并且控制存储器控制器1200的操作。在一些实施例中，能够控制存储器设备1100的操作的存储器控制器1200可以被实现为处理器4100的一部分，或者被实现为与处理器4100分隔开的芯片。此外，存储器控制器1200可以被实现为图1中所示的存储器控制器1200的示例，并且存储器设备1100可以被实现为图2中所示的存储器设备1100的示例。
图9是图示了存储器系统的另一个实施例的图。
参考图9，存储器系统50000可以被实现为图像处理设备，例如数字相机、附接有数字相机的移动终端、附接有数字相机的智能电话或附接有数字相机的平板PC。
存储器系统50000可以包括存储器设备1100和能够控制存储器设备1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换成数字信号，并且经转换的数字信号可以被发送到处理器5100或存储器控制器1200。在处理器5100的控制下，经转换的数字信号可以通过显示器5300输出，或者通过存储器控制器1200而被存储在存储器设备1100中。此外，存储在存储器设备1100中的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
在一些实施例中，能够控制存储器设备1100的操作的存储器控制器1200可以被实现为处理器5100的一部分，或者被实现为与处理器5100分隔开的芯片。此外，存储器控制器1200可以被实现为图1中所示的存储器控制器1200的示例，并且存储器设备1100可以被实现为图2中所示的存储器设备1100的示例。
图10是图示了存储器系统的另一个实施例的图。
参考图10，存储器系统70000可以被实现为存储器卡或智能卡。存储器系统70000可以包括存储器设备1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器设备1100和卡接口7100之间的数据交换。在一些实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。此外，存储器控制器1200可以被实现为图1中所示的存储器控制器1200的示例，并且存储器设备1100可以被实现为图2中所示的存储器设备1100的示例。
卡接口7100可以根据主机60000的协议而连接主机60000和存储器控制器1200之间的数据交换。在一些实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以意指能够支持由主机60000使用的协议的硬件、嵌入在硬件中的软件或信号传输方案。
当存储器系统70000连接到主机60000(诸如PC、平板PC、数字相机、数字音频播放器、蜂窝电话、控制器视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200与存储器设备1100执行数据通信。
根据本公开，在存储器设备的通电操作之后，通过将负电压施加到存储器块的位线和源极线来去除存储器块的沟道中残留的空穴，使得可以防止共享块的第一页读取失败。
虽然已经参考本公开的某些实施例示出和描述了本公开，但是本领域的技术人员将理解的是，在不脱离由所附权利要求及其等同物所限定的本公开的精神和范围的情况下，可以在其中进行形式和细节方面的各种改变。因此，本公开的范围不应限于上述实施例，而应不仅由所附权利要求确定，而且还由其等同物确定。
在上述实施例中，可以选择性地执行所有步骤，或者可以省略部分步骤。在每个实施例中，步骤不一定按照所描述的顺序被执行，并且可以重新布置。本说明书及附图中所公开的实施例仅为便于理解本公开的示例，并且本公开不限于此。即，对于本领域技术人员来说应该显而易见的是，可以在本公开的技术范围的基础上进行各种修改。
同时，已经在附图和说明书中描述了本公开的实施例。虽然在这里使用了特定的术语，但是那些术语仅用于解释本公开的实施例。因此，本公开不受限于上述实施例，并且可以在本公开的精神和范围内进行许多变化。对于本领域的技术人员来说应该显而易见的是，除了在本文中所公开的实施例之外，还可以基于本公开的技术范围而进行各种修改。

Claims (13)

1.一种存储器设备，包括：
存储器单元阵列，包括多个存储器块；
外围电路，被配置为对所述多个存储器块执行编程操作、读取操作或擦除操作；
负电压生成电路，被配置为在负电压施加操作中将负电压施加到所述多个存储器块的位线或源极线或者所述位线和所述源极线；以及
控制逻辑，被配置为控制所述外围电路以执行所述编程操作、所述读取操作或所述擦除操作，并且在通电操作之后控制所述负电压生成电路以执行所述负电压施加操作。
2.根据权利要求1所述的存储器设备，其中所述外围电路被配置为：在所述负电压施加操作中导通所述多个存储器块中的每个存储器块的漏极选择晶体管和源极选择晶体管。
3.根据权利要求1所述的存储器设备，其中所述控制逻辑被配置为：当在所述负电压施加操作被执行之后经过设置时间时，控制所述负电压生成电路以再次执行所述负电压施加操作。
4.根据权利要求3所述的存储器设备，其中所述控制逻辑被配置为：在经过所述设置时间之后的待机间隔期间控制所述负电压生成电路以再次执行所述负电压施加操作。
5.根据权利要求1所述的存储器设备，其中所述控制逻辑被配置为：在所述负电压施加操作被执行之后，当所述多个存储器块的编程/擦除循环被重复的次数超过设置次数时，控制所述负电压生成电路以再次执行所述负电压施加操作。
6.一种操作存储器设备的方法，所述存储器设备包括多个存储器块，所述方法包括：
随着电源电压从所述存储器设备外部被供应至所述存储器设备，执行通电操作以对所述存储器设备加电；以及
执行将负电压施加到所述多个存储器块的位线或源极线或者所述位线和所述源极线的负电压施加操作。
7.根据权利要求6所述的方法，其中在所述负电压施加操作的所述执行中，所述多个存储器块中的每个存储器块的漏极选择晶体管和源极选择晶体管被导通，使得所述负电压被施加到所述多个存储器块中的每个存储器块的沟道。
8.根据权利要求6所述的方法，还包括：
在所述负电压施加操作的所述执行之后，
对所述多个存储器块之中的被选择的存储器块执行包括编程操作、读取操作或擦除操作的一般操作。
9.根据权利要求8所述的方法，还包括：当在执行所述负电压施加操作之后经过设置时间时，再次执行所述负电压施加操作。
10.根据权利要求8所述的方法，还包括：在执行所述负电压施加操作之后，当所述多个存储器块的编程/擦除循环被重复的次数超过设置次数时，再次执行所述负电压施加操作。
11.一种操作存储器设备的方法，所述存储器设备包括多个存储器块，所述方法包括：
随着电源电压从所述存储器设备外部被供应至所述存储器设备，执行通电操作以对所述存储器设备加电；
执行将负电压施加到所述多个存储器块的位线或源极线或者所述位线和所述源极线的负电压施加操作；以及
当在所述负电压施加操作被执行之后经过设置时间时，再次执行所述负电压施加操作。
12.根据权利要求11所述的方法，其中在所述负电压施加操作的所述执行中，所述多个存储器块中的每个存储器块的漏极选择晶体管和源极选择晶体管被导通，使得所述负电压被施加到所述多个存储器块中的每个存储器块的沟道。
13.根据权利要求11所述的方法，还包括：在执行所述负电压施加操作之后，当所述多个存储器块的编程/擦除循环被重复的次数超过设置次数时，再次执行所述负电压施加操作。
CN202310077069.3A 2022-06-29 2023-01-16 存储器设备及其操作方法 Pending CN117316242A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0080069 2022-06-29
KR1020220080069A KR20240002633A (ko) 2022-06-29 2022-06-29 메모리 장치 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
CN117316242A true CN117316242A (zh) 2023-12-29

Family

ID=89241438

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310077069.3A Pending CN117316242A (zh) 2022-06-29 2023-01-16 存储器设备及其操作方法

Country Status (3)

Country Link
US (1) US20240005998A1 (zh)
KR (1) KR20240002633A (zh)
CN (1) CN117316242A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4951786B2 (ja) * 2007-05-10 2012-06-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10170187B2 (en) * 2012-04-02 2019-01-01 Micron Technology, Inc. Apparatuses and methods using negative voltages in part of memory write read, and erase operations
KR102396053B1 (ko) * 2015-04-20 2022-05-10 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법

Also Published As

Publication number Publication date
US20240005998A1 (en) 2024-01-04
KR20240002633A (ko) 2024-01-05

Similar Documents

Publication Publication Date Title
CN110047549B (zh) 存储器系统及其操作方法
CN110729016B (zh) 存储器装置、存储器系统及操作该存储器装置的方法
CN111145812B (zh) 存储器装置及其操作方法
KR20200116795A (ko) 메모리 장치 및 그것의 동작 방법
CN111402944B (zh) 具有改进的编程和擦除操作的存储器装置及其操作方法
CN113129972A (zh) 存储器装置及其操作方法
CN110021330B (zh) 存储器系统及其操作方法
US11462272B2 (en) Memory device and operating method thereof
US11636906B2 (en) Memory device and method of applying operating voltage
CN110781094B (zh) 存储器装置及其操作方法
CN112309469B (zh) 存储器装置及其操作方法
CN111681699B (zh) 存储器装置及操作存储器装置的方法
CN117316242A (zh) 存储器设备及其操作方法
US11508439B2 (en) Memory device having a control logic to control program operations and method of operating the same
CN113345899B (zh) 存储器装置及操作存储器装置的方法
US11735271B2 (en) Memory device and method of operating the memory device
US11715524B2 (en) Memory device and operating method thereof
US20210118517A1 (en) Memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination