CN111402944B - 具有改进的编程和擦除操作的存储器装置及其操作方法 - Google Patents

具有改进的编程和擦除操作的存储器装置及其操作方法 Download PDF

Info

Publication number
CN111402944B
CN111402944B CN201910738948.XA CN201910738948A CN111402944B CN 111402944 B CN111402944 B CN 111402944B CN 201910738948 A CN201910738948 A CN 201910738948A CN 111402944 B CN111402944 B CN 111402944B
Authority
CN
China
Prior art keywords
source
voltage
memory
source line
select transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910738948.XA
Other languages
English (en)
Other versions
CN111402944A (zh
Inventor
李丙仁
朴熙中
沈根守
李相宪
卓在日
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111402944A publication Critical patent/CN111402944A/zh
Application granted granted Critical
Publication of CN111402944B publication Critical patent/CN111402944B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

具有改进的编程和擦除操作的存储器装置及其操作方法。一种存储器装置包括：具有共享源极线的多个存储块的存储器单元阵列；用于对多个存储块当中的被选存储块执行编程操作和擦除操作的外围电路；以及用于控制外围电路的控制逻辑。控制逻辑将外围电路控制为使得多个存储块当中的未选存储块中所包括的多个源极选择晶体管当中的与源极线相邻的一些源极选择晶体管在编程操作期间的源极线预充电操作中被浮置。

Description

具有改进的编程和擦除操作的存储器装置及其操作方法
技术领域
本公开涉及一种电子装置，更具体地，涉及一种存储器装置及其操作方法。
背景技术
在当前计算机环境中，计算系统能够随时随地使用。这促进了诸如移动电话、数码相机、笔记本计算机等便携式电子装置的使用的增加。这种便携式电子装置通常包括使用存储器装置的存储器系统，即，数据储存装置。数据储存装置用作便携式电子装置的主存储器装置或辅存储器装置。
使用存储器装置的数据储存装置由于没有机械驱动部件而具有优异的稳定性和耐用性、高信息访问速度和低功耗。在具有这种优点的存储器系统中，数据储存装置可以包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
存储器装置通常分为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置具有相对慢的写入速度和读取速度，但即使在供电中断时也保持所存储的数据。因此，非易失性存储器装置用于存储无论是否供电都要保持的数据。
易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存分为NOR型闪存和NAND型闪存。
发明内容
本公开的示例性实施方式提供了能够在编程操作期间的源极线预充电操作中减少源极线的负载的存储器装置及存储器装置的操作方法。
根据本公开的一方面，提供了一种存储器装置，其具有包括共享源极线的多个存储块的存储器单元阵列；对多个存储块当中的被选存储块执行编程操作和擦除操作的外围电路；以及控制外围电路的控制逻辑，其中控制逻辑将外围电路控制为使得多个存储块当中的未选存储块中所包括的多个源极选择晶体管当中的与源极线相邻的一些源极选择晶体管在编程操作期间的源极线预充电操作中被浮置。
根据本公开的另一方面，提供了一种用于操作存储器装置的方法，该方法包括：使多个存储块当中的未选存储块中所包括的多个源极选择晶体管当中的一些源极选择晶体管浮置，多个存储块中的每个包括串联联接在源极线和位线之间的多个源极选择晶体管、多个存储器单元和漏极选择晶体管；向源极线施加预充电电压；以及向与多个存储块当中的被选存储块联接的字线施加编程电压和通过电压。
根据本公开的又一方面，提供了一种用于操作存储器装置的方法，该方法包括：提供包括串联联接在源极线和位线之间的多个源极选择晶体管、多个存储器单元和漏极选择晶体管的存储块；向源极线施加第一擦除电压；使多个源极选择晶体管当中的一些源极选择晶体管浮置；将第一擦除电压增加到第二擦除电压并向源极线施加第二擦除电压；以及使多个源极选择晶体管当中的其它源极选择晶体管浮置。
附图说明
现在将在下文中参照附图更充分地描述示例性实施方式。示例性实施方式能够以不同的形式实施，并且不应该被解释为限于本文阐述的实施方式。相反，提供这些示例性实施方式是为了使得本公开将是透彻的和完整的，并且将示例性实施方式的范围完全传达给本领域技术人员。
在附图中，为了清楚说明，可能夸大了尺寸。将理解，当元件称为在两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记始终表示相似的元件。
图1是例示根据本公开的示例性实施方式的存储器系统的图。
图2是例示图1中所示的存储器装置的图。
图3是例示图2中所示的存储块的图。
图4是例示三维配置的存储块的示例性实施方式的图。
图5是例示图2中所示的控制逻辑的图。
图6是例示根据本公开的示例性实施方式的存储器装置的编程操作的流程图。
图7是例示根据本公开的示例性实施方式的存储器装置的编程操作的信号波形图。
图8是例示根据本公开的示例性实施方式的存储器装置的擦除操作的流程图。
图9是例示根据本公开的示例性实施方式的存储器装置的擦除操作的信号波形图。
图10是例示包括图2中所示的存储器装置的存储器系统的另一示例性实施方式的图。
图11是例示包括图2中所示的存储器装置的存储器系统的另一示例性实施方式的图。
图12是例示包括图2中所示的存储器装置的存储器系统的另一示例性实施方式的图。
图13是例示包括图2中所示的存储器装置的存储器系统的另一示例性实施方式的图。
具体实施方式
本文公开的具体结构性描述或功能性描述仅仅是出于描述根据本公开的教导的示例性实施方式的目的。根据本公开的构思的示例性实施方式能够以各种形式实现，并且不应该被解释为限于本文阐述的示例性实施方式。
根据本公开的构思的示例性实施方式能够以各种方式变型并且具有各种形状。因此，示例性实施方式例示在附图中并且旨在在本文中详细进行描述。然而，根据本公开的构思的示例性实施方式不被解释为限于特定公开，并且包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。
虽然诸如“第一”和“第二”之类的术语可以用于描述各种组件，但是这些组件不应被理解为限于上述术语。上述术语仅用于将一个组件与另一组件区分开。例如，在不脱离本公开的权利范围的情况下，第一组件可以称为第二组件，并且同样地，第二组件可以称为第一组件。
将理解，当一元件称为“连接”或“联接”到另一元件时，它能够直接连接或联接至另一元件，或者也可以存在中间元件。相反，当一元件称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，可以类似地解释诸如“在…之间”、“紧接在…之间”或“与…相邻”和“与…直接相邻”之类的描述组件之间的关系的其它表达。
本申请中使用的术语仅用于描述特定示例性实施方式，并非旨在限制本公开。除非上下文另有明确说明，否则本公开中的单数形式也旨在包括复数形式。还将理解，诸如“包括”或“具有”等术语旨在表示存在说明书中公开的特征、数字、操作、动作、组件、部件或其组合，并非旨在排除可以存在或可以添加一个或更多个其它特征、数字、操作、动作、组件、部件或其组合的可能性。
本文使用的所有术语(包括技术术语或科学术语)只要没有不同地定义就具有本公开所属领域的技术人员通常理解的含义。具有字典中所定义的定义的术语应当被理解为使得它们具有与相关技术的上下文一致的含义。只要在本申请中没有明确定义，就不应以理想或过于形式的方式理解术语。
在描述那些示例性实施方式时，将省略对本公开所属领域公知的并且与本公开不直接相关的技术的描述。这旨在通过省略不必要描述来更清楚地公开本公开的要旨。
在下文中，将参照附图详细描述本公开的示例性实施方式，以使得本领域技术人员能够容易地实现本公开的技术精神。
图1是例示根据本公开的示例性实施方式的存储器系统的图。
参照图1，存储器系统1000可以包括用于存储数据的存储器装置1100和用于在主机2000的控制下控制存储器装置1100的存储器控制器1200。
主机2000可以通过使用诸如外围组件互连-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)之类的接口协议与存储器系统1000通信。主机2000和存储器系统1000之间的接口协议不限于上述示例，并且可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)之类的其它接口协议之一。
存储器控制器1200可以控制存储器系统1000的整体操作，并控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以通过响应于来自主机2000的请求控制存储器装置1100来编程或读取数据。在一些示例性实施方式中，存储器装置1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)和闪存。
存储器装置1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。
图2是例示图1中所示的存储器装置的图。
参照图2，存储器装置1100可以包括存储数据的存储器单元阵列100。存储器装置1100可以包括外围电路200，该外围电路200被配置为执行用于在存储器单元阵列100中存储数据的编程操作，用于输出所存储的数据的读取操作，以及用于擦除所存储的数据的擦除操作。存储器装置1100可以包括在图1所示的存储器控制器1200的控制下控制外围电路200的控制逻辑300。
存储器单元阵列100可以包括多个存储块MB1至MBk(k是正整数)110。本地线LL和位线BL1至BLm(m是正整数)可以联接至存储块MB1至MBk 110。例如，本地线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。此外，本地线LL可以包括布置在第一选择线和字线之间的虚设线以及布置在第二选择线和字线之间的虚设线。第一选择线可以是源极选择线，第二选择线可以是漏极选择线。第一选择线可以包括至少两条源极选择线。例如，本地线LL可以包括字线、漏极选择线、源极选择线以及源极线SL。例如，本地线LL还可以包括虚设线。本地线LL可以分别联接至存储块MB1至MBk 110，并且位线BL1至BLm可以共同联接至存储块MB1至MBk 110。存储块MB1至MBk 110可以以二维结构或三维结构实现。例如，在具有二维结构的存储块110中，存储器单元可以沿与基板平行的方向布置。例如，在具有三维结构的存储块110中，存储器单元可以沿垂直于基板的方向布置。
外围电路200可以被配置为在控制逻辑300的控制下执行被选存储块110的编程操作、读取操作和擦除操作。例如，外围电路200可以包括电压产生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压产生电路210可以响应于操作信号OP_CMD而产生用于编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压产生电路210可以响应于操作信号OP_CMD选择性地使本地线LL放电。例如，电压产生电路210可以在控制逻辑300的控制下产生编程电压、验证电压、通过电压、导通电压、关断电压等。
行解码器220可以响应于行解码器控制信号AD_signals1和AD_signals2将操作电压Vop传送到与被选存储块110联接的本地线LL。例如，行解码器220可以响应于行解码器控制信号AD_signals1选择性地将由电压产生电路210产生的操作电压(例如，编程电压、验证电压、通过电压等)施加到本地线LL当中的字线，并响应于行解码器控制信号AD_signals2将由电压产生电路210产生的操作电压(例如，导通电压和截止电压)施加到本地线LL当中的源极选择线和漏极选择线。此外，行解码器220可以响应于行解码器控制信号AD_signals2在编程操作期间在源极线预充电操作中使多条源极选择线当中的一些源极选择线浮置。此外，行解码器220可以通过响应于行解码器控制信号AD_signals2在擦除操作中使被施加了接地电压(例如，0V)的多条源极选择线浮置，在源极选择晶体管的下沟道中产生栅极诱导漏极泄漏(GIDL)。行解码器220可以首先在用于产生GIDL的操作中浮置多条源极选择线当中的一些源极选择线，然后浮置其它源极选择线。
页缓冲器组230可以包括联接至位线BL1至BLm的多个页缓冲器PB1到PBm231。页缓冲器PB1至PBm 231可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBm 231可以在读取或验证操作中临时存储通过位线BL1至BLm所接收的数据或者感测位线BL1至BLm的电压或电流。
列解码器240可以响应于列地址CADD在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器231交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以向控制逻辑300传送从图1所示的存储器控制器1200接收的命令CMD和地址ADD，或与列解码器240交换数据DATA。
在读取操作和验证操作中，通过/失败检查电路260可以响应于允许位VRY_BIT<#>而产生参考电流，并且通过比较从页缓冲器组230接收的感测电压VPB与通过参考电流产生的参考电压来输出通过信号PASS或失败信号FAIL。
源极线驱动器270可以通过源极线SL联接至存储器单元阵列100中所包括的存储器单元，并且控制施加到源极线SL的电压。在示例中，在擦除操作中，源极线驱动器270可以将预擦除电压施加到源极线SL，将预擦除电压增加到第一擦除电压，然后将第一擦除电压增加到要施加的第二擦除电压。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL控制施加到源极线SL的源极线电压。
控制逻辑300可以通过响应于命令CMD和地址ADD而输出操作信号OP_CMD、行解码器控制信号AD_signals1和AD_signals2、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。此外，控制逻辑300可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
如上所述，在编程操作期间的源极线预充电操作中，根据本公开的示例性实施方式的存储器装置1100浮置与源极线相邻的源极选择晶体管，并将截止电压施加到其它源极选择晶体管。此外，在擦除操作中，存储器装置1100在第一擦除电压施加到源极线的状态下浮置与源极线相邻的源极选择晶体管，并且在施加高于第一擦除电压的第二擦除电压的状态下浮置其它源极选择晶体管。
图3是例示图2中所示的存储块的图。
参照图3，存储块110可以联接至在多条第一选择线SSL1至SSL7和第二选择线DSL之间彼此平行布置的多条字线WL1至WLn。多条第一选择线SSL1至SSL7可以是源极选择线，并且第二选择线DSL可以是漏极选择线。尽管在附图中例示了七条第一选择线SSL1至SSL7，但是本公开不限于此，并且可以设置至少两条第一选择线。另外，可以设置至少一条第二选择线DSL。
第一存储块110可以包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别联接至多个串ST，并且源极线SL可以共同联接至多个串ST。这些串ST可以彼此相同地配置，并且因此，将详细描述联接至第一位线BL1的串ST作为示例。
串ST可以包括在源极线SL和第一位线BL1之间彼此串联联接的多个源极选择晶体管SST1至SST7、多个存储器单元MC1至MCn和漏极选择晶体管DST。
多个源极选择晶体管SST1至SST7当中的设置在最外部的源极选择晶体管SST1的源极可以联接至源极线SL，并且漏极选择晶体管DST的漏极可以联接至第一位线BL1。存储器单元MC1至MCn可以串联联接在源极选择晶体管SST7和漏极选择晶体管DST之间。多个串ST中所包括的源极选择晶体管SST1至SST7的栅极可以联接至源极选择线SSL1至SSL7。漏极选择晶体管DST的栅极可以联接至漏极选择线DSL。存储器单元MC1至MCn的栅极可以联接至多条字线WL1至WLn。不同串ST中所包括的存储器单元当中的联接至相同字线的一组存储器单元可称为物理页PPG。因此，在第一存储块110中可以包括数量对应于字线WL1至WLn的数量的物理页PPG。
一个存储器单元MC可以存储一比特的数据。这通常称为单级单元(SLC)。一个物理页PPG可以存储一个逻辑页(LPG)数据。一个LPG数据可以包括数量对应于一个物理页PPG中所包括的单元的数量的数据比特。另外，一个存储器单元MC可以存储两个或更多个比特的数据。这通常称为多级单元(MLC)。一个物理页PPG可以存储两个或更多个LPG数据。
图4是例示三维配置的存储块的示例性实施方式的图。
参照图4，存储器单元阵列100可以包括多个存储块MB1至MBk 110。存储块110可以包括多个串ST11至ST1m和ST21至ST2m。多个串ST11至ST1m和ST21至ST2m中的每个可以沿着垂直方向(Z方向)延伸。在存储块110中，m个串可以沿行方向(X方向)布置。尽管在图4中例示了在列方向(Y方向)上布置两个串的情况，但这是为了便于描述，并且在列方向(Y方向)上可以布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每个可以包括多个源极选择晶体管SST1至SST7、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
设置在每个串的最外部的源极选择晶体管SST1可以联接至源极线SL。布置在相同行上的串的多个源极选择晶体管SST1至SST7可以联接至相同的源极选择线SSL1至SSL7。布置在第一行上的串ST11到ST1m的源极选择晶体管SST1到SST7可以联接至第一源极选择线SSL1_1到SSL7_1。布置在第二行上的串ST21到ST2m的源极选择晶体管SST1到SST7可以联接至第二源极选择线SSL1_2到SSL7_2。在另一示例性实施方式中，串ST11至ST1m和ST21至ST2m的源极选择晶体管SST1至SST7可以共同联接至相同的源极选择线SSL1至SSL7。
每个串的第一存储器单元MC1至第n存储器单元MCn可以彼此串联联接在源极选择晶体管SST7和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接至第一线WL1至第n字线WLn。
在示例性实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。当设置虚设存储器单元时，能够稳定地控制相应串的电压或电流。因此，能够提高存储块110中存储的数据的可靠性。
每个串的漏极选择晶体管DST可以联接在位线和存储器单元MC1至MCn之间。沿行方向布置的串的漏极选择晶体管DST可以联接至沿行方向延伸的漏极选择线。第一行上的串CS11至CS1m的漏极选择晶体管DST可以联接至第一漏极选择线DSL1。第二行上的串CS21至CS2m的漏极选择晶体管DST可以联接至第二漏极选择线DSL2。
图5是例示图2中所示的控制逻辑的图。
参照图5，控制逻辑300可以包括ROM 310、计数器电路320、行解码器控制电路330、源极线驱动器控制电路340、页缓冲器控制电路350和电压产生控制电路360。
用于执行存储器装置的各种一般操作(例如，编程操作、读取操作、擦除操作等)的算法可以存储在ROM 310中。ROM 310响应于命令CMD和计数信号count输出内部控制信号int_CS。
计数器电路320产生并输出在存储器装置的一般操作中以一定周期进行计数的计数信号count。
行解码器控制电路330响应于由ROM 310输出的内部控制信号int_CS产生并输出用于控制图2中所示的行解码器220的行解码器控制信号AD_signals1和AD_signals2。
行解码器控制电路330可以包括字线电压控制电路331和选择线电压控制电路332。
字线电压控制电路331响应于内部控制信号int_CS产生并输出行解码器控制信号AD_signals1。行解码器控制信号AD_signals1可以是用于控制图2中所示的行解码器220以将由图2所示的电压产生电路210产生的操作电压(例如，编程电压、通过电压等)选择性地施加到本地线LL当中的字线的信号。
选择线电压控制电路332响应于内部控制信号int_CS产生并输出行解码器控制信号AD_signals2。行解码器控制信号AD_signals2可以是用于控制图2中所示的行解码器220以将由图2中所示的电压产生电路210产生的操作电压(例如，导通电压和截止电压)选择性地施加到本地线LL当中的多条源极选择线和漏极选择线的信号。此外，行解码器控制信号AD_signals2可以是用于控制图2中所示的行解码器220以在编程操作期间的源极线预充电操作中浮置多个源极选择晶体管当中与源极线相邻的一些源极选择晶体管，并且向其它源极选择晶体管施加截止电压的信号。此外，行解码器控制信号AD_signals2可以是用于控制图2中所示的行解码器220以在擦除操作期间当第一擦除电压施加到源极线时浮置与源极线相邻的一些源极选择晶体管，并且当高于第一擦除电压的第二擦除电压施加到源极线时浮置其它源极选择晶体管的信号。
源极线驱动器控制电路340响应于由ROM 310输出的内部控制信号int_CS，产生并输出用于控制源极线驱动器270的源极线控制信号CTRL_SL。源极线控制信号CTRL_SL可以是用于控制图2所示的源极线驱动器270以将预擦除电压、第一擦除电压和第二擦除电压施加到存储器单元阵列100的源极线的信号。
页缓冲器控制电路350响应于由ROM 310输出的内部控制信号int_CS，产生并输出用于控制图2所示的页缓冲器组230的页缓冲器控制信号PBSIGNALS。
电压产生控制电路360响应于由ROM 310输出的内部控制信号int_CS，产生并输出用于控制图2所示的电压产生电路210的操作信号OP_CMD。
图6是例示根据本公开的示例性实施方式的存储器装置的编程操作的流程图。
图7是例示根据本公开的示例性实施方式的存储器装置的编程操作的信号波形图。
下面将参照图1至图7描述根据本公开的示例性实施方式的存储器装置的编程操作。
当从存储器控制器1200接收到对应于编程操作的命令CMD时(S610)，可以执行源极线预充电(SL预充电)操作(S620和S630)。随后，可以执行编程电压施加操作(S640)。
具体地，当从存储器控制器1200接收到对应于编程操作的命令CMD时(S610)，控制逻辑300产生并输出控制外围电路200的操作信号OP_CMD、行解码器控制信号AD_signals1和AD_signals2、源极线控制信号CTRL_SL和页缓冲器控制信号PBSIGNALS，以执行存储器装置1100的编程操作。
在SL预充电操作时段t1中，行解码器220响应于行解码器控制信号AD_signals2，控制共享源极线SL的多个存储块当中的未选存储块中所包括的源极选择晶体管SST1至SST7。例如，行解码器220使未选存储块中所包括的多个源极选择晶体管SST1至SST7当中的与源极线SL相邻的一些源极选择晶体管(例如，SST1至SST3)浮置，并且向其它源极选择晶体管SST4到SST7施加截止电压(例如，接地电压)(S620)。随后，源极线驱动器270通过响应于源极线控制信号CTRL_SL将预充电电压Vprecharge施加到源极线SL来对源极线SL进行预充电(S630)。除了未选存储块之外，在编程操作中选择的存储块可以相同地控制源极选择晶体管SST1至SST7。
在存储器单元阵列100的制造工序中，结区域可以通过掺杂工序形成为在联接至源极线SL的串ST的下沟道部分处(即，在源极选择晶体管SST1至SST7当中与源极线SL相邻的源极选择晶体管(例如，SST1到SST3)的沟道中)彼此交叠，从而在擦除操作中产生GIDL。因此，与源极线SL相邻的源极选择晶体管(例如，SST1至SST3)的沟道可以是导电层。因此，当在SL预充电操作中将预充电电压施加到源极线SL并且将接地电压施加到与源极线SL相邻的源极选择晶体管(例如，SST1到SST3)的栅极时，源极选择晶体管SST1到SST3作为电容器操作，并且由此，在SL预充电操作中会出现源极线SL的大负载。为了防止这种情况，可以通过将具有彼此交叠的结区域的源极选择晶体管(例如，SST1至SST3)浮置来减小源极线SL的电容。因此，在SL预充电操作中减小了源极线SL的负载。因此，SL预充电操作的速度得到改善，并且用于对源极线SL预充电的泵送电路(未示出)的效率得到改善。
在上述SL预充电操作(t1，S610和S620)中，页缓冲器组230响应于页缓冲器控制信号PBSIGNALS临时存储通过输入/输出电路250和列解码器240接收的数据DATA，并根据所存储的数据调整位线BL1至BLm的电压电平。
电压产生电路210响应于操作信号OP_CMD产生通过电压Vpass、编程电压Vpgm和导通电压。在时段t2中，行解码器220通过响应于行解码器控制信号AD_signals1和AD_signals2将导通电压施加到漏极选择线DSL并将通过电压施加到被选存储块的字线WL1到WLn来控制被选存储块中所包括的串的沟道以具有位线BL1至BLm的电位电平。
随后，在时段t3中，通过将编程电压Vpgm施加到被选字线Sel WL来编程联接至字线WL1至WLn当中的被选字线Sel WL的存储器单元(S640)。
尽管在本公开的示例性实施方式中描述了在SL预充电操作中浮置多个源极选择晶体管SST1至SST7当中的源极选择晶体管SST1至SST3的情况，但是本公开不限于此，并且可以浮置多个源极选择晶体管SST1至SST7当中与源极线相邻的至少一个源极选择晶体管。
另外，如图7所示，多个源极选择晶体管SST1至SST7当中与源极线相邻的至少一个源极选择晶体管不仅可以在SL预充电操作时段t1中保持浮置状态，而且可以在施加通过电压和编程电压的时段t2和t3中保持浮置状态，或者仅在SL预充电操作时段t1中选择性地保持浮置状态。
图8是例示根据本公开的示例性实施方式的存储器装置的擦除操作的流程图。
图9是例示根据本公开的示例性实施方式的存储器装置的擦除操作的信号波形图。
下面将参照图1至图5、图8和图9描述根据本公开的示例性实施方式的存储器装置的擦除操作。
当从存储器控制器1200接收到对应于擦除操作的命令CMD时(S810)，控制逻辑300产生并输出控制外围电路200的操作信号OP_CMD、行解码器控制信号AD_signals1和AD_signals2、源极线控制信号CTRL_SL和页缓冲器控制信号PBSIGNALS，以执行存储器装置1100的擦除操作。
源极线驱动器270将预擦除电压Vpre施加到源极线SL，然后逐渐增加源极线控制信号CTRL_SL中的预擦除电压Vpre。行解码器220控制被选存储块的字线WL1至WLn处于浮置状态。
随后，当由于预擦除电压Vpre逐渐增加而将第一擦除电压Vera1施加到源极线SL时(S820)，行解码器220使施加了接地电压的源极选择晶体管SST1至SST7当中与源极线SL相邻的一些源极选择晶体管(例如，SST1至SST3)浮置(S830)。由于源极选择晶体管SST1至SST3的栅极与源极线SL之间的电位电平差，在源极选择晶体管SST1至SST3的下沟道中产生GIDL，并且当源极选择晶体管SST1至SST3被浮置时停止产生GIDL。因此，源极选择晶体管SST1至SST3仅在第一擦除电压Vera1施加到源极线SL之前由于产生的GIDL而受第一GIDL电压的影响。
随后，当由于施加到源极线SL的电压连续增加而将高于第一擦除电压Vera1的第二擦除电压Vera2施加到源极线SL(S840)时，行解码器220将施加了接地电压的其它源极选择晶体管SST4到SST7浮置(S850)。由于施加到源极选择晶体管SST4到SST7的栅极的电压与通过源极选择晶体管SST1至SST3的下沟道施加的第二擦除电压Vera2之间的电位电平差，在源极选择晶体管SST4到SS7的下沟道中产生GIDL，并且当源极选择晶体管SST4至SST7浮置时停止GIDL的产生。因此，源极选择晶体管SST4至SST7受到高于第一GIDL电压的第二GIDL电压的影响。
随后，行解码器220控制处于浮置状态的字线WL1至WLn以具有接地电压电平。因此，存储器单元MC1至MCn的电荷储存层中所存储的电子被具有高电位电平的沟道和具有接地电压电平的字线WL1至WLn解俘获。也就是说，存储器单元MC1至MCn中所存储的数据被擦除(S860)。
如上所述，根据本公开的示例性实施方式，在低擦除电压(例如，第一擦除电压Vera1)施加到源极线的状态下向多个源极选择晶体管SST1至SST7当中与源极线相邻的源极选择晶体管(例如，SST1至SST3)施加接地电压，从而GIDL电压被施加为具有低电压电平。因此，能够防止源极选择晶体管(例如，SST1至SST3)的阈值电压分布由于GIDL电压而增加。
尽管在本公开的示例性实施方式中描述了在擦除操作中在低擦除电压施加到源极线的状态下在多个源极选择晶体管SST1至SST7当中的源极选择晶体管SST1至SST3的下沟道中产生GIDL的情况，但是本公开不限于此，并且可以在低擦除电压施加到源极线的状态下在多个源极选择晶体管SST1至SST7当中的与源极线相邻的至少一个源极选择晶体管的下沟道中产生GIDL。
图10是例示包括图2中所示的存储器装置的存储器系统的另一示例性实施方式的图。
参照图10，存储器系统30000可以被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制存储器装置1100的数据访问操作，例如，编程操作、擦除操作、读取操作等。
在存储器控制器1200的控制下，可以通过显示器3200输出编程在存储器装置1100中的数据。
无线电收发器3300可以通过天线ANT发送/接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并将处理后的信号发送到存储器控制器1200或显示器3200。存储器控制器1200可以将处理器3100所处理的信号发送到存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变后的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据的装置，并且可以实现为诸如触摸板或计算机鼠标之类的指示设备、小键盘、或键盘。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据、或者从输入装置3400输出的数据可以通过显示器3200输出。
在一些示例性实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以实现为处理器3100的一部分，或者实现为与处理器3100分开的芯片。
图11是例示包括图2中所示的存储器装置的存储器系统的另一示例性实施方式的图。
参照图11，存储器系统40000可以实现为个人计算机(PC)、平板PC、网络本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、或MP4播放器。
存储器系统40000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据通过输入装置4200输入的数据来通过显示器4300输出存储器装置1100中所存储的数据。例如，输入装置4200可以实现为诸如触摸板或计算机鼠标之类的指示装置、小键盘、或者键盘。
处理器4100可以控制存储器系统40000的整体操作，并控制存储器控制器1200的操作。在一些示例性实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以实现为处理器4100的一部分，或者可以实现为与处理器4100分开的芯片。
图12是例示包括图2中所示的存储器装置的存储器系统的另一示例性实施方式的图。
参照图12，存储器系统50000可以实现为图像处理装置，例如数码相机、附接有数码相机的移动终端、附接有数码相机的智能手机、或者附有数码相机的平板PC。
存储器系统50000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号，并且转换后的数字信号可以传输到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可以通过显示器5300输出或者通过存储器控制器1200存储在存储器装置1100中。此外，存储在存储器装置1100中的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
在一些示例性实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以实现为处理器5100的一部分，或者实现为与处理器5100分开的芯片。
图13是例示包括图2中所示的存储器装置的存储器系统的另一示例性实施方式的图。
参照图13，存储器系统70000可以实现为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在一些示例性实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开是不限于此。
卡接口7100可以根据主机60000的协议对主机60000和存储器控制器1200之间的数据交换进行接口连接。在一些示例性实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以表示能够支持主机60000所使用的协议的硬件、嵌入硬件中的软件或信号传输方案。
当存储器系统70000联接至诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200与存储器装置1100进行数据通信。
根据本公开，多个源极选择晶体管当中的一些源极选择晶体管在编程操作中被浮置，使得源极线的电容减小。因此，降低了源极线的负载，从而能够改善SL预充电操作。
此外，在擦除操作中将低GIDL电压施加到与源极线相邻的一些源极选择晶体管，从而能够防止源极选择晶体管的阈值电压分布由于GIDL电压而改变。
虽然已经参照本公开的某些示例性实施方式示出并描述了本公开，但是本领域技术人员将理解，在不脱离如所附权利要求及其等同物所定义的本公开的精神和范围的情况下，能够在其内进行形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施方式，而是应当由不仅所附权利要求而且其等同物来确定。
在上述示例性实施方式中，可以选择性地执行所有步骤或者可以省略部分步骤。在每个示例性实施方式中，步骤并非必须按照所描述的顺序执行，并且可以重新排列。在本说明书和附图中公开的示例性实施方式仅是便于理解本公开的示例，并且本公开不限于此。也就是说，对于本领域技术人员应当显而易见的是，基于本公开的技术范围能够进行各种变型。
此外，已经在附图和说明书中描述了本公开的示例性实施方式。尽管这里使用了特定术语，但这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述示例性实施方式，并且在本公开的精神和范围内可以有许多变型。对于本领域技术人员应当显而易见的是，除了本文公开的示例性实施方式之外，还能够基于本公开的技术范围做出各种变型。
相关申请的交叉引用
本申请要求于2019年1月2日在韩国知识产权局提交的韩国专利申请第10-2019-0000453号的优先权，其全部公开内容通过引用合并于此。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括共享源极线的多个存储块；
外围电路，所述外围电路对所述多个存储块当中的被选存储块执行编程操作和擦除操作；以及
控制逻辑，所述控制逻辑控制所述外围电路，
其中，所述控制逻辑将所述外围电路控制为使得所述多个存储块当中的未选存储块中所包括的多个源极选择晶体管当中的与所述源极线相邻的一些源极选择晶体管在所述编程操作期间的源极线预充电操作中被浮置。
2.根据权利要求1所述的存储器装置，其中，所述多个存储块中的每个存储块包括具有所述多个源极选择晶体管、多个存储器单元和漏极选择晶体管的串，所述多个源极选择晶体管、所述多个存储器单元和所述漏极选择晶体管串联联接在所述源极线与位线之间。
3.根据权利要求1所述的存储器装置，其中，所述控制逻辑将所述外围电路控制为使得除所述一些源极选择晶体管之外的其它源极选择晶体管在所述源极线预充电操作中处于截止状态。
4.根据权利要求1所述的存储器装置，其中，所述控制逻辑将所述外围电路控制为使得所述多个存储块当中的所述被选存储块中所包括的多个源极选择晶体管当中的与所述源极线相邻的一些源极选择晶体管在所述源极线预充电操作中被浮置。
5.根据权利要求1所述的存储器装置，其中，所述一些源极选择晶体管包括所述多个源极选择晶体管当中的与所述源极线相邻的至少一个源极选择晶体管。
6.根据权利要求1所述的存储器装置，其中，所述外围电路包括：
电压产生电路，所述电压产生电路在所述编程操作或所述擦除操作中产生施加到所述被选存储块的字线和所述多个存储块中的每个存储块的多条源极选择线的操作电压；
源极线驱动器，所述源极线驱动器在所述源极线预充电操作中产生预充电电压，并且在所述擦除操作中产生第一擦除电压和第二擦除电压；以及
行解码器，所述行解码器将所述操作电压施加到所述被选存储块的字线和所述多个存储块中的每个存储块的所述多条源极选择线，或者使所述多条源极选择线当中的一些源极选择线浮置。
7.根据权利要求6所述的存储器装置，其中，所述控制逻辑包括：
行解码器控制电路，所述行解码器控制电路响应于命令信号而产生并输出用于控制所述行解码器的行解码器控制信号；
源极线驱动器控制电路，所述源极线驱动器控制电路产生并输出用于控制所述源极线驱动器的源极线控制信号；以及
页缓冲器控制电路，所述页缓冲器控制电路产生并输出用于控制所述电压产生电路的操作信号。
8.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路以在所述源极线预充电操作之后将编程电压和通过电压施加到所述被选存储块的字线。
9.根据权利要求8所述的存储器装置，其中，所述控制逻辑将所述外围电路控制为使得所述一些源极选择晶体管仅在所述源极线预充电操作中被浮置，或将所述外围电路控制为使得所述一些源极选择晶体管在所述源极线预充电操作以及将所述编程电压和所述通过电压施加到所述被选存储块的字线的操作的时段中被浮置。
10.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路以当在所述擦除操作中向所述源极线施加第一擦除电压时使所述一些源极选择晶体管浮置，并且当在所述擦除操作中向所述源极线施加第二擦除电压时使其它源极选择晶体管浮置。
11.一种用于操作存储器装置的方法，所述方法包括以下步骤：
使多个存储块当中的未选存储块中所包括的多个源极选择晶体管当中的一些源极选择晶体管浮置，所述多个存储块中的每个存储块包括串联联接在源极线和位线之间的所述多个源极选择晶体管、多个存储器单元和漏极选择晶体管；
向所述源极线施加预充电电压；以及
向与所述多个存储块当中的被选存储块联接的字线施加编程电压和通过电压。
12.根据权利要求11所述的方法，其中，所述一些源极选择晶体管包括所述多个源极选择晶体管当中的与所述源极线相邻的至少一个源极选择晶体管。
13.根据权利要求11所述的方法，其中，在使所述一些源极选择晶体管浮置的步骤中，所述多个源极选择晶体管当中的其它源极选择晶体管被截止。
14.根据权利要求11所述的方法，其中，使所述未选存储块中所包括的所述一些源极选择晶体管浮置的步骤还包括：使所述被选存储块的一些源极选择晶体管浮置。
15.根据权利要求11所述的方法，其中，在向所述字线施加所述编程电压和所述通过电压的步骤中，所述未选存储块中所包括的所述一些源极选择晶体管保持浮置状态或者处于截止状态。
16.一种用于操作存储器装置的方法，所述方法包括以下步骤：
提供包括串联联接在源极线和位线之间的多个源极选择晶体管、多个存储器单元和漏极选择晶体管在内的存储块；
向所述源极线施加第一擦除电压；
使所述多个源极选择晶体管当中的一些源极选择晶体管浮置；
将所述第一擦除电压增加到第二擦除电压并向所述源极线施加所述第二擦除电压；以及
使所述多个源极选择晶体管当中的其它源极选择晶体管浮置。
17.根据权利要求16所述的方法，所述方法还包括以下步骤：在施加所述第一擦除电压之前，向所述源极线施加低于所述第一擦除电压的预擦除电压。
18.根据权利要求16所述的方法，其中，在向所述源极线施加所述第一擦除电压之前，向所述一些源极选择晶体管施加接地电压。
19.根据权利要求16所述的方法，其中，在向所述源极线施加所述第二擦除电压之前，向所述其它源极选择晶体管施加接地电压。
20.根据权利要求16所述的方法，其中，所述一些源极选择晶体管包括所述多个源极选择晶体管当中的与所述源极线相邻的至少一个源极选择晶体管。
CN201910738948.XA 2019-01-02 2019-08-12 具有改进的编程和擦除操作的存储器装置及其操作方法 Active CN111402944B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190000453A KR20200084262A (ko) 2019-01-02 2019-01-02 메모리 장치 및 이의 동작 방법
KR10-2019-0000453 2019-01-02

Publications (2)

Publication Number Publication Date
CN111402944A CN111402944A (zh) 2020-07-10
CN111402944B true CN111402944B (zh) 2023-05-16

Family

ID=71124114

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910738948.XA Active CN111402944B (zh) 2019-01-02 2019-08-12 具有改进的编程和擦除操作的存储器装置及其操作方法

Country Status (3)

Country Link
US (1) US10950306B2 (zh)
KR (1) KR20200084262A (zh)
CN (1) CN111402944B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021197193A (ja) * 2020-06-15 2021-12-27 キオクシア株式会社 半導体記憶装置およびその制御方法
KR20220004482A (ko) 2020-07-03 2022-01-11 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20220107588A (ko) * 2021-01-25 2022-08-02 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5982688A (en) * 1997-01-30 1999-11-09 Samsung Electronics, Co., Ltd. Circuit and method for controlling bit line for a semiconductor memory device
CN101206922A (zh) * 2006-12-22 2008-06-25 三星电子株式会社 非易失性存储器及在非易失性存储器中编程的方法
CN101872764A (zh) * 2009-04-23 2010-10-27 上海华虹Nec电子有限公司 Otp-rom、其存储单元及其制造、编程和读取方法
CN103578539A (zh) * 2012-08-10 2014-02-12 爱思开海力士有限公司 半导体存储器件
JP2014142995A (ja) * 2014-04-02 2014-08-07 Ps4 Luxco S A R L 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム
CN205487356U (zh) * 2016-03-31 2016-08-17 西安紫光国芯半导体有限公司 一种增强存储单元写能力的静态随机存储器
JP2018156720A (ja) * 2018-06-11 2018-10-04 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101635502B1 (ko) * 2009-07-22 2016-07-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 프로그램 방법
KR20140088384A (ko) * 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160043747A (ko) 2014-10-14 2016-04-22 에스케이하이닉스 주식회사 반도체 장치
KR102222594B1 (ko) 2014-11-13 2021-03-08 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
US10121553B2 (en) * 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
KR102424371B1 (ko) * 2016-01-19 2022-07-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5982688A (en) * 1997-01-30 1999-11-09 Samsung Electronics, Co., Ltd. Circuit and method for controlling bit line for a semiconductor memory device
CN101206922A (zh) * 2006-12-22 2008-06-25 三星电子株式会社 非易失性存储器及在非易失性存储器中编程的方法
CN101872764A (zh) * 2009-04-23 2010-10-27 上海华虹Nec电子有限公司 Otp-rom、其存储单元及其制造、编程和读取方法
CN103578539A (zh) * 2012-08-10 2014-02-12 爱思开海力士有限公司 半导体存储器件
JP2014142995A (ja) * 2014-04-02 2014-08-07 Ps4 Luxco S A R L 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム
CN205487356U (zh) * 2016-03-31 2016-08-17 西安紫光国芯半导体有限公司 一种增强存储单元写能力的静态随机存储器
JP2018156720A (ja) * 2018-06-11 2018-10-04 ルネサスエレクトロニクス株式会社 半導体装置

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
Mohsen Imani 等.Approximate Computing Using Multiple-Access Single-Charge Associative Memory.《IEEE Transactions on Emerging Topics in Computing》.2018,第6卷(第3期),305-316. *
S. Eto 等.A 1 Gb SDRAM with ground level precharged bitline and non-boosted 2.1 V word line.《1998 IEEE International Solid-State Circuits Conference. Digest of Technical Papers, ISSCC. First Edition (Cat. No.98CH36156)》.2002,82-84. *
任圣.新型纳米硅量子点浮栅存储器和硅基阻变存储器的研究.《中国优秀硕士学位论文全文数据库信息科技辑》.2016,(第8(2016年)期),I137-30. *
段志刚.嵌入式低压低功耗新型快闪存储器电路研究.《中国优秀博硕士学位论文全文数据库 (硕士)信息科技辑》.2005,(第3(2005年)期),I137-21. *
邱浩鑫.非易失性存储器IP的功能研究与设计.《中国优秀硕士学位论文全文数据库信息科技辑》.2011,(第4(2011年)期),I137-19. *

Also Published As

Publication number Publication date
KR20200084262A (ko) 2020-07-10
US20200211650A1 (en) 2020-07-02
US10950306B2 (en) 2021-03-16
CN111402944A (zh) 2020-07-10

Similar Documents

Publication Publication Date Title
US10957412B2 (en) Memory device and operating method of the memory device
CN110047549B (zh) 存储器系统及其操作方法
CN110729016B (zh) 存储器装置、存储器系统及操作该存储器装置的方法
KR102635466B1 (ko) 메모리 장치 및 그것의 동작 방법
CN111402944B (zh) 具有改进的编程和擦除操作的存储器装置及其操作方法
CN113129972A (zh) 存储器装置及其操作方法
US11462272B2 (en) Memory device and operating method thereof
US11636906B2 (en) Memory device and method of applying operating voltage
CN110827870A (zh) 存储器装置及其操作方法
CN112309469B (zh) 存储器装置及其操作方法
US10726887B2 (en) Memory device and operating method of the memory device
US11880582B2 (en) Memory device having improved program and erase operations and operating method of the memory device
US11508439B2 (en) Memory device having a control logic to control program operations and method of operating the same
US11715524B2 (en) Memory device and operating method thereof
US11735271B2 (en) Memory device and method of operating the memory device
US20240004557A1 (en) Memory device, memory system including memory device, and method of operating memory system
CN117316242A (zh) 存储器设备及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant