CN110827870A - 存储器装置及其操作方法 - Google Patents

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Abstract

本文提供的可以是存储器装置及其操作方法。该存储器装置可以包括：存储器块，其包括多个选择晶体管；外围电路，其被配置为对存储器块执行编程操作和读取操作；以及控制逻辑，其被配置为控制外围电路以执行编程操作和读取操作，并且基于对多个选择晶体管的阈值电压监视操作来调整和设置要被施加到多个选择晶体管的选择晶体管操作电压的电位水平。

Description

存储器装置及其操作方法
相关申请的交叉引用
本申请要求2018年8月13日提交的韩国专利申请号10-2018-0094632的优先权，其全部公开内容通过引用整体并入本文。
技术领域
本公开的各种实施例一般地涉及电子装置。特别地，实施例涉及存储器装置及其操作方法。
背景技术
计算机环境范例已经转向普适计算，这使得计算机系统能够被随时随地使用。作为结果，诸如移动电话、数字相机和笔记本电脑之类的便携式电子装置的使用迅速增加。通常，这种便携式电子装置使用采用存储器装置的存储器系统，换句话说，使用数据储存装置。数据储存装置用作便携式电子装置的主存储器装置或辅助存储器装置。
由于不存在机械驱动部件，使用存储器装置的数据储存装置提供诸如优异的稳定性和耐用性、高信息访问速度和低功耗之类的优点。具有这些优点的数据储存装置的示例可以包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
存储器装置被分类为易失性存储器装置和非易失性存储器装置。
尽管读取和写入速度相对较低，但即使在电源中断时，非易失性存储器装置也可以保留存储在其中的数据。因此，无论存储器装置是否连接到电源，当存储的数据都必须被保留时，使用非易失性存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪存可以是NOR型存储器或NAND型存储器。
发明内容
本公开的各种实施例涉及存储器装置及其操作方法，其中根据选择晶体管的阈值电压分布来设置要被施加到每个选择晶体管的电压水平。
本公开的实施例可以提供一种存储器装置，包括：存储器块，其包括多个选择晶体管；外围电路，其被配置为对所述存储器块执行编程操作和读取操作；以及控制逻辑，其被配置为控制所述外围电路以执行所述编程操作和所述读取操作，并且基于对所述多个选择晶体管的阈值电压监视操作来调整和设置要被施加到所述多个选择晶体管的选择晶体管操作电压的电位水平。
本公开的实施例可以提供一种存储器装置，包括：存储器块，其包括多个选择晶体管；外围电路，其被配置为对所述多个选择晶体管执行阈值电压监视操作；以及控制逻辑，其被配置为控制所述外围电路，并且作为所述阈值电压监视操作的结果，当所述多个选择晶体管之中的在较低阈值电压分布中的第一选择晶体管的数目落在第一设置范围内时，降低要被施加到所述多个选择晶体管的选择晶体管操作电压，并且当所述多个选择晶体管之中的在较高阈值电压分布中的第二选择晶体管的数目落在第二设置范围内时，提高所述选择晶体管操作电压。
本公开的实施例可以提供一种操作存储器装置的方法，包括：使用第一读取电压来对存储器块中的多个选择晶体管执行第一读取操作；基于作为所述第一读取操作的结果而读取的数据，确定所述多个选择晶体管之中的在小于所述第一读取电压的较低阈值电压分布区域中的第一选择晶体管的数目；以及当所述第一选择晶体管的数目落在第一设置范围内时，降低要被施加到所述多个选择晶体管的选择晶体管操作电压的电位水平。
本公开的实施例可以提供一种存储器装置，包括：存储器块，其包括多个选择晶体管；外围电路，其被配置为通过向所述多个选择晶体管提供操作电压来对所述多个选择晶体管执行第一操作，并且基于所述第一操作来监视所述多个选择晶体管上的阈值电压分布；以及控制逻辑，其被配置为基于所监视的阈值电压分布来调整所述操作电压的电位水平，并且基于所调整的操作电压来控制所述外围电路以对所述多个选择晶体管执行第二操作。
附图说明
图1是示出根据本公开的实施例的存储器系统的图。
图2是示出根据本公开的实施例的存储器装置的图。
图3是示出根据本公开的实施例的存储器装置的存储器块的图。
图4是示出根据本公开的实施例的具有三维结构的存储器块的图。
图5是示出根据本公开的实施例的具有三维结构的存储器块的图。
图6是示出根据本发明的实施例的存储器装置的控制逻辑的框图。
图7是示出根据本公开的实施例的存储器装置的编程操作的流程图。
图8是示出根据本公开的实施例的监视选择晶体管的阈值电压分布的方法的阈值电压分布图。
图9是示出根据本公开的实施例的存储器系统的图。
图10是示出根据本公开的实施例的存储器系统的图。
图11是示出根据本公开的实施例的存储器系统的图。
图12是示出根据本公开的实施例的存储器系统的图。
具体实施方式
现在将参考附图更全面地描述各种实施例；然而，本公开的元件和特征可以与本文所公开的不同地被配置或布置。因此，本发明不限于本文所阐述的实施例。相反，提供这些实施例使得本公开彻底和完整，并且向本领域技术人员充分传达实施例的范围。此外，在整个说明书中，对“实施例”、“另一实施例”等的引用不一定仅针对一个实施例，并且对任何这样的短语的不同引用不一定针对(一个或多个)相同的实施例。
在附图中，为了清楚地进行图示，可以夸大尺寸。应当理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。
在本文中参考结构和中间结构的框图、截面和示意图来描述实施例。因此，可以预期由于例如制造技术和/或公差导致的图示形状的变化。因此，实施例不应被解释为限于本文所示出的特定形状，而是可以包括例如由制造导致的形状偏差。在附图中，为了清楚起见，可以夸大层和区域的长度和大小。附图中相同的附图标记表示相同的元件。
诸如“第一”和“第二”之类的术语可以被用来标识但不限制各种部件。这些术语被用于区分具有相同或基本相同名称的部件。例如，在不脱离本公开的精神和范围的情况下，第一部件可以被称为第二部件，反之亦然。此外，“和/或”可以包括所提及的部件中的任何一个或其组合。
此外，除非上下文另有表明，否则单数形式可以包括复数形式，反之亦然。此外，说明书中使用的“包括/包含”或“包括……的/包含……的”表示存在或添加一个或多个所述部件、步骤、操作和/或元件，但不排除一个或多个其他部件、步骤、操作和/或元件的存在或添加。
此外，除非另外定义，否则本说明书中使用的所有术语(包括技术术语和科学术语)具有与相关领域的技术人员通常理解的含义相同的含义。通常使用的词典中定义的术语应被解释为具有与相关领域的上下文中解释的含义相同的含义，并且除非在本说明书中另有明确定义，否则不应被解释为具有理想的或过于正式的含义。
还应注意，在本说明书中，“连接/耦合”是指一个部件不仅直接耦合另一个部件而且还通过一个或多个中间部件间接耦合另一个部件。另一方面，“直接连接/直接耦合”是指一个部件直接耦合另一个部件而没有任何中间部件。除非上下文另有表明，否则无论是直接还是间接连接/耦合的两个元件之间的通信可以是有线的或无线的。
图1是示出根据本公开的实施例的存储器系统1000的图。
参见图1，存储器系统1000可以包括：存储器装置1100，其被配置为存储数据；以及存储器控制器1200，其被配置为在主机2000的控制下控制存储器装置1100。
主机2000可以使用诸如外围部件高速互连(PCI-e或PCIe)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议或串行附接SCSI(SAS)协议之类的接口协议来与存储器系统1000通信。然而，主机2000和存储器系统1000之间的数据通信不限于前述示例；可以使用各种其他接口协议中的任何一种，诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子器件(IDE)协议。
存储器控制器1200可以控制存储器系统1000的整体操作以及主机2000与存储器装置1100之间的数据交换。例如，存储器控制器1200可以控制存储器装置1100以响应于主机2000的请求而编程或读取数据。此外，存储器控制器1200可以控制存储器装置1100，使得信息存储在存储器装置1100中的主存储器块和子存储器块中，并且根据针对编程操作而加载的数据量来对主存储器块或子存储器块执行编程操作。存储器控制器1200可以包括坏块管理部件1210，其可以从存储器装置1100接收坏块信息，并且更新和存储关于存储器装置1100中的多个存储器块的坏块的信息。坏块管理部件1210可以控制存储器装置1100以在存储器装置1100的整体操作期间基于存储的坏块信息来防止坏块被选择。在一个实施例中，存储器装置1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪存。
存储器装置1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。此外，存储器装置1100可以在运行时间期间监视存储器块中的多个选择晶体管(例如，源极选择晶体管、漏极选择晶体管和管道晶体管)的阈值电压分布，并且可以基于监视的结果来调整和设置选择晶体管的操作电压。
图2是示出根据本公开的实施例的存储器装置(例如，图1的存储器装置1100)的图。
参见图2，存储器装置1100可以包括被配置为存储数据的存储器单元阵列100。存储器装置1100可以包括外围电路200，其被配置为执行用于在存储器单元阵列100中存储数据的编程操作、用于输出所存储的数据的读取操作、以及用于擦除所存储的数据的擦除操作。存储器装置1100可以包括控制逻辑300，其被配置为在存储器控制器(例如，图1的存储器控制器1200)的控制下控制外围电路200。此外，存储器装置1100可以监视存储器单元阵列100中的选择晶体管的阈值电压分布，并且可以基于监视的结果来调整和设置选择晶体管的操作电压。
存储器单元阵列100可以包括多个存储器块MB1至MBk 110(其中k是正整数)。局部线LL和位线BL1至BLm(其中m是正整数)可以耦合到存储器块MB1至MBk 110中的每一个。例如，局部线LL可以包括第一选择线、第二选择线、以及布置在第一选择线与第二选择线之间的多个字线。局部线LL可以包括布置在第一选择线与字线之间以及第二选择线与字线之间的虚设线。这里，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可以包括字线、漏极选择线和源极选择线、以及源极线SL。例如，局部线LL可以进一步包括虚设线。例如，局部线LL可以进一步包括管道线。局部线LL可以耦合到存储器块MB1至MBk 110中的每一个。位线BL1至BLm可以共同耦合到存储器块MB1至MBk 110。存储器块MB1至MBk 110可以被体现在二维(2D)或三维(3D)结构中。例如，在具有二维结构的存储器块110中，存储器单元可以在平行于衬底的方向上被布置。例如，在具有三维结构的存储器块110中，存储器单元可以在垂直于衬底的方向上被堆叠。
外围电路200可以在控制逻辑300的控制下对所选择的存储器块110执行编程操作、读取操作或擦除操作。例如，外围电路200可以包括电压生成电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压生成电路210可以响应于操作信号OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压生成电路210可以响应于操作信号OP_CMD而选择性地使局部线LL放电。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压、通过电压和选择晶体管的操作电压。此外，电压生成电路210可以生成第一读取电压和第二读取电压以监视选择晶体管的阈值电压。在一个实施例中，第二读取电压大于第一读取电压。
行解码器220可以响应于行解码器控制信号AD_signals1和AD_signals2而将操作电压Vop发送到与所选择的存储器块110耦合的局部线LL。例如，行解码器220可以响应于行解码器控制信号AD_signals1而将由电压生成电路210生成的操作电压(例如，编程电压、验证电压、通过电压等)选择性地施加到局部线LL的字线。此外，行解码器220可以响应于行解码器控制信号AD_signals2而将由电压生成电路210生成的选择晶体管操作电压选择性地施加到局部线LL的源极选择线、漏极选择线和管道线。
在编程电压施加操作期间，响应于行解码器控制信号AD_signals1，行解码器220可以将由电压生成电路210生成的编程电压施加到局部线LL的所选择的字线。此外，行解码器220可以将由电压生成电路210生成的通过电压施加到其他未被选择的字线。在读取操作期间，响应于行解码器控制信号AD_signals1，行解码器220可以将由电压生成电路210生成的读取电压施加到局部线LL的所选择的字线。此外，行解码器220可以将由电压生成电路210生成的通过电压施加到其他未被选择的字线。此外，在监视选择晶体管的阈值电压的操作期间，响应于行解码器控制信号AD_signals2，行解码器220可以将由电压生成电路210生成的第一读取电压或第二读取电压选择性地施加到局部线LL的源极选择线、漏极选择线和管道线。
页缓冲器组230可以包括耦合到位线BL1至BLm的多个页缓冲器PB1至PBm 231。页缓冲器PB1至PBm 231可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBm 231可以临时存储在编程操作期间要被编程的数据，或者在读取或验证操作期间感测位线BL1至BLm的电压或电流。
列解码器240可以响应于列地址CADD而在输入/输出电路250与页缓冲器组230之间传输数据。例如，列解码器240可以通过数据线DL来与页缓冲器231交换数据或者通过列线CL来与输入/输出电路250交换数据。
输入/输出电路250可以将从(图1的)存储器控制器1200接收的命令CMD或地址ADD发送到控制逻辑300，或者与列解码器240交换数据。在监视选择晶体管的阈值电压的操作期间，输入/输出电路250可以通过列解码器240来接收由页缓冲器组230读取的数据，并且将接收的数据发送到控制逻辑300。
在读取或验证操作期间，通过/失败检查电路260可以响应于使能位VRY_BIT<#>而生成参考电流。此外，通过/失败检查电路260可以将从页缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较，并且基于比较结果来输出通过信号PASS或失败信号FAIL。
源极线驱动器270可以通过源极线SL耦合到存储器单元阵列100中的存储器单元，并且可以控制要被施加到源极线SL的电压。例如，源极线驱动器270可以在编程验证操作之后的空穴注入操作期间将正源极线电压施加到源极线SL。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制要被施加到源极线SL的源极线电压。
控制逻辑300可以响应于命令CMD和地址ADD而通过输出操作信号OP_CMD、行解码器控制信号AD_signals1和AD_signals2、页缓冲器控制信号PBSIGNALS和使能位VRY_BIT<#>来控制外围电路200。另外，控制逻辑300可以响应于通过信号PASS或失败信号FAIL而确定目标存储器单元是否在验证操作期间通过了验证。在监视选择晶体管的阈值电压的操作期间，控制逻辑300可以根据从输入/输出电路250接收的数据来确定阈值电压分布，并且基于确定的结果来设置选择晶体管操作电压。
如上所述，存储器装置1100可以在诸如编程操作或读取操作之类的整体操作之前监视所选存储器块的选择晶体管的阈值电压分布。此外，存储器装置1100可以基于监视的结果来调整和设置要被施加到选择晶体管的操作电压。监视选择晶体管的阈值电压分布的方法和基于监视结果来调整和设置操作电压的方法的详细操作将在后面被描述。
图3是示出根据本公开的实施例的存储器块(例如，图2的存储器块110)的图。
参见图3，在存储器块110中，彼此平行布置的多个字线可以耦合在第一选择线与第二选择线之间。这里，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更详细地，存储器块110可以包括耦合在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别耦合到串ST，并且源极线SL可以共同耦合到串ST。串ST可以具有相同的配置；因此，将通过示例详细描述耦合到第一位线BL1的串ST。
串ST可以包括源极选择晶体管SST、多个存储器单元F1至F16、以及漏极选择晶体管DST，它们彼此串联耦合在源极线SL与第一位线BL1之间。在每个串ST中可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且在每个串ST中可以包括多于图中所示的16个存储器单元F1至F16。
源极选择晶体管SST的源极可以耦合到源极线SL，并且漏极选择晶体管DST的漏极可以耦合到第一位线BL1。存储器单元F1至F16可以串联耦合在源极选择晶体管SST与漏极选择晶体管DST之间。不同串ST中的源极选择晶体管SST的栅极可以耦合到源极选择线SSL。漏极选择晶体管DST的栅极可以耦合到漏极选择线DSL。存储器单元F1至F16的栅极可以耦合到多个字线WL1至WL16。在不同串ST中的存储器单元之中，耦合到每个字线的一组存储器单元可以被称为物理页PPG。因此，存储器块110中的物理页PPG的数目可以对应于字线WL1至WL16的数目。
每个存储器单元可以存储1位数据。该存储器单元通常被称为单级单元SLC。在这种情况下，每个物理页PPG可以存储单个逻辑页LPG的数据。每个逻辑页LPG的数据可以包括与单个物理页PPG中的单元数量相对应的数据位。每个存储器单元可以存储2位或更多位数据。该存储器单元通常被称为多级单元MLC。在这种情况下，每个物理页PPG可以存储两个或更多个逻辑页LPG的数据。
图4是示出根据本公开的实施例的具有三维结构的存储器块110的图。
参见图4，存储器单元阵列100可以包括多个存储器块MB1至MBk 110。每个存储器块110可以包括多个串ST11至ST1m和ST21至ST2m。在一个实施例中，串ST11至ST1m和ST21至ST2m中的每个串可以形成为“U”形。在第一存储器块MB1中，可以在行方向(即，X方向)上布置m个串。图4以示例的方式示出了在列方向(即，Y方向)上布置的两个串。然而，在另一个实施例中，可以在列方向上布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每个串可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可以具有彼此类似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷陷阱层和阻挡绝缘层。例如，用于提供沟道层的柱可以设置在每个串中。在一个实施例中，用于提供沟道层、隧道绝缘层、电荷陷阱层和阻挡绝缘层中的至少一个的柱可以设置在每个串中。
每个串的源极选择晶体管SST可以耦合在源极线SL与存储器单元MC1至MCn之间。
在一个实施例中，布置在同一行中的串的源极选择晶体管可以耦合到在行方向上延伸的源极选择线。布置在不同行中的串的源极选择晶体管可以耦合到不同的源极选择线。在图4中，第一行中的串ST11至ST1m的源极选择晶体管可以耦合到第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可以耦合到第二源极选择线SSL2。
在一个实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同耦合到单个源极选择线。
每个串中的第一存储器单元MC1至第n存储器单元MCn可以耦合在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以在垂直方向(即，Z方向)上连续布置，并且彼此串联耦合在源极选择晶体管SST与管道晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可以在垂直方向(Z方向)上连续布置，并且彼此串联耦合在管道晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn可以通过管道晶体管PT彼此耦合。每个串的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别耦合至第一字线WL1至第n字线WLn。
在一个实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以被用作虚设存储器单元。在提供虚设存储器单元的情况下，可以稳定地控制对应串的电压或电流。每个串的管道晶体管PT的栅极可以耦合到管道线PL。
每个串的漏极选择晶体管DST可以耦合在对应的位线与存储器单元MCp+1至MCn之间。布置在行方向上的串可以耦合到在行方向上延伸的对应的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可以耦合到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可以耦合到第二漏极选择线DSL2。
布置在列方向上的串可以耦合到在列方向上延伸的对应位线。在图4中，第一列中的串ST11和ST21可以耦合到第一位线BL1。第m列中的串ST1m和ST2m可以耦合到第m位线BLm。
在布置在行方向上的串之中，耦合到同一字线的存储器单元可以形成一页。例如，在第一行的串ST11至ST1m中耦合到第一字线WL1的存储器单元可以形成单页。在第二行的串ST21至ST2m中耦合到第一字线WL1的存储器单元可以形成另一单页。当漏极选择线DSL1和DSL2中的任何一个被选择时，布置在对应行中的串可以被选择。当字线WL1至WLn中的任何一个被选择时，可以从所选择的串中选择对应的单页。
图5是示出根据本公开的实施例的具有三维结构的存储器块110的图。
参见图5，存储器单元阵列100可以包括多个存储器块MB1至MBk 110。每个存储器块110可以包括多个串ST11'至ST1m'和ST21'至ST2m'。串ST11'至ST1m'和ST21'至ST2m'中的每个串可以在垂直方向上(即，在Z方向上)延伸。在每个存储器块110中，可以在行方向上(即，在X方向上)布置m个串。图5通过示例示出了在列方向上(即，在Y方向上)布置的两个串。然而，在另一个实施例中，可以在列方向上布置三个或更多个串。
串ST11'至ST1m'和ST21'至ST2m'中的每个串可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以耦合在源极线SL与存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可以耦合到同一源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可以耦合到第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可以耦合到第二源极选择线SSL2。在一个实施例中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可以共同耦合到单个源极选择线。
每个串中的第一存储器单元MC1至第n存储器单元MCn可以串联耦合在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别耦合至第一字线WL1至第n字线WLn。
在一个实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以被用作虚设存储器单元。在提供虚设存储器单元的情况下，可以稳定地控制对应串的电压或电流。从而，可以提高存储在每个存储器块110中的数据的可靠性。
每个串的漏极选择晶体管DST可以耦合在对应的位线与存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可以耦合到在行方向上延伸的对应的漏极选择线。第一行中的串ST11'至ST1m'的漏极选择晶体管DST可以耦合到第一漏极选择线DSL1。第二行中的串ST21'至ST2m'的漏极选择晶体管DST可以耦合到第二漏极选择线DSL2。
图3至图5中示出的源极选择晶体管SST、漏极选择晶体管DST和管道晶体管PT可以被编程为具有恒定的阈值电压，并且其阈值电压分布可以被改变以允许执行存储器装置的整体操作。因此，当在通过向其施加操作电压来导通/关断源极选择晶体管SST、漏极选择晶体管DST或管道晶体管PT时出现问题时，可能引起编程状态失败或读取干扰现象。
图6是示出根据本公开的实施例的控制逻辑(例如，图2中的存储器装置1100的控制逻辑300)的框图。
参见图6，控制逻辑300可以包括内部控制电路310、数据计数器320、比较电路330、行解码器控制电路340、源极线驱动器控制电路350、页缓冲器控制电路360和电压生成控制电路370。
内部控制电路310可以包括只读存储器(ROM)。用于执行存储器装置1100的各种整体操作(例如，编程操作、读取操作和擦除操作)的算法可以被存储在ROM中。内部控制电路310可以响应于命令CMD和比较信号COMP而生成并输出多个内部控制信号int_CS1至int_CS4。
在监视选择晶体管的阈值电压的操作期间，数据计数器320可以对从图2的输入/输出电路250接收的数据DATA的特定数据(例如，1或0)的数目进行计数。此外，数据计数器320可以生成并输出与计数的数目相对应的计数信号COUNT。
比较电路330可以基于计数信号COUNT来确定所计数的特定数据的数目是处于第一设置范围还是第二设置范围中。此外，比较电路330可以基于确定结果来输出对应的比较信号COMP。
行解码器控制电路340可以响应于从内部控制电路310输出的内部控制信号int_CS1而生成并输出用于控制图2的行解码器220的行解码器控制信号AD_signals1和AD_signals2。
行解码器控制电路340可以包括字线电压控制电路341和选择线电压控制电路342。
字线电压控制电路341可以响应于内部控制信号int_CS1而生成并输出行解码器控制信号AD_signals1。在一个实施例中，行解码器控制信号AD_signals1可以控制(图2的)行解码器220以将从图2的电压生成电路210生成的操作电压(例如，编程电压、验证电压和通过电压)选择性地施加到局部线LL的字线。
选择线电压控制电路342可以响应于内部控制信号int_CS1而生成并输出行解码器控制信号AD_signals2。在一个实施例中，行解码器控制信号AD_signals2可以控制(图2的)行解码器220以将从(图2的)电压生成电路210生成的选择晶体管操作电压选择性地施加到局部线LL的源极选择线、漏极选择线和管道线。
源极线驱动器控制电路350可以响应于从内部控制电路310输出的内部控制信号int_CS2而生成并输出用于控制图2的源极线驱动器270的源极线控制信号CTRL_SL。在一个实施例中，源极线控制信号CTRL_SL可以控制(图2的)源极线驱动器270以将源极线电压施加到存储器单元阵列100的源极线。
页缓冲器控制电路360可以响应于从内部控制电路310输出的内部控制信号int_CS3而生成并输出用于控制图2的页缓冲器组230的页缓冲器控制信号PBSIGNALS。
电压生成控制电路370可以响应于从内部控制电路310输出的内部控制信号int_CS4而生成并输出用于控制图2的电压生成电路210的操作信号OP_CMD。此外，电压生成控制电路370可以响应于内部控制信号int_CS4而生成在电位水平中调整的选择晶体管操作电压。
图7是示出根据本公开的实施例的存储器装置的操作的流程图。
图8是示出根据本公开的实施例的监视选择晶体管的阈值电压分布的方法的阈值电压分布图。
将主要参考图7和图8并且其次参考其他图来描述根据本公开的实施例的监视存储器装置的选择晶体管的阈值电压分布的方法。
在该实施例中，将通过示例来描述监视漏极选择晶体管DST的阈值电压分布以及设置要被施加到漏极选择线DSL的选择晶体管操作电压的方法。
参见图7，在步骤S710处，控制逻辑300控制外围电路200以使用第一读取电压Vread1来对漏极选择晶体管DST执行读取操作。
电压生成电路210响应于操作信号OP_CMD而生成第一读取电压Vread1、通过电压和选择晶体管操作电压。响应于行解码器控制信号AD_signals1和AD_signals2，行解码器220将第一读取电压Vread1、通过电压、源极选择晶体管电压和管道晶体管电压施加到所选择的存储器块的漏极选择线DSL、字线WL1至WLn、源极选择线SSL和管道线PL。例如，行解码器220可以响应于行解码器控制信号AD_signals1而将从电压生成电路210生成的通过电压施加到字线WL1至WLn。此外，行解码器220可以响应于行解码器控制信号AD_signals2而将从电压生成电路210生成的第一读取电压Vread1施加到漏极选择线DSL，并且可以响应于行解码器控制信号AD_signals2而将从电压生成电路210生成的源极选择晶体管操作电压和管道晶体管操作电压分别施加到源极选择线SSL和管道线PL。
页缓冲器组230的页缓冲器PB1至PBm 231响应于页缓冲器控制信号PBSIGNALS而感测位线BL1至BLm的电压或电流。因此，页缓冲器PB1至PBm可以存储与漏极选择晶体管的阈值电压相对应的数据。例如，如果对应的漏极选择晶体管的阈值电压大于第一读取电压Vread1，则页缓冲器PB1至PBm中的每一个可以锁存第一数据(例如，“0”)，并且如果对应的漏极选择晶体管的阈值电压小于第一读取电压Vread1，则可以锁存第二数据(例如，“1”)。
在步骤S720处，控制逻辑300接收作为第一读取操作得结果的由页缓冲器组230锁存的数据DATA，并且根据接收数据DATA来对具有对应于第一区域A的阈值电压的漏极选择晶体管的数目(Na)进行计数。如图8中所示，第一区域A可以被定义为较低阈值电压分布区域。
由页缓冲器组230锁存的数据DATA通过列解码器240和输入/输出电路250来被传输到控制逻辑300的数据计数器320。数据计数器320通过对接收数据DATA之中的第二数据(“1”)的数目进行计数来对具有对应于第一区域A的阈值电压的漏极选择晶体管的数目(Na)进行计数。此外，数据计数器320输出对应的计数信号COUNT。
在步骤S730处，控制逻辑300的比较电路330响应于计数信号COUNT而确定数量(Na)是否落在第一设置范围(X到Y)内。此外，比较电路330基于确定的结果来输出比较信号COMP。
作为比较电路330的比较操作的结果，当数量(Na)落在第一设置范围(X到Y)内时，如S730的“是”所示，在步骤S740处，内部控制电路310响应于比较信号COMP而将漏极选择线操作电压设置为小于初始设置电位水平的值。
作为比较电路330的比较操作的结果，当数量(Na)没有落在第一设置范围(X到Y)内时，如S730的“否”所示，在步骤S750处，控制逻辑300控制外围电路200以使用第二读取电压Vread2来对漏极选择晶体管DST执行读取操作。
电压生成电路210响应于操作信号OP_CMD而生成第二读取电压Vread2、通过电压和选择晶体管操作电压。响应于行解码器控制信号AD_signals1和AD_signals2，行解码器220将第二读取电压Vread2、通过电压、源极选择晶体管电压和管道晶体管电压施加到所选择的存储器块的漏极选择线DSL、字线WL1至WLn、源极选择线SSL和管道线PL。例如，行解码器220可以响应于行解码器控制信号AD_signals1而将通过电压施加到字线WL1至WLn，可以响应于行解码器控制信号AD_signals2而将第二读取电压Vread2施加到漏极选择线DSL，并且可以响应于行解码器控制信号AD_signals2而将源极选择晶体管操作电压和管道晶体管操作电压分别施加到源极选择线SSL和管道线PL。
页缓冲器组230的页缓冲器PB1至PBm 231响应于页缓冲器控制信号PBSIGNALS而感测位线BL1至BLm的电压或电流。因此，页缓冲器PB1至PBm可以存储与漏极选择晶体管的阈值电压相对应的数据。例如，如果对应的漏极选择晶体管的阈值电压大于第二读取电压Vread2，则页缓冲器PB1至PBm中的每一个可以锁存第一数据(例如，“0”)，并且如果对应的漏极选择晶体管的阈值电压小于第二读取电压Vread2，则可以锁存第二数据(例如，“1”)。
在步骤S760处，控制逻辑300接收作为第二读取操作的结果的由页缓冲器组230锁存的数据DATA，并且根据接收数据DATA来对具有对应于第二区域B的阈值电压的漏极选择晶体管的数目(Nb)进行计数。如图8中所示，第二区域B可以被定义为较高阈值电压分布区域。
由页缓冲器组230锁存的数据DATA通过列解码器240和输入/输出电路250来被传输到控制逻辑300的数据计数器320。数据计数器320通过对接收数据DATA之中的第一数据(“0”)的数目进行计数来对数量(Nb)进行计数。此外，数据计数器320输出对应的计数信号COUNT。
在步骤S770处，控制逻辑300的比较电路330响应于计数信号COUNT而确定数量(Nb)是否落在第二设置范围(X'至Y')内。此外，比较电路330基于确定的结果来输出比较信号COMP。
作为比较电路330的比较操作的结果，当数量(Nb)落在第二设置范围(X'至Y')内时，如S770的“是”所示，在步骤S780处，内部控制电路310响应于比较信号COMP而将漏极选择线操作电压设置为大于初始设置电位水平的值。
作为比较电路330的比较操作的结果，当数量(Nb)没有落在第二设置范围(X'至Y')内时，如S770的“否”所示，在步骤S790处，比较电路330将数量(Na)或数量(Nb)与第一设置范围Y进行比较。
作为比较操作S790的结果，当数量(Na)或数量(Nb)超过第一设置范围(Y)时，如S790的“是”所示，在步骤S800处，控制逻辑300通过确定所选存储器块中的漏极选择晶体管是有缺陷的来将所选存储器块确定为坏块。此外，控制逻辑300将坏块信息输出到坏块管理部件1210。
可替代地，作为比较操作S790的结果，当数量(Na)或数量(Nb)小于第一设置范围(Y)时，如S790的“否”所示，在步骤S810处，控制逻辑300确定所选存储器块中的漏极选择晶体管的阈值电压分布是正常的。此外，控制逻辑300将漏极选择晶体管操作电压的电位水平保持在初始设置电位水平处。
在该实施例中，监视漏极选择晶体管的阈值电压分布，并且基于监视结果来设置漏极选择晶体管操作电压。但是，本发明不限于这些细节；在另一个实施例中，可以监视源极选择晶体管或管道晶体管的阈值电压分布，并且可以基于监视结果来设置源极选择晶体管操作电压或管道晶体管操作电压。
设置存储器装置的选择晶体管操作电压的操作可以在存储器装置的例如编程操作或读取操作的整体操作之前被执行。换句话说，基于监视所选存储器块中的选择晶体管的阈值电压的操作的结果，可以设置选择晶体管的操作电压，并且此后可以使用选择晶体管的设置操作电压来执行诸如编程操作或读取操作之类的整体操作。
图9是示出根据本公开的实施例的存储器系统30000的图。
参见图9，存储器系统30000可以被体现在蜂窝电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)或无线通信装置中。存储器系统30000可以包括存储器装置1100和被配置为控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制数据存取操作，例如存储器装置1100的编程操作、擦除操作或者读取操作。
在存储器控制器1200的控制下，可以通过显示器3200输出在存储器装置1100中编程的数据。
无线电收发器3300可以通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号转换成能够在处理器3100中处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并且将处理后的信号发送到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程到存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将改变的无线电信号输出到外部装置。输入装置3400可以被用来输入用于控制处理器3100的操作的控制信号或者由处理器3100处理的数据。输入装置3400可以被体现在诸如触摸板和计算机鼠标的定位装置、小键盘或键盘中。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据、或从输入装置3400输出的数据通过显示器3200输出。
在一个实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被体现为处理器3100的一部分或者与处理器3100分开提供的芯片。存储器控制器1200可以使用图2中所示的控制器1200的示例来实现。
图10是示出根据本公开的实施例的存储器系统40000的图。
参见图10，存储器系统40000可以被体现在个人计算机(PC)、平板PC、网络书、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器系统40000可以包括存储器装置1100和被配置为控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据从输入装置4200输入的数据来通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可以被体现在诸如触摸板或计算机鼠标之类的定位装置、小键盘或键盘中。
处理器4100可以控制存储器系统40000的整体操作并且控制存储器控制器1200的操作。在一个实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被体现为处理器4100的一部分或与处理器4100分开提供的芯片。存储器控制器1200可以使用图2中所示的控制器1200的示例来实现。
图11是示出根据本公开的实施例的存储器系统50000的图。
参见图11，存储器系统50000可以被体现在图像处理装置中，例如数字相机、配备有数字相机的便携式电话、配备有数字相机的智能手机、或配备有数字相机的平板个人计算机(PC)。
存储器系统50000可以包括存储器装置1100以及能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号。转换后的数字信号可以被发送到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可以通过显示器5300输出或通过控制器1200存储在存储器装置1100中。存储器装置1100中存储的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
在一个实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被体现为处理器5100的一部分或者与处理器5100分开提供的芯片。存储器控制器1200可以使用图2中所示的控制器1200的示例来实现。
图12是示出根据本公开的实施例的存储器系统70000的图。
参见图12，存储器系统70000可以被体现在存储卡或智能卡中。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
控制器1200可以控制存储器装置1100与卡接口7100之间的数据交换。在一个实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。存储器控制器1200可以使用图2中所示的控制器1200的示例来实现。
卡接口7100可以根据主机60000的协议来对主机60000与存储器控制器1200之间的数据交换进行对接。在一个实施例中，卡接口7100可以支持通用串行总线(USB)协议以及芯片间(IC)-USB协议。这里，卡接口可以指代能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方案。
当存储器系统70000连接到诸如个人计算机(PC)、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200来与存储器装置1100进行数据通信。
在以上讨论的实施例中，所有步骤可以被选择性地执行或跳过。另外，每个实施例中的步骤可能不总是以常规顺序执行。此外，本说明书和附图中公开的实施例旨在帮助本领域技术人员更清楚地理解本公开，而不是限制本公开的范围。换句话说，本公开所属领域的技术人员将能够容易地理解各种修改基于本公开的技术范围而是可能的。
如上所述，根据本公开的实施例的存储器装置可以在存储器装置的编程操作或读取操作之前监视所选存储器块中的选择晶体管的阈值电压，并且基于监视结果来调整和设置用于操作选择晶体管的操作电压。因此，在编程操作和读取操作期间，可以减轻编程状态失败或读取干扰现象。
本文已经图示和描述了各种实施例，并且虽然采用了特定术语，但是它们以一般性和描述性意义被使用和解释并且不是出于限制的目的。在某些情况下，如本领域技术人员在提交本申请时显而易见的，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本公开的精神和范围的情况下，可以在形式和细节上进行包括修改、添加和替换在内的各种变化。本发明包括落在权利要求及其等同物的范围内的所有这些变化。

Claims (20)

1.一种存储器装置，包括：
存储器块，包括多个选择晶体管；
外围电路，被配置为对所述存储器块执行编程操作和读取操作；以及
控制逻辑，被配置为控制所述外围电路以执行所述编程操作和所述读取操作，并且基于对所述多个选择晶体管的阈值电压监视操作来调整和设置要被施加到所述多个选择晶体管的选择晶体管操作电压的电位水平。
2.根据权利要求1所述的存储器装置，其中所述多个选择晶体管包括多个漏极选择晶体管和多个源极选择晶体管中的至少一个。
3.根据权利要求2所述的存储器装置，其中所述多个选择晶体管进一步包括管道晶体管。
4.根据权利要求1所述的存储器装置，其中所述外围电路包括：
电压生成电路，被配置为在所述阈值电压监视操作期间生成和输出第一读取电压和大于所述第一读取电压的第二读取电压；
行解码器，被配置为将所述第一读取电压或所述第二读取电压施加到从所述多个选择晶体管之中选择的晶体管；以及
页缓冲器组，与所述多个选择晶体管耦合，并且被配置为根据所选择的晶体管的阈值电压来感测第一数据或第二数据，并且输出所感测的第一数据或所感测的第二数据。
5.根据权利要求4所述的存储器装置，其中所述控制逻辑根据在所述阈值电压监视操作期间基于第一读取操作的结果而读取的第一数据的数目来确定在较低阈值电压分布区域中的所选择的晶体管的数目。
6.根据权利要求5所述的存储器装置，其中当在所述较低阈值电压分布区域中的所选择的晶体管的数目在第一设置范围内时，降低要被施加到所选择的晶体管的所述选择晶体管操作电压的所述电位水平。
7.根据权利要求4所述的存储器装置，其中所述控制逻辑根据在所述阈值电压监视操作期间基于第二读取操作的结果而读取的第二数据的数目来确定在较高阈值电压分布区域中的所选择的晶体管的数目。
8.根据权利要求7所述的存储器装置，其中当在所述较高阈值电压分布区域中的所选择的晶体管的数目在第二设置范围内时，提高将施加到所选晶体管的所述选择晶体管操作电压的所述电位水平。
9.根据权利要求4所述的存储器装置，其中在所述阈值电压监视操作期间，当基于第一读取操作的结果而读取的第一数据的数目或基于第二读取操作的结果而读取的第二数据的数目超过设置数量时，所述控制逻辑将所述存储器块确定为坏块。
10.根据权利要求4所述的存储器装置，其中所述控制逻辑包括：
数据计数器，被配置为对从所述页缓冲器组输出的第一数据或第二数据的数目进行计数；
比较电路，被配置为确定由所述数据计数器计数的第一数据的数目是否落在第一设置范围内或者由所述数据计数器计数的第二数据的数目是否落在第二设置范围内，并且基于确定的结果来输出比较信号；以及
内部控制电路，被配置为响应于所述比较信号而调整和设置所述选择晶体管操作电压的所述电位水平。
11.一种存储器装置，包括：
存储器块，包括多个选择晶体管；
外围电路，被配置为对所述多个选择晶体管执行阈值电压监视操作；以及
控制逻辑，被配置为控制所述外围电路，并且作为所述阈值电压监视操作的结果，当所述多个选择晶体管之中的在较低阈值电压分布中的第一选择晶体管的数目落在第一设置范围内时，降低要被施加到所述多个选择晶体管的选择晶体管操作电压，并且当所述多个选择晶体管之中的在较高阈值电压分布中的第二选择晶体管的数目落在第二设置范围内时，提高所述选择晶体管操作电压。
12.根据权利要求11所述的存储器装置，其中所述多个选择晶体管包括多个漏极选择晶体管、多个源极选择晶体管和多个管道晶体管中的至少一个。
13.根据权利要求11所述的存储器装置，其中所述外围电路包括：
电压生成电路，被配置为在所述阈值电压监视操作期间生成和输出第一读取电压和大于所述第一读取电压的第二读取电压；
行解码器，被配置为将所述第一读取电压或所述第二读取电压施加到从所述多个选择晶体管之中选择的选择晶体管；以及
页缓冲器组，被配置为根据所选择的选择晶体管的阈值电压来感测第一数据或第二数据，并且输出所感测的第一数据或所感测的第二数据。
14.根据权利要求13所述的存储器装置，其中所述控制逻辑包括：
数据计数器，被配置为对从所述页缓冲器组输出的第一数据或第二数据的数目进行计数；
比较电路，被配置为确定由所述数据计数器计数的第一数据的数目是否落在第一设置范围内或者由所述数据计数器计数的第二数据的数目是否落在第二设置范围内，并且基于确定的结果来输出比较信号；以及
内部控制电路，被配置为响应于所述比较信号来调整和设置所述选择晶体管操作电压的电位水平。
15.一种操作存储器装置的方法，包括：
使用第一读取电压对存储器块中的多个选择晶体管执行第一读取操作；
基于作为所述第一读取操作的结果而读取的数据，确定所述多个选择晶体管之中的在小于所述第一读取电压的较低阈值电压分布区域中的第一选择晶体管的数目；以及
当所述第一选择晶体管的数目落在第一设置范围内时，降低要被施加到所述多个选择晶体管的选择晶体管操作电压的电位水平。
16.根据权利要求15所述的方法，进一步包括：
当所述第一选择晶体管的数目没有落在所述第一设置范围内时，使用第二读取电压对所述多个选择晶体管执行第二读取操作；
基于作为所述第二读取操作的结果而读取的数据，确定所述多个选择晶体管之中的大于所述第二读取电压的较高阈值电压分布区域中的第二选择晶体管的数目；以及
当所述第二选择晶体管的数目落在第二设置范围内时，提高所述选择晶体管操作电压的电位水平。
17.根据权利要求16所述的方法，其中所述第二读取电压大于所述第一读取电压。
18.根据权利要求16所述的方法，进一步包括：当所述第二选择晶体管的数目没有落在所述第二设置范围内时，当所述第一选择晶体管的数目或所述第二选择晶体管的数目大于所述第一设置范围时，将所述存储器块确定为坏块。
19.根据权利要求16所述的方法，进一步包括：当所述第二选择晶体管的数目没有落在所述第二设置范围内时，当所述第一选择晶体管的数目和所述第二选择晶体管的数目小于所述第一设置范围时，将所述选择晶体管操作电压保持在先前的电压水平处。
20.根据权利要求15所述的方法，其中所述多个选择晶体管包括多个漏极选择晶体管、多个源极选择晶体管和多个管道晶体管中的至少一个。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113496738A (zh) * 2020-04-07 2021-10-12 爱思开海力士有限公司 存储器装置及其操作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11837292B2 (en) * 2021-12-23 2023-12-05 San Disk Technologies Llc String or block or die level dependent source line voltage for neighbor drain side select gate interference compensation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020119625A1 (en) * 2000-11-15 2002-08-29 Stmicroelectronics S.A. Flash memory including means of checking memory cell threshold voltages
US20150063036A1 (en) * 2013-03-15 2015-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20150221389A1 (en) * 2014-02-06 2015-08-06 SK Hynix Inc. Semiconductor memory device and operating method thereof
US20170278571A1 (en) * 2016-03-23 2017-09-28 Sandisk Technologies Inc. Three dimensional nand memory device with common bit line for multiple nand strings in each memory block
CN107731252A (zh) * 2016-08-10 2018-02-23 三星电子株式会社 非易失性存储器设备和包括其的存储设备

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101490426B1 (ko) 2008-11-14 2015-02-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
US8514624B2 (en) * 2011-06-21 2013-08-20 Micron Technology, Inc. In-field block retiring
US9123425B2 (en) * 2013-04-02 2015-09-01 Sandisk Technologies Inc. Adjusting control gate overdrive of select gate transistors during programming of non-volatile memory
KR102154499B1 (ko) 2013-12-23 2020-09-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
JP2015176620A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
KR102272248B1 (ko) 2015-01-09 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법
KR102381218B1 (ko) 2015-09-25 2022-04-01 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102480015B1 (ko) 2015-12-11 2022-12-21 삼성전자 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR20180025357A (ko) 2016-08-29 2018-03-09 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020119625A1 (en) * 2000-11-15 2002-08-29 Stmicroelectronics S.A. Flash memory including means of checking memory cell threshold voltages
US20150063036A1 (en) * 2013-03-15 2015-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20150221389A1 (en) * 2014-02-06 2015-08-06 SK Hynix Inc. Semiconductor memory device and operating method thereof
US20170278571A1 (en) * 2016-03-23 2017-09-28 Sandisk Technologies Inc. Three dimensional nand memory device with common bit line for multiple nand strings in each memory block
CN107731252A (zh) * 2016-08-10 2018-02-23 三星电子株式会社 非易失性存储器设备和包括其的存储设备

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113496738A (zh) * 2020-04-07 2021-10-12 爱思开海力士有限公司 存储器装置及其操作方法
CN113496738B (zh) * 2020-04-07 2024-06-07 爱思开海力士有限公司 存储器装置及其操作方法

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