JP2015176620A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2015176620A
JP2015176620A JP2014051934A JP2014051934A JP2015176620A JP 2015176620 A JP2015176620 A JP 2015176620A JP 2014051934 A JP2014051934 A JP 2014051934A JP 2014051934 A JP2014051934 A JP 2014051934A JP 2015176620 A JP2015176620 A JP 2015176620A
Authority
JP
Japan
Prior art keywords
voltage
word line
memory
program
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014051934A
Other languages
English (en)
Inventor
拓也 二山
Takuya Futayama
拓也 二山
白川　政信
Masanobu Shirakawa
政信 白川
健一 阿部
Kenichi Abe
健一 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014051934A priority Critical patent/JP2015176620A/ja
Priority to TW104143647A priority patent/TWI618073B/zh
Priority to TW108147271A priority patent/TWI719773B/zh
Priority to TW107141102A priority patent/TWI684181B/zh
Priority to TW103122719A priority patent/TWI527041B/zh
Priority to TW106141367A priority patent/TWI652681B/zh
Priority to US14/474,307 priority patent/US9214238B2/en
Priority to CN201910110309.9A priority patent/CN110085272B/zh
Priority to CN201410453093.3A priority patent/CN104916319B/zh
Publication of JP2015176620A publication Critical patent/JP2015176620A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

【課題】動作性能を向上できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、半導体基板の上方に積層された第１乃至第４メモリセルと、第１乃至第４メモリセルのゲートにそれぞれ接続された第１乃至第４ワード線と、第１乃至第４ワード線に電圧を印加するロウデコーダ１１２とを備える。ロウデコーダ１１２は、第１メモリセルへの書き込み動作時に、第１ワード線に第１プログラム電圧を印加し、第２メモリセルへの書き込み動作時に、第２ワード線に前記第１プログラム電圧を印加し、第３メモリセルへの書き込み動作時に、第３ワード線に第２プログラム電圧を印加し、第４メモリセルへの書き込み動作時に、第４ワード線に前記第２プログラム電圧を印加する。第２プログラム電圧は第１プログラム電圧より電圧が高い。【選択図】図１３

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１１−２５８２８９号公報
動作性能を向上できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、半導体基板の上方に積層された第１及び第２メモリセルと、第１及び第２メモリセルの上方に積層された第３及び第４メモリセルと、第１乃至第４メモリセルのゲートにそれぞれ電気的に接続された第１乃至第４ワード線と、第１乃至第４ワード線に電圧を印加するロウデコーダとを具備する。ロウデコーダは、第１メモリセルへの書き込み動作時に、第１ワード線に第１プログラム電圧を印加し、第２メモリセルへの書き込み動作時に、第２ワード線に前記第１プログラム電圧を印加する。またロウデコーダは、第３メモリセルへの書き込み動作時に、第３ワード線に第２プログラム電圧を印加し、第４メモリセルへの書き込み動作時に、第４ワード線に第２プログラム電圧を印加する。そして、第２プログラム電圧は第１プログラム電圧より電圧が高い
図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置のブロック図である。 図３は、第１実施形態に係るメモリセルアレイの回路図である。 図４は、第１実施形態に係るＮＡＮＤストリングの一例の断面図である。 図５は、第１実施形態に係るメモリセルの一例の閾値分布を示すグラフである。 図６は、第１実施形態に係るセンスアンプ及びソース線制御回路の回路図である。 図７は、第１実施形態に係る書き込み動作のフローチャートである。 図８は、第１実施形態に係るＮＡＮＤストリングの回路図である。 図９は、第１実施形態に係るＮＡＮＤストリングの回路図である。 図１０は、第１実施形態に係る書き込み動作時におけるタイミングチャートである。 図１１は、第１実施形態に係るワード線電圧のタイミングチャートである。 図１２は、第１実施形態に係るＮＡＮＤストリングの一例の断面図である。 図１３は、第１実施形態に係るワード線の位置に対する、メモリホール径とプログラム電圧の関係を示すグラフである。 図１４は、第１実施形態に係るワード線の位置に対するプログラム電圧の関係を示すグラフである。 図１５は、第２実施形態に係るメモリセルの一例の閾値分布を示すグラフである。 図１６は、第２実施形態に係る書き込み時における閾値分布の変化を示すグラフである。 図１７は、第２実施形態に係る書き込み動作のフローチャートである。 図１８は、第２実施形態に係る書き込み動作時におけるタイミングチャートである。 図１９は、第２実施形態に係る書き込み動作時におけるタイミングチャートである。 図２０は、第２実施形態に係る検知動作の概念を示すダイアグラムである。 図２１は、第２実施形態に係るワード線の位置に対する検知電圧の関係を示すグラフである。 図２２は、第２実施形態の変形例に係る書き込み動作時におけるタイミングチャートである。 図２３は、第２実施形態の変形例に係る書き込み動作時におけるタイミングチャートである。 図２４は、第３実施形態に係るワード線の位置に対する、メモリホール径とプログラム電圧の関係を示すグラフである。 図２５は、第３実施形態に係るワード線の位置に対する、ＶＰＡＳＳ及びＶＰＧＭとの関係を示すグラフである。 図２６は、第３実施形態に係るワード線の位置に対する、ＶＰＡＳＳ及びＶＰＧＭとの関係を示すグラフである。 図２７は、第３実施形態に係るワード線の位置に対する、ＶＰＡＳＳ及びＶＰＧＭとの関係を示すグラフである。 図２８は、第４実施形態に係るＮＡＮＤストリングの断面図である。 図２９は、第４実施形態に係るワード線の位置に対する、メモリホール径とプログラム電圧の関係を示すグラフである。 図３０は、第４実施形態に係るワード線の位置に対する、メモリホール径とＶＰＡＳＳの関係を示すグラフである。 図３１は、第４実施形態の変形例に係るワード線の位置に対する、メモリホール径とＶＰＡＳＳの関係を示すグラフである。 図３２は、第４実施形態の変形例に係るＮＡＮＤストリングの断面図である。 図３３は、第５実施形態の第１の例に係るＮＡＮＤストリングの断面図である。 図３４は、第５実施形態の第２の例に係るＮＡＮＤストリングの断面図である。 図３５は、第５実施形態の第３の例に係るＮＡＮＤストリングの断面図である。 図３６は、第５実施形態の第４の例に係るＮＡＮＤストリングの断面図である。 図３７は、第６実施形態の第１の例に係るメモリセルアレイの回路図である。 図３８は、第６実施形態の第１の例に係るメモリセルアレイの斜視図である。 図３９は、第６実施形態の第１の例に係るメモリセルアレイの平面図である。 図４０は、図３９における４０−４０線に沿った断面図である。 図４１は、図３９における４１−４１線に沿った断面図である。 図４２は、図３９における４２−４２線に沿った断面図である。 図４３は、第６実施形態に係る読み出し動作のフローチャートである。 図４４は、第６実施形態に係る書き込み動作のタイミングチャートである。 図４５は、第６実施形態の第２の例に係るメモリセルアレイの斜視図である。 図４６は、第６実施形態の第２の例に係るメモリセルアレイの平面図である。 図４７は、図４６における４７−４７線に沿った断面図である。 図４８は、図４６における４８−４８線に沿った断面図である。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ メモリシステムの構成
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びコントローラ２００を備えている。コントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成の詳細は後述する。
コントローラ２００は、外部のホスト機器からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、及び消去等を命令する。また、ＮＡＮＤ型フラッシュメモリ１００におけるメモリ空間を管理する。
コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を備えている。
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器と接続され、ホスト機器との通信を司る。そして、ホスト機器から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器へ転送する。
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送し、また書き込み時にはバッファメモリ２４０内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２４０へ転送する。
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ＣＰＵ２３０は、ホスト機器から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェイスに基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更にＣＰＵ２３０は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２６０は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、ＣＰＵ２３０がＥＣＣ回路２６０の機能を有していても良い。
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
１．１．２ 半導体記憶装置の構成
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。
１．１．２．１ 半導体記憶装置の全体構成
図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を備えている。
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びソース線制御回路１１４を備えている。
メモリセルアレイ１１１は、それぞれがワード線及びビット線に関連付けられた複数の不揮発性メモリセルの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫはデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１１５の集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。もちろん、メモリセルアレイ１１１内のブロック数や、１ブロックＢＬＫ内のストリングユニット数は任意である。
ロウデコーダ１１２は、ブロックアドレスやページアドレスをデコードして、対応するブロックのいずれかのワード線を選択する。そしてロウデコーダ１１２は、選択ワード線及び非選択ワード線に、適切な電圧を印加する。
センスアンプ１１３は、データの読み出し時には、メモリセルからビット線に読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みは、複数のメモリセル単位で行われ、この単位がページとなる。
ソース線制御回路１１４は、データの読み出し時や消去時等に、ソース線に印加する。
周辺回路１２０は、シーケンサ１２１、チャージポンプ１２２、レジスタ１２３、及びドライバ１２４を備える。
ドライバ１２４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及びソース線制御回路１１４に供給する。これらの電圧が、ロウデコーダ１１２、センスアンプ１１３、及びソース線制御回路１１４によってメモリセル（後述するワード線、セレクトゲート線、バックゲート線、ビット線、及びソース線）に印加される。
チャージポンプ１２２は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１２４に供給する。
レジスタ１２３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。あるいは、レジスタ１２３は、種々のテーブルを保持することも可能である。
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。例えば、シーケンサ１２１は、書き込み時においてワード線に与えるプログラム電圧を制御する。すなわち、シーケンサ１２１は、コントローラ２００からアドレス信号を受け取ると、アドレス信号に基づいて複数のプログラム電圧の中からいずれの電圧を供給するかを選択し、その選択信号をチャージポンプ１２２に出力する。チャージポンプ１２２は、複数のプログラム電圧の中から前記選択信号に応じたプログラム電圧をドライバ１２４に供給する。ドライバ１２４は、受け取ったプログラム電圧をロウデコーダ１１２に出力する。
１．１．２．２ メモリセルアレイ１１１
次に、上記メモリセルアレイ１１１の構成の詳細について説明する。図３はいずれかのブロックＢＬＫの回路図であり、他のブロックＢＬＫも同様の構成を有している。
図示するように、ブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１１５を含む。
ＮＡＮＤストリング１１５の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但し、バックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み、読み出し、及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。これに対して、同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ２では、それぞれＢＧ０〜ＢＧ２）に共通接続される。
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１５のうち、同一行にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間でＮＡＮＤストリング１１５を共通に接続する。
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
メモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
図４は、ＮＡＮＤストリング１１５の一構成例の断面図である。図４に示す構成は一例に過ぎず、その他の構成であっても良く、いくつかのバリエーションについては後述する実施形態で述べる。メモリセルアレイ１１１内では、図４に示す構造が、図４を記載した紙面の奥行き方向に複数配列され、且つそれらがワード線ＷＬ０〜ＷＬ７、セレクトゲート線ＳＧＤ及びＳＧＳ、並びにバックゲート線ＢＧを共有して、１つのストリングユニットＳＵを形成する。
半導体基板上には、例えばロウデコーダ１１２やセンスアンプ１１３等の周辺回路部が形成される。また半導体基板上には、この周辺回路部を被覆するようにして層間絶縁膜が形成され、この層間絶縁膜上にメモリセルアレイ１１１が形成される。すなわち、図４に示すように、半導体基板上方に、バックゲート線ＢＧとして機能する導電層（例えば多結晶シリコン層）が形成される。さらに、バックゲート線ＢＧ上には、ワード線ＷＬ０〜ＷＬ７として機能する複数の導電層（例えば多結晶シリコン層）が形成される。ワード線ＷＬ０上には、セレクトゲート線ＳＧＳとして機能する導電層（例えば多結晶シリコン層）が形成される。さらに、ワード線ＷＬ７上には、セレクトゲート線ＳＧＤとして機能する導電層（例えば多結晶シリコン層）が形成される。
本例では、ワード線ＷＬ０とＷＬ７とが同一のレイヤに形成され、ワード線ＷＬ１とＷＬ６とが同一のレイヤに形成され、ワード線ＷＬ２とＷＬ５とが同一のレイヤに形成され、ワード線ＷＬ３とＷＬ４とが同一のレイヤに形成される。
そして、セレクトゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ３を貫通するようにメモリホールＭＨが形成され、またセレクトゲート線ＳＧＤ及びワード線ＷＬ４〜ＷＬ７を貫通するように別のメモリホールＭＨが形成される。これらのメモリホールＭＨ内には半導体層ＡＡが埋め込まれ、２つのメモリホールＭＨ内に埋め込まれた半導体層ＡＡは、バックゲート線ＢＧ内に形成された半導体層によって接続される。この半導体層ＡＡはＮＡＮＤストリング１１５の電流経路として機能し、メモリセルトランジスタＭＴの動作時にチャネルが形成される領域である。さらに、半導体層ＡＡ上にはソース線ＳＬ及びビット線ＢＬが形成される。
メモリホールＭＨの直径ＤＭＨは、バックゲート線ＢＧ上方において上層側から下層側に向かって徐々に小さくなっている。すなわち、ワード線ＷＬ７からＷＬ４へ、及びワード線ＷＬ０からＷＬ３へ向かって直径ＤＭＨが小さくなっている。このため、メモリホールＭＨ内の半導体層ＡＡは、上層側から下層側に向かって徐々に直径が小さくなるテーパー形状を有している。
図５は、本実施形態に係るメモリセルトランジスタＭＴの取りうる閾値分布を示す。図示するように、本例に係るメモリセルトランジスタＭＴは、その閾値に応じて１ビットのデータを保持可能である（ＳＬＣ(Single-Level Cell)）。１ビットデータは、閾値の低いものから順番に、例えば“Ｅ”レベル、“Ｐ”レベルである。“Ｅ”レベルは、データが消去された状態における閾値であり、例えば負の値を有し（正の値を有していても良い）、ベリファイ電圧ＥＶよりも低い。“Ｐ”レベルは、電荷蓄積層内に電荷が注入された状態の閾値であり、“Ｐ”レベルは読み出しレベル“ＰＲ”よりも高い閾値を有する（ＰＲ＞ＥＶ）。
１．１．２．３ センスアンプ１１３の構成について
次に、センスアンプ１１３の構成につき、図６を参照して説明する。図６は、いずれか１つのＮＡＮＤストリング１１５（１本のビット線ＢＬ）に対応したセンスアンプ１１３及びソース線制御回路１１４の回路図である。センスアンプ１１３はビット線毎に図６に示す構成を有し、ソース線制御回路１１４は複数のソース線ＳＬにつき図６に示す構成を有する。
図示するようにセンスアンプ１１３は、センスアンプユニット１３０、レギュレータ１３１、及びｎチャネルＭＯＳトランジスタ１３２〜１３４を備えている。
トランジスタ１３２は、ゲートに信号ＢＬＳが与えられ、電流経路の一端がビット線ＢＬに接続され、他端がトランジスタ１３３の電流経路の一端に接続される。トランジスタ１３２は、トランジスタ１３３を介してビット線ＢＬをセンスアンプユニット１３０に接続するスイッチとして機能する。従って、消去動作時以外であって、対応するビット線ＢＬが選択される場合、信号ＢＬＳの電圧は例えば７〜８Ｖ程度（トランジスタ１３２を十分にオン状態と出来る電圧）に設定される。
トランジスタ１３４は、ゲートに信号ＢＬＰが印加され、ドレインにプリチャージ電圧ＶＰＲＥが印加される。そしてトランジスタ１３４はデータの読み出し時において、センスアンプユニット１３０並びにトランジスタ１３２及び１３３を介して、ビット線ＢＬをプリチャージする。
レギュレータ１３１は、たとえば電源電圧をレギュレートして、所定の値の電圧を有する信号ＢＬＣを生成する。信号ＢＬＣの電圧値は、たとえばシーケンサ１２１の命令によって決定される。
トランジスタ１３３は、ゲートに信号ＢＬＣが与えられ、電流経路の一端がトランジスタ１３２を介してビット線ＢＬに接続され、他端がセンスアンプユニット１３０を介してトランジスタ１３４のソースに接続される。トランジスタ１３３は、たとえば読み出し時において、ビット線ＢＬの電圧を、信号ＢＬＣに応じた所望の値に設定する。
センスアンプユニット１３０は、データの読み出し時には、ビット線ＢＬに流れる電流またはビット線ＢＬの電圧変化を検知して、ビット線ＢＬに読み出されたデータをセンスし、増幅する。増幅されたデータは、センスアンプユニット１３０内のラッチ回路に一時的に保持され、その後、図示せぬ入出力回路によって外部（メモリコントローラ２００）へ出力される。またデータの書き込み時には、メモリコントローラ２００から与えられた書き込みデータを一時的に保持し、書き込みデータに応じた電圧を、トランジスタ１３２及び１３３を介してビット線ＢＬに印加する。
１．１．２．４ ソース線制御回路１１４の構成について
次にソース線制御回路１１４の構成につき、引き続き図６を参照して説明する。図示するようにソース線制御回路１１４は、レギュレータ１４０、及びｎチャネルＭＯＳトランジスタ１４１〜１４３を備えている。
トランジスタ１４１は、ゲートに信号ＧＳＲＣが与えられ、電流経路の一端がソース線ＳＬに接続され、他端がトランジスタ１４２及び１４３の電流経路の一端に接続される。トランジスタ１４１は、ソース線ＳＬをトランジスタ１４２及び１４３に接続するスイッチとして機能する。従って、ソース線ＳＬが選択される場合、信号ＧＳＲＣの電圧は例えば７〜８Ｖ程度（トランジスタ１４１を十分にオン状態と出来る電圧）に設定される。
トランジスタ１４３は、ゲートに信号ＳＬＰが印加され、電流経路の他端（ドレイン）に例えば電源電圧Ｖdd（例えば３Ｖ）が印加される。そしてトランジスタ１４３はデータの読み出し時や消去時等において、トランジスタ１４１を介してソース線ＳＬに電圧を転送する。
レギュレータ１４０は、例えば電源電圧をレギュレートして、所定の値の電圧を有する信号ＳＬＧを生成する。信号ＳＬＧの電圧値は、例えばシーケンサ１２１の命令によって決定される。
トランジスタ１４２は、ゲートに信号ＳＬＧが与えられ、電流経路の他端が接地（０Ｖ）される。トランジスタ１４２は、例えば読み出し時において、ソース線ＳＬを接地する。この際、トランジスタ１４２が電流駆動力は信号ＳＬＧによって決定される。従ってソース線ＳＬの電位は、トランジスタ１４３がオンされる場合には、トランジスタ１４３によって転送される電源電圧Ｖddと、信号ＳＬＧに応じてソース線ＳＬが接地される強さとの兼ね合いによって決まる。またトランジスタ１４３がオフされる場合には、トランジスタ１４２によってソース線ＳＬには０Ｖが与えられる。
１．１．３ データの書き込み動作について
次に、本実施形態に係る書き込み動作について説明する。図７は、本実施形態に係る書き込み動作の流れを示すフローチャートである。
書き込み動作は、大まかには電荷を電荷蓄積層に注入して閾値を上昇させるプログラム動作と、プログラム動作の結果としての変化した閾値電圧を確認するプログラムベリファイ動作とを含む。そして、これらの動作の組（書き込みシーケンスと呼ぶ）を繰り返すことによって、データを書き込む。なお図７に示す処理は、主にシーケンサ１２１の制御によって実行される。
図示するように、まずＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００からデータとアドレス信号をロードする。データはセンスアンプ１１３に保持され、アドレス信号はシーケンサ１２１に入力される（ステップＳ１０）。
次に、シーケンサ１２１は、アドレス信号に基づいて適切なプログラム電圧ＶＰＧＭを選択して、その選択結果をチャージポンプ１２２に命令する。チャージポンプ１２２は、シーケンサ１２１の命令に応答して、適切なプログラム電圧ＶＰＧＭを生成し、これをドライバ１２４に供給する（ステップＳ１１）。
次に、シーケンサ１２１の命令に応答して、ロウデコーダ１１２はワード線ＷＬを選択し、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを印加する。さらに、センスアンプ１１３がビット線ＢＬに電圧を印加する。これにより、ステップＳ１０でロードしたデータをメモリセルトランジスタにページ単位でプログラムする（ステップＳ１２）。ステップＳ１２の様子を図８に示す。図８はＮＡＮＤストリング１１５の回路図である。図示するように、非選択ワード線には電圧ＶＰＡＳＳが印加され、選択ワード線にはＶＰＧＭが印加される。電圧ＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、電圧ＶＰＧＭは、ＦＮトンネリングにより電荷を電荷蓄積層に注入するための高電圧である（ＶＰＧＭ＞ＶＰＡＳＳ）。バックゲート線ＢＧには、トランジスタＢＴをオンさせる電圧ＶＢＧが印加される。更にセレクトゲート線ＳＧＤ及びＳＧＳにはそれぞれ電圧ＶＳＧＤ及び０Ｖが印加される。電圧ＶＳＧＤは、選択ビット線（０Ｖ）に対応する選択トランジスタＳＴ１をオンさせ、非選択ビット線（Ｖ１＞０Ｖ）に対応する選択トランジスタＳＴ１をカットオフさせる電圧である。
次に、シーケンサ１２１の命令に応答して、チャージポンプ１２２がベリファイ電圧を発生する。そしてロウデコーダ１１２は、ベリファイ電圧を選択ワード線ＷＬに印加して、プログラムベリファイ動作を実行する（ステップＳ１３）。すなわち、例えばシーケンサ１２１の命令に従って、センスアンプ１１３が選択ページからデータを読み出す。そしてシーケンサ１２１は、メモリセルトランジスタＭＴの閾値が所望の値まで上昇しているか否かを、読み出しデータに基づいて確認する。以下、メモリセルトランジスタＭＴの閾値が所望の値まで上昇していた場合をベリファイに「パスした」、と呼び、上昇していなかった場合を「フェイルした」、と呼ぶ。ステップＳ１３の様子を図９に示す。図９はＮＡＮＤストリング１１５の回路図である。図示するように、非選択ワード線には電圧ＶＲＥＡＤが印加され、選択ワード線にはプログラムベリファイ電圧Ｖpvが印加される。電圧ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、電圧Ｖpvは、プログラムすべきデータに応じた電圧である（ＶＲＥＡＤ＞Ｖpv）。バックゲート線ＢＧには電圧ＶＢＧが印加される。更にセレクトゲート線ＳＧＤ及びＳＧＳには、それぞれ電圧ＶＳＧが印加される。電圧ＶＳＧは、選択トランジスタＳＴ１及びＳＴ２をオンさせる電圧である。
ページ内の規定数以上のメモリセルがベリファイにパスすれば（ステップＳ１４、ＹＥＳ）、当該ページに対する書き込み動作は終了する。一方、パスしたメモリセルが規定数未満であれば、つまりフェイルしたメモリセル数が多ければ（ステップＳ１４、ＮＯ）、シーケンサ１２１は、書き込みシーケンスの繰り返し回数が最大回数に達したか否かを判定する（ステップＳ１５）。達していれば、プログラムフェイルで書き込み動作は終了する（ステップＳ１６）。達していなければ、ステップＳ１１の処理に戻る。この際、シーケンサ１２１はプログラム電圧ＶＰＧＭをステップアップさせる（ステップＳ１７）。
上記書き込み動作時における各配線の電圧変化の様子につき、図１０を用いて説明する。図１０は、各配線の電圧変化を示すタイミングチャートであり、１回の書き込みシーケンスを示している。
図示するように、時刻ｔ０においてロウデコーダ１１２は選択ストリングユニットのセレクトゲート線ＳＧＤに電圧ＶＳＧＤ_prog（＞ＶＳＧＤ）を印加する。電圧ＶＳＧＤ_progは、選択トランジスタＳＴ１をオンさせる電圧である。
センスアンプ１１３は、プログラムベリファイにまだパスしていないビット線ＢＬに対しては０Ｖを印加し、既にパスしたビット線ＢＬ及び非選択のビット線ＢＬに対しては電圧Ｖ１を印加する（図示せず）。選択トランジスタＳＴ１は、これらの電圧をドレインからソースへ転送する。
引き続き時刻ｔ１において、ロウデコーダ１１２は、セレクトゲート線ＳＧＤの電位をＶＳＧＤに低下させる。これにより、既にベリファイにパスしたビット線ＢＬ及び非選択のビット線ＢＬに対応する選択トランジスタＳＴ１はカットオフされる。
そして、ロウデコーダ１１２は、選択ワード線及び非選択ワード線並びにバックゲート線ＢＧに電圧ＶＰＡＳＳを印加する（時刻ｔ２）。その後、選択ワード線の電位がＶＰＧＭに上昇されることで、プログラム動作が実行される。
他方で、既にベリファイにパスしたビット線ＢＬ及び非選択のビット線ＢＬに対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がカットオフ状態であるので、チャネルは電気的にフローティングとなる。その結果、チャネルの電位がワード線とのカップリングにより上昇し、プログラムが禁止される。
その後、シーケンサ１２１はプログラムベリファイ動作を実行する。すなわちロウデコーダ１１２は、ワード線ＷＬの電位を０Ｖに低下させると共に、選択ストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加して、選択トランジスタＳＴ１及びＳＴ２をオンさせる（時刻ｔ６）。
引き続きロウデコーダ１１２は、選択ワード線にベリファイ電圧Ｖpvを印加し、非選択ワード線に電圧ＶＲＥＡＤを印加する。そして、センスアンプ１１３は、ビット線ＢＬに読み出されたデータをセンス・増幅する。この読み出し結果に従ってシーケンサ１２１は、選択ページに対する書き込みが完了したか否か（つまりベリファイにパスしたか否か）を判定する。書き込みが完了していなければ、選択ページに対するプログラム動作が繰り返される。
１．１．４ プログラム電圧ＶＰＧＭについて
次に、上記プログラム動作時に選択ワード線ＷＬに印加されるプログラム電圧ＶＰＧＭについて説明する。
本実施形態に係るプログラム電圧ＶＰＧＭの初期値は、下層のワード線ＷＬに印加されるものほど小さく、上層のワード線ＷＬに印加されるものほど大きい。換言すれば、プログラム電圧ＶＰＧＭは、貫通するメモリホール径が大きいワード線ＷＬに印加されるものほど大きく、メモリホール径が小さいワード線ＷＬに印加されるものほど小さい。
図１１は、書き込み動作時に選択ワード線ＷＬに印加されるプログラム電圧ＶＰＧＭ及びプログラムベリファイ電圧Ｖpvのタイミングチャートである。図示するように、下層のワード線ＷＬに印加されるプログラム電圧ＶＰＧＭの初期値はＶＰＧＭ１であり、中間層のワード線ＷＬに印加されるプログラム電圧ＶＰＧＭの初期値はＶＰＧＭ２（＝ＶＰＧＭ１＋ΔＶ）であり、上層のワード線ＷＬに印加されるプログラム電圧ＶＰＧＭの初期値はＶＰＧＭ３（＝ＶＰＧＭ２＋ΔＶ）である。そしてプログラム電圧ＶＰＧＭは、書き込みシーケンスを繰り返すたびに、ΔＶＰＧＭだけステップアップされる。従って、同じ書き込みシーケンス回数で比較すれば、常に上層のワード線ＷＬに印加されるＶＰＧＭ（例えば１７〜２０Ｖ程度）は、下層のワード線ＷＬに印加されるＶＰＧＭ（例えば１３〜１５Ｖ程度）よりも大きい。
次に、プログラム電圧ＶＰＧＭの詳細な一例につき以下説明する。図１２は、ＮＡＮＤストリング１１５のより詳細な断面図である。
図示するようにＮＡＮＤストリング１１５は、ビット線ＢＬ側とソースＳＬ線側にそれぞれ積層された（ｎ＋１）層のワード線を有する。ｎは１以上の自然数である。ビット線側のバックゲートＢＧ上には、ダミーワード線ＷＬＤＤ０、ワード線ＷＬＤ０、ＷＬＤ１、…、ＷＬＤｋ-2、ＷＬＤｋ-1、ＷＬＤｋ、ＷＬＤｋ+1、ＷＬＤｋ+2、…、ＷＬＤn-3、ＷＬＤn-2、ＷＬＤn-1、ＷＬＤn、ダミーワード線ＷＬＤＤ１、ＷＬＤＤ２が順に積層されている。ダミーワード線ＷＬＤＤ２上には、セレクトゲート線ＳＧＤが例えば４本積層されている。これらの４層のセレクトゲート線ＳＧＤは電気的に共通に接続されており、１つの選択トランジスタＳＴ１と等価である。さらに、セレクトゲート線ＳＧＤ上にはビット線ＢＬが配置され、ビット線ＢＬはメモリホールＭＨ内の半導体層と電気的に接続されている。
ソース線側のバックゲートＢＧ上には、ダミーワード線ＷＬＳＤ０、ワード線ＷＬＳ０、ＷＬＳ１、…、ＷＬＳｋ-2、ＷＬＳｋ-1、ＷＬＳｋ、ＷＬＳｋ+1、ＷＬＳｋ+2、…、ＷＬＳn-3、ＷＬＳn-2、ＷＬＳn-1、ＷＬＳn、ダミーワード線ＷＬＳＤ１、ＷＬＳＤ２が順に積層されている。ダミーワード線ＷＬＳＤ２上には、セレクトゲート線ＳＧＳが４本積層されている。これらの４層のセレクトゲート線ＳＧＳは電気的に共通に接続されており、１つの選択トランジスタＳＴ２と等価である。さらに、セレクトゲート線ＳＧＳ上にはソース線ＳＬが配置され、ソース線ＳＬはメモリホールＭＨ内の半導体層と電気的に接続されている。
図１２において、（ｎ＋１）層のワード線ＷＬは、下層から順番に領域Ａ１、Ａ２、及びＡ３に属する。そして各領域Ａ１、Ａ２、及びＡ３に含まれるワード線ＷＬの層数は、それぞれ、ａ１、ａ２、及びａ２であり、いずれも２以上の自然数である（ａ１＋ａ２＋ａ３＝（ｎ＋１））。
図１３は、ワード線ＷＬの位置（領域Ａ１〜Ａ３）に対するメモリホール径とプログラム電圧ＶＰＧＭの初期値の関係を示すグラフである。
前述のように、メモリホールの直径ＤＭＨは上層のワード線ＷＬを貫通するものほど大きく、下層のワード線ＷＬを貫通するものほど小さい。そしてロウデコーダ１１２は、領域Ａ１、Ａ２、及びＡ３のワード線ＷＬに印加するプログラム電圧ＶＰＧＭの初期値を、それぞれＶＰＧＭ１、ＶＰＧＭ２、及びＶＰＧＭ３とする。そして、これらの初期値の間には、ＶＰＧＭ１＞ＶＰＧＭ２＞ＶＰＧＭ３なる関係がある。すなわちロウデコーダ１１２は、上層側のワード線ほど、プログラム電圧ＶＰＧＭの初期値を高く設定し、下層側のワード線ほど低く設定する。換言すればロウデコーダ１１２は、メモリホールの直径ＤＭＨの大きいワード線には大きなプログラム電圧ＶＰＧＭを印加し、メモリホールの直径ＤＭＨの小さいワード線には小さいプログラム電圧ＶＰＧＭを印加する。メモリホールの直径ＤＭＨは、メモリセルのトランジスタサイズ、と読み替えても良い。
１．３ 第１実施形態に係る効果
図４及び図１２で説明したように、メモリホールＭＨの直径ＤＭＨは、上層から下層へ向かって徐々に小さくなるテーパー状になっている。すなわち、下層のメモリホールＭＨの直径は上層のメモリホールＭＨの直径より小さい。
この理由は、複数層に積層されたワード線ＷＬを一括してエッチングすることによりメモリホールが形成されるからであり、メモリホールＭＨが深くなるほど、その傾向は顕著になる。
すると、同一の電圧を各ワード線に供給したとき、メモリホールＭＨの直径が大きい位置の半導体層では、メモリホールＭＨの直径が小さい位置の半導体層に比べて、印加される電界が弱くなる。このため、メモリホールＭＨの直径が大きい位置に配置されたメモリセルトランジスタは、メモリホールＭＨの直径が小さい位置のメモリセルトランジスタに比べて、チャネルが形成されにくい。言い換えれば、上層のメモリセルトランジスタほどデータはプログラムされ難く、下層のメモリセルトランジスタほどデータはプログラムされ易い。
このようなメモリセルトランジスタのレイヤ依存性を考慮し、本実施形態では、上層側から下層側に向かって、すなわちメモリホールＭＨの直径が小さくなるのに従って、選択ワード線に印加するプログラム電圧ＶＰＧＭの初期値を徐々に低くする。すなわち、下層のメモリセルに印加するプログラム電圧ＶＰＧＭの初期値を、上層のメモリセルに印加する初期値よりも低くする。これにより、上層側及び下層側のメモリセルに対して、適切なプログラム電圧ＶＰＧＭで書き込み動作を実行することが可能となり、書き込み動作を高速化することができる。
なお、プログラム電圧ＶＰＧＭの初期値は図１３の関係に限られるものでは無い。図１４は、ワード線ＷＬの位置（レイヤ）とＶＰＧＭの初期値との関係を示すグラフである。図示するように、領域Ａ３における最上層のワード線ＷＬＤｎ及びＷＬＳｎに印加されるＶＰＧＭの初期値は、領域Ａ３内のそれ以外のワード線に印加されるＶＰＧＭの初期値と異なっていても良い（図１４の例では大きくされているが（ＶＰＧＭ４）、これに限られない）。同様に、領域Ａ１における最下層のワード線ＷＬＤ０、ＷＬＳ０に印加されるＶＰＧＭの初期値は、領域Ａ１内のそれ以外のワード線に印加されるＶＰＧＭの初期値と異なっていても良い（図１４の例では小さくされている（ＶＰＧＭ０）が、これに限られない）。
更に、図１２乃至図１４ではＮＡＮＤストリングが３つの領域Ａ１〜Ａ３に分割される例を説明したが、２つの領域に分割される場合であっても良いし、あるいは４つ以上の領域に分割される場合であっても良く、限定されない。
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、１つのメモリセルトランジスタが２ビット以上のデータを保持可能な場合（ＭＬＣ(Multi-Level Cell)）に関するものである。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ メモリセルトランジスタの閾値分布について
本実施形態に係るメモリセルトランジスタの閾値分布を図１５に示す。図示するように、本実施形態に係るメモリセルトランジスタＭＴは、その閾値に応じて例えば２ビットのデータを保持可能である。この２ビットデータは、閾値の低いものから順番に、例えば“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルである。“Ａ”〜“Ｃ”レベルは、電荷蓄積層内に電荷が注入された状態の閾値であり、“Ａ”レベルは読み出しレベル“ＡＲ”よりも高く、且つ読み出しレベル“ＢＲ”より低い閾値を有する。“Ｂ”レベルは、読み出しレベル“ＢＲ”よりも高く、且つ読み出しレベル“ＣＲ”より低い閾値を有する。“Ｃ”レベルは、読み出しレベル“ＣＲ”よりも高い閾値を有する。
このように、４つの閾値レベルを取り得ることにより、個々のメモリセルトランジスタＭＴは２ビットのデータ(4-level data)を記憶できる。
図１６は、データ書き込み時における閾値分布の変化を示すグラフである。消去状態にあるメモリセルトランジスタに対して、始めに２ビットデータのうちの下位ビットがプログラムされる（Lower program）。これにより、“Ｂ”レベルまたは“Ｃ”レベルデータを書き込むべきメモリセルトランジスタＭＴの閾値は、“Ｍ”レベルまで上昇する。“Ｍ”レベルは、電圧ＶＭより大きな閾値を有し、例えば“ＡＲ”より高く“ＣＲ”よりも低い範囲の値である。
次に、上位ビットデータがプログラムされる（Upper program）。これにより、各メモリセルトランジスタＭＴの閾値は所望の値に設定される。なお、下位ビットプログラムも上位ビットプログラムも、共にページ単位で行われる。
２．２ データの書き込み動作について
次に、本実施形態に係る書き込み動作について説明する。図１７は、本実施形態に係る２ビットデータの書き込み動作の流れを示すフローチャートであり、第１実施形態で説明した図７に対応する。
書き込み動作は、大まかには、下位ページプログラムとそのプログラムベリファイとの組の繰り返しと、下位ページプログラムに基づくセル特性の検知動作と、その後の上位ページプログラムとそのプログラムベリファイとの組の繰り返し、である。なお、図１７に示す処理も主にシーケンサ１２１の制御によって実行される。
図示するように、ステップＳ１０及びＳ１１の後、下位ページプログラムが行われる（ステップＳ２０）。下位ページプログラムで使用されるＶＰＧＭは、上記第１実施形態で説明したようにレイヤ依存性を持ち、上層のワード線ほど高い値に設定される。
引き続きステップＳ１３〜Ｓ１６が実行される。ステップＳ１３で使用されるベリファイレベルＶpvは、例えば図１６で説明した電圧ＶＭである。最大繰り返し回数に達してもベリファイにパスしなければ、プログラムフェイルで書き込みは終了する。
最大繰り返し回数に達していない場合（ステップＳ１５、ＮＯ）、シーケンサ１２１は、繰り返し回数が所定の回数に達したか否かを判定する（ステップＳ２１）。達していなければ（ステップＳ２１、ＮＯ）、ステップＳ１７に進み、再び下位ページ書き込みを繰り返す。
所定の回数に達していれば（ステップＳ２１、ＹＥＳ）、シーケンサ１２１は検知動作を実行する（ステップＳ２２）。検知動作では、ステップＳ１３におけるベリファイ電圧よりも低い検知電圧ＶＬ１を用いたプログラムベリファイ動作が行われる。そしてシーケンサ１２１は、このプログラムベリファイ動作の結果に基づいて、検知電圧ＶＬ１以上の閾値を有するメモリセルトランジスタ数をカウントし、それが所定の数に達しているか否かを判定する。そして、所定の数に達していた場合、シーケンサ１２１はその時点でのプログラム回数を例えばレジスタ１２３等に保持させる。
検知動作の後、ステップＳ１７に進む。
ステップＳ１４において、規定数以上のメモリセルトランジスタがベリファイにパスすれば（ステップＳ１４、ＹＥＳ）、シーケンサ１２１は下位ページデータの書き込みを完了し、次に上位ページデータの書き込みを実行する。
すなわち、シーケンサ１２１は、ステップＳ２２で得られた検知結果に基づいてプログラム電圧ＶＰＧＭを選択し、その選択結果をチャージポンプ１２２に命令する。チャージポンプ１２２は、シーケンサ１２１の命令に応答して、適切なプログラム電圧ＶＰＧＭを生成し、これをドライバ１２４に供給する（ステップＳ２３）。
次に、シーケンサ１２１の命令に応答して、ロウデコーダ１１２はワード線ＷＬを選択し、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを印加する。さらに、センスアンプ１１３がビット線ＢＬに電圧を印加する。これにより上位ページデータがプログラムされる（ステップＳ２４）。
その後は下位ページ書き込みと同様であり、上位ページプログラムベリファイを行い（ステップＳ２６）、パスすれば（ステップＳ２６、ＹＥＳ）、書き込み動作は完了する。他方で、フェイルした場合は（ステップＳ２６、ＮＯ）、上位ページプログラムを繰り返し（ステップＳ２４）、プログラム回数が最大繰り返し回数に達した場合には、書き込み動作はプログラムフェイルで終了する。
下位ページ書き込み時の各配線の電圧は、第１実施形態で説明した図１０の通りであり、ベリファイ電圧Ｖpvとして例えば電圧ＶＭが使用される。プログラム電圧ＶＰＧＭにレイヤ依存性がある点も、第１実施形態と同様である。
図１８は、上位ページ書き込み時の各配線の電圧を図１８に示す。下位ページ書き込みと異なる点は、プログラム電圧ＶＰＧＭがレイヤに依存するのでは無く、検知動作結果に依存する点と、ベリファイ電圧として、Ｖpv1、Ｖpv2、及びＶpv3が用いられる点である。ベリファイ電圧Ｖpv1、Ｖpv2、及びＶpv3は、例えば図１５における“ＡＲ”、“ＢＲ”、及び“ＣＲ”に相当する。
図１９は、下位ページ書き込み時における選択ワード線ＷＬの電位変化を示すタイミングチャートであり、一例として下層（領域Ａ１）に位置するワード線ＷＬが選択された場合を示している。
図示するように、最初のプログラム時にはＶＰＧＭ１を用いて下位ページプログラムが行われ、次に電圧ＶＭを用いてプログラムベリファイが行われる（第１ループ）。その後、同様の動作が、プログラム電圧がステップアップされつつ繰り返される。そして、図１７のステップＳ２１における所定の繰り返し回数が“３回”であったとすると、図１９に示すように第３ループの直後に検知動作が行われる。すなわち、検知電圧ＶＬ１を用いてプログラムベリファイ動作が実行される。その後は、引き続き下位ページ書き込みが繰り返される。
検知動作を行う意味につき、図２０を用いて説明する。図２０は、検知動作において、検知電圧ＶＬ１以上の閾値を有するメモリセルトランジスタ数が規定数以上になった書き込みループ回数と、この回数に応じたメモリセルトランジスタの特性と、上位ページプログラム時に使用するプログラム電圧ＶＰＧＭの初期値とを示す表である。
図示するように、少ない書き込みループ数で多くのメモリセルトランジスタの閾値がＶＬ１に達したということは、当該ページ内のメモリセルトランジスタは、プログラムし易い（閾値が上昇し易い、またはプログラム速度が速い）という特性を持つことを意味する。逆に、多数回にわたって書き込みループを実行しなければ、規定数のメモリセルトランジスタの閾値がＶＬ１に達しなかったということは、当該ページ内のメモリセルトランジスタは、プログラムし難い（閾値が上昇し難い、またはプログラム速度が遅い）という特性を持つことを意味する。
従って、上位ページプログラムの際には、上記セル特性に基づいてプログラム電圧ＶＰＧＭの初期値を選択する。すなわち、プログラムし易いページに対しては、比較的低い電圧ＶＰＧＭ１’を用い、プログラムし難いページに対しては比較的高い電圧ＶＰＧＭ３’（＞ＶＰＧＭ１’）を用い、通常のプログラム速度のページに対しては、中間電圧ＶＰＧＭ２’（但しＶＰＧＭ１’＜ＶＰＧＭ２’＜ＶＰＧＭ３’）を用いる。
そしてシーケンサ１２１またはレジスタ１２３は、図２０における少なくとも書き込みループ数とＶＰＧＭの初期値との関係を保持する。
２．３ 検知電圧ＶＬ１について
次に、上記検知動作時に選択ワード線ＷＬに印加される検知電圧ＶＬ１について説明する。
本実施形態に係る検知電圧ＶＬ１の初期値は、下層のワード線ＷＬに印加されるものほど小さく、上層のワード線ＷＬに印加されるものほど大きい。換言すれば、検知電圧ＶＬ１は、貫通するメモリホール径が大きいワード線ＷＬに印加されるものほど大きく、メモリホール径が小さいワード線ＷＬに印加されるものほど小さい。すなわち、プログラム電圧ＶＰＧＭとワード線レイヤとの関係と同様の関係を有している。
図２１は、図１２で説明した領域Ａ１〜Ａ３に対するメモリホール径と検知電圧ＶＬ１との関係を示すグラフである。
図示するようにロウデコーダ１１２は、領域Ａ１、Ａ２、及びＡ３のワード線ＷＬに印加する検知電圧ＶＬ１の値を、それぞれＶＬ１−１、ＶＬ１−２、及びＶＬ１−３とする。そして、これらの間には、ＶＬ１−１＞ＶＬ１−２＞ＶＬ１−３なる関係がある。但し、ＶＬ１−１〜ＶＬ１−３はいずれもＶＭよりも小さい電圧である。
２．４ 第２実施形態に係る効果
本実施形態によれば、下位ページ書き込み時に、メモリセルトランジスタＭＴの特性を判断する検知動作を行っている。そして、この検知動作の結果に基づき、各ページがプログラムし易いページか否かを判断し、この判断結果に基づいて上位ページ書き込み時のプログラム電圧ＶＰＧＭの大きさを決定している。つまり、プログラムし易いページには低いプログラム電圧ＶＰＧＭを使用し、プログラムし難いページには高いプログラム電圧ＶＰＧＭを使用する。これにより、書き込み動作を高速化出来る。
この際、本実施形態によれば、検知動作を行う際に選択ワード線ＷＬに印加する検知電圧にレイヤ依存性を持たせている。第１実施形態で説明した通り、メモリホールはテーパー形状を有するため、レイヤによってメモリセルトランジスタの特性（プログラムしやすさ）が異なる。
そこで、本実施形態では、この特性に合わせて検知電圧ＶＬ１を適切に設定している。従って、メモリセル特性を正確に求めることが可能となる。
なお、検知動作の方法は上記実施形態で説明したものに限らず、種々の変形が可能である。
図２２は選択ワード線ＷＬの電位変化を示すタイミングチャートであり、第３ループから第４ループまでの様子を示している。図２２では下層のワード線の例を示しているが、中間層や上層のワード線についても同様である。
（ａ）図は、上記実施形態で説明した図１９と同様である。これに対して（ｂ）図のように、検知動作と、第３ループのベリファイ動作の順序を入れ替えても良い。また（ｃ）図に示すように、検知動作とベリファイ動作とを連続して行っても良い。また（ｃ）図において、検知動作とベリファイ動作の順序を逆にしても構わない。
図２３は、また別の例を示すタイミングチャートであり、（ａ）図は上層のワード線が選択された場合を示し、（ｂ）図は下層のワード線が選択された場合を示す。
図示するように、検知動作を行う頻度にレイヤ依存性を持たせても良い。より具体的には、上層のワード線に関しては検知動作の頻度を低めに設定し、下層のワード線に関しては検知動作の頻度を高めに設定しても良い。図２３の例であると、（ａ）図に示すように上層のワード線は、４回の書き込み動作につき１回、検知動作が行われる。他方で（ｂ）図に示すように下層のワード線は、２回の書き込み動作につき１回、検知動作が行われる。
前述のように、下層のメモリセルトランジスタほど書き込み易い。換言すれば、メモリホールの小さいメモリセルトランジスタほど書き込み速度が速い。すると、上層のメモリセルトランジスタが検知動作にパスするには比較的多くの書き込みループ回数が必要であり、下層のメモリセルトランジスタは比較的少ない書き込みループ回数で検知動作にパスすることが分かる。
従って、上層のメモリセルトランジスタの検知動作の頻度を低めにすることで、無駄な検知動作を省くことが出来、書き込み速度を向上出来る。
もちろん、図２３において、例えば中間層に位置するワード線に対しては、３回の書き込み動作につき１回、検知動作を行っても良い。これらの回数は任意であり、上層ほど頻度が低くされれば良い。
また本実施形態では検知電圧ＶＬ１に関して、ワード線を下層、中間層、及び上層の３つの領域Ａ１〜Ａ３に分けて説明したが、２つの領域や４つ以上の領域であっても良く、また領域の分割の仕方は、電圧ＶＰＧＭを設定するための図１２とは異なっていても良い。そして、電圧ＶＰＧＭに関する領域数と、検知電圧ＶＬ１に関する領域数が互いに異なっていても良い。
３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１または第２実施形態において、更に電圧ＶＰＡＳＳにもレイヤ依存性を持たせたものである。以下では、第１、第２実施形態と異なる点についてのみ説明する。
３．１ 電圧ＶＰＡＳＳのレイヤ依存性について
図２４は、ワード線の位置に対するメモリホール径と電圧ＶＰＡＳＳの関係を示すグラフである。
図示するように、電圧ＶＰＡＳＳの値は下層のワード線ほど小さく、上層のワード線ほど大きく設定される。換言すれば、プログラム電圧ＶＰＧＭの場合と同様に、メモリホールの直径ＤＭＨの大きいワード線には大きな電圧ＶＰＡＳＳが印加され、メモリホールの直径ＤＭＨの小さいワード線には小さい電圧ＶＰＡＳＳが印加される。
また、ＮＡＮＤストリング内では、隣接する複数のワード線の組毎にグループ化され、同一グループ内のワード線に印加されるＶＰＡＳＳは同一の値とされる。
３．２ 電圧ＶＰＡＳＳとＶＰＧＭとの関係について
図２５は、図１２の構成において、ビット線側における比較的上層に位置するいずれかのワード線ＷＬＤｋ（ｋは０〜ｎのいずれか）が選択された際の、ビット線側のワード線ＷＬＤ０〜ＷＬＤｎ及びソース線側のワード線ＷＬＳ０〜ＷＬＳｎに印加される電圧を示すグラフである。
図示するように本例では、隣接する非選択ワード線は２本一組でグループ化されて、同一の電圧ＶＰＡＳＳを印加される。まず、選択ワード線ＷＬＤｋを含むビット線側のワード線ＷＬＤ０〜ＷＬＤｎについて説明する。ビット線側では、ワード線ＷＬＤｎ及びＷＬＤ（ｎ−１）に電圧ＶＰＡＳＳＤ４が印加され、そこから下層にいくに従って印加される電圧ＶＰＡＳＳは低くされる（図２５において、ＶＰＡＳＳＤ４＞ＶＰＡＳＳＤ５＞ＶＰＡＳＳＤ６）。
選択ワード線ＷＬＤｋに上層側で隣接するｍ２本の非選択ワード線と、下層側で隣接するｍ１本の非選択ワード線に関しては、上記とは異なる扱いとされる。
選択ワード線ＷＬＤｋには、プログラム電圧ＶＰＧＭ１１が印加される。選択ワード線ＷＬＤｋに上層側で隣接するｍ２本のワード線ＷＬ（ｋ＋１）〜ＷＬＤ（ｎ−６）には、電圧ＶＰＧＡＭ１１から電圧ＶＰＡＳＳＤ６に向かって徐々に低下する電圧ＶＰＡＳＳＤ（ｋ＋１）〜ＶＰＡＳＳＤ（ｋ＋ｍ２）が印加される。すなわち、以下の（１）式の関係が成立する。
VPGM11＞VPASSD(k+1)＞VPASSD(k+2)＞…＞VPASSD(k+m2-1)＞VPASSD(k+m2)
…（１）式
また、選択ワード線ＷＬＤｋに下層側で隣接するｍ１本のワード線ＷＬ（ｋ−１）〜ＷＬＤ（ｋ−ｍ１）には、電圧ＶＰＧＡＭ１１から徐々に低下する電圧ＶＰＡＳＳＤ（ｋ−１）〜ＶＰＡＳＳＤ（ｋ−ｍ１）が印加される。すなわち、以下の関係が成立する。
VPGM11＞VPASSD(k-1)＞VPASSD(k-2)＞…＞VPASSD(k-m1+1)＞VPASSD(k-m1)
…（２）式
そして、ワード線ＷＬＤ（ｋ−ｍ１−１）からワード線ＷＬＤ０には、２本毎に順次低下する電圧ＶＰＡＳＳが印加する。例えばワード線ＷＬＤ（ｋ−ｍ１−１）及びＷＬＤ（ｋ−ｍ１−２）には電圧ＶＰＡＳＳＤ１が印加され、ワード線ＷＬＤ（ｋ−ｍ１−３）及びＷＬＤ（ｋ−ｍ１−４）には電圧ＶＰＡＳＳＤ２が印加され、ワード線ＷＬＤ（ｋ−ｍ１−５）及びＷＬＤ（ｋ−ｍ１−６）には電圧ＶＰＡＳＳＤ３が印加される。そして、ＶＰＡＳＳＤ１＞ＶＰＡＳＳＤ２＞ＶＰＡＳＳＤ３の関係が成立する。またＶＰＡＳＳＤ６とＶＰＡＳＳＤ１との間には、ＶＰＡＳＳＤ６≧ＶＰＡＳＳ１なる関係が成立する。
以上のように電圧ＶＰＡＳＳは、基本的には上層のワード線ほど高い値に設定され、下層のワード線ほど低い値に設定される。そして、電圧ＶＰＡＳＳの値は、例えば２本以上の単位で変化する。但し、選択ワード線に下層側で隣接する複数の非選択ワード線（これを領域Ｍ１と呼ぶ）と、上層側で隣接する複数の非選択ワード線（これを領域Ｍ２と呼ぶ）に関しては異なる扱いがなされる。
領域Ｍ２では、上記説明した（１）式を満たす電圧ＶＰＡＳＳが印加される。すなわち領域Ｍ２では、上層から下層に向かって徐々に電圧ＶＰＡＳＳの値が上昇される。他方で領域Ｍ１では、上記説明した（２）式を満たす電圧ＶＰＡＳＳが印加される。すなわち領域Ｍ２では、下層から上層に向かって徐々に電圧ＶＰＡＳＳの値が低下される。これにより、隣接するワード線間の電圧差が緩やかにされる。
以上の電圧ＶＰＡＳＳの印加方法をより一般化すれば、次のように説明できる。すなわち、最下層のワード線ＷＬＤ０から領域Ｍ１までの複数のワード線を、下層から順にワード線層数がｃ１である領域Ｃ１、及びワード線層数がｃ２である領域Ｃ２とする。また、最上層のワード線ＷＬＤｎから領域Ｍ２までの複数のワード線を、上層から順にワード線層数がｄ２である領域Ｄ２、及びワード線層数がｄ１である領域Ｄ１とする。すると、ｃ１＋ｃ２＋ｍ１＋１＋ｍ２＋ｄ１＋ｄ２＝ｎが成立する。そして、次のようにして電圧ＶＰＡＳＳが印加される。
領域Ｃ１とＣ２との境界においては、次の関係が成立する。
VPASSD(k-m1-c2+1)≧VPASSD(k-m1-c2)＞VPASSD(k-m1-c2-1)≧VPASSD(k-m1-c2-2)
但し、VPASSD(k-m1-c2)は、領域Ｃ２における非選択ワード線ＷＬＤ（ｋ−ｍ１−ｃ２）に印加される電圧ＶＰＡＳＳの値であり、VPASSD(k-m1-c2-1)は、領域Ｃ１における非選択ワード線ＷＬＤ（ｋ−ｍ１−ｃ２−１）に印加される電圧ＶＰＡＳＳの値である。
同様に領域Ｄ２とＤ１との境界においては、次の関係が成立する。
VPASSD(k+m2+d1+2)≧VPASSD(k+m2+d1+1)＞VPASSD(k+m2+d1)≧VPASSD(k+m2+d1-1)
但し、VPASSD(k+m2+d1+1)は、領域Ｄ２における非選択ワード線ＷＬＤ（ｋ＋ｍ２＋ｄ１＋１）に印加される電圧ＶＰＡＳＳの値であり、VPASSD(k+m2+d1)は、領域Ｄ１における非選択ワード線ＷＬＤ（ｋ＋ｍ２＋ｄ１）に印加される電圧ＶＰＡＳＳの値である。
もちろん、上記説明において、領域Ｍ１より下の領域の分割数及び領域Ｍ２より上層の分割数は２つに限らず、３つ以上の領域にワード線が分割されても良い。
次に、選択ワード線を含まないソース線側のワード線ＷＬＳ０〜ＷＬＳｎについて説明する。ソース線側では、最上層のワード線ＷＬＳｎ及びＷＬＳ（ｎ−１）に電圧ＶＰＡＳＳＳ１１が印加され、そこから下層にいくに従って印加される電圧ＶＰＡＳＳは低くされる（図２５において、ＶＰＡＳＳＳ１１＞ＶＰＡＳＳＳ１２＞ＶＰＡＳＳＳ１３）。
ソース線側の電圧ＶＰＡＳＳを一般化すれば、次のように説明できる。すなわち、最下層のワード線ＷＬＳ０から順番に、ワード線層数がｅ１である領域Ｅ１、ワード線層数がｅ２である領域Ｅ２、及びワード線層数がｅ３である領域Ｅ３とする。すると、ｅ１＋ｅ２＋ｅ３＝ｎが成立する。そして、次のようにして電圧ＶＰＡＳＳが印加される。
領域Ｅ１とＥ２との境界においては、次の関係が成立する。
VPASSS(e1+1)≧VPASSS(e1)＞VPASSS(e1-1)≧VPASSS(e1-2)
但し、VPASSS(e1)は、領域Ｅ２における非選択ワード線ＷＬＳ（ｅ１）に印加される電圧ＶＰＡＳＳの値であり、VPASSS(e1-1)は、領域Ｅ１における非選択ワード線ＷＬＳ（ｅ１−１）に印加される電圧ＶＰＡＳＳの値である。
同様に、領域Ｅ２とＥ３との境界においては、次の関係が成立する。
VPASSS(e1+e2+1)≧VPASSS(e1+e2)＞VPASSS(e1+e2-1)≧VPASSS(e1+e2-2)
但し、VPASSS(e1+e2)は、領域Ｅ３における非選択ワード線ＷＬＳ（ｅ１＋ｅ２）に印加される電圧ＶＰＡＳＳの値であり、VPASSS(e1+e2-1)は、領域Ｅ２における非選択ワード線ＷＬＳ（ｅ１＋ｅ２−１）に印加される電圧ＶＰＡＳＳの値である。
なお、最上層の非選択ワード線ＷＬＳｎの電圧ＶＰＡＳＳＳｎは、同じ領域Ｅ３に含まれるその他の非選択ワード線ＷＬＳに印加される電圧と異なっていても良い。また、最下層の非選択ワード線ＷＬＳ０の電圧ＶＰＡＳＳＳ０は、同じ領域Ｅ１に含まれるその他の非選択ワード線ＷＬＳに印加される電圧と異なっていてもよい。これは、第１実施形態で説明した図１４と同様の関係である。
もちろん、上記説明において、ソース線側のワード線が３つの領域に分割される例につき説明したが、２つの領域に分割しても良いし、あるいは４つ以上の領域に分割しても良い。
なお、上記説明における定数ｍ（本例ではｍ１及びｍ２）、ｃ（本例ではｃ１及びｃ２）、ｄ（本例ではｄ１及びｄ２）、ｅ（本例ではｅ１及びｅ２）は任意であり、選択されるワード線ＷＬの位置（すなわちｋの値）や、ワード線層数ｎによって適宜変更出来る。
ソース線側のワード線が選択される場合には、上記説明において、ＷＬＤをＷＬＳに読み替え、ＷＬＳをＷＬＤに読み替え、ＶＰＡＳＳＤをＶＰＡＳＳＳに読み替え、ＶＰＡＳＳＳをＶＰＡＳＳＤに読み替えれば良い。
図２６及び図２７はそれぞれ、中間層のワード線が選択された場合、及び下層のワード線が選択された場合について示している。この場合も、図２５と同様の関係が成立する。
３．３ 本実施形態に係る効果
第１実施形態で説明したように、メモリホールのサイズによってメモリセルトランジスタのサイズが異なる。これにより、プログラム特性だけでなく読み出し特性も異なる。より具体的には、メモリホールのサイズが小さいほどオンし易く、メモリホールのサイズが大きいほどオンし難い。
そこで本実施形態によれば、メモリホールのサイズの小さい下層の非選択ワード線ほど電圧ＶＰＡＳＳを小さくし、メモリホールのサイズの大きい上層の非選択ワード線ほど電圧ＶＰＡＳＳを大きくする。
これにより、非選択ワード線に適切な電圧を印加出来、書き込み動作信頼性を向上出来る。
また、ＶＰＡＳＳの値をレイヤに応じて単純に変化させるだけでなく、選択ワード線に近接する非選択ワード線では、隣接ワード線間の電位差が徐々に変化するようにＶＰＡＳＳの値が設定される（図２５の領域Ｍ１及びＭ２）。これにより、ワード線間の耐圧に関してもケアすることが出来る。
なお、電圧ＶＰＡＳＳの値は、プログラム動作を繰り返す間、一定値に維持されても良いし、あるいはＶＰＧＭと同様にステップアップされても良い。
また、上記ＶＰＡＳＳに関する実施形態は、全く同様にして読み出し電圧ＶＲＥＡＤにも適用出来る。つまり、メモリホールの直径にあわせて電圧ＶＲＥＡＤの大きさを変えることが出来る。
４．第４実施形態
次に第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３実施形態において、メモリホールを複数回のエッチングにより形成するものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。
４．１ ＮＡＮＤストリングの構成について
まず、本実施形態に係るＮＡＮＤストリングの構成について、図２８を用いて説明する。図２８はＮＡＮＤストリングの断面図である。図２８では、３ステップによりメモリホールが形成される場合について示している。４ステップ以上で形成される場合も同様である。
図示するように、ビット線ＢＬまたはソース線ＳＬからバックゲートトランジスタＢＴに達するメモリホールは、それぞれ３つのメモリホールＭＨ１、ＭＨ２及びＭＨ３が下層から順次形成されたものである。
そしてそれぞれのメモリホールＭＨ１〜ＭＨ３がテーパー形状を有している。従って、最下層のメモリホールＭＨ１の上端の直径は、中間層のメモリホールＭＨ２の下端の直径よりも大きく、中間層のメモリホールＭＨ２の上端の直径は、最上層のメモリホールＭＨ３の下端の直径よりも大きく、最上層のメモリホールＭＨ３の直径は、その下端の直径よりも大きい。
４．２ プログラム電圧ＶＰＧＭについて
図２９は、ワード線の位置に対するメモリホール径とプログラム電圧ＶＰＧＭとの関係を示すグラフである。
図示するようにＶＰＧＭの値は、各メモリホールＭＨ１〜ＭＨ３の直径に合わせて設定される。すなわち、メモリホールＭＨ１の最下層の領域Ａ１に対応するワード線が選択された際にはＶＰＧＭ１−１が印加され、メモリホールＭＨ１の中間層の領域Ａ２に対応するワード線が選択された際にはＶＰＧＭ２−１が印加され、メモリホールＭＨ１の最上層の領域Ａ３に対応するワード線が選択された際にはＶＰＧＭ３−１が印加される。そして、ＶＰＧＭ１−１＜ＶＰＧＭ２−１＜ＶＰＧＭ３−１なる関係が成立する。
また、メモリホールＭＨ２の最下層の領域Ａ１に対応するワード線が選択された際にはＶＰＧＭ１−２が印加され、メモリホールＭＨ２の中間層の領域Ａ２に対応するワード線が選択された際にはＶＰＧＭ２−２が印加され、メモリホールＭＨ２の最上層の領域Ａ３に対応するワード線が選択された際にはＶＰＧＭ３−２が印加される。そして、ＶＰＧＭ１−２＜ＶＰＧＭ２−２＜ＶＰＧＭ３−２なる関係が成立し、メモリホールＭＨ１とＭＨ２との段差部分においては、ＶＰＧＭ１−２＜ＶＰＧＭ３−１なる関係が成立する。
更に、メモリホールＭＨ３の最下層の領域Ａ１に対応するワード線が選択された際にはＶＰＧＭ１−３が印加され、メモリホールＭＨ３の中間層の領域Ａ２に対応するワード線が選択された際にはＶＰＧＭ２−３が印加され、メモリホールＭＨ３の最上層の領域Ａ３に対応するワード線が選択された際にはＶＰＧＭ３−３が印加される。そして、ＶＰＧＭ１−３＜ＶＰＧＭ２−３＜ＶＰＧＭ３−３なる関係が成立し、メモリホールＭＨ２とＭＨ３との段差部分においては、ＶＰＧＭ１−３＜ＶＰＧＭ３−２なる関係が成立する。
なお、ＶＰＧＭ１−１、ＶＰＧＭ１−２、及びＶＰＧＭ１−３は同じ値であっても良いし、異なる値であっても良い。これらの値は、メモリホールＭＨ１〜ＭＨ３のサイズに応じて決定される。このことは、ＶＰＧＭ２−１、ＶＰＧＭ２−２、及びＶＰＧＭ２−３についても同様であり、またＶＰＧＭ３−１、ＶＰＧＭ３−２、及びＶＰＧＭ３−３についても同様である。
４．３ 電圧ＶＰＡＳＳについて
図３０は、ワード線の位置に対するメモリホール径と電圧ＶＰＡＳＳとの関係を示すグラフである。
図示するようにＶＰＡＳＳの値は、ＶＰＧＭと同様に各メモリホールＭＨ１〜ＭＨ３の直径に合わせて設定される。図３０の例では、各メモリホールＭＨ１〜ＭＨ３に対応するワード線ＷＬは、複数のワード線毎に５つの領域に分けられている。もちろん、この領域数は４つ以下であっても良いし、６つ以上であっても良い。
そして、メモリホールＭＨ３に対応する領域では、上層から順番に電圧ＶＰＡＳＳとして、ＶＰＡ１、ＶＰＡ２、ＶＰＡ３、ＶＰＡ４、及びＶＰＡ５が与えられる。ここでは、ＶＰＡ１＞ＶＰＡ２＞ＶＰＡ３＞ＶＰＡ４＞ＶＰＡ５なる関係が成立する。
またメモリホールＭＨ２に対応する領域では、上層から順番に電圧ＶＰＡＳＳとして、ＶＰＡ６、ＶＰＡ７、ＶＰＡ８、ＶＰＡ９、及びＶＰＡ１０が与えられる。ここでは、ＶＰＡ６＞ＶＰＡ７＞ＶＰＡ８＞ＶＰＡ９＞ＶＰＡ１０なる関係が成立する。
更にメモリホールＭＨ３に対応する領域では、上層から順番に電圧ＶＰＡＳＳとして、ＶＰＡ１１、ＶＰＡ１２、ＶＰＡ１３、ＶＰＡ１４、及びＶＰＡ１５が与えられる。ここでは、ＶＰＡ１１＞ＶＰＡ１２＞ＶＰＡ１３＞ＶＰＡ１４＞ＶＰＡ１５なる関係が成立する。
なお、ＶＰＡ１、ＶＰＡ６、及びＶＰＡ１１は同じ値であっても良いし、異なる値であっても良い。これらの値は、メモリホールＭＨ１〜ＭＨ３のサイズに応じて決定される。このことは、ＶＰＡ２、ＶＰＡ７、及びＶＰＡ１２についても同様であり、ＶＰＡ３、ＶＰＡ８、及びＶＰＡ１３についても同様であり、ＶＰＡ４、ＶＰＡ９、及びＶＰＡ１４についても同様であり、ＶＰＡ５、ＶＰＡ１０、及びＶＰＡ１５についても同様である。
４．４ 本実施形態に係る効果
三次元積層型ＮＡＮＤ型フラッシュメモリでは、ワード線ＷＬの積層数を増やすほど集積度を向上出来る。しかし、積層数を増やすほどメモリホールは深くなり、その結果、メモリホールの上端と下端との直径の差が大きくなる。換言すれば、下層のメモリセルトランジスタと上層のメモリセルトランジスタとの特性の違いが大きくなる。
従って、メモリホールを一括加工によって作成するのではなく、複数回に分けて形成することが好ましい。この場合、メモリホールの直径は、上層から下層に向かって単調に小さくなるのでは無く、図２８に示すように段差を有する複雑な形状となる。
このような場合であっても、メモリホールの直径にあわせて適切にＶＰＧＭ及びＶＰＡＳＳの値を設定することで、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。説明は省略したが、検知電圧ＶＬ１についても同様である。
なお、図２８のような構成の場合、メモリホールの境界部分では、非選択ワード線間の電位差が小さくなるようにＶＰＡＳＳの値を設定しても良い。このような例を図３１に示す。
図示するように、メモリホールＭＨ３の最下層の領域のワード線に印加される電圧ＶＰＡＳＳの値ＶＰＡ５は、ＶＰＡ４＜ＶＰＡ５＜ＶＰＡ６の関係を満たすように設定される。またメモリホールＭＨ２の最下層の領域のワード線に印加される電圧ＶＰＡＳＳの値ＶＰＡ１０は、ＶＰＡ９＜ＶＰＡ１０＜ＶＰＡ１１の関係を満たすように設定される。
あるいは、図３０において、ＶＰＡ６の値を、ＶＰＡ５＜ＶＰＡ６＜ＶＰＡ７の関係を満たすように設定し、ＶＰＡ１１の値を、ＶＰＡ１０＜ＶＰＡ１１＜ＶＰＡ１２の関係を満たすように設定しても良い。
更に、メモリホールの段差部分にダミーワード線を設けても良い。このような例を図３２に示す。図３２はＮＡＮＤストリングの断面図である。
図示するように、メモリホールＭＨ３の最下層にはダミーワード線ＷＬＤＤＭ１及びＷＬＳＤＭ１が設けられ、メモリホールＭＨ２の最下層にはダミーワード線ＷＬＤＤＭ２及びＷＬＳＤＭ２が設けられる。
５．第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第４実施形態を、別のＮＡＮＤストリング形状を有するＮＡＮＤ型フラッシュメモリに適用したものである。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。
５．１ 第１の例
図３３は、第１の例に係るＮＡＮＤストリングの断面図である。図示するように、本例では、半導体基板上方にまずソース線ＳＬが形成される。そしてソース線ＳＬの上方にセレクトゲート線ＳＧＳが形成され、セレクトゲート線ＳＧＳの上方にダミーワード線ＷＬＤＳ０及びＷＬＤＳ１が順次形成され、ダミーワード線ＷＬＤＳ１の上方にワード線ＷＬ０〜ＷＬｎが順次形成され、ワード線ＷＬｎの上方にダミーワード線ＷＬＤＤ１及びＷＬＤＤ２が順次形成され、ダミーワード線ＷＬＤＤ２の上方にセレクトゲート線ＳＧＤが形成される。そして、これらを１つのメモリホールＭＨが貫通し、メモリホールＭＨ内に半導体層ＡＡが形成される。そして半導体層ＡＡ上にビット線ＢＬが形成される。
本構成においても、プログラム電圧ＶＰＧＭを図１３及び図１４で説明したように設定することが出来る。また、検知電圧ＶＬ１を図２１で説明したように設定出来る。更に、電圧ＶＰＡＳＳを図２４乃至図２７で説明したように設定出来る。なお電圧ＶＰＡＳＳに関しては、図２４乃至図２７において、ビット線ＢＬ側で説明したようにして印加出来る。
５．２ 第２の例
図３４は、第２の例に係るＮＡＮＤストリングの断面図である。図示するように本例は、第１の例で説明した図３３において、メモリホールを複数回の加工（本例では３回）により形成したものである。
本構成においても、プログラム電圧ＶＰＧＭを図２９で説明したように設定することが出来、電圧ＶＰＡＳＳを図３０及び図３１で説明したように設定出来る。検知電圧ＶＬ１についても同様である。
５．３ 第３の例
図３５は、第３の例に係るＮＡＮＤストリングの断面図である。図示するように、本例ではｐ型ウェル領域上にＮＡＮＤストリングが形成される。ｐ型ウェル領域内には、ｎ＋型不純物拡散層及びｐ＋型不純物拡散層が形成される。そして、ｎ＋型不純物拡散層上にはコンタクトプラグＣＰ１が形成され、コンタクトプラグＣＰ１上にソース線ＳＬが形成される。また、ｐ＋型不純物拡散層上にはコンタクトプラグＣＰ２が形成され、コンタクトプラグＣＰ２上にウェル配線ＣＰＷＥＬＬが形成される。セレクトゲート線ＳＧＳは、ｎ＋型不純物拡散層の近傍まで形成される。そして読み出し時には、セレクトゲート線ＳＧＳによって選択トランジスタＳＴ２に形成されたチャネルにより、メモリセルトランジスタＭＴに形成されたチャネルがｎ＋型不純物拡散層まで電気的に接続される。そして本構成によれば、ウェル配線ＣＰＷＥＬＬにより、データの消去時に半導体層ＡＡに対して消去電圧を印加することが出来る。
本構成においても、プログラム電圧ＶＰＧＭを図１３及び図１４で説明したように設定することが出来る。また、検知電圧ＶＬ１を図２１で説明したように設定出来る。更に、電圧ＶＰＡＳＳを図２４乃至図２７で説明したように設定出来る。なお電圧ＶＰＡＳＳに関しては、図２４乃至図２７において、ビット線ＢＬ側で説明したようにして印加出来る。
５．４ 第４の例
図３６は、第４の例に係るＮＡＮＤストリングの断面図である。本例は、上記第３の例で説明した図３３５おいて、メモリホールを複数回の加工（本例では３回）により形成したものである。
本構成においても、プログラム電圧ＶＰＧＭを図２９で説明したように設定することが出来、電圧ＶＰＡＳＳを図３０及び図３１で説明したように設定出来る。検知電圧ＶＬ１についても同様である。
５．５ 本実施形態に係る効果
以上のように、第１乃至第４実施形態で説明した方法は、メモリセルトランジスタＭＴのチャネルとなる半導体層がＵ字型では無く、１本の柱状の形状を有する構成にも適用可能である。
６．第６実施形態
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、第１乃至第４実施形態を、更に異なるメモリセルアレイに適用したものである。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。
６．１ 第１の例
６．１．１ メモリセルアレイの構成について
図３７は本実施形態に係るメモリセルアレイ１１１の回路図であり、いずれか１つのブロックＢＬＫの構成を示している。図示するように、ブロックＢＬＫは複数のメモリユニットＭＵ（ＭＵ１、ＭＵ２）を備えている。図３７では２つのメモリユニットＭＵのみが図示されているが、３つ以上であっても良く、その数は限定されるものではない。
メモリユニットＭＵの各々は、例えば４つのストリンググループＧＲ（ＧＲ１〜ＧＲ４）を備えている。なお、メモリユニットＭＵ１及びＭＵ２間で区別する際には、メモリユニットＭＵ１のストリンググループＧＲをそれぞれＧＲ１−１〜ＧＲ４−１と呼び、メモリユニットＭＵ２のストリンググループＧＲをそれぞれＧＲ１−２〜ＧＲ４−２と呼ぶ。
ストリンググループＧＲの各々は、例えば３つのＮＡＮＤストリングＳＲ（ＳＲ１〜ＳＲ３）を備えている。もちろん、ＮＡＮＤストリングＳＲの数は３つに限らず、４つ以上であっても良い。ＮＡＮＤストリングＳＲの各々は、選択トランジスタＳＴ１及びＳＴ２、並びに４つのメモリセルトランジスタＭＴ（ＭＴ１〜ＭＴ４）を備えている。メモリセルトランジスタＭＴの数は４つに限らず、５つ以上であっても良いし、３つ以下であっても良い。
ストリンググループＧＲ内において、３つのＮＡＮＤストリングＳＲ１〜ＳＲ３は、半導体基板上に順次積層されており、ＮＡＮＤストリングＳＲ１が最下層に形成され、ＮＡＮＤストリングＳＲ３が最上層に形成される。すなわち、第１実施形態で説明した図４ではＮＡＮＤストリング内のメモリセルトランジスタＭＴが半導体基板面の垂直方向に積層されていたのに対して、本実施形態ではＮＡＮＤストリング内のメモリセルトランジスタＭＴが半導体基板面と平行方向に配列され、このＮＡＮＤストリングが垂直方向に積層されている。そして、同一のストリンググループＧＲに含まれる選択トランジスタＳＴ１及びＳＴ２は、それぞれ同一のセレクトゲート線ＧＳＬ１及びＧＳＬ２に接続され、同一列に位置するメモリセルトランジスタＭＴの制御ゲートは同一のワード線ＷＬに接続される。更に、あるストリンググループＧＲ内の３つの選択トランジスタＳＴ１のドレインは、互いに異なるビット線ＢＬに接続され、選択トランジスタＳＴ２のソースは同一のソース線ＳＬに接続される。
奇数番目のストリンググループＧＲ１及びＧＲ３と、偶数番目のストリンググループＧＲ２及びＧＲ４とでは、選択トランジスタＳＴ１及びＳＴ２は、その位置関係が逆になるように配置される。すなわち図３７の例であると、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１はＮＡＮＤストリングＳＲの左端に配置され、選択トランジスタＳＴ２はＮＡＮＤストリングＳＲの右端に配置される。これに対して、ストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１はＮＡＮＤストリングＳＲの右端に配置され、選択トランジスタＳＴ２はＮＡＮＤストリングＳＲの左端に配置される。
そして、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ１に接続され、選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ２に接続される。他方、ストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ２に接続され、選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ１に接続される。
また、あるメモリユニットＭＵに含まれる４つのストリンググループＧＲ１〜ＧＲ４は互いに同一のビット線ＢＬに接続され、異なるメモリユニットＭＵは互いに異なるビット線ＢＬに接続される。より具体的には、メモリユニットＭＵ１において、ストリンググループＧＲ１〜ＧＲ４におけるＮＡＮＤストリングＳＲ１〜ＳＲ３の選択トランジスタＳＴ１のドレインはそれぞれ、カラム選択ゲートＣＳＧ（ＣＳＧ１〜ＣＳＧ４）を介してビット線ＢＬ１〜ＢＬ３に接続される。カラム選択ゲートＣＳＧは、例えばメモリセルトランジスタＭＴや選択トランジスタＳＴ１及びＳＴ２等と同様の構成を有しており、各メモリユニットＭＵにおいて、ビット線ＢＬに選択する１つのストリンググループＧＲを選択する。従って、各ストリンググループＧＲに対応付けられたカラム選択ゲートＣＳＧ１〜ＣＳＧ４のゲートは、それぞれ異なる制御信号線ＳＳＬ１〜ＳＳＬ４によって制御される。
以上説明した構成を有するメモリユニットＭＵが、図３７を記載した紙面において上下方向に複数配列される。これらの複数のメモリユニットＭＵは、メモリユニットＭＵ１とワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２を共有する。他方で、ビット線ＢＬは独立しており、例えばメモリユニットＭＵ２に対しては、メモリユニットＭＵ１と異なる３本のビット線ＢＬ４〜ＢＬ６が対応付けられる。各メモリユニットＭＵに対応付けられるビット線ＢＬの本数は、１つのストリンググループＧＲに含まれるＮＡＮＤストリングＳＲの総数に対応する。従って、ＮＡＮＤストリングが４層あればビット線ＢＬも４本設けられ、その他の数の場合も同様である。また、制御信号ＳＳＬ１〜ＳＳＬ４は、メモリユニットＭＵ間で共通にされていても良いし、あるいは独立して制御されても良い。
上記構成において、各メモリユニットＭＵから１つずつ選択されたストリンググループＧＲにおける同一ワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合が、「ページ」となる。
図３８及び図３９はブロックＢＬＫの斜視図及び平面図であり、図４０は図３９における４０−４０線に沿った断面図であり、図４１は図３９における４１−４１線に沿った断面図であり、図４２は図３９における４２−４２線に沿った断面図である。図３７、図４０、及び図４２では１つのメモリユニットＭＵを図示しており、図３９及び図４１は２つのメモリユニットＭＵ１及びＭＵ２を図示している。
図示するように、半導体基板２０上には絶縁膜２１が形成され、絶縁膜２１上にブロックＢＬＫが形成される。
絶縁膜２１上には、半導体基板２０表面に対する垂直方向である第１方向に直交する第２方向に沿ったストライプ形状の、例えば４つのフィン型構造２４（２４−１〜２４−４）が形成されることで、１つのメモリユニットＭＵが形成されている。フィン型構造２４の各々は、第２方向に沿って設けられた絶縁膜２２（２２−１〜２２−４）と半導体層２３（２３−１〜２３−３）とを含む。そしてフィン型構造２４の各々では、絶縁膜２２−１〜２２−４と半導体層２３−１〜２３−３とが交互に積層されることで、半導体基板２０の表面に対して垂直方向に延びる４本の積層構造が形成されている。このフィン型構造２４の各々が、図３７で説明したストリンググループＧＲに相当する。そして、最下層の半導体層２３−１がＮＡＮＤストリングＳＲ１の電流経路（チャネルが形成される領域）に相当し、最上層の半導体層２３−３がＮＡＮＤストリングＳＲ３の電流経路に相当し、その間に位置する半導体層２３−２がＮＡＮＤストリングＳＲ２の電流経路に相当する。
フィン型構造２４の上面及び側面には、ゲート絶縁膜２５、電荷蓄積層２６、ブロック絶縁膜２７、及び制御ゲート２８が順次形成されている（図４０参照）。電荷蓄積層２６は例えば絶縁膜により形成される。また制御ゲート２８は導電膜で形成され、ワード線ＷＬまたはセレクトゲート線ＧＳＬ１及びＧＳＬ２として機能する。ワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２は、複数のメモリユニットＭＵ間で、複数のフィン型構造２４を跨ぐようにして形成される。他方で制御信号線ＳＳＬ１〜ＳＳＬ４は、個々のフィン型構造２４毎に独立している。
フィン型構造２４は、その一端部がブロックＢＬＫの端部に引き出され、引き出された領域においてビット線ＢＬと接続される。すなわち、一例としてメモリユニットＭＵ１に着目すると、奇数番目のフィン型構造２４−１及び２４−３の一端部は、第２方向に沿ってある領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ１及びＧＲ３の半導体層２３−１とビット線ＢＬ１とを接続し、半導体層２３−２及び２３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ１及びＧＲ３の半導体層２３−２とビット線ＢＬ２とを接続し、半導体層２３−１及び２３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ１及びＧＲ３の半導体層２３−３とビット線ＢＬ３とを接続し、半導体層２３−１及び２３−２とは絶縁されている。
他方で、偶数番目のフィン型構造２４−２及び２４−４の一端部は、フィン型構造２４−１及び２４−３の一端部と第２方向で対向する領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ２及びＧＲ４の半導体層２３−１とビット線ＢＬ１とを接続し、半導体層２３−２及び２３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ２及びＧＲ４の半導体層２３−２とビット線ＢＬ２とを接続し、半導体層２３−１及び２３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ２及びＧＲ４の半導体層２３−３とビット線ＢＬ３とを接続し、半導体層２３−１及び２３−２とは絶縁されている。
もちろん、上記の説明はメモリユニットＭＵ１の場合のものであり、例えばメモリユニットＭＵ２の場合には、コンタクトプラグＢＣ４〜ＢＣ６が形成され、これらが半導体層２３−１〜２３−３をそれぞれビット線ＢＬ４〜ＢＬ６に接続する（図４１参照）。
また、フィン型構造２４の他端上にはコンタクトプラグＳＣが形成される。コンタクトプラグＳＣは、半導体層２３−１〜２３−３をソース線ＳＬに接続する。
上記構成において、ＮＡＮＤストリングＳＲ１〜ＳＲ３に含まれるメモリセルトランジスタは、そのサイズが互いに異なる。より具体的には、図４０に示すように各フィン型構造２４において、半導体層２３の第３方向に沿った幅は、低いレイヤに位置するもの程大きく、高いレイヤに位置するもの程小さい。すなわち、半導体層２３−１の幅が最も広く、半導体層２３−３の幅が最も狭く、半導体層２３−２の幅はその中間である。つまり、互いに特性の異なる複数のメモリセルトランジスタＭＴが１ページに含まれる。
６．１．２ 読み出し動作について
次に、本実施形態に係る読み出し動作について図４３を用いて説明する。図４３は、データの読み出し動作時における各配線の電圧変化を示すタイミングチャートであり、一例としてストリンググループＧＲ１−１からデータを読み出す場合について示している。
まず、信号ＳＳＬ１が“Ｈ”レベルとされて、ストリンググループＧＲ１−１がセンスアンプ１１３に接続される。そして図４３に示すように、まずセレクトゲート線ＧＳＬ１に電圧ＶＳＧが印加され、選択トランジスタＳＴ１がオン状態とされる。また、例えばシーケンサ１２１がレギュレータ１４０を制御することにより、ソース線制御回路１１４が適切な電圧をソース線ＳＬ１に印加する（図４３の例では電源電圧Ｖddが印加されているが、０〜Ｖddの間の値を適宜設定出来、例えば１Ｖ程度である。
引き続き、信号ＢＬＰ及びＢＬＳが“Ｈ”レベルとされて、センスアンプ１１３におけるトランジスタ１３２及び１３４がオン状態とされる。そしてシーケンサ１２１がレギュレータ１３１を制御して、信号ＢＬＣが生成される。この際、シーケンサ１２１は、対応するビット線ＢＬが接続されるＮＡＮＤストリングＳＲに応じて信号ＢＬＣの電圧値を制御する。より具体的には、最下層のＮＡＮＤストリングＳＲ１に対応する場合には、信号ＢＬＣの電圧値をＶＢＬＣ１に設定し、中間層のＮＡＮＤストリングＳＲ２に対応する場合にはＶＢＬＣ２に設定し、最上層のＮＡＮＤストリングＳＲ３に対応する場合にはＶＢＬＣ３に設定する。そしてこれらの間には、ＶＢＬＣ１＜ＶＢＬＣ２＜ＶＢＬＣ３なる関係がある。
その結果、ビット線ＢＬ１〜ＢＬ３のプリチャージ電位は、それぞれＶＰＲＥ１、ＶＰＲＥ２、ＶＰＲＥ３となり、これらの間にはＶＰＲＥ１＜ＶＰＲＥ２＜ＶＰＲＥ３なる関係がある。
その後、非選択ワード線に電圧ＶＲＥＡＤが印加され、選択ワード線に電圧ＶＣＧＲＶ（読み出しレベルに応じた電圧）が印加され、セレクトゲート線ＧＳＬ２に電圧ＶＳＧが印加される。
この結果、選択ワード線に接続されたメモリセルトランジスタがオン状態となれば、ビット線の電位は低下し、オフすればプリチャージレベルをほぼ維持する。そしてこの電位をセンスアンプユニット１３０がセンス・増幅する。
なお、本実施形態では、ビット線ＢＬ１〜ＢＬ３のプリチャージ電位は、それぞれＶＰＲＥ１、ＶＰＲＥ２、ＶＰＲＥ３となり、ビット線単位でプリチャージ電位を変更しているが、かかる場合に限定されることなく例えば複数本のビット線ごとにプリチャージ電位を変更してもよい。３本のビット線ＢＬ１〜ＢＬ３のプリチャージ電位はＶＰＲＥ１、３本のビット線ＢＬ４〜ＢＬ６のプリチャージ電位はＶＰＲＥ２、３本のビット線ＢＬ７〜ＢＬ９のプリチャージ電位はＶＰＲＥ３としてもよい。
６．１．３ 書き込み動作について
次に、本例に係る書き込み動作について、図４４を参照して説明する。図４４は、本例に係る書き込み動作のタイミングチャートであり、第１実施形態で説明した図１０とほぼ対応する。書き込み動作の流れは、ほぼ図７と同様であるが、第１実施形態と異なる点は、読み出し動作と同様に、レイヤ依存性が与えられるのはワード線電圧ではなくビット線電圧という点である。また、図４４では図７の説明と異なりプログラム動作よりも先にベリファイ動作が実行されているが、この順序は問わない。さらに図４４では、クイックパスライト（Quick pass write）方式を用いた例を挙げて説明している。クイックパスライト方式に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”なる名称の２００９年６月２５日に出願された米国特許出願１２／４９１，６３８号に記載されている。この特許出願は、その全体が本願明細書において参照により援用される。
図示するように本例では、上記６．１．２の項で説明した読み出し動作と同様に、プログラムベリファイ時におけるビット線電圧にレイヤ依存性を与える。すなわち、シーケンサ１２１の制御によってレギュレータ１３１がレイヤに応じた信号ＢＬＣを生成する。
その結果、プログラムベリファイ時におけるビット線電圧は、下層のＮＡＮＤストリングＳＲ１ほど低く、上層のＮＡＮＤストリングＳＲ３ほど高く設定される。
６．２ 第２の例
次に、第２の例に係るメモリセルアレイについて説明する。本例は第１の例と異なり、ＮＡＮＤストリングＳＲ１〜ＳＲ３をソース線ＳＬによって選択するものである。
図４５は本実施形態に係るブロックＢＬＫの斜視図であり、いずれか１つのメモリユニットＭＵを示している。図４６はメモリユニットＭＵの平面図であり、図４７は図４６における４７−４７線に沿った断面図であり、図４８は図４６における４８−４８線に沿った断面図である。
図示するように本例に係る構成は、上記第１の例で説明した構成において、複数のフィン型構造２４の一端部がブロックＢＬＫの端部に引き出され、引き出された領域においてビット線ＢＬと接続され、他端部がレイヤ毎に共通に接続されて、且つソース線ＳＬに接続されたものである。そしてビット線ＢＬは、対応するフィン型構造２４における各半導体層２３−１〜２３−３に共通に接続される（図４８参照）。他方でソース線ＳＬは、共通に接続されたフィン型構造２４における各半導体層２３−１〜２３〜３の各々に対して独立に設けられる（図４７参照）。また本例では、第１の例における制御信号線ＳＳＬが廃されている。
６．２ 読み出し動作及び書き込み動作について
本例に係る読み出し動作及び書き込み動作は、図４３及び図４４で説明した第１の例と基本的には同じである。但し、本例であると、ビット線ＢＬは、１つのストリンググループＧＲに含まれる複数のＮＡＮＤストリングＳＲで共通に接続されている。従って、ソース線ＳＬの電位を制御することにより、各ストリンググループＧＲからいずれか１つのＮＡＮＤストリングＳＲが選択される。
例えば、最下層のＮＡＮＤストリングＳＲ１が選択される際には、対応するソース線ＳＬ１が選択されて、選択ソース線ＳＬ１には適切な選択ソース線電圧が印加される。その他の非選択ソース線ＳＬ２及びＳＬ３には、非選択ソース線電圧が印加される。
ビット線電圧は、選択されたビット線の対応するレイヤに応じて、第１の例と同様に設定される。
６．３ 本実施形態に係る効果
以上のように、本実施形態に係る構成のメモリセルアレイを有する場合であっても、第１乃至第４実施形態が適用出来る。
７．変形例等
上記のように、実施形態に係る半導体記憶装置は、半導体基板の上方に積層された第１及び第２メモリセルと、第１及び第２メモリセルの上方に積層された第３及び第４メモリセルと、第１乃至第４メモリセルのゲートにそれぞれ電気的に接続された第１乃至第４ワード線と、第１乃至第４ワード線に電圧を印加するロウデコーダとを具備する。ロウデコーダは、第１メモリセルへの書き込み動作時に、第１ワード線に第１プログラム電圧を印加し、第２メモリセルへの書き込み動作時に、第２ワード線に前記第１プログラム電圧を印加する。またロウデコーダは、第３メモリセルへの書き込み動作時に、第３ワード線に第２プログラム電圧を印加し、第４メモリセルへの書き込み動作時に、第４ワード線に第２プログラム電圧を印加する。そして、第２プログラム電圧は第１プログラム電圧より電圧が高い。
上記構成によれば、メモリセルが三次元に積層された半導体記憶装置において、レイヤに応じて特性の異なるメモリセルに対して、適切なプログラム電圧を印加出来る。従って、半導体記憶装置の動作性能を向上出来る。
しかし、実施形態は上記説明した第１乃至第７実施形態に限定されず、種々の変形が可能である。
例えば、セレクトゲート線ＳＧＤ、ＳＧＳがそれぞれ複数のレイヤの配線層によって形成される際には（図１２等の例では、それぞれ４層の配線層によって形成されている）、これらに印加される電圧もＶＰＧＭやＶＰＡＳＳと同様に上層ほど高い電圧としても良い。
なお、セレクトゲート線ＳＧＳ、ＳＧＤに印加される電圧については、例えば、“NONVOLATILE SEMICONDUCTOR DEVICE”という２０１０年７月２９日に出願された米国特許出願番号１２／８４６，２３４号に記載されている。この特許出願は、その全体が本願明細書において参照により援用される。
また、上記実施形態はＮＡＮＤ型フラッシュメモリに限らず、レイヤに応じてセル特性の異なる記憶装置全般に適用出来、また記憶装置に限定されるものでもない。更に、各実施形態はそれぞれが単独で実施されても良いが、組み合わせ可能な複数の実施形態が組み合わされて実施されても良い。
なお、本発明に関する各実施形態において、
（１）読み出し動作では、各メモリセルトランジスタMTが２ビットデータを保持可能であり、閾値の低い順番から“Ｅ”レベル（消去レベル）、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルと定義した場合、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をISPP方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線制御回路、１１５…ＮＡＮＤストリング、１２０…周辺回路部、１２１…シーケンサ、１２２…チャージポンプ、１２３…レジスタ、１２４…ドライバ、２００…コントローラ、２１０…ホストインターフェイス、２２０…内蔵メモリ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス。

Claims (13)

  1. 半導体基板の上方に積層された第１及び第２メモリセルと、
    前記第１及び第２メモリセルの上方に積層された第３及び第４メモリセルと、
    前記第１乃至第４メモリセルのゲートにそれぞれ電気的に接続された第１乃至第４ワード線と、
    前記第１乃至第４ワード線に電圧を印加するロウデコーダと
    を具備し、前記ロウデコーダは、前記第１メモリセルへの書き込み動作時に、前記第１ワード線に第１プログラム電圧を印加し、前記第２メモリセルへの書き込み動作時に、前記第２ワード線に前記第１プログラム電圧を印加し、
    前記第３メモリセルへの書き込み動作時に、前記第３ワード線に第２プログラム電圧を印加し、前記第４メモリセルへの書き込み動作時に、前記第４ワード線に前記第２プログラム電圧を印加し、前記第２プログラム電圧は前記第１プログラム電圧より電圧が高い
    ことを特徴とする半導体記憶装置。
  2. 前記書き込み動作は、プログラム電圧で書き込みを行うプログラム動作と、前記プログラム動作を検証するベリファイ動作とを含む書き込みループの繰り返しを含み、
    前記プログラム電圧は、前記書き込みループの度にステップアップされ、
    前記第１、第２プログラム電圧はそれぞれ前記プログラム電圧の初期電圧である
    ことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記書き込み動作は、検知動作を更に含み、
    前記第１及び第２メモリセルの少なくともいずれかに対する前記検知動作は、第１検知電圧を用いた読み出し動作を行うことにより閾値を判定し、
    前記第３及び第４メモリセルの少なくともいずれかに対する前記検知動作は、第２検知電圧を用いた読み出し動作を行うことにより閾値を判定し、
    前記第２検知電圧は前記第１検知電圧よりも電圧が高い
    ことを特徴とする請求項２記載の半導体記憶装置。
  4. 前記第１乃至第４メモリセルはそれぞれ２ビット以上のデータを保持可能であり、前記書き込み動作は、前記２ビット以上のデータの下位ビット書き込み動作と、前記下位ビット書き込み動作後の前記検知動作と、前記検知動作後の上位ビット書き込み動作とを含み、
    前記下位ビット書き込み動作において、前記第１及び第２プログラム電圧が前記プログラム電圧の初期電圧として使用され、
    前記上位ビット書き込み動作において使用されるプログラム電圧は、前記検知動作の結果に応じた値に設定される
    ことを特徴とする請求項３記載の半導体記憶装置。
  5. 前記第１乃至第４ワード線を貫通するメモリホールと、
    前記メモリホール内を埋め込み、前記第１乃至第４メモリセルの電流経路が形成される導電層と
    を更に備え、前記メモリホールの直径は、上層ほど大きく、下層ほど小さい
    ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
  6. 半導体基板の上方に設けられた第１メモリセルと、
    前記第１メモリセルの上方に設けられた第２メモリセルと、
    前記第１及び第２メモリセルのゲートにそれぞれ電気的に接続された第１及び第２ワード線と、
    前記第１及び第２ワード線に電圧を印加するロウデコーダと
    を具備し、前記書き込み動作は、書き込みを行うプログラム動作と、前記プログラム動作を検証するベリファイ動作とを含む書き込みループと、メモリセルの書き込み特性を求める検知動作とを含み、
    前記第１メモリセルに対する検知動作は、第１検知電圧を前記第１ワード線に印加することにより行われ、
    前記第２メモリセルに対する検知動作は、第２検知電圧を前記第２ワード線に印加することにより行われ、
    前記第２検知電圧は、前記第１検知電圧よりも電圧が高い
    ことを特徴とする半導体記憶装置。
  7. 前記第１メモリセルに対する前記検知動作は、前記書き込みループを第１の回数行った後に実行され、
    前記第２メモリセルに対する前記検知動作は、前記書き込みループを、前記第１の回数よりも多い第２の回数行った後に実行される
    ことを特徴とする請求項６記載の半導体記憶装置。
  8. 前記第１、第２メモリセルはそれぞれ２ビット以上のデータを保持可能であり、前記書き込み動作は、前記２ビット以上のデータの下位ビット書き込み動作と、前記下位ビット書き込み動作後の前記検知動作と、前記検知動作後の上位ビット書き込み動作とを含み、
    前記上位ビット書き込み動作において使用されるプログラム電圧は、前記検知動作の結果に応じた値に設定される
    ことを特徴とする請求項７記載の半導体記憶装置。
  9. 前記第１及び第２ワード線を貫通するメモリホールと、
    前記メモリホール内を埋め込み、前記第１及び第２メモリセルの電流経路が形成される導電層と
    を更に備え、前記メモリホールの直径は、上層ほど大きく、下層ほど小さい
    ことを特徴とする請求項６乃至８いずれか１項記載の半導体記憶装置。
  10. 半導体基板の上方に積層された複数のメモリセルと、
    前記複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、
    前記複数のワード線に電圧を印加するロウデコーダと
    を具備し、前記ロウデコーダは、データのプログラム時において、選択ワード線にプログラム電圧を印加し、
    前記選択ワード線よりも上層に位置する第１非選択ワード線に、前記プログラム電圧よりも小さい第１非選択電圧を印加し、
    前記選択ワード線よりも下層に位置する第２非選択ワード線に、前記プログラム電圧及び前記第１電圧よりも小さい第２非選択電圧を印加する
    ことを特徴とする半導体記憶装置。
  11. 前記ロウデコーダは、前記データのプログラム時において、上層に位置する非選択ワード線ほど高い非選択電圧を印加し、下層に位置する非選択ワード線ほど低い非選択電圧を印加する
    ことを特徴とする請求項１０記載の半導体記憶装置。
  12. 前記ロウデコーダは、複数の非選択ワード線の組毎に、前記非選択電圧の値を変える
    ことを特徴とする請求項１１記載の半導体記憶装置。
  13. 前記複数のワード線を貫通するメモリホールと、
    前記メモリホール内を埋め込み、前記複数のメモリセルの電流経路が形成される導電層と
    を更に備え、前記メモリホールの直径は、上層ほど大きく、下層ほど小さい
    ことを特徴とする請求項１０乃至１２いずれか１項記載の半導体記憶装置。
JP2014051934A 2014-03-14 2014-03-14 半導体記憶装置 Pending JP2015176620A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2014051934A JP2015176620A (ja) 2014-03-14 2014-03-14 半導体記憶装置
TW104143647A TWI618073B (zh) 2014-03-14 2014-07-01 Semiconductor memory device and memory device
TW108147271A TWI719773B (zh) 2014-03-14 2014-07-01 記憶系統
TW107141102A TWI684181B (zh) 2014-03-14 2014-07-01 半導體記憶裝置及記憶體裝置
TW103122719A TWI527041B (zh) 2014-03-14 2014-07-01 Semiconductor memory device
TW106141367A TWI652681B (zh) 2014-03-14 2014-07-01 Semiconductor memory device and memory device
US14/474,307 US9214238B2 (en) 2014-03-14 2014-09-02 Semiconductor memory device
CN201910110309.9A CN110085272B (zh) 2014-03-14 2014-09-05 半导体存储装置
CN201410453093.3A CN104916319B (zh) 2014-03-14 2014-09-05 半导体存储装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014051934A JP2015176620A (ja) 2014-03-14 2014-03-14 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2015176620A true JP2015176620A (ja) 2015-10-05

Family

ID=54069564

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014051934A Pending JP2015176620A (ja) 2014-03-14 2014-03-14 半導体記憶装置

Country Status (4)

Country Link
US (1) US9214238B2 (ja)
JP (1) JP2015176620A (ja)
CN (2) CN104916319B (ja)
TW (5) TWI684181B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017037697A (ja) * 2015-08-14 2017-02-16 マクロニクス インターナショナル カンパニー リミテッド ３次元ｎａｎｄメモリ装置及びその駆動方法
JP2017107626A (ja) * 2015-12-10 2017-06-15 株式会社東芝 半導体装置
KR20170142988A (ko) * 2016-05-27 2017-12-28 마이크론 테크놀로지, 인크. 소거 바이어스 제거를 갖고 메모리를 동작시키는 장치 및 방법들
CN111081302A (zh) * 2018-10-22 2020-04-28 东芝存储器株式会社 半导体存储装置
US10755786B2 (en) 2018-09-18 2020-08-25 Toshiba Memory Corporation Semiconductor memory device including a plurality of strings each including a select transistor and a memory cell
JP2022539717A (ja) * 2019-10-22 2022-09-13 長江存儲科技有限責任公司 不揮発性メモリデバイスおよび制御方法
JP2022542347A (ja) * 2020-02-10 2022-10-03 長江存儲科技有限責任公司 複数の部分を含み、プログラム妨害を低減するために使用されるメモリ、およびそのプログラム方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101691088B1 (ko) * 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
KR102294848B1 (ko) * 2015-06-30 2021-08-31 삼성전자주식회사 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치
KR102347182B1 (ko) * 2015-09-04 2022-01-04 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
CN105304133A (zh) * 2015-09-25 2016-02-03 北京兆易创新科技股份有限公司 一种3D NAND flash的电压控制方法和装置
CN106601297A (zh) * 2015-10-14 2017-04-26 旺宏电子股份有限公司 用以改善非易失性存储器的阀电压分布的装置及方法
JP6433933B2 (ja) * 2016-03-14 2018-12-05 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US9679650B1 (en) * 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
JP2017224370A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2018005961A (ja) * 2016-07-01 2018-01-11 東芝メモリ株式会社 記憶装置
CN106601292A (zh) * 2016-12-20 2017-04-26 武汉新芯集成电路制造有限公司 非易失性存储器件及其编程方法
JP2018125052A (ja) * 2017-01-31 2018-08-09 東芝メモリ株式会社 半導体記憶装置
JP6779819B2 (ja) * 2017-03-22 2020-11-04 キオクシア株式会社 半導体記憶装置
JP2019067474A (ja) * 2017-10-05 2019-04-25 東芝メモリ株式会社 半導体記憶装置
JP2019109952A (ja) * 2017-12-19 2019-07-04 東芝メモリ株式会社 半導体記憶装置
KR102471276B1 (ko) 2018-01-08 2022-11-28 삼성전자주식회사 메모리 장치
US11087849B2 (en) * 2018-05-08 2021-08-10 Sandisk Technologies Llc Non-volatile memory with bit line controlled multi-plane mixed sub-block programming
JP2020004470A (ja) * 2018-06-29 2020-01-09 キオクシア株式会社 半導体記憶装置
KR20200019045A (ko) * 2018-08-13 2020-02-21 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
JP2020042885A (ja) * 2018-09-13 2020-03-19 キオクシア株式会社 半導体記憶装置
JP2020123412A (ja) 2019-01-30 2020-08-13 キオクシア株式会社 半導体記憶装置
JP2020136426A (ja) * 2019-02-18 2020-08-31 キオクシア株式会社 半導体チップ
JP2020198141A (ja) * 2019-06-03 2020-12-10 キオクシア株式会社 半導体記憶装置
JP2020202002A (ja) * 2019-06-11 2020-12-17 キオクシア株式会社 半導体記憶装置
KR20210001134A (ko) * 2019-06-27 2021-01-06 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
KR20210025162A (ko) 2019-08-26 2021-03-09 삼성전자주식회사 불휘발성 메모리 장치, 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법
US11158379B2 (en) 2019-08-26 2021-10-26 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device, and operating method of nonvolatile memory device
JP2021034089A (ja) * 2019-08-28 2021-03-01 キオクシア株式会社 半導体記憶装置
JP7258697B2 (ja) * 2019-09-02 2023-04-17 キオクシア株式会社 半導体記憶装置
JP2021047939A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20220002606A (ko) 2019-10-18 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 장치를 프로그래밍하고 검증하는 방법 및 관련 메모리 장치
JP2021101401A (ja) * 2019-12-24 2021-07-08 キオクシア株式会社 半導体記憶装置
JP2021182457A (ja) 2020-05-18 2021-11-25 キオクシア株式会社 半導体記憶装置
JP2021182458A (ja) * 2020-05-19 2021-11-25 キオクシア株式会社 半導体記憶装置
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
KR20210149031A (ko) 2020-05-27 2021-12-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d 메모리 디바이스
US11158622B1 (en) 2020-05-27 2021-10-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
JP2022035525A (ja) 2020-08-21 2022-03-04 キオクシア株式会社 半導体記憶装置の動作条件の調整方法
CN112152594B (zh) * 2020-10-09 2022-01-21 福建省晋华集成电路有限公司 Efuse的烧写方法、efuse烧写电路与电子装置
CN116994622A (zh) * 2021-06-04 2023-11-03 长江存储科技有限责任公司 用于nand存储操作的架构和方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100097858A1 (en) * 2008-10-21 2010-04-22 Naoya Tokiwa Three-dimensionally stacked nonvolatile semiconductor memory
US20110103153A1 (en) * 2009-11-02 2011-05-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for driving same
US20110199833A1 (en) * 2010-02-17 2011-08-18 Samsung Electronics Co., Ltd. Non-volatile memory devices, operating methods thereof and memory systems including the same
US20120218818A1 (en) * 2011-02-28 2012-08-30 Han Jung-Chul Nonvolatile memory device and method for operating the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4709525B2 (ja) * 2004-10-14 2011-06-22 株式会社東芝 不揮発性半導体記憶装置
US7420847B2 (en) * 2004-12-14 2008-09-02 Sandisk Corporation Multi-state memory having data recovery after program fail
US7440331B2 (en) * 2006-06-01 2008-10-21 Sandisk Corporation Verify operation for non-volatile storage using different voltages
US7701765B2 (en) * 2006-12-28 2010-04-20 Micron Technology, Inc. Non-volatile multilevel memory cell programming
KR101487524B1 (ko) * 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
US8805439B2 (en) * 2009-03-05 2014-08-12 Lg Electronics Inc. Mobile terminal and method for controlling the same
KR101682662B1 (ko) * 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
JP2011258289A (ja) 2010-06-10 2011-12-22 Toshiba Corp メモリセルの閾値検出方法
JP2012216269A (ja) * 2011-04-01 2012-11-08 Toshiba Corp 不揮発性半導体記憶装置
JP4922464B1 (ja) * 2011-05-02 2012-04-25 株式会社東芝 半導体記憶装置
KR101716713B1 (ko) * 2011-05-23 2017-03-15 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
JP2013058275A (ja) * 2011-09-07 2013-03-28 Toshiba Corp 半導体記憶装置
KR20130031485A (ko) * 2011-09-21 2013-03-29 에스케이하이닉스 주식회사 불휘발성 메모리 장치
KR101832934B1 (ko) * 2012-01-27 2018-02-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 블록 관리 방법, 프로그램 방법 및 소거 방법
KR20130101858A (ko) * 2012-03-06 2013-09-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101868393B1 (ko) * 2012-03-14 2018-06-21 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
KR101915719B1 (ko) * 2012-04-26 2019-01-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 동작 방법
JP2014075169A (ja) 2012-10-05 2014-04-24 Toshiba Corp 不揮発性半導体記憶装置
KR102070724B1 (ko) * 2013-03-29 2020-01-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100097858A1 (en) * 2008-10-21 2010-04-22 Naoya Tokiwa Three-dimensionally stacked nonvolatile semiconductor memory
JP2010102755A (ja) * 2008-10-21 2010-05-06 Toshiba Corp ３次元積層型不揮発性半導体メモリ
US20110103153A1 (en) * 2009-11-02 2011-05-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for driving same
JP2011096340A (ja) * 2009-11-02 2011-05-12 Toshiba Corp 不揮発性半導体記憶装置及びその駆動方法
US20110199833A1 (en) * 2010-02-17 2011-08-18 Samsung Electronics Co., Ltd. Non-volatile memory devices, operating methods thereof and memory systems including the same
US20120218818A1 (en) * 2011-02-28 2012-08-30 Han Jung-Chul Nonvolatile memory device and method for operating the same
JP2012181907A (ja) * 2011-02-28 2012-09-20 Sk Hynix Inc 不揮発性メモリ装置およびその動作方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017037697A (ja) * 2015-08-14 2017-02-16 マクロニクス インターナショナル カンパニー リミテッド ３次元ｎａｎｄメモリ装置及びその駆動方法
JP2017107626A (ja) * 2015-12-10 2017-06-15 株式会社東芝 半導体装置
KR20170142988A (ko) * 2016-05-27 2017-12-28 마이크론 테크놀로지, 인크. 소거 바이어스 제거를 갖고 메모리를 동작시키는 장치 및 방법들
JP2018525764A (ja) * 2016-05-27 2018-09-06 マイクロン テクノロジー， インク． 消去デバイアスを用いてメモリを動作させる装置、及び方法
KR102022171B1 (ko) 2016-05-27 2019-09-17 마이크론 테크놀로지, 인크. 소거 바이어스 제거를 갖고 메모리를 동작시키는 장치 및 방법들
US10755786B2 (en) 2018-09-18 2020-08-25 Toshiba Memory Corporation Semiconductor memory device including a plurality of strings each including a select transistor and a memory cell
CN111081302A (zh) * 2018-10-22 2020-04-28 东芝存储器株式会社 半导体存储装置
CN111081302B (zh) * 2018-10-22 2023-04-11 铠侠股份有限公司 半导体存储装置
JP2022539717A (ja) * 2019-10-22 2022-09-13 長江存儲科技有限責任公司 不揮発性メモリデバイスおよび制御方法
JP7282926B2 (ja) 2019-10-22 2023-05-29 長江存儲科技有限責任公司 不揮発性メモリデバイスおよび制御方法
US11862230B2 (en) 2019-10-22 2024-01-02 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
JP2022542347A (ja) * 2020-02-10 2022-10-03 長江存儲科技有限責任公司 複数の部分を含み、プログラム妨害を低減するために使用されるメモリ、およびそのプログラム方法
JP7326582B2 (ja) 2020-02-10 2023-08-15 長江存儲科技有限責任公司 複数の部分を含み、プログラム妨害を低減するために使用されるメモリ、およびそのプログラム方法
US11875862B2 (en) 2020-02-10 2024-01-16 Yangtze Memory Technologies Co., Ltd. Memory including a plurality of portions and used for reducing program disturbance and program method thereof

Also Published As

Publication number Publication date
TW202029203A (zh) 2020-08-01
TWI527041B (zh) 2016-03-21
US9214238B2 (en) 2015-12-15
TWI719773B (zh) 2021-02-21
TW201820342A (zh) 2018-06-01
US20150262682A1 (en) 2015-09-17
CN110085272B (zh) 2024-03-08
CN104916319A (zh) 2015-09-16
TWI652681B (zh) 2019-03-01
TWI618073B (zh) 2018-03-11
TW201535387A (zh) 2015-09-16
TW201923770A (zh) 2019-06-16
TW201631590A (zh) 2016-09-01
TWI684181B (zh) 2020-02-01
CN104916319B (zh) 2019-03-08
CN110085272A (zh) 2019-08-02

Similar Documents

Publication Publication Date Title
TWI527041B (zh) Semiconductor memory device
US11830554B2 (en) Non-volatile memory device and programming method thereof
JP6400547B2 (ja) メモリデバイス
US9672916B2 (en) Operation modes for an inverted NAND architecture
JP6290124B2 (ja) 半導体記憶装置
TWI595489B (zh) Semiconductor memory device
US8279679B2 (en) Non-volatile semiconductor memory device, method of reading data therefrom, and semiconductor device
JP2016062624A (ja) 半導体記憶装置
JP2019160380A (ja) 半導体記憶装置
TW201833913A (zh) 半導體記憶裝置及記憶體系統
JP2016170837A (ja) 半導体記憶装置
JP2014063552A (ja) 半導体記憶装置
JP2015176623A (ja) 半導体記憶装置及びメモリコントローラ
JP2013206530A (ja) Ｎａｎｄフラッシュメモリにおける選択トランジスタのプログラミング方法
TWI595491B (zh) Semiconductor memory devices and methods for performing programming actions therein
JP2020047321A (ja) 半導体記憶装置
JP2017054567A (ja) 半導体記憶装置
JP2018156702A (ja) 半導体記憶装置及びメモリシステム
JP2011210337A (ja) 不揮発性半導体記憶装置およびその書き込み方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161129

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170530