以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
1.第1実施形態
第1実施形態に係る半導体記憶装置及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
1.1 構成について
1.1.1 メモリシステムの全体構成について
まず、本実施形態に係るメモリシステムの全体構成について、図1を用いて説明する。
図示するように、メモリシステム1は、例えば複数のNAND型フラッシュメモリ100及び1つのコントローラ200を備え、コントローラバスを介してホスト機器300と接続されている。図および以下の説明は、NAND型フラッシュメモリ100(100_0、100_1)が2つの例に基づく。1つまたは3つ以上のNAND型フラッシュメモリ100がコントローラ200に接続されても良い。
各々のNAND型フラッシュメモリ100は、複数のメモリセルトランジスタを備え、データを不揮発に記憶することができる。NAND型フラッシュメモリ100は、NANDバスによってコントローラ200と接続され、コントローラ200からの命令に基づいて動作する。すなわち、各NAND型フラッシュメモリ100は、コントローラ200と、例えば8ビットの入出力信号IO<7:0>の送受信を行う。入出力信号IO<7:0>は、例えばコマンド、アドレス信号、データである。また、NAND型フラッシュメモリ100は、コントローラ200から、制御信号を受信し、ステータス信号を送信する。
制御信号は、チップイネーブル信号CEn0及びCEn1、ライトイネーブル信号WEn、リードイネーブル信号REn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、及びライトプロテクト信号WPn等を含む。コントローラ200は、信号WEn、REn、CLE、ALE、及びWPnを、NAND型フラッシュメモリ100_0及び100_1に送信する。コントローラ200は、チップイネーブル信号CEn0をNAND型フラッシュメモリ100_0に送信し、チップイネーブル信号CEn1をNAND型フラッシュメモリ100_1に送信する。
チップイネーブル信号CEn(CEn0及びCEn1)は、対象となるNAND型フラッシュメモリ100をイネーブル状態とするための信号であり、“L”レベルでアサートされる。ライトイネーブル信号WEnは、NAND型フラッシュメモリ100に入出力信号IO<7:0>を取り込むように指示する信号であり、“L”レベルでアサートされる。よって、WEnがトグルされる度に、入出力信号IO<7:0>がNAND型フラッシュメモリ100に取り込まれる。リードイネーブル信号REnは、NAND型フラッシュメモリ100に入出力信号IO<7:0>を出力するように指示するための信号であり、“L”レベルでアサートされる。コマンドラッチイネーブル信号CLEは、入出力信号IO<7:0>がコマンドであることを示す信号であり、“H”レベルでアサートされる。アドレスラッチイネーブル信号ALEは、入出力信号IO<7:0>がアドレス信号であることを示す信号であり、“H”レベルでアサートされる。ライトプロテクト信号WPnは、NAND型フラッシュメモリ100に入出力信号IO<7:0>の取り込みの禁止を命令するための信号であり、“L”レベルでアサートされる。
ステータス信号は、NAND型フラッシュメモリ100の種々の状態を示し、レディ/ビジー信号RBn(RBn0およびRBn1)を含む。レディ/ビジー信号RBnは、NAND型フラッシュメモリ100がビジー状態であるか否か(コントローラ200からコマンドを受信不可能な状態か可能な状態か)を示す信号であり、ビジー状態の際に“L”レベルとなる。レディ/ビジー信号RBn0はNAND型フラッシュメモリ100_0から出力され、レディ/ビジー信号RBn1はNAND型フラッシュメモリ100_1から出力される。コントローラ200は、状態コード信号を受け取ることで、各NAND型フラッシュメモリ100の状態を知ることができる。
コントローラ200は、ホスト機器300からの命令に基づいて、NAND型フラッシュメモリ100に対して読み出し、書き込み、読み出し及び消去等を命令する。
コントローラ200は、ホストインターフェイス回路201、メモリ(RAM)202、プロセッサ(CPU)203、バッファメモリ204、NANDインターフェイス回路205、及びECC(error correction code)回路206を備える。
ホストインターフェイス回路201は、例えばSDカードバスやPCIeバスといったコントローラバスを介してホスト機器300と接続され、コントローラ200とホスト機器300との通信を司る。
NANDインターフェイス回路205は、NANDバスを介して各NAND型フラッシュメモリ100と接続され、コントローラ200とNAND型フラッシュメモリ100との通信を司る。
CPU203は、コントローラ200全体の動作を制御する。
RAM202は、例えばDRAM(dynamic random access memory)等であり、CPU230の作業領域として使用される。
バッファメモリ204は、NAND型フラッシュメモリ100に送信されるデータ、及びNAND型フラッシュメモリ100から送信されたデータを一時的に保持する。
ECC回路206は、誤り訂正符号を用いてデータの誤りを検出および訂正する。
1.1.2 半導体記憶装置の全体構成について
次に、半導体記憶装置の全体構成について、図2を用いて説明する。図示するようにNAND型フラッシュメモリ100は、大まかにはコア部110及び周辺回路部120を備えている。
コア部110は、メモリセルアレイ111、ロウデコーダ112、及びセンスアンプ113を備えている。
メモリセルアレイ111は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックBLK(BLK0、BLK1、…)を備えている。ブロックBLKの各々は、それぞれがワード線及びビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットSU(SU0、SU1、…)を備えている。ストリングユニットSUの各々は、メモリセルトランジスタが直列接続された複数のNANDストリング114を備えている。なお、ストリングユニットSU内のNANDストリング114の数は任意である。メモリセルアレイ111の詳細については後述する。
ロウデコーダ112は、例えばデータの書き込み及び読み出しの際、ブロックBLKのアドレスやページのアドレスをデコードして、対象となるページに対応するワード線を選択する。そしてロウデコーダ112は、選択ワード線及び非選択ワード線に適切な電圧を印加する。
センスアンプ113は、複数のセンスアンプユニット(不図示)を備える。センスアンプユニットは、ビット線に対応して設けられており、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。またセンスアンプユニットは、それぞれデータを保持するため、複数のラッチ回路(不図示)を含む。
周辺回路部120は、シーケンサ121、電圧発生回路122、及びドライバ123を備える。
シーケンサ121は、NAND型フラッシュメモリ100全体の動作を制御する。
電圧発生回路122は、電源電圧VDDを昇圧または降圧することにより、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ドライバ123に供給する。
ドライバ123は、電圧発生回路122が発生させた電圧を、ロウデコーダ112、センスアンプ113、図示せぬソース線、及びウェル等に供給する。
1.1.3 メモリセルアレイの回路構成について
次に、メモリセルアレイ111の回路構成について、図3を用いて説明する。図3は、ブロックBLK0の回路構成を示しているが、他のブロックも同様である。
図示するように、ブロックBLKは、例えば4つのストリングユニットSU0〜SU3を有する。各ストリングユニットSUは、複数のNANDストリング114を含む。
図示するように、NANDストリング114の各々は、例えば14個のメモリセルトランジスタMT(MT0〜MT13)及び選択トランジスタST1、ST2を含んでいる。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして14個のメモリセルトランジスタMT(MT0〜MT13)は、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に直列接続されている。なお、メモリセルトランジスタMTは、電荷蓄積層に絶縁膜を用いたMONOS型であっても良いし、電荷蓄積層に導電膜を用いたFG型であっても良い。更に、NANDストリング114内のメモリセルトランジスタMTの個数は14個に限定されない。
ストリングユニットSU0〜SU3の各々における選択トランジスタST1のゲートは、それぞれ選択ゲート線SGD0〜SGD3に接続される。これに対してストリングユニットSU0〜SU3の各々における選択トランジスタST2のゲートは、例えば選択ゲート線SGSに共通接続される。もちろん、ストリングユニットSU毎に異なる選択ゲート線SGS0〜SGS3に接続されても良い。また、同一のブロックBLK内にあるメモリセルトランジスタMT0〜MT13の制御ゲートは、それぞれワード線WL0〜WL13に共通接続される。
ストリングユニットSU内にある各NANDストリング114の選択トランジスタST1のドレインは、それぞれ異なるビット線BL(BL0〜BL(L−1)、但し(L−1)は2以上の自然数)に接続される。また、ビット線BLは、複数のブロックBLK間で各ストリングユニットSU内にある1つのNANDストリング114を共通に接続する。更に、各選択トランジスタST2のソースは、ソース線SLに共通に接続されている。
つまりストリングユニットSUは、異なるビット線BLに接続され、且つ同一の選択ゲート線SGDに接続されたNANDストリング114の集合体である。またブロックBLKは、ワード線WLを共通にする複数のストリングユニットSUの集合体である。そしてメモリセルアレイ111は、ビット線BLを共通にする複数のブロックBLKの集合体である。
データの書き込み及び読み出しは、いずれかのストリングユニットSUにおけるいずれかのワード線WLに接続されたメモリセルトランジスタMTに対して、一括して行われる。以下、データの書き込み及び読み出しの際、一括して選択されるメモリセルトランジスタMTの群を「メモリセルグループMCG」と呼ぶ。そして、1つのメモリセルグループMCGに書き込まれる、あるいは読み出される1ビットのデータの集まりを「ページ」と呼ぶ。
本実施形態では、1つのメモリセルトランジスタMTに対し、メモリセルトランジスタMTが保持可能なデータのビット数に応じて、1ビットまたは複数ビットのデータを一括して書き込む(以下、「フルシーケンス」と呼ぶ)。すなわち1つのメモリセルグループMCGに対し、1ページまたは複数ページのデータを一括して書き込む。以下、1つのメモリセルグループMCGに対し、フルシーケンスで一括して書き込まれるページの集まりを「フルシーケンスユニットFSU」と呼ぶ。
データの消去は、ブロックBLK単位、またはブロックBLKよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という2011年9月18日に出願された米国特許出願13/235,389号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という2010年1月27日に出願された米国特許出願12/694,690号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という2012年5月30日に出願された米国特許出願13/483,610号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
図4は、ブロックBLKの一部領域の断面図である。図示するように、p型ウェル領域10上に、複数のNANDストリング114が形成されている。すなわち、ウェル領域10上には、選択ゲート線SGSとして機能する例えば4層の配線層11、ワード線WL0〜WL13として機能する14層の配線層12、及び選択ゲート線SGDとして機能する例えば4層の配線層13が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。
そして、これらの配線層13、12、11を貫通してウェル領域10に達するピラー状の導電体14が形成されている。導電体14の側面には、ゲート絶縁膜15、電荷蓄積層(絶縁膜または導電膜)16、及びブロック絶縁膜17が順次形成され、これらによってメモリセルトランジスタMT、並びに選択トランジスタST1及びST2が形成されている。導電体14は、NANDストリング114の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体14の上端は、ビット線BLとして機能する金属配線層18に接続される。
ウェル領域10の表面領域内には、n+型不純物拡散層19が形成されている。拡散層19上にはコンタクトプラグ20が形成され、コンタクトプラグ20は、ソース線SLとして機能する金属配線層21に接続される。更に、ウェル領域10の表面領域内には、p+型不純物拡散層22が形成されている。拡散層22上にはコンタクトプラグ23が形成され、コンタクトプラグ23は、ウェル配線CPWELLとして機能する金属配線層24に接続される。ウェル配線CPWELLは、ウェル領域10を介して導電体14に電位を印加するための配線である。
以上の構成が、半導体基板に平行な第2方向D2に複数配列されており、第2方向D2に並ぶ複数のNANDストリング114の集合によってストリングユニットSUが形成される。
なお、メモリセルアレイ111の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ111の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という2010年3月25日に出願された米国特許出願12/679,991号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
1.2 メモリセルトランジスタの閾値分布について
次に、本実施形態に係るメモリセルトランジスタMTの取り得る閾値分布について、図5を用いて説明する。以下、本実施形態では、メモリセルトランジスタMTが8値のデータを保持可能な場合について説明するが、保持可能なデータは8値に限定されない。本実施形態においては、メモリセルトランジスタMTが2値以上のデータ(1ビット以上のデータ)を保持可能であれば良い。
図示するように、各々のメモリセルトランジスタMTの閾値電圧は、離散的な例えば8個の分布のいずれかに含まれる値を取る。この8個の分布を閾値の低い順にそれぞれ、“Er”レベル、“A”レベル、“B”レベル、“C”レベル、“D”レベル、“E”レベル、“F”レベル、及び“G”レベルと呼ぶことにする。
“Er”レベルは、例えばデータの消去状態に相当する。そして“Er”レベルに含まれる閾値電圧は電圧VfyAよりも小さく、正または負の値を有する。
“A”〜“G”レベルは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当し、各分布に含まれる閾値電圧は例えば正の値を有する。“A”レベルに含まれる閾値電圧は、電圧VfyA以上であり、且つ電圧VfyB未満である(但し、VfyB>VfyA)。“B”レベルに含まれる閾電圧値は、電圧VfyB以上であり、且つ電圧VfyC未満である(但し、VfyC>VfyB)。“C”レベルに含まれる閾値電圧は、電圧VfyC以上であり、且つ電圧VfyD未満である(但し、VfyD>VfyC)。“D”レベルに含まれる閾値電圧は、電圧VfyD以上であり、且つ電圧VfyE未満である(但し、VfyE>VfyD)。“E”レベルに含まれる閾値電圧は、電圧VfyE以上であり、且つ電圧VfyF未満である(但し、VfyF>VfyE)。“F”レベルに含まれる閾値電圧は、電圧VfyF以上であり、且つ電圧VfyG未満である(但し、VfyG>VfyF)。そして、“G”レベルに含まれる閾値電圧は、電圧VfyG以上であり、且つ電圧VREAD及びVPASS未満である(但し、VREAD>VfyG)。なお、VREAD及びVPASSは、それぞれデータの読み出し動作時及び書き込み動作時に非選択ワード線WLに印加される電圧である。
以上のように、各メモリセルトランジスタMTは、8個の閾値分布のいずれかを有することで、8種類の状態を取ることができる。これらの状態を、2進数表記で“000”〜“111”に割り当てることで、各メモリセルトランジスタMTは3ビットのデータを保持できる。この3ビットデータをそれぞれ、上位ビット、中位ビット、及び下位ビットと呼ぶことがある。
なお、図5では8個のレベルが離散的に分布する場合を例に説明したが、これは例えばデータの書き込み直後の理想的な状態である。従って、現実的には隣接するレベルが重なることが起こり得る。例えばデータの書き込み後、ディスターブ等により“Er”レベルの上端と“A”レベルの下端とが重なる場合がある。このような場合には、例えばECC技術等を用いてデータが訂正される。
1.3 書き込み動作について
次に、本実施形態に従ったメモリシステムにおけるデータの書き込み方法について説明する。本実施形態では、1つのメモリセルトランジスタMTに3ビットのデータが、一括して書き込まれる。すなわち、1つのメモリセルグループMCGに対し、3ページからなるフルシーケンスユニットFSUのデータが書き込まれる。以下、フルシーケンスユニットFSUに含まれる、上位ビットに対応するページを上位ページ(upper page)、中位ビットに対応するページを中位ページ(middle page)、下位ビットに対応するページを下位ページ(lower page)と呼ぶ。
なお、1つのフルシーケンスユニットFSUに含まれるページ数は、対応するメモリセルトランジスタMTが保持可能なデータのビット数に依存するため、特に限定されない。例えば、メモリセルトランジスタMTが2ビットのデータを保持可能な場合は、フルシーケンスユニットFSUのデータは、2ページ(上位ページ及び下位ページ)のデータとなる。また、メモリセルトランジスタMTが1ビットのデータを保持可能な場合は、フルシーケンスユニットFSUのデータは、1ページのデータとなる。また、メモリセルトランジスタMTが4ビットのデータを保持可能な場合は、フルシーケンスユニットFSUのデータは、4ページのデータとなる。
更には、1つのフルシーケンスユニットFSUに含まれるページ数は、対応するワード線WLにより異なっていても良い。
1.3.1 コントローラの動作について
まず、コントローラ200の動作について、図6乃至図8を用いて説明する。図6乃至図8の例は、コントローラ200が、NAND型フラッシュメモリ100に、3ビットのデータを送信した後、フルシーケンスでデータを書き込む場合を示している。
図6に示すように、まずコントローラ200は、書き込み対象となるNAND型フラッシュメモリ100のチップイネーブル信号CEnを“L”レベルにする。
次に、コントローラ200は、プレフィックスコマンド“Z1H”及びコマンド“80H”をNAND型フラッシュメモリ100に出力すると共に、コマンドラッチイネーブル信号CLEをアサート(“H”レベル)する。プレフィックスコマンド“Z1H”は、下位ページのデータを送信することを通知するコマンドである。コマンド“80H”は書き込みを行うことを通知するコマンドである。
次に、コントローラ200は、アドレス信号“Col0”、“Col1”、“Row0”、“Row1”、及び“Row2”を出力すると共に、アドレスラッチイネーブル信号ALEをアサート(“H”レベル)する。例えば“Col0”及び“Col1”は、カラムアドレスを含み、“Row0”、“Row1”、及び“Row2”は、ロウアドレスを含む。なお、図6の例では、アドレス信号を5サイクルで送信しているが、これに限定されない。アドレス信号を送信するための必要なサイクル数であれば良い。
次に、コントローラ200は、データ“D0”〜“D527”を出力する。なお図6の例では、データを528サイクルで送信しているが、これに限定されない。
次に、コントローラ200は、コマンド“1XH”を出力すると共に、コマンドラッチイネーブル信号CLEをアサートする。コマンド“1XH”は、同じページの下位ページ、中位ページ、及び上位ページ間のデータのつながりを示すためのデータ転送用コマンドである。NAND型フラッシュメモリ100は、コマンド“1XH”を受信すると、取り込んだ下位ページのデータ“D0”〜“D527”を、下位ページに対応するラッチ回路に格納する。この間、NAND型フラッシュメモリ100は、レディ/ビジー信号RBnを“L”レベル(ビジー状態を示す)にする。
次に図7に示すように、コントローラ200は、下位ページの場合と同様に、中位ページのデータを送信する。まず、コントローラ200は、プレフィックスコマンド“Z2H”をNAND型フラッシュメモリ100に出力すると共に、コマンドラッチイネーブル信号CLEをアサート(“H”レベル)する。プレフィックスコマンド“Z2H”は、中位ページのデータを送信することを通知するコマンドである。プレフィックスコマンド“Z2H”の出力以降は、下位ページの場合と同様である。コントローラ200は、コマンド“80H”、アドレス信号、中位ページのデータを順に出力した後、コマンド“1XH”を出力する。NAND型フラッシュメモリ100は、コマンド“1XH”を受信すると、取り込んだ中位ページのデータを、中位ページに対応するラッチ回路に格納する。この間、NAND型フラッシュメモリ100は、レディ/ビジー信号RBnを“L”レベルにする。
図8に示すように、次にコントローラ200は、上位ページのデータを送信する。まず、コントローラ200は、プレフィックスコマンド“Z3H”をNAND型フラッシュメモリ100に出力すると共に、コマンドラッチイネーブル信号CLEをアサート(“H”レベル)する。プレフィックスコマンド“Z3H”は、上位ページのデータを送信することを通知するコマンドである。次に、コントローラ200は、コマンド“80H”、アドレス信号、上位ページのデータを順に出力した後、コマンド“10H”を出力する。コマンド“10H”は書き込みの実行を指示するコマンドである。NAND型フラッシュメモリ100は、コマンド“10H”を受信すると、取り込んだ上位ページのデータを、上位ページに対応するラッチ回路に格納した後、下位ページ、中位ページ、及び上位ページのデータを一括して書き込む。
なお、コントローラ200からNAND型フラッシュメモリ100にデータを出力する順序は、任意に設定可能である。例えばコントローラ200は、上位ページ、中位ページ、及び下位ページの順に対応するデータを出力しても良い。
なお、ロウアドレスは、ブロックアドレス、ページアドレスを含んでいても良い。更には、ページアドレスは、例えばワード線WL、奇数/偶数ビット線(E/O)、ストリングユニットアドレス、あるいは下位ページ/中位ページ/上位ページ(L/M/U)等に関する情報を含んでいても良い。
ページアドレスの構成については、例えば、“不揮発性半導体記憶装置及びその制御方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”という2013年3月4日に出願された米国特許出願13/784,753号に記載されている。本特許出願は、その全体が本願明細書において参照により援用されている。
1.3.2 ブロックBLK内における書き込み順序について
次に、ブロックBLK内におけるデータの書き込み順序について、図9を用いて説明する。図9は、ある1つのブロックBLKにおけるストリングユニットSUの断面構成を模式的に示しており、各ストリングユニットSU内の1つの四角は、1つのワード線WLに対応する1つのフルシーケンスユニットFSUを表している。すなわち、1つの四角が、フルシーケンスの1回の書き込み動作に対応している。また、図9の四角の中の番号は、フルシーケンスユニットFSUのデータの書き込み順序、すなわちメモリセルグループMCGの選択順序を示している。図9の例では、ワード線WLが14本、ストリングユニットSUが4つあり、合わせて56個のメモリセルグループMCGがある。すなわち第0番目から第55番目までの書き込み順序がある。以下、例えば選択ゲート線SGD0を選択して対象となるストリングユニットSU0を選択し、且つワード線WL0を選択する場合を、「ストリングユニットSU0のワード線WL0を選択する」と記述する。また、ワード線WLの総数をN(Nは1以上の自然数)とし、最下層からワード線WL0〜ワード線WL(N−1)の順に呼ぶことがある。なお、本実施形態におけるデータの書き込み順序を適用するためには、ワード線WLの総数Nは、5以上となる。
本実施形態では、データの書き込み順序において、同一のワード線WLを連続して選択せずに、2層以上異なるワード線WLを選択して、フルシーケンスユニットFSUのデータを書き込む。データの書き込み順序には、始端処理パターン、定常処理パターン、終端処理パターンと呼ばれる3つの書き込みパターンがある。
以下、各書き込みパターンについて具体的に説明する。
(a)始端処理パターン
まず、始端処理パターンについて説明する。始端処理パターンは、最下層のワード線WL0の選択を含む書き込みパターンである。図9の例では、第0番目乃至第7番目の書き込みがこれに対応する。始端処理パターンでは、まず第0番目の書き込みに対応して、ストリングユニットSU0のワード線WL0が選択され、フルシーケンスユニットFSUのデータが書き込まれる。次に、第1番目の書き込みに対応して、ストリングユニットSU0のワード線WL2が選択され、フルシーケンスユニットFSUのデータが書き込まれる。同様に、第2番目乃至第7番目の書き込みに対応して、ストリングユニットSU1〜SU3においてワード線WL0と2層上のワード線WL2が交互に選択され、それぞれにフルシーケンスユニットFSUのデータが書き込まれる。
(b)定常処理パターン
次に、定常処理パターンについて説明する。定常処理パターンは、始端処理パターン終了後、最上層のワード線WL(N−1)(本実施形態ではWL13)あるいは、最上層の1層下のワード線WL(N−2)(本実施形態ではWL12)が選択され、フルシーケンスユニットFSUのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。図9の例では、第8番目から第47番目までの書き込みが対応する。定常処理パターンでは、各ストリングユニットSUにおいて、あるワード線WLと3層下のワード線WLが交互に選択される。
まず、第8番目及び第9番目の書き込みに対応して、ストリングユニットSU0のワード線WL4及び3層下のワード線WL1が順次選択される。同様に、第10番目及び第11番目の書き込みに対応して、ストリングユニットSU1のワード線WL4及びワード線WL1が順次選択される。更に、第12番目乃至第15番目の書き込みに対応して、ストリングユニットSU2及びSU3において、ワード線WL4及びワード線WL1が順次選択される。
次に、第16番目及び第17番目の書き込みに対応して、ストリングユニットSU0のワード線WL6及び3層下のワード線WL3が順次選択される。同様に、第18番目乃至第23番目の書き込みに対応して、ストリングユニットSU1〜SU3において、ワード線WL6及びワード線WL3が順次選択される。
以下、同様のパターンを繰り返し、第24番目乃至第47番目の書き込みが行われる。より具体的には、第24番目乃至第31番目の書き込みに対応して、ストリングユニットSU0〜SU3において、ワード線WL8及びワード線WL5が順次選択される。同様に、第32番目乃至第39番目の書き込みに対応して、ストリングユニットSU0〜SU3において、ワード線WL10及びワード線WL7が順次選択される。同様に、第40番目乃至第47番目の書き込みに対応して、ストリングユニットSU0〜SU3において、ワード線WL12及びワード線WL9が順次選択される。
(c)終端処理パターン
次に、終端処理パターンについて説明する。終端処理パターンは、定常処理パターンにより最上層の1層下のワード線WL(N−2)が選択された場合に実行される書き込みパターンである。Nが5以上の奇数の場合、定常処理パターンにより最上層のワード線WL(N−1)が選択される。このような場合、終端処理パターンは適用されず、最上層の1層下のワード線WL(N−2)に対応するメモリセルグループMCGにはデータが書き込まれない(ダミー扱いとなる)。また、Nが5以上の偶数の場合、定常処理パターンによりワード線WL(N−2)が選択される。このような場合、終端処理パターンが適用され、各ストリングユニットSUにおいて、最上層のワード線WL(N−1)と、2層下のワード線WL(N−3)とが順次選択される。
図9の例では、第48番目から第55番目までの書き込みが対応する。終端処理パターンでは、ストリングユニットSU0〜SU3において、最上層のワード線WL13及び2層下のワード線WL11が順次選択される。
より具体的には、第48番目及び第49番目の書き込みに対応して、ストリングユニットSU0の最上層のワード線WL13及び2層下のワード線WL11が順次選択される。そして、第50番目及び第51番目の書き込みに対応して、ストリングユニットSU1のワード線WL13及び2層下のワード線WL11が順次選択される。更に、第52番目乃至第55番目の書き込みに対応して、ストリングユニットSU2及びSU3において、ワード線WL13及びワード線WL11が順次選択される。この結果、全メモリセルグループMCGの選択が完了する。
以上の3つの書き込みパターンを通じて、ストリングユニットSU0におけるワード線WLの選択順序に着目する。すると、ワード線WLは、ワード線WL0、WL2、WL4、WL1、WL6、WL3、WL8、WL5、WL10、WL7、WL12、WL9、WL13、及びWL11の順に選択される。この中で、選択済みのワード線WLよりも上層のワード線WLを選択する場合、2層上のワード線WLが選択される。より具体的には、ワード線WL0が選択済みの状態で、これにより上層のワード線WLが選択される場合、2層上のワード線WL2が選択される。同様に、選択済みのワード線WL2よりも上層のワード線WLが選択される場合、2層上のワード線WL4が選択される。すなわち、選択済みのワード線WLよりも上層のワード線WLを選択する場合だけを抜き出すと、ワード線WL2、WL4、WL6、WL8、WL10、及びWL12の順に選択される。
1.3.3 NAND型フラッシュメモリの動作について
次に、NAND型フラッシュメモリ100の動作について、図10を用いて説明する。なお、本実施形態では、NAND型フラッシュメモリ100が、図9で説明した書き込み順序に従って、データを書き込む場合について説明する。
書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。プログラム動作は、電子を電荷蓄積層に注入することにより閾値を上昇させる(または注入を禁止することで閾値を維持させる)動作のことである。以下では、閾値電圧を上昇させる動作を「“0”プログラム」と呼び、“0”プログラムの対象となるビット線BLをBL(“0”)と表記する。他方で、閾値電圧を維持させる動作を「“1”プログラム」と呼び、“1”プログラムの対象となるビット線BLをBL(“1”)と表記する。ベリファイ動作は、プログラム動作の後、データを読み出すことで、メモリセルトランジスタMTの閾値がターゲットレベルまで達したか否かを判定する動作である。ターゲットレベルまで達したメモリセルトランジスタMTは、その後、書き込み禁止とされる。
図10に示すように、まずシーケンサ121は、コントローラ200から書き込み命令を受信すると(ステップS10)、図9で説明した書き込み順序に従って、書き込み対象となるブロックBLK、ストリングユニットSU、及びワード線WLを選択する(ステップS11)。より具体的には、シーケンサ121は、書き込み順序に関するテーブルと、前回書き込みを行ったブロックBLK、ストリングユニットSU、及びワード線WLに関する情報、あるいは前回の書き込みの順番に関する情報を内部に保持し、これらに基づいて、次に書き込み対象となるブロックBLK、ストリングユニットSU、及びワード線WLを選択する。
次に、シーケンサ121は、センスアンプユニットのラッチ回路に、受信したデータを保存する(ステップS12)。
次に、シーケンサ121は、フルシーケンスでプログラム動作を実施する(ステップS13)。
次に、シーケンサ121は、ベリファイ動作を実施する。そして全てのベリファイレベルにおいてベリファイをパスした場合(ステップS14_Yes)、書き込み動作は終了となる。
全てのベリファイレベルにおいてベリファイをパスしていない場合(ステップS14_No)、プログラム動作が予め設定された回数に達したか否かを確認する(ステップS15)。
そして、プログラム動作が、予め設定された回数に達していない場合(ステップS15_No)、ステップS13に戻り、再度フルシーケンスでプログラム動作を実行する。
他方で、プログラム動作が、予め設定された回数に達している場合(ステップS15_Yes)、シーケンサ121は、これ以上のプログラム動作を行わない。この場合、例えば、プログラムエラーとして処理される。
1.3.4 プログラム動作における各配線の電圧について
次に、プログラム動作における各配線の電圧について、図11を用いて説明する。
図11は、プログラム動作における各配線の電位変化を示している。図示するように、まずセンスアンプ113が各ビット線BLにプログラムデータを転送する。“0”プログラムの対象となるビット線BL(“0”)には“L”レベルとして接地電圧VSS(例えば0V)が印加される。“1”プログラムの対象となるビット線BL(“1”)には“H”レベルとして、例えば2.5Vが印加される。
また、ロウデコーダ112は、いずれかのブロックBLKを選択し、更にいずれかのストリングユニットSUを選択する。そして、選択されたストリングユニットSUにおける選択ゲート線SGDに例えば5Vを印加して、選択トランジスタST1をオン状態とさせる。他方で、選択ゲート線SGSに電圧VSSを印加することで、選択トランジスタST2をオフ状態とさせる。
更にロウデコーダ112は、選択ブロックBLKにおける非選択ストリングユニットSU及び非選択ブロックBLKにおける非選択ストリングユニットSUの選択ゲート線SGD及びSGSに電圧VSSを印加して、選択トランジスタST1及びST2をオフ状態とさせる。
またソース線SLは、例えば1V(選択ゲート線SGSの電位よりも高い電位)とされる。
その後、ロウデコーダ112は、選択ブロックBLKにおける選択ストリングユニットSUにおける選択ゲート線SGDの電位を、例えば2.5Vとする。この電位は、ビット線BL(“0”)に対応する選択トランジスタST1はオンさせるが、ビット線BL(“1”)に対応する選択トランジスタST1はカットオフさせる電圧である。
そしてロウデコーダ112は、選択ブロックBLKにおいていずれかのワード線WLを選択し、選択ワード線に電圧VPGMを印加し、その他の非選択ワード線WLに電圧VPASSを印加する。電圧VPGMは、トンネル現象により電子を電荷蓄積層に注入するための高電圧であり、VPGM>VPASSである。
ビット線BL(“0”)に対応するNANDストリング114では、選択トランジスタST1がオン状態となる。そのため、選択ワード線WLに接続されたメモリセルトランジスタMTのチャネル電位Vchは概略0Vとなる。すなわち、制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層に注入されて、メモリセルトランジスタMTの閾値が上昇される。
ビット線BL(“1”)に対応するNANDストリングでは、選択トランジスタST1がカットオフ状態となる。そのため、選択ワード線WLに接続されたメモリセルトランジスタMTのチャネルは電気的にフローティングとなり、ワード線WL等との容量カップリングによりチャネル電位Vchは電圧VPASS近くまで上昇される。すなわち、制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層に注入されず、メモリセルトランジスタMTの閾値は維持される(閾値分布レベルがより高い分布に遷移するほどには閾値は変動しない)。
1.4 本実施形態に係る効果について
本実施形態に係る構成では、メモリシステム及び半導体記憶装置の信頼性を向上することができる。本効果につき、以下説明する。
図3で説明したように、三次元積層型NAND型フラッシュメモリでは、複数のストリングユニットSUがワード線WLを共有している。そして複数のワード線WLが絶縁層を介して半導体基板上方に積層されている。例えばデータの書き込みにおいて、選択ワード線WLに高い電圧VPGMが印加されると、隣接するワード線WLとの間でショートが発生してリーク電流が流れる場合がある(これを単にWLリークと呼ぶ)。この場合、ショートが発生した2つのワード線WLに対応する全てのデータが破壊される(消失する)可能性がある。
図12は、この様子を模式的に示している。図12の例では、データの書き込みにおいて、4つのストリングユニットSUの同一のワード線WLが連続して選択される場合を示している。より具体的には、第0番目乃至第3番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL0が順次選択されて、フルシーケンスユニットFSUのデータがそれぞれ書き込まれる。次に、第4番目乃至第7番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL1が順次選択されて、フルシーケンスユニットFSUのデータがそれぞれ書き込まれる。ワード線WL2以降も同様である。
図示するように、第0番目の書き込みに対応してストリングユニットSU0のワード線WL0が選択されてから、第7番目の書き込みに対応してストリングユニットSU3のワード線WL1が選択されるまでの間に、ワード線WL0とWL1との間でWLリークが発生したとする。すると、それまでにワード線WL0及びWL1に対応するメモリセルグループMCGに書き込まれた最大8つの連続するフルシーケンスユニットFSUのデータが全て失われる。例えばメモリセルトランジスタMTが3ビットのデータに対応している場合、フルシーケンスユニットFSUには上位ページ、中位ページ、及び下位ページの3ページ分のデータが含まれるため、8つのフルシーケンスユニットFSUで連続する24ページ分のデータが消失する。
より具体的には、データの読み出しにおいて、選択ワード線WLに読み出し電圧VCGRVが印加され、非選択ワード線WLに電圧VREADが印加される。電圧VCGRVは、読み出しレベル(対象となるメモリセルトランジスタMTの閾値電圧レベル)に応じた電圧である。電圧VREADは、メモリセルトランジスタMTの閾値電圧レベルに関わらず、メモリセルトランジスタMTをオン状態にする電圧である。電圧VCGRVと電圧VREADは、VCGRV<VREADの関係にある。WLリークが発生すると、選択ワード線WLにも電圧VREADが印加される。このため、メモリセルトランジスタMTはデータによらずオン状態になり、データが正常に読み出せなくなる。この結果、4個のストリングユニットSUがワード線WLを共有している場合、最大8つの連続するフルシーケンスユニットFSUのデータが正常に読み出せなくなる。
従ってコントローラ200は、WLリークが発生した際のバックアップ用に、上記8つのフルシーケンスユニットFSUに対応したデータをバックアップとして保持しておく必要がある。
これに対し、本実施形態に係る構成では、データの書き込みにおいてフルシーケンスユニットFSUのデータを書き込むメモリセルグループMCG(メモリセルトランジスタMT)を選択する場合、同一のワード線WLに対応する異なるストリングユニットSUのメモリセルグループMCGを連続して選択せずに、2層以上異なるワード線WLに対応するメモリセルグループMCGを選択する。より具体的には、例えば図9に示すように、各ストリングユニットSUにおいて、2層異なるワード線WL0及びWL2が選択される。あるいは、3層異なるワード線WL4及びWL1が選択される。
図13は、本実施形態におけるデータの書き込み順序とWLリークによるデータ消失の一例を示す図である。図13の例は、図9のワード線WL0〜WL2に関する部分を抜粋したものである。例えば、図13において、第7番目の書き込み中に、ワード線WL1とWL2との間でWLリークが発生したとする。すると、ワード線WL1及びWL2に対応するメモリセルグループMCGのデータは読み出しができなくなるので、第1番目、第3番目、第5番目、及び第7番目に書き込まれたフルシーケンスユニットFSUのデータは消失してしまう。但し、ワード線WL1に対応するメモリセルグループMCGにはデータが書き込まれていないので、消失するデータは、最大でも4つのフルシーケンスユニットFSU分となり、消失するデータを削減することができる。従って、メモリシステム及び半導体記憶装置の信頼性を向上することができる。
更に、ワード線WL1及びWL2の間でWLリークが発生しても、ワード線WL0にはWLリークの影響が及ばないので、第0番目、第2番目、第4番目、及び第6番目に書き込まれたフルシーケンスユニットFSUのデータは、そのまま保持される。従って、2つの連続するフルシーケンスユニットFSUのデータが消失するのを抑制できる。例えば書き込みデータが、フルシーケンスユニットFSU間で連続する値を示すようなデータである場合、あるいは、2つのフルシーケンスユニットFSUに同じデータが書き込まれている場合、WLリークが発生しても、2つの連続するフルシーケンスユニットFSUのデータが消失することがないため、前後の残ったデータを用いて、読み出せなくなったデータを復元できる可能性がある。従って、メモリシステム及び半導体記憶装置の信頼性を向上することができる。
更に、例えば、書き込みデータが、ホスト機器における作業途中の状態を示すログファイルといった管理情報データである場合、データ量は1ページに収まる場合が多い。そして、管理情報データでは、最新のページのデータが重要となる。最新のデータに何らかの不具合が生じた場合には、その1つ前のページのデータが重要となる。このようなデータに対して、本実施形態に係る構成では、メモリセルトランジスタMTに1ビットのデータを書き込む。すなわち1つのメモリセルグループMCGに1ページのデータを書き込む。これにより、仮に最新のページのデータを書き込む時にWLリークが発生しても、1つ前のページのデータはWLリークの影響を受けずに保持されているので、ホスト機器に与える影響も小さくなる。従って、メモリシステム及び半導体記憶装置の信頼性を向上できる。
更に、本実施形態に係る構成では、データ書き込みにおいて、選択済みのワード線WLよりも上層のワード線WLを選択する場合、2層上のワード線WLが選択される。これにより、WLリークの影響を低減できる。本効果につき、図14を用いて説明する。図14は、本実施形態において、書き込み順序とWLリークの確認状況との関係を示す図である。図14の例は、図9のワード線WL0〜WL5に関する部分を抜粋したものである。
WLリークは、ワード線WLに最初に高い電圧VPGMを印加した際、すなわちストリングユニットSU0に書き込む際に発生する可能性が高い。従って、図14に示すように、例えばストリングユニットSU0のワード線WL0が選択されて、第0番目の書き込みが正常に終了した場合、ワード線WL0及びWL1の間でWLリークが発生する可能性は低い。同様に、ストリングユニットSU0の2層上のワード線WL2が選択されて、第1番目の書き込みが正常に終了した場合、ワード線WL1からWL3までの間でWLリークが発生する可能性は低い。よって、第0番目の書き込みと第1番目の書き込みの結果からワード線WL0からワード線WL3までの間でWLリークが発生する可能性は低い。ワード線WL1については、この段階で、まだ選択されていないが、第0番目及び第1番目ページの結果から、WLリークが発生する可能性は低いことがわかる。
次に、ストリングユニットSU0のワード線WL4が選択されて第8番目の書き込みが正常に終了した場合、ワード線WL3からワード線WL5までの間でWLリークが発生する可能性は低い。よって、ワード線WL0からWL5までの間でWLリークが発生する可能性は低い。従って、選択済みのワード線WLよりも上層のワード線WLを選択する場合、2層上のワード線WLにすることにより、各ワード線WL間のWLリークの可能性を切れ目なく確認していくことができる。
2.第2実施形態
次に、第2実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第1実施形態と異なる点は、コントローラ200がNAND型フラッシュメモリ100のストリングユニットSU及びワード線WLを指定する点である。以下、第1実施形態と異なる点についてのみ説明する。
2.1 コントローラの動作について
コントローラ200の動作について、図15を用いて説明する。図15は、ホスト機器300、コントローラ200、及びNAND型フラッシュメモリ100における動作を示すフローチャートである。
図15に示すように、まず、ホスト機器300はコントローラ200に書き込み命令を送信する(ステップS20)。
コントローラ200は、書き込み命令を受信すると、図9で説明した書き込み順序に従って、NAND型フラッシュメモリ100において、データを書き込むブロックBLK、ストリングユニットSU及びワード線WLを選択する(ステップS21)。より具体的には、例えばコントローラ200のCPU203は、RAM202内に保持された書き込み順序に関するテーブルと、バッファメモリ204内に保持された前回書き込んだ際のブロックアドレス、ストリングユニットアドレス、ワード線アドレスに基づいて、あるいは前回の書き込みの順番に関する情報に基づいて、次に書き込むブロックBLK、ストリングユニットSU及びワード線WLを選択する。
次に、コントローラ200は、書き込みコマンド、選択したブロックアドレス、ストリングユニットアドレス及びワード線アドレスを含むアドレス信号、及び書き込みデータを、NAND型フラッシュメモリ100に送信する。
NAND型フラッシュメモリ100は、コントローラ200から受信したアドレスデータに従って、書き込み対象となるブロックBLK、ストリングユニットSU、及びワード線WLを決定する(ステップS23)。
次に、NAND型フラッシュメモリ100は、フルシーケンスでプログラムを実行する(ステップS24)。
2.2 本実施形態に係る効果について
本実施形態に係る構成であると、第1実施形態と同様の効果が得られる。
更に、本実施形態に係る構成では、コントローラ200が、複数のNAND型フラッシュメモリ100における書き込み順序を制御することにより、例えば書き込み順序に関するテーブルを各NAND型フラッシュメモリ100が保持する必要がなくなり、データ保持の有効領域を広げることができる。更には、各NAND型フラッシュメモリ100は、コントローラ200から送られてくるアドレスデータに従ってデータを書き込めばよいので、書き込み順序を考慮したストリングユニットSU及びワード線WLの選択(すなわちメモリセルグループの選択)が不要となり、これによる遅延が生じなくなる。従って、メモリシステム及び半導体記憶装置は、処理能力を向上することができる。
3.第3実施形態
次に、第3実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第3実施形態は、第1及び第2実施形態と書き込み順序が異なる。以下、第1及び第2実施形態と異なる点についてのみ説明する。
3.1 ブロックBLK内における書き込み順序について
データを書き込む際の書き込み順序について、図16を用いて説明する。図16の例は、ワード線WLの総数N=8で、32個のメモリセルグループMCGがある場合を示している。
本実施形態では、データの書き込み順序を選択する場合、ストリングユニットSUは、SU3→SU2→SU1→SU0の順に選択され、この際、前回選択したワード線WLに対して1層上のワード線WLが選択されるのが基本パターンとなる。すなわち、図16の例では、紙面において左斜め上のフルシーケンスユニットFSUを選択している。以下、3つの書き込みパターンについて、具体的に説明する。
(a)始端処理パターン
本実施形態における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第5番目の書き込みが対応する。
図16に示すように、まず第0番目の書き込みに対応して、ストリングユニットSU0のワード線WL0が選択される。本実施形態において、ストリングユニットSU0は、1層上のワード線WLを選択する際の終端の列となる。ストリングユニットSU0のワード線WLが選択された場合、次は、データが書き込まれていないメモリセルグループMCGのうち、最も下層のワード線WLに対応し、番号の小さいストリングユニットSUが選択される。従って、第1番目の書き込みに対応して、ストリングユニットSU1の同じワード線WL0が選択される。
次に、第2番目の書き込みに対応して、番号の1つ小さいストリングユニットSU0の1層上のワード線WL1が選択される。
次に、第3番目の書き込みに対応して、ストリングユニットSU2のワード線WL0が選択される。そして、第4番目及び第5番目の書き込みに対応して、ストリングユニットSU1のワード線WL1及びストリングユニットSU0のワード線WL2が順次選択される。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0の最上層のワード線WL(N−1)(図16の例では第25番目の書き込みに対応したワード線WL7)が選択されるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。
第6番目の書き込みに対応して、ストリングユニットSU3のワード線WL0が選択される。そして、第7番目乃至第9番目の書き込みに対応して、ストリングユニットSU2のワード線WL1、ストリングユニットSU1のワード線WL2、及びストリングユニットSU0のワード線WL3が順次選択される。
以降、第10番目の書き込みに対応して、ストリングユニットSU3のワード線WL1が選択されてから、第25番目の書き込みに対応して、ストリングユニットSU0の最上層のワード線WL7が選択されるまで、同じパターンを繰り返す。
(c)終端処理パターン
本実施形態における終端処理パターンでは、まず、第26番目の書き込みに対応して、ストリングユニットSU3の最上層から2層下のWL5が選択される。そして、第27番目及び第28番目の書き込みに対応して、ストリングユニットSU2のワード線WL6及びストリングユニットSU1のワード線WL7が順次選択される。
次に、第29番目の書き込みに対応して、ストリングユニットSU3のワード線WL6が選択される。そして、第30番目及び第31番目の書き込みに対応して、ストリングユニットSU2のワード線WL7及びストリングユニットSU3のワード線WL7が順次選択される。
上記3つの書き込みパターンを適用することにより、ストリングユニットSU0のあるワード線WLが選択される場合、その1層下のワード線WLにおいては、ストリングユニットSU0及びSU1のメモリセルグループMCGにフルシーケンスユニットFSUのデータが書き込まれている。
3.2 本実施形態に係る効果について
第1及び第2実施形態に本実施形態の書き込み順序を適用できる。
更に、本実施形態に係る構成であると、データの書き込みにおいて、ストリングユニットSU0のあるワード線WLが選択される場合、その1つ下の層のワード線WLにおいては、ストリングユニットSU0及びSU1にフルシーケンスユニットFSUのデータが書き込まれている。これにより、WLリークによりデータが消失するフルシーケンスユニットFSUを最大3つ以下に抑制することができる。以下、具体的に説明する。
WLリークは、ストリングユニットSU0のワード線WLを選択して、データを書き込む際に発生する可能性が高い。例えば、ストリングユニットSU0のワード線WL3が選択された第9番目の書き込み途中で、ワード線WL2とWL3との間でWLリークが発生したとする。この場合、ワード線WL2及びWL3に対応するフルシーケンスユニットFSUのデータが読み出せなくなる。但し、データ書き込み済みなのはストリングユニットSU0及びSU1のワード線WL2が選択された第5番目及び第8番目の書き込みに対応する2つのフルシーケンスユニットFSUのデータである。よって、データ書き込み中の第9番目の書き込みに対応するフルシーケンスユニットFSUのデータを含めてもデータが消失するのは、最大で3つのフルシーケンスユニットFSUとなる。従って、WLリークによる消失データ量を低減できるため、メモリシステム及び半導体記憶装置の信頼性を向上させることができる。
4.第4実施形態
次に、第4実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第4実施形態は、第1乃至第3実施形態と書き込み順序が異なる。以下、第1乃至第3実施形態と異なる点についてのみ説明する。
4.1 ブロックBLK内における書き込み順序について
データを書き込む際の書き込み順序について、図17を用いて説明する。図17の例は、ワード線WLの総数N=8で、32個のメモリセルグループMCGがある場合を示している。
本実施形態では、データの書き込み順序を選択する場合、ストリングユニットSU0だけ1層上のワード線WLを選択し、ストリングユニットSU1〜SU3は1層下の同じワード線WLを選択するのが基本パターンとなる。以下、3つの書き込みパターンについて、具体的に説明する。
(a)始端処理パターン
図17に示すように、本実施形態における始端処理パターンは、第0番目の書き込みに対応して、ストリングユニットSU0の最下層のワード線WL0を選択する。第0番目の書き込みは、ストリングユニットSU1〜SU3に1層下のワード線WLがないため、例外的な扱いとなる。
(b)定常処理パターン
ストリングユニットSU3の最上層の1層下のワード線WL(N−2)(図17の例では第28番目の書き込みに対応したワード線WL6)が選択されるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。
まず第1番目の書き込みに対応して、ストリングユニットSU0のワード線WL1が選択される。そして、第2番目乃至第4番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL0が順次選択される。
以降、同様のパターンを繰り返し、第5番目乃至第28番目の書き込みが行われる。
(c)終端処理パターン
本実施形態における終端処理パターンでは、第29番目乃至第31番目の書き込みに対応して、ストリングユニットSU1〜SU3の最上層のワード線WL7が順次選択される。
これにより、ストリングユニットSU0のあるワード線WLが選択される場合、その1層下のワード線WLにおいては、ストリングユニットSU0のメモリセルグループMCGにフルシーケンスユニットFSUのデータが書き込まれている。
4.2 本実施形態に係る効果について
第1及び第2実施形態に本実施形態の書き込み順序を適用できる。
更に、本実施形態に係る構成であると、データの書き込みにおいて、ストリングユニットSU0のあるワード線WLが選択される場合、その1つ下の層のワード線WLにおいては、ストリングユニットSU0のメモリセルグループMCGにフルシーケンスユニットFSUのデータが書き込まれている。これにより、WLリークによりデータが消失するフルシーケンスユニットFSUを最大2つ以下に抑制することができる。以下、具体的に説明する。
例えば、ストリングユニットSU0のワード線WL3が選択された第9番目の書き込み途中で、ワード線WL2とWL3との間でWLリークが発生したとする。この場合、ワード線WL2及びWL3に対応するフルシーケンスユニットFSUのデータが読み出せなくなる。但し、データ書き込み済みなのはストリングユニットSU0のワード線WL2が選択された第5番目の書き込みに対応する1つのフルシーケンスユニットFSUのデータである。よって、データ書き込み中の第9番目の書き込みに対応するフルシーケンスユニットFSUのデータを含めてもデータが消失するのは、最大で2つのフルシーケンスユニットFSUとなる。従って、WLリークによる消失データ量を低減できるため、メモリシステムの信頼性及び半導体記憶装置を向上させることができる。
5.第5実施形態
次に、第5実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第5実施形態は、第4実施形態に対し、ストリングユニットSU0のワード線WLを選択する際に、2層上のワード線WLを選択する場合について説明する。以下、第4実施形態と異なる点についてのみ説明する。
5.1 ブロックBLK内における書き込み順序について
データを書き込む際の書き込み順序について、図18を用いて説明する。図18の例は、ワード線WLの総数N=8で、32個のメモリセルグループMCGがある場合を示している。
本実施形態では、データの書き込み順序を選択する場合、ストリングユニットSU0だけ2層上のワード線WLを選択し、ストリングユニットSU1〜SU3は2層下の同じワード線WLを選択するのが基本パターンとなる。以下、3つの書き込みパターンについて、具体的に説明する。
(a)始端処理パターン
本実施形態における始端処理パターンは、最下層のワード線WL0の選択を含む、第0番目乃至第9番目の書き込みが対応する。
図18に示すように、まず第0番目の書き込みに対応して、ストリングユニットSU0のワード線WL0が選択される。
次に、第1番目の書き込みに対応して、ストリングユニットSU0の2層上のワード線WL2が選択される。そして、第2番目乃至第4番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL0が順次選択される。
次に、第5番目及び第6番目の書き込みに対応して、ストリングユニットSU0のワード線WL3及び2層下のワード線WL1が順次選択される。そして、第7番目乃至第9番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL1が順次選択される。
(b)定常処理パターン
ストリングユニットSU3の最上層の2層下のワード線WL(N−3)(図18の例では第25番目の書き込みに対応したワード線WL5)が選択されるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。
まず、第10番目の書き込みに対応して、ストリングユニットSU0のワード線WL4が選択される。そして、第11番目乃至第13番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL2が順次選択される。
以降、同様のパターンを繰り返し、第14番目乃至第25番目の書き込みが行われる。
(c)終端処理パターン
本実施形態における終端処理パターンでは、まず第26番目乃至第28番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL6が順次選択される。次に、第29番目乃至第31番目の書き込みに対応して、ストリングユニットSU1〜SU3の最上層のワード線WL7が選択される。
これにより、ストリングユニットSU0のあるワード線WLが選択される場合、その1層下のワード線WLにおいては、ストリングユニットSU0のメモリセルグループMCGにフルシーケンスユニットFSUのデータが書き込まれている。
5.2 本実施形態に係る効果について
第1及び第2実施形態に本実施形態の書き込み順序を適用できる。
更に本実施形態に係る構成であると、第4実施形態と同様の効果が得ることができる。
6.第6実施形態
次に、第6実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第6実施形態では、メモリセルトランジスタMTが4値(2ビット)のデータ書き込みに対応し、メモリセルトランジスタMTに1ビットずつデータを書き込む場合、すなわちメモリセルグループMCGに1ページずつデータを書き込む場合(以下、このような書き込みを「ページ・バイ・ページ」と呼ぶ)について説明する。第6実施形態では、ページ・バイ・ページの書き込みに、第3実施形態で説明した書き込み順序を適用している。以下、第1乃至第5実施形態と異なる点についてのみ説明する。
6.1 コントローラの動作について
まず、コントローラ200の動作について、図19を用いて説明する。図19の例は、コントローラ200が、NAND型フラッシュメモリ100に、下位ページ、中位ページ、あるいは上位ページのデータを送信した後、データを書き込む場合を示している。すなわちコントローラ200は、1ページ分のデータを送信して、NAND型フラッシュメモリ100にデータの書き込みを実行させる。以下、第1実施形態の図6乃至図8との違いに着目し、入出力信号IO<0:7>についてのみ説明する。
図示するように、コントローラ200は、コマンド“80H”をまずNAND型フラッシュメモリ100に出力する。次に、コントローラ200は、アドレス信号“Col0”、“Col1”、“Row0”、“Row1”、及び“Row2”と、データ“D0”〜“D527”とを出力する。なお、アドレス信号、及びデータのサイクルは、これに限定されない。
次に、コントローラ200は、コマンド“10H”を出力する。NAND型フラッシュメモリ100は、コマンド“10H”を受信すると、取り込んだデータを下位ページ、中位ページ、あるいは上位ページに書き込む。
6.2 ブロックBLK内における書き込み順序について
次に、本実施形態における書き込み順序について、ストリングユニットSUにおけるメモリセルグループMCGのページの構成に応じて3つの例を説明する。
6.2.1 第1例
第1例は、全てのワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応している場合について説明する。図20は、本例に係る書き込み順序を模式的に示しており、各ストリングユニットSU内の1つの四角は、1つのワード線WLに対応する1つのページを表している。すなわち、1つの四角が、ページ・バイ・ページによる1回の書き込み動作に対応している。図20の四角の中の番号は、ページ・バイ・ページにおけるデータの書き込み順序を示している。四角が接している下位ページ(図20の参照符号“L”)と上位ページ(図20の参照符号“U”)とが、1つのメモリセルグループMCGに対応する。以下、1つのブロックBLKに含まれるストリングユニット数をK(Kは1以上の自然数)し、書き込み順序の最終番号をJ(Jは1以上の自然数)とする。図20の例は、メモリセルトランジスタMTが2ビットの書き込みに対応し、ワード線WLの総数N=8で、ストリングユニット数K=4となる。この場合、総ページ数(J+1)は、J+1=2×K×N=2×4×8=64となり、書き込み順序の最終番号Jは、J=63となる。すなわち、図20の例は、下位ページ及び上位ページ合わせて64個のページがある場合を示している。
本実施形態では、第3実施形態と同様に、ストリングユニットSUは、SU3→SU2→SU1→SU0の順に選択され、前回選択したワード線WLに対して1層上のワード線WLを選択して下位(あるいは上位)ページのデータを書き込むのが基本パターンとなる。このとき、1つのストリングユニットSUにおいては、まず2層下のワード線WLが選択され上位ページのデータが書き込まれ、続いて2層上のワード線WLが選択されて下位ページのデータが書き込まれる。本例も第3実施形態と同様に、3つの書き込みパターンがある。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第19番目の書き込みが対応する。
図20の左側の表に示すように、まず第0番目の書き込みに対応して、ストリングユニットSU0のワード線WL0が選択され、下位ページのデータが書き込まれる。そして、第1番目の書き込みに対応して、ストリングユニットSU1のワード線WL0が選択され、下位ページのデータが書き込まれる。そして、第2番目の書き込みに対応して、ストリングユニットSU0のワード線WL1が選択され、下位ページのデータが書き込まれる。
次に、第3番目及び第4番目の書き込みに対応して、ストリングユニットSU2のワード線WL0が選択され、下位ページのデータが書き込まれた後、ストリングユニットSU1のワード線WL1が選択され、下位ページのデータが書き込まれる。そして、第5番目及び第6番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL0が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL2が選択され、下位ページのデータが書き込まれる。
次に、第7番目及び第8番目の書き込みに対応して、ストリングユニットSU3のワード線WL0が選択され、下位ページのデータが書き込まれた後、ストリングユニットSU2のワード線WL1が選択され、下位ページのデータが書き込まれる。そして、第9番目及び第10番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL0が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL2が選択され、下位ページのデータが書き込まれる。同様に、第11番目及び第12番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL1が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL3が選択され、下位ページのデータが書き込まれる。
次に、第13番目の書き込みに対応して、ストリングユニットSU3のワード線WL1が選択され、下位ページのデータが書き込まれる。そして、第14番目及び第15番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL0が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL2が選択され、下位ページのデータが書き込まれる。そして、第16番目及び第17番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL1が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL3が選択され、下位ページのデータが書き込まれる。同様に、第18番目及び第19番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL2が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL4が選択され、下位ページのデータが書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0の最上層のワード線WL(N−1)(本例ではWL7)が選択され、下位ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。本例では、第20番目乃至第43番目の書き込みが対応する。
まず第20番目及び第21番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL0が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL2が選択され、下位ページのデータが書き込まれる。そして、第22番目及び第23番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL1が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL3が選択され、下位ページのデータが書き込まれる。同様に、第24番目及び第25番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL2が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL4が選択され、下位ページのデータが書き込まれる。更に、第26番目及び第27番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL3が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL5が選択され、下位ページのデータが書き込まれる。すなわち、上位ページに着目すると、ストリングユニットSU3→SU2→SU1→SU0の順に、ワード線WL0→WL1→WL2→WL3が順次選択され、上位ページのデータが書き込まれる。また、下位ページに着目すると、ストリングユニットSU3→SU2→SU1→SU0の順に、ワード線WL2→WL3→WL4→WL5が順次選択され、下位ページのデータが書き込まれる。
以降、同様のパターンを繰り返し、第28番目乃至第43番目の書き込みが行われる。
下位ページのデータの書き込み順序をz_lowとし、上位ページのデータの書き込み順序をz_upとすると、定常処理パターンにおけるz_low及びz_upの一般式は以下に示す通りとなる。
下位ページ;z_low=2Kx+2(K−1)y−(K2−K+1)
上位ページ;z_up=2Kx+2(K−1)y−(K2−5K+2)
ここで、
K;1つのブロックBLKに含まれるストリングユニット数(本例ではK=4)、
x;選択されるワード線WLの番号、
y;選択されるストリングユニットSUの番号である。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、第44番目乃至第63番目の書き込みが終端処理パターンに対応するが、終端処理パターンは、最上層のワード線WLを含むため、ワード線WLの総数N(Nは1以上の自然数)により、対応する書き込み順序が異なる。このため、書き込み順序の最後から見た順序が重要となる。図20の右側の表は、終端処理パターンに対応する書き込み順序を、書き込み順序の最終番号Jを用いて表したものである。以下では、終端処理パターンに対応する第44番目乃至第63番目の書き込みについて、図20の右側の表に基づいて、第(J−19)番目乃至第J番目の書き込みとして説明する。
まず第(J−19)番目及び第(J−18)番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−5)が選択され、上位ページのデータが書き込まれた後、ワード線WL(N−3)が選択され、下位ページのデータが書き込まれる。そして、第(J−17)番目及び第(J−16)番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL(N−4)が選択され、上位ページのデータが書き込まれた後、ワード線WL(N−2)が選択され、下位ページのデータが書き込まれる。更に、第(J−15)番目及び第(J−14)番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL(N−3)が選択され、上位ページのデータが書き込まれた後、ワード線WL(N−1)が選択され、下位ページのデータが書き込まれる。更に、第(J−13)番目の書き込みに対応して、ストリングユニットSU0のワード線WL(N−2)が選択され、上位ページのデータが書き込まれる。
次に、第(J−12)番目及び第(J−11)番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−4)が選択され、上位ページのデータが書き込まれた後、ワード線WL(N−2)が選択され、下位ページのデータが書き込まれる。そして、第(J−10)番目及び第(J−9)番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL(N−3)が選択され、上位ページのデータが書き込まれた後、ワード線WL(N−1)が選択され、下位ページのデータが書き込まれる。更に、第(J−8)番目及び第(J−7)番目の書き込みに対応して、ストリングユニットSU1のワード線WL(N−2)が選択され、上位ページのデータが書き込まれた後、ストリングユニットSU0のワード線WL(N−1)が選択され、上位ページのデータが書き込まれる。
次に、第(J−6)番目及び第(J−5)番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−3)が選択され、上位ページのデータが書き込まれた後、ワード線WL(N−1)が選択され、下位ページのデータが書き込まれる。そして、第(J−4)番目及び第(J−3)番目の書き込みに対応して、ストリングユニットSU2のワード線WL(N−2)が選択され、上位ページのデータが書き込まれた後、ストリングユニットSU1のワード線WL(N−1)が選択され、上位ページのデータが書き込まれる。
次に、第(J−2)番目及び第(J−1)番目の書き込みに対応して、ストリングユニットSU3のワード線WL(N−2)が選択され、上位ページのデータが書き込まれた後、ストリングユニットSU2のワード線WL(N−1)が選択され、上位ページのデータが書き込まれる。最後に、第J番目の書き込みに対応して、ストリングユニットSU3のワード線WL(N−1)が選択され、上位ページのデータが書き込まれる。
6.2.2 第2例
本実施形態における第2例は、最上層のワード線WL(N−1)及び最下層のワード線WL0に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応している場合について説明する。図21は、本例に係る書き込み順序を模式的に示している。図21の例は、ワード線WLの総数N=10となる。この場合、総ページ数(J+1)は、J+1=8N−8=72となり、書き込み順序の最終番号Jは、J=71となる。すなわち、図21の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(図21の参照符号“SLC”)、並びに2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)合わせて72個のページがある場合を示している。以下では、本実施形態の第1例と異なる点についてのみ説明する。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第23番目の書き込みが対応する。
図21の左側の表に示すように、まず第0番目の書き込みに対応して、ストリングユニットSU0のワード線WL0が選択され、ページのデータが書き込まれる。同様に、第1番目の書き込みに対応して、ストリングユニットSU1のワード線WL0が選択され、ページのデータが書き込まれる。そして、第2番目の書き込みに対応して、ストリングユニットSU0のワード線WL1が選択され、下位ページのデータが書き込まれる。
次に、第3番目の書き込みに対応して、ストリングユニットSU2のワード線WL0が選択され、ページのデータが書き込まれる。そして、第4番目の書き込みに対応して、ストリングユニットSU1のワード線WL1が選択され、下位ページのデータが書き込まれる。同様に、第5番目の書き込みに対応して、ストリングユニットSU0のワード線WL2が選択され、下位ページのデータが書き込まれる。
次に、第6番目の書き込みに対応して、ストリングユニットSU3のワード線WL0が選択され、ページのデータが書き込まれる。そして、第7番目の書き込みに対応して、ストリングユニットSU2のワード線WL1が選択され、下位ページのデータが書き込まれる。同様に、第8番目の書き込みに対応して、ストリングユニットSU1のワード線WL2が選択され、下位ページのデータが書き込まれる。そして、第9番目及び第10番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL1が選択され、上位ページのデータが書き込まれた後、ワード線WL3が選択され、下位ページのデータが書き込まれる。
次に、第11番目の書き込みに対応して、ストリングユニットSU3のワード線WL1が選択され、下位ページのデータが書き込まれる。同様に、第12番目の書き込みに対応して、ストリングユニットSU2のワード線WL2が選択され、下位ページのデータが書き込まれる。そして、第13番目及び第14番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL1が選択され、上位ページのデータが書き込まれた後、ワード線WL3が選択され、下位ページのデータが書き込まれる。同様に、第15番目及び第16番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL2が選択され、上位ページのデータが書き込まれた後、ワード線WL4が選択され、下位ページのデータが書き込まれる。
次に、第17番目の書き込みに対応して、ストリングユニットSU3のワード線WL2が選択され、下位ページのデータが書き込まれる。そして、第18番目及び第19番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL1が選択され、上位ページのデータが書き込まれた後、ワード線WL3が選択され、下位ページのデータが書き込まれる。同様に、第20番目及び第21番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL2が選択され、上位ページのデータが書き込まれた後、ワード線WL4が選択され、下位ページのデータが書き込まれる。更に、第22番目及び第23番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL3が選択され、上位ページのデータが書き込まれた後、ワード線WL5が選択され、下位ページのデータが書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0の最上層のワード線WL(N−1)(本例ではWL9)が選択され、ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは本実施形態の第1例と同じである。本例では、第24番目乃至第55番目の書き込みが対応する。
まず、第24番目及び25番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL1が選択され、上位ページのデータが書き込まれた後、ワード線WL3が選択され、下位ページのデータが書き込まれる。同様に、第26番目及び第27番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL2が選択され、上位ページのデータが書き込まれた後、ワード線WL4が選択され、下位ページのデータが書き込まれる。更に、第28番目及び第29番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL3が選択され、上位ページのデータが書き込まれた後、ワード線WL5が選択され、下位ページのデータが書き込まれる。更に、第30番目及び第31番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL4が選択され、上位ページのデータが書き込まれた後、ワード線WL6が選択され、下位ページのデータが書き込まれる。
以降、同様のパターンを繰り返し、第32番目乃至第55番目の書き込みが行われる。但し、ワード線WL(N−1)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
本例における定常処理パターンにおけるz_low及びz_upの一般式は以下に示す通りとなる。
下位ページ;z_low=2Kx+2(K−1)y−(K2+1)
上位ページ;z_up=2Kx+2(K−1)y−(K2−4K+2)
なお、メモリセルグループMCGが1ページの書き込みに対応している場合、下位ページの一般式を適用できる。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第56番目乃至第71番目の書き込みを、第(J−15)番目乃至第J番目の書き込みとして説明する。
図21の右側の表に示すように、まず本実施形態の第1例の第(J−19)番目から第(J−8)番目までの書き込み順序と同様にして、第(J−15)番目から第(J−4)番目までの書き込みを行う。但し、本実施形態の第1例では、ワード線WL(N−1)に対応するメモリセルグループMCGが2ページの書き込みに対応するのに対し、本例では、ワード線WL(N−1)に対応するメモリセルグループMCGが1ページの書き込みに対応する。このような場合、本実施形態の第1例における下位ページのデータ書き込み時に、本例においては、対応するメモリセルグループMCGにページのデータを書き込む。より具体的には、例えば、本実施形態の第1例において、第(J−14)番目の書き込みに対応して、ストリングユニットSU1のワード線WL(N−1)が選択され、下位ページのデータが書き込まれる際、本例においては、第(J−10)番目の書き込みに対応して、ストリングユニットSU1のワード線WL(N−1)が選択され、ページのデータが書き込まれる。
次に、第(J−3)番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−3)が選択され、上位ページのデータが書き込まれた後、ワード線WL(N−1)が選択され、ページのデータが書き込まれる。そして、第(J−1)番目の書き込みに対応して、ストリングユニットSU2のワード線WL(N−2)が選択され、上位ページのデータが書き込まれる。
最後に、第J番目の書き込みに対応して、ストリングユニットSU3のワード線WL(N−2)が選択され、上位ページのデータが書き込まれる。
6.2.3 第3例
第3例は、ワード線WL0、WL1、WL(N−2)、及びWL(N−1)に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応している場合について説明する。図22は、本例に係る書き込み順序を模式的に示している。図22の例は、ワード線WLの総数N=12となる。この場合、総ページ数(J+1)は、J+1=8N−16=80となり、書き込み順序の最終番号Jは、J=79となる。すなわち、図22の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、並びに2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)合わせて80個のページがある場合を示している。以下では、本実施形態の第1例及び第2例と異なる点についてのみ説明する。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第27番目の書き込みが対応する。
図22の左側の表に示すように、まず第2例と同様に、第0番目乃至第8番目の書き込みが行われる。そして、第9番目の書き込みに対応して、ストリングユニットSU0のワード線WL3が選択され、下位ページのデータが書き込まれる。
次に、第10番目の書き込みに対応して、ストリングユニットSU3のワード線WL1が選択され、ページのデータが書き込まれる。そして、第11番目の書き込みに対応して、ストリングユニットSU2のワード線WL2が選択され、下位ページのデータが書き込まれる。同様に、第12番目の書き込みに対応して、ストリングユニットSU1のワード線WL3が選択され、ページのデータが書き込まれる。そして、第13番目及び第14番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL2が選択され、上位ページのデータが書き込まれた後、ワード線WL4が選択され、下位ページのデータが書き込まれる。
次に、第15番目の書き込みに対応して、ストリングユニットSU3のワード線WL2が選択され、下位ページのデータが書き込まれる。同様に、第16番目の書き込みに対応して、ストリングユニットSU2のワード線WL3が選択され、下位ページのデータが書き込まれる。そして、第17番目及び第18番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL2が選択され、上位ページのデータが書き込まれた後、ワード線WL4が選択され、下位ページのデータが書き込まれる。同様に、第19番目及び第20番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL3が選択され、上位ページのデータが書き込まれた後、ワード線WL5が選択され、下位ページのデータが書き込まれる。
次に、第21番目の書き込みに対応して、ストリングユニットSU3のワード線WL3が選択され、下位ページのデータが書き込まれる。そして、第22番目及び第23番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL2が選択され、上位ページのデータが書き込まれた後、ワード線WL4が選択され、下位ページのデータが書き込まれる。同様に、第24番目及び第25番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL3が選択され、上位ページのデータが書き込まれた後、ワード線WL5が選択され、下位ページのデータが書き込まれる。更に、第26番目及び第27番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL4が選択され、上位ページのデータが書き込まれた後、ワード線WL6が選択され、下位ページのデータが書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0の最上層のワード線WL(N−1)(本例ではWL11)が選択され、ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは本実施形態の第1例及び第2例と同じである。本例では、第28番目乃至第67番目の書き込みが対応する。
まず、第28番目及び29番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL2が選択され、上位ページのデータが書き込まれた後、ワード線WL4が選択され、下位ページのデータが書き込まれる。同様に、第30番目及び第31番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL3が選択され、上位ページのデータが書き込まれた後、ワード線WL5が選択され、下位ページのデータが書き込まれる。更に、第32番目及び第33番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL4が選択され、上位ページのデータが書き込まれた後、ワード線WL6が選択され、下位ページのデータが書き込まれる。更に、第34番目及び第35番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL5が選択され、上位ページのデータが書き込まれた後、ワード線WL7が選択され、下位ページのデータが書き込まれる。
以降、同様のパターンを繰り返し、第36番目乃至第67番目の書き込みが行われる。但し、ワード線WL(N−1)及びWL(N−2)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
本例における定常処理パターンにおけるz_low及びz_upの一般式は以下に示す通りとなる。
下位ページ;z_low=2Kx+2(K−1)y−(K2+K+1)
上位ページ;z_up=2Kx+2(K−1)y−(K2−3K+2)
なお、メモリセルグループMCGが1ページの書き込みに対応している場合、下位ページの一般式を適用できる。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第68番目乃至第79番目の書き込みを、第(J−11)番目乃至第J番目の書き込みとして説明する。
図22の右側の表に示すように、まず本実施形態の第1例の第(J−19)番目から第(J−14)番目までの書き込み順序と同様にして、第(J−11)番目から第(J−6)番目までの書き込みを行う。但し、本実施形態の第1例では、ワード線WL(N−1)及びWL(N−2)に対応するメモリセルグループMCGが2ページの書き込みに対応するのに対し、本例では、ワード線WL(N−1)及びWL(N−2)に対応するメモリセルグループMCGが1ページの書き込みに対応する。このような場合、本実施形態の第1例における下位ページのデータ書き込み時に、本例においては、対応するメモリセルグループMCGにページのデータを書き込む。
次に、第(J−5)番目及び第(J−4)番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−4)が選択され、上位ページのデータが書き込まれた後、ワード線WL(N−2)が選択され、ページのデータが書き込まれる。そして、第(J−3)番目及び第(J−2)番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL(N−3)が選択され、上位ページのデータが書き込まれた後、ワード線WL(N−1)が選択され、ページのデータが書き込まれる。
次に、第(J−1)番目及び第J番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−3)選択され、上位ページのデータが書き込まれた後、ワード線WL(N−1)が選択され、ページのデータが書き込まれる。
6.4 本実施形態に係る効果について、
本実施形態に係る構成であれば、メモリセルトランジスタMT(メモリセルグループMCG)にページ・バイ・ページで2ビット(2ページ)のデータの書き込む場合に、第3実施形態と同様の効果を得ることができる。
7.第7実施形態
次に、第7実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第7実施形態は、メモリセルトランジスタMTが2ビットのデータに対応し、メモリセルグループMCGにページ・バイ・ページで2ページのデータを書き込む際に、第4実施形態で説明した書き込み順序を適用している。以下、第1乃至第6実施形態と異なる点についてのみ説明する。
7.1 ブロックBLK内における書き込み順序について
本実施形態における書き込み順序について、ストリングユニットSUにおけるメモリセルグループMCGのページの構成に応じて3つの例を説明する。
7.1.1 第1例
第1例は、第6実施形態の第1例と同様に、全てのワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応している場合について説明する。図23は、第1例に係る書き込み順序を模式的に示している。図23の例は、ワード線WLの総数N=8、総ページ数(J+1)=64、及び書き込み順序の最終番号J=63となる。すなわち、図23の例は、下位ページ(L)及び上位ページ(U)合わせて64個のページがある場合を示している。
本実施形態では、第4実施形態と同様に、下位ページのデータを書き込む際、ストリングユニットSU0だけ1層上のワード線WLを選択し、ストリングユニットSU1〜SU3は1層下の同じワード線WLを選択するのが基本パターンとなる。上位ページのデータを書き込む際は、ストリングユニットSU0〜SU3において、同じワード線WLが選択される。本例も第4実施形態と同様に、3つの書き込みパターンがある。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、下位ページのデータだけ書き込みが行われる第0番目乃至第8番目の書き込みが対応する。
図23の左側の表に示すように、まず第0番目の書き込みに対応して、ストリングユニットSU0のワード線WL0が選択され、下位ページのデータが書き込まれる。そして、第1番目の書き込みに対応して、同じストリングユニットSU0の1層上のワード線WL1が選択され、下位ページのデータが書き込まれる。その後、第2番目乃至第4番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL0が選択され、下位ページのデータがそれぞれ書き込まれる。
次に、第5番目の書き込みに対応して、ストリングユニットSU0のワード線WL2が選択され、下位ページのデータが書き込まれる。その後、第6番目乃至第8番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL1が選択され、下位ページのデータがそれぞれ書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU3の最上層の1層下のワード線WL(N−2)(本例ではWL6)が、選択され下位ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。本例では、第9番目乃至第48番目の書き込みが対応する。
まず、第9番目及び第10番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL0が選択され、上位ページのデータが書き込まれた後、3層上のワード線WL3が選択され、下位ページのデータが書き込まれる。その後、第11番目乃至第16番目の書き込みに対応して、ストリングユニットSU1〜SU3において、それぞれワード線WL0が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL2が選択され、下位ページのデータが書き込まれる。すなわち、下位ページのデータの書き込みにおいては、ストリングユニットSU0だけ他のストリングユニットSUより1層上のワード線WLが選択され、上位ページのデータの書き込みにおいては、ストリングユニットSU0〜SU3において、同じワード線WLが選択される。
以降、同様のパターンを繰り返し、第17番目乃至第48番目の書き込みが行われる。
ストリングユニットSU0における下位ページのデータの書き込み順序をz_low(y=0)とし、ストリングユニットSU1〜SU3における下位ページのデータの書き込み順序をz_low(y>1)とし、上位ページのデータの書き込み順序をz_upとすると、K=4(1ブロックBLKあたりのストリングユニット数が4個)のときの定常処理パターンにおけるz_low(y=0)、z_low(y>0)、及びz_upの一般式は以下に示す通りとなる。
下位ページ;z_low(y=0)=8x−14
z_low(y>1)=8x+2y−6
上位ページ;z_up=8x+2y+9
このように、下位ページの一般式は、ストリングユニットSU0と、ストリングユニットSU1〜SU3とで異なる。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第49番目乃至第63番目の書き込みを、第(J−14)番目乃至第J番目の書き込みとして説明する。
図23の右側の表に示すように、まず第(J−14)番目の書き込みに対応して、ストリングユニットSU0のワード線WL(N−3)が選択され、上位ページのデータが書き込まれる。そして、第(J−13)番目及び第(J−12)番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL(N−1)が選択され、下位ページのデータが書き込まれた後、ワード線WL(N−3)が選択され、上位ページのデータが書き込まれる。同様に、第(J−11)番目乃至第(J−8)番目の書き込みに対応して、ストリングユニットSU2及びSU3において、ワード線WL(N−1)が選択され、下位ページのデータが書き込まれた後、ワード線WL(N−3)が選択され、上位ページのデータが書き込まれる。
次に、第(J−7)番目乃至第(J−4)番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−2)が選択され、上位ページのデータがそれぞれ書き込まれる。
次に、第(J−3)番目乃至第J番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−1)が選択され、上位ページのデータがそれぞれ書き込まれる。
7.1.2 第2例
第2例は、第6実施形態の第2例と同様に、最上層のワード線WL(N−1)及び最下層のワード線WL0に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応している場合について説明する。図24は、本例に係る書き込み順序を模式的に示している。図24の例は、ワード線WLの総数N=10、総ページ数(J+1)=72、及び書き込み順序の最終番号J=71となる。すなわち図24の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、並びに2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)合わせて72個のページがある場合を示している。以下では、本実施形態の第1例と異なる点についてのみ説明する。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第12番目の書き込みが対応する。
図24の左側の表に示すように、まず本実施形態の第1例と同様に、第0番目乃至第8番目の書き込みが行われる。
次に、第9番目の書き込みに対応して、ストリングユニットSU0のワード線WL3が選択され、下位ページのデータが書き込まれる。そして、第10番目乃至第12番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL2が選択され、下位ページのデータがそれぞれ書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU3のワード線WL(N−2)(本例ではWL8)が選択され、下位ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは本実施形態の第1例と同じである。本例では、第13番目乃至第60番目の書き込みが対応する。
まず、第13番目及び14番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL1が選択され、上位ページのデータが書き込まれた後、3層上のワード線WL4が選択され、下位ページのデータが書き込まれる。その後、第15番目乃至第20番目の書き込みに対応して、ストリングユニットSU1〜SU3において、それぞれワード線WL1が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL3が選択され、下位ページのデータが書き込まれる。
以降、同様のパターンを繰り返し、第21番目乃至第60番目の書き込みが行われる。但し、ワード線WL(N−1)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
1ブロックBLKあたりのストリングユニット数K=4のときの定常処理パターンにおける一般式は以下に示す通りとなる。
下位ページ;z_low(y=0)=8x−18
z_low(y>1)=8x+2y−10
上位ページ;z_up=8x+2y+5
本実施形態の第1例と同様に、下位ページの一般式は、ストリングユニットSU0と、ストリングユニットSU1〜SU3とで異なる。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第61番目乃至第71番目の書き込みを、第(J−10)番目乃至第J番目の書き込みとして説明する。
図24の右側の表に示すように、本実施形態の第1例の第(J−14)番目から第(J−4)番目までの書き込み順序と同様にして、第(J−10)番目から第J番目までの書き込みを行う。但し、本実施形態の第1例では、ワード線WL(N−1)に対応するメモリセルグループMCGが2ページの書き込みに対応するのに対し、本例では、ワード線WL(N−1)に対応するメモリセルグループMCGが1ページの書き込みに対応する。このような場合、本実施形態の第1例における下位ページのデータ書き込み時に、本例においては、対応するメモリセルグループMCGにページのデータを書き込む。
7.1.3 第3例
第3例は、第6実施形態の第3例と同様に、ワード線WL0、WL1、WL(N−2)、及びWL(N−1)に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応している場合について説明する。図25は、本例に係る書き込み順序を模式的に示している。図25の例は、ワード線WLの総数N=12、総ページ数(J+1)=80、及び書き込み順序の最終番号J=79となる。すなわち図25の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、並びに2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)合わせて80個のページがある場合を示している。以下では、本実施形態の第1例及び第2例と異なる点についてのみ説明する。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第16番目の書き込みが対応する。
図25の左側の表に示すように、まず本実施形態の第2例と同様に、第0番目乃至第12番目の書き込みが行われる。
次に、第13番目の書き込みに対応して、ストリングユニットSU0のワード線WL4が選択され、下位ページのデータが書き込まれる。そして、第14番目乃至第16番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL3が選択され、下位ページのデータがそれぞれ書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU3の最上層の1層下のワード線WL(N−2)(本例ではWL10)が選択され、ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは本実施形態の第1例及び第2例と同じである。本例では、第17番目乃至第72番目の書き込みが対応する。
まず、第17番目及び18番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL2が選択され、上位ページのデータが書き込まれた後、3層上のワード線WL5が選択され、下位ページのデータが書き込まれる。その後、第19番目乃至第24番目の書き込みに対応して、ストリングユニットSU1〜SU3において、それぞれワード線WL2が選択され、上位ページのデータが書き込まれた後、2層上のワード線WL4が選択され、下位ページのデータが書き込まれる。
以降、同様のパターンを繰り返し、第25番目乃至第72番目の書き込みが行われる。但し、ワード線WL(N−1)及びWL(N−2)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
1ブロックBLKあたりのストリングユニット数K=4のときの定常処理パターンにおける一般式は以下に示す通りとなる。
下位ページ;z_low(y=0)=8x−22
z_low(y>1)=8x+2y−14
上位ページ;z_up=8x+2y+1
本実施形態の第1例及び第3例と同様に、下位ページの一般式は、ストリングユニットSU0と、ストリングユニットSU1〜SU3とで異なる。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第73番目乃至第79番目の書き込みを、第(J−6)番目乃至第J番目の書き込みとして説明する。
図25の右側の表に示すように、本実施形態の第1例の第(J−14)番目から第(J−8)番目までの書き込み順序と同様にして、本例においては、第(J−6)番目から第J番目までの書き込みを行う。但し、本実施形態の第1例では、ワード線WL(N−1)に対応するメモリセルグループMCGが2ページの書き込みに対応するのに対し、本例では、ワード線WL(N−1)に対応するメモリセルグループMCGが1ページの書き込みに対応する。このような場合、本実施形態の第1例における下位ページのデータ書き込み時に、本例においては、対応するメモリセルグループMCGにページのデータを書き込む。
7.2 本実施形態に係る効果について、
本実施形態に係る構成であれば、メモリセルトランジスタMT(メモリセルグループMCG)にページ・バイ・ページで2ビット(2ページ)のデータの書き込む場合に、第4実施形態と同様の効果を得ることができる。
8.第8実施形態
次に、第8実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第8実施形態は、メモリセルトランジスタMTが3ビットのデータに対応し、メモリセルグループMCGにページ・バイ・ページで3ページのデータを書き込む際に、第3実施形態で説明した書き込み順序を適用している。以下、第1乃至第7実施形態と異なる点についてのみ説明する。
8.1 ブロックBLK内における書き込み順序について
本実施形態における書き込み順序について、ストリングユニットSUにおけるメモリセルグループMCGのページの構成に応じて3つの例を説明する。
8.1.1 第1例
第1例は、最上層のワード線WL(N−1)及び最下層のワード線WL0に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる3ページの書き込みに対応している場合について説明する。図26は、本例に係る書き込み順序を模式的に示しており、各ストリングユニットSU内の1つの四角は、1つのワード線WLに対応する1つのページを表している。四角が接している下位ページ(図26の参照符号“L”)と中位ページ(図26の参照符号“M”)、と上位ページ(図26の参照符号“U”)とが、1つのメモリセルグループMCGに対応する。図26の例は、ワード線WLの総数N=9であり、3ビットの書き込みに対応するワード線WLが7本の場合を示す。この場合、総ページ数(J+1)は、J+1=12N−16=92となる。また、書き込み順序の最終番号Jは、J=91となる。すなわち、図26の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、並びに3ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)、中位ページ(M)、及び上位ページ(U)を合わせて92個のページがある場合を示している。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第37番目の書き込みが対応する。
図26の左側の表に示すように、まず第0番目の書き込みに対応して、ストリングユニットSU0のワード線WL0が選択され、ページのデータが書き込まれる。そして、第1番目の書き込みに対応して、ストリングユニットSU1のワード線WL0が選択され、下位ページのデータが書き込まれる。そして、第2番目の書き込みに対応して、ストリングユニットSU0のワード線WL1が選択され、下位ページのデータが書き込まれる。
次に、第3番目の書き込みに対応して、ストリングユニットSU2のワード線WL0が選択され、ページのデータが書き込まれる。そして、第4番目の書き込みに対応して、ストリングユニットSU1のワード線WL1が選択され、下位ページのデータが書き込まれる。そして、第5番目の書き込みに対応して、ストリングユニットSU0のワード線WL2が選択され、下位ページのデータが書き込まれる。
次に、第6番目の書き込みに対応して、ストリングユニットSU3のワード線WL0が選択され、ページのデータが書き込まれる。そして、第7番目の書き込みに対応して、ストリングユニットSU2のワード線WL1が選択され、下位ページのデータが書き込まれる。そして、第8番目の書き込みに対応して、ストリングユニットSU1のワード線WL2が選択され、下位ページのデータが書き込まれる。そして、第9番目及び第10番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL1が選択され、中位ページのデータが書き込まれた後、2層上のワード線WL3が選択され、下位ページのデータが書き込まれる。
次に、第11番目の書き込みに対応して、ストリングユニットSU3のワード線WL1が選択され、下位ページのデータが書き込まれる。そして、第12番目の書き込みに対応して、ストリングユニットSU2のワード線WL2が選択され、下位ページのデータが書き込まれる。そして、第13番目及び第14番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL1が選択され、中位ページのデータが書き込まれた後、2層上のワード線WL3が選択され、下位ページのデータが書き込まれる。そして、第15番目乃至第17番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL2、ワード線WL1、及びワード線WL4が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。
次に、第18番目の書き込みに対応して、ストリングユニットSU3のワード線WL2が選択され、下位ページのデータが書き込まれる。そして、第19番目及び第20番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL1が選択され、中位ページのデータが書き込まれた後、2層上のワード線WL3が選択され、下位ページのデータが書き込まれる。そして、第21番目乃至第23番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL2、ワード線WL1、及びワード線WL4が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。同様に、第24番目乃至第26番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL3、ワード線WL2、及びワード線WL5が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。
次に、第27番目及び第28番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL1が選択され、中位ページのデータが書き込まれた後、2層上のワード線WL3が選択され、下位ページのデータが書き込まれる。そして、第29番目乃至第31番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL2、ワード線WL1、及びワード線WL4が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。同様に、第32番目乃至第34番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL3、ワード線WL2、及びワード線WL5が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第35番目乃至第37番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL4、ワード線WL3、及びワード線WL6が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0の最上層のワード線WL(N−1)(本例ではWL8)が選択され、ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。本例では、第38番目乃至第61番目の書き込みが対応する。
次に、第38番目乃至第40番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL2、ワード線WL1、及びワード線WL4が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。同様に、第41番目乃至第43番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL3、ワード線WL2、及びワード線WL5が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。更に、第44番目乃至第46番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL4、ワード線WL3、及びワード線WL6が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。更に、第47番目乃至第49番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL5、ワード線WL4、及びワード線WL7が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。すなわち、中位ページのデータの書き込みに着目すると、ストリングユニットSU3→SU2→SU1→SU0の順に、ワード線WL1→WL2→WL3→WL4が順次選択されている。上位ページのデータの書き込みに着目すると、ストリングユニットSU3→SU2→SU1→SU0の順に、ワード線WL2→WL3→WL4→WL5が順次選択されている。また、下位ページのデータの書き込みに着目すると、ストリングユニットSU3→SU2→SU1→SU0の順に、ワード線WL4→WL5→WL6→WL7が順次選択されている。
以降、同様のパターンを繰り返し、第50番目乃至第61番目の書き込みが行われる。但し、ワード線WL(N−1)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
下位ページのデータの書き込み順序をz_lowとし、中位ページのデータの書き込み順序をz_midとし、上位ページのデータの書き込み順序をz_upとすると、定常処理パターンにおけるz_low、z_mid、及びz_upの一般式は以下に示す通りとなる。
下位ページ;z_low=3Kx+3(K−1)y−3/2K2−5/2K−1
中位ページ;z_mid=3Kx+3(K−1)y−3/2K2+7/2K−3
上位ページ;z_up=3Kx+3(K−1)y−3/2K2+13/2K−2
なお、メモリセルグループMCGが1ページの書き込みに対応している場合、下位ページの一般式を適用できる。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第62番目乃至第91番目の書き込みを、第(J−29)番目乃至第J番目の書き込みとして説明する。
図26の右側の表に示すように、まず第(J−29)番目乃至第(J−27)番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−5)、ワード線WL(N−6)、及びワード線WL(N−3)が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。同様に、第(J−26)番目乃至第(J−24)番目の書き込みに対応して、ストリングユニットSU2において、ワード線(N−4)、ワード線WL(N−5)、及びワード線WL(N−2)が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第(J−23)番目乃至第(J−21)番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL(N−3)、ワード線WL(N−4)、及びワード線WL(N−1)が順次選択されて、中位ページのデータ、上位ページのデータ、ページのデータがそれぞれ書き込まれる。そして、第(J−20)番目及び第(J−19)番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL(N−2)が選択され、中位ページのデータが書き込まれた後、ワード線WL(N−3)が選択されて、上位ページのデータが書き込まれる。
次に、第(J−18)番目乃至第(J−16)番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−4)、ワード線WL(N−5)、及びワード線WL(N−2)が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第(J−15)番目乃至第(J−13)番目の書き込みに対応して、ストリングユニットSU2において、ワード線(N−3)、ワード線WL(N−4)、及びワード線WL(N−1)が順次選択されて、中位ページのデータ、上位ページのデータ、ページのデータがそれぞれ書き込まれる。そして、第(J−12)番目及び第(J−11)番目の書き込みに対応して、ストリングユニットSU1において、ワード線WL(N−2)が選択され、中位ページのデータが書き込まれた後、ワード線WL(N−3)が選択されて、上位ページのデータが書き込まれる。
次に、第(J−10)番目乃至第(J−8)番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−3)、ワード線WL(N−4)、及びワード線WL(N−1)が順次選択されて、中位ページのデータ、上位ページのデータ、ページのデータがそれぞれ書き込まれる。そして、第(J−7)番目及び第(J−6)番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL(N−2)が選択され、中位ページのデータが書き込まれた後、ワード線WL(N−3)が選択されて、上位ページのデータが書き込まれる。
次に、第(J−5)番目及び第(J−4)番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−2)が選択され、中位ページのデータが書き込まれた後、ワード線WL(N−3)が選択されて、上位ページのデータが書き込まれる。
次に、第(J−3)番目乃至第J番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−2)が選択され、上位ページのデータがそれぞれ書き込まれる。
8.1.2 第2例
第2例は、ワード線WL(N−1)及びワード線WL0に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、ワード線WL(N−2)に対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる3ページの書き込みに対応している場合について説明する。図27は、本例に係る書き込み順序を模式的に示している。図27の例は、ワード線WLの総数N=10であり、3ビットの書き込みに対応するワード線WLが7本の場合を示す。この場合、総ページ数(J+1)は、J+1=12N−20=100となる。また、書き込み順序の最終番号Jは、J=99となる。すなわち、図27の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)、並びに3ビット(ページ)の書き込みに対応したメモリセルグループMCGの下位ページ(L)、中位ページ(M)、及び上位ページ(U)を合わせて100個のページがある場合を示している。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第37番目の書き込みが対応する。始端処理パターンは、本実施形態の第1例と同じである。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0の最上層のワード線WL(N−1)(本例ではWL9)が選択され、ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。本例では、第38番目乃至第73番目の書き込みが対応する。
まず、本実施形態の第1例と同じく、第38番目乃至第49番目の書き込みが行われる。
以降、同様のパターンを繰り返し、第50番目乃至第73番目の書き込みが行われる。但し、ワード線WL(N−1)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
定常処理パターンにおけるz_low、z_mid、及びz_upの一般式は、本実施形態の第1例と同じである。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第74番目乃至第99番目の書き込みを、第(J−25)番目乃至第J番目の書き込みとして説明する。
図27の右側の表に示すように、本実施形態の第1例の第(J−29)番目から第(J−4)番目までの書き込み順序と同様にして、本例においては、第(J−25)番目から第J番目までの書き込みを行う。但し、本実施形態の第1例では、ワード線WL(N−2)に対応するメモリセルグループMCGが3ページの書き込みに対応するのに対し、本例では、ワード線WL(N−2)に対応するメモリセルグループMCGが2ページの書き込みに対応する。このような場合、本実施形態の第1例における中位ページのデータ書き込み時に、本例においては、対応するメモリセルグループMCGに上位ページのデータを書き込む。
8.1.3 第3例
第3例は、ワード線WL(N−1)及びワード線WL0に対応するメモリセルグループMCGが1ページの書き込みに対応し、ワード線WL(N−2)及びWL(N−3)に対応するメモリセルグループMCGが2ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGが3ページの書き込みに対応している場合について説明する。図28は、本例に係る書き込み順序を模式的に示している。図28の例は、ワード線WLの総数N=11であり、3ビットの書き込みに対応するワード線WLが7本の場合を示す。この場合、総ページ数(J+1)は、J+1=12N−24=108となる。また、書き込み順序の最終番号Jは、J=107となる。すなわち、図28の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)、並びに3ビット(ページ)の書き込みに対応したメモリセルグループMCGの下位ページ(L)、中位ページ(M)、及び上位ページ(U)を合わせて、108個のページがある場合を示している。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第37番目の書き込みが対応する。始端処理パターンは、本実施形態の第1例及び第2例と同じである。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0の最上層のワード線WL(N−1)(本例ではWL10)が選択され、ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。本例では、第38番目乃至第85番目の書き込みが対応する。
まず、本実施形態の第1例と同じく、第38番目乃至第49番目の書き込みが行われる。
以降、同様のパターンを繰り返し、第50番目乃至第85番目の書き込みが行われる。但し、ワード線WL(N−1)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
定常処理パターンにおけるz_low、z_mid、及びz_upの一般式は、本実施形態の第1例及び第2例と同じである。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第86番目乃至第107番目の書き込みを、第(J−21)番目乃至第J番目の書き込みとして説明する。
図28の右側の表に示すように、本実施形態の第1例の第(J−29)番目から第(J−21)番目までの書き込み順序と同様にして、本例においては、第(J−21)番目から第(J−13)番目までの書き込みを行う。但し、本実施形態の第1例では、ワード線WL(N−3)に対応するメモリセルグループMCGが3ページの書き込みに対応するのに対し、本例では、ワード線WL(N−3)に対応するメモリセルグループMCGが2ページの書き込みに対応する。このような場合、本実施形態の第1例における中位ページのデータ書き込み時に、本例においては、対応するメモリセルグループMCGに上位ページのデータを書き込む。
次に、第(J−12)番目乃至第(J−10)番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−4)、ワード線WL(N−5)、及びワード線WL(N−2)が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第(J−9)番目乃至第(J−7)番目の書き込みに対応して、ストリングユニットSU2において、ワード線WL(N−3)、ワード線WL(N−4)、及びワード線WL(N−1)が順次選択されて、上位ページのデータ、上位ページのデータ、ページのデータがそれぞれ書き込まれる。
次に、第(J−6)番目及び第(J−5)番目の書き込みに対応して、ストリングユニットSU3において、ワード線WL(N−3)が選択され、上位ページのデータが書き込まれた後、ワード線WL(N−4)が選択されて、上位ページのデータが書き込まれる。
次に、第(J−3)番目乃至第J番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−2)が選択され、上位ページのデータがそれぞれ書き込まれる。
8.2 本実施形態における効果について
本実施形態に係る構成であれば、メモリセルトランジスタMT(メモリセルグループMCG)にページ・バイ・ページで3ビット(3ページ)のデータの書き込む場合に、第3実施形態と同様の効果を得ることができる。
9.第9実施形態
次に、第9実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第9実施形態は、メモリセルトランジスタMTが3ビットのデータに対応し、メモリセルグループMCGにページ・バイ・ページで3ページのデータを書き込む際に、第4実施形態で説明した書き込み順序を適用している。以下、第1乃至第8実施形態と異なる点についてのみ説明する。
9.1 ブロックBLK内における書き込み順序について
本実施形態における書き込み順序について、ストリングユニットSUにおけるメモリセルグループMCGのページの構成に応じて3つの例を説明する。
9.1.1 第1例
第1例は、第8実施形態の第1例と同様に、最上層のワード線WL(N−1)及び最下層のワード線WL0に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる3ページの書き込みに対応している場合について説明する。図29は、本例に係る書き込み順序を模式的に示している。図29の例は、ワード線WLの総数N=9であり、3ビットの書き込みに対応するワード線WLが7本の場合を示す。この場合、総ページ数(J+1)は、J+1=12N−16=92となる。また、書き込み順序の最終番号Jは、J=91となる。すなわち、図29の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、並びに3ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)、中位ページ(M)、及び上位ページ(U)を合わせて92個のページがある場合を示している。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第22番目の書き込みが対応する。
図29の左側の表に示すように、まず第0番目及び第1番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL0が選択され、ページのデータが書き込まれた後、1層上のワード線WL1が選択され、下位ページのデータが書き込まれる。その後、第2番目乃至第4番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL0が選択され、ページのデータがそれぞれ書き込まれる。
次に、第5番目の書き込みに対応して、ストリングユニットSU0のワード線WL2が選択され、下位ページのデータが書き込まれる。そして、第6番目乃至第8番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL1が選択され、下位ページのデータがそれぞれ書き込まれる。
次に、第9番目及び第10番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL1が選択され、中位ページのデータが書き込まれた後、2層上のワード線WL3が選択され、下位ページのデータが書き込まれる。そして、第11番目乃至第13番目の書き込みに対応して、ストリングユニットSU1〜SU3のワード線WL2が選択され、下位ページのデータがそれぞれ書き込まれる。
次に、第14番目乃至第16番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL2、ワード線WL1、及びワード線WL4が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第17番目乃至第22番目の書き込みに対応して、ストリングユニットSU1〜SU3において、ワード線WL1が選択され、中位ページのデータが書き込まれた後、ワード線WL3が選択され、下位ページのデータが書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU3のワード線WL(N−2)(本例ではWL7)が選択され、下位ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。本例では、第23番目乃至第70番目の書き込みが対応する。
まず、第23番目乃至第25番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL3、ワード線WL2、及びワード線WL5が順次選択されて、中位ページのデータ、上位ページのデータ、下位ページのデータがそれぞれ書き込まれる。そして、第26番目乃至第34番目の書き込みに対応して、ストリングユニットSU1〜SU3において、ワード線WL2、ワード線WL1、及びワード線WL4が順次選択されて、中位ページのデータ、上位ページのデータ、及び下位ページのデータがそれぞれ書き込まれる。すなわち、下位ページ、中位ページ、及び上位ページのデータの書き込みにおいて、ストリングユニットSU0だけ他のストリングユニットSU1〜SU3より1層上のワード線WLが選択される。
以降、同様のパターンを繰り返し、第35番目乃至第70番目の書き込みが行われる。但し、ワード線WL(N−1)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
ストリングユニットSU0における下位ページのデータの書き込み順序をz_low(y=0)とし、ストリングユニットSU1〜SU3における下位ページのデータの書き込み順序をz_low(y>1)とする。同様に、ストリングユニットSU0における中位ページのデータの書き込み順序をz_mid(y=0)とし、ストリングユニットSU1〜SU3における中位ページのデータの書き込み順序をz_mid(y>1)とする。また、ストリングユニットSU0における上位ページのデータの書き込み順序をz_up(y=0)とし、ストリングユニットSU1〜SU3における上位ページのデータの書き込み順序をz_up(y>1)とする。このような場合、K=4(1ブロックBLKあたりのストリングユニット数が4個)のときのz_low(y=0)、z_low(y>1)、z_mid(y=0)、z_mid(y>1)、z_up(y=0)、及びz_up(y>1)の一般式は以下に示す通りとなる。
下位ページ;z_low(y=0)=12x−35
z_low(y>1)=12x+3y−23
中位ページ;z_mid(y=0)=12x−13
z_mid(y>1)=12x+3y−1
上位ページ;z_up(y=0)=12x
z_up(y>1)=12x+3y+12
なお、メモリセルグループMCGが1ページの書き込みに対応している場合、下位ページの一般式を適用できる。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第71番目乃至第91番目の書き込みを、第(J−20)番目乃至第J番目の書き込みとして説明する。
図29の右側の表に示すように、まず第(J−20)番目及び第(J−19)番目の書き込みに対応して、ストリングユニットSU0において、ワード線WL(N−2)が選択され、中位ページのデータが書き込まれた後、ワード線WL(N−3)が選択されて、上位ページのデータが書き込まれる。そして、第(J−18)番目乃至第(J−10)番目の書き込みに対応して、ストリングユニットSU1〜SU3において、ワード線WL(N−3)、ワード線WL(N−4)、及びワード線WL(N−1)が順次選択されて、中位ページのデータ、上位ページのデータ、及びページのデータがそれぞれ書き込まれる。
次に、第(J−9)番目乃至第(J−4)番目の書き込みに対応して、ストリングユニットSU1〜SU3において、ワード線WL(N−2)が選択され、中位ページのデータが書き込まれた後、ワード線WL(N−3)が選択されて、上位ページのデータが書き込まれる。
次に、第(J−3)番目乃至第J番目の書き込みに対応して、ストリングユニットSU0〜SU3において、ワード線WL(N−2)が選択され、上位ページのデータがそれぞれ書き込まれる。
9.1.2 第2例
第2例は、第8実施形態の第2例と同様に、ワード線WL(N−1)及びワード線WL0に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、ワード線WL(N−2)に対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる3ページの書き込みに対応している場合について説明する。図30は、本例に係る書き込み順序を模式的に示している。図30の例は、ワード線WLの総数N=10であり、3ビットの書き込みに対応するワード線WLが7本の場合を示す。この場合、総ページ数(J+1)は、J+1=12N−20=100となる。また、書き込み順序の最終番号Jは、J=99となる。すなわち、図30の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)、並びに3ビット(ページ)の書き込みに対応したメモリセルグループMCGの下位ページ(L)、中位ページ(M)、及び上位ページ(U)を合わせて100個のページがある場合を示している。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第22番目の書き込みが対応する。始端処理パターンは、本実施形態の第1例と同じである。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU3のワード線WL(N−2)(本例ではWL8)が選択され、下位ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。本例では、第23番目乃至第82番目の書き込みが対応する。
まず、本実施形態の第1例と同じく、第23番目乃至第34番目の書き込みが行われる。
以降、同様のパターンを繰り返し、第35番目乃至第82番目の書き込みが行われる。但し、ワード線WL(N−1)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
定常処理パターンにおけるz_low(y=0)、z_low(y>1)、z_mid(y=0)、z_mid(y>1)、z_up(y=0)、及びz_up(y>1)の一般式は、本実施形態の第1例と同じである。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第83番目乃至第99番目の書き込みを、第(J−16)番目乃至第J番目の書き込みとして説明する。
図30の右側の表に示すように、本実施形態の第1例の第(J−20)番目から第(J−10)番目までの書き込み順序と同様にして、本例においては、第(J−16)番目から第(J−6)番目までの書き込みを行う。但し、本実施形態の第1例では、ワード線WL(N−2)に対応するメモリセルグループMCGが3ページの書き込みに対応するのに対し、本例では、ワード線WL(N−2)に対応するメモリセルグループMCGが2ページの書き込みに対応する。このような場合、本実施形態の第1例における中位ページのデータ書き込み時に、本例においては、対応するメモリセルグループMCGに上位ページのデータを書き込む。
次に、第(J−5)番目乃至第J番目の書き込みに対応して、ストリングユニットSU1〜SU3において、ワード線WL(N−2)が選択され、上位ページのデータが書き込まれた後、ワード線WL(N−3)が選択され、上位ページのデータが書き込まれる。
9.1.3 第3例
第3例は、第8実施形態の第3例と同様に、ワード線WL(N−1)及びワード線WL0に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、ワード線WL(N−2)及びWL(N−3)に対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる3ページの書き込みに対応している場合について説明する。図31は、本例に係る書き込み順序を模式的に示している。図31の例は、ワード線WLの総数N=11であり、3ビットの書き込みに対応するワード線WLが7本の場合を示す。この場合、総ページ数(J+1)は、J+1=12N−24=108となる。また、書き込み順序の最終番号Jは、J=107となる。すなわち、図31の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)、並びに3ビット(ページ)の書き込みに対応したメモリセルグループMCGの下位ページ(L)、中位ページ(M)、及び上位ページ(U)を合わせて、108個のページがある場合を示している。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第22番目の書き込みが対応する。始端処理パターンは、本実施形態の第1例及び第2例と同じである。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU3のワード線WL(N−2)(本例ではWL9)が選択され、下位ページのデータが書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。本例では、第23番目乃至第94番目の書き込みが対応する。
まず、本実施形態の第1例及び第2例と同じく、第23番目乃至第34番目の書き込みが行われる。
以降、同様のパターンを繰り返し、第35番目乃至第94番目の書き込みが行われる。但し、ワード線WL(N−1)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
定常処理パターンにおけるz_low(y=0)、z_low(y>1)、z_mid(y=0)、z_mid(y>1)、z_up(y=0)、及びz_up(y>1)の一般式は、本実施形態の第1例及び第2例と同じである。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第95番目乃至第107番目の書き込みを、第(J−12)番目乃至第J番目の書き込みとして説明する。
図31の右側の表に示すように、本実施形態の第1例の第(J−18)番目から第(J−10)番目までの書き込み順序と同様にして、本例においては、第(J−12)番目から第(J−4)番目までの書き込みを行う。但し、本実施形態の第1例では、ワード線WL(N−3)に対応するメモリセルグループMCGが3ページの書き込みに対応するのに対し、本例では、ワード線WL(N−3)に対応するメモリセルグループMCGが2ビット(2ページ)の書き込みに対応する。このような場合、本実施形態の第1例における中位ページのデータ書き込み時に、本例においては、対応するメモリセルグループMCGに上位ページのデータを書き込む。
次に、第(J−3)番目乃至第J番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−2)が選択され、上位ページのデータがそれぞれ書き込まれる。
9.2 本実施形態における効果について
本実施形態に係る構成であれば、メモリセルトランジスタMT(メモリセルグループMCG)にページ・バイ・ページで3ビット(3ページ)のデータの書き込む場合に、第4実施形態と同様の効果を得ることができる。
10.第10実施形態
次に、第10実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第10実施形態は、メモリセルトランジスタMTが2ビットのデータに対応し、メモリセルグループMCGにページ・バイ・ページで2ページのデータを書き込む順序が、第6及び第7実施形態と異なる。以下、第1乃至第9実施形態と異なる点についてのみ説明する。
10.1 ブロックBLK内における書き込み順序について
本実施形態における書き込み順序について、ストリングユニットSUにおけるメモリセルグループMCGのページの構成に応じて3つの例を説明する。
10.1.1 第1例
第1例は、第6及び第7実施形態の第1例と同様に、全てのワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応している場合について説明する。図32は、本例に係る書き込み順序を模式的に示している。図32の例は、ワード線WLの総数N=8、総ページ数(J+1)=64、及び書き込み順序の最終番号J=63となる。すなわち、図32の例は、下位ページ(L)及び上位ページ(U)合わせて64個のページがある場合を示している。
本実施形態における書き込み順序では、ストリングユニットSU0〜SU3において、同じワード線WLを選択し、同じページ(下位ページ、あるいは上位ページ)のデータを書き込む。以下では、ワード線WLの選択順序に着目して、書き込み順序を説明する。本例も、3つの書き込みパターンがある。
(a)始端処理パターン
図32の左側の表に示すように、第0番目乃至第3番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL0が選択され、下位ページのデータがそれぞれ書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0〜SU3のワード線WL(N−2)(本例ではWL6)が選択され、上位ページのデータがそれぞれ書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。本例では、第4番目乃至第59番目の書き込みが対応する。
まず、第4番目乃至第7番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL1が選択され、下位ページのデータがそれぞれ書き込まれる。そして、第8番目乃至第11番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL0が選択され、上位ページのデータがそれぞれ書き込まれる。すなわち、あるワード線WLが選択され、上位ページのデータが書き込まれる前に、1層上のワード線WLが選択され、下位ページのデータが書き込まれる。
以降、同様のパターンを繰り返し、第12番目乃至第59番目の書き込みが行われる。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第60番目乃至第63番目の書き込みを、第(J−3)番目乃至第J番目の書き込みとして説明する。
図32の右側の表に示すように、第(J−3)番目乃至第J番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−1)が選択され、上位ページのデータがそれぞれ書き込まれる。
10.1.2 第2例
第2例は、第6及び第7実施形態の第2例と同様に、最上層のワード線WL(N−1)及び最下層のワード線WL0に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応している場合について説明する。図33は、本例に係る書き込み順序を模式的に示している。図33の例は、ワード線WLの総数N=10、総ページ数(J+1)=72、及び書き込み順序の最終番号J=71となる。すなわち図33の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、並びに2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)合わせて72個のページがある場合を示している。以下では、本実施形態の第1例と異なる点についてのみ説明する。なお、本例においては、終端処理パターンはないため、書き込みパターンは、始端処理パターン及び定常処理パターンの2つとなる。
(a)始端処理パターン
図33の左側の表に示すように、第0番目乃至第3番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL0が選択され、ページのデータがそれぞれ書き込まれる。
次に、第4番目乃至第7番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL1が選択され、下位ページのデータがそれぞれ書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0〜SU3のワード線WL(N−1)(本例ではWL9)が選択され、ページのデータがそれぞれ書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。すなわち書き込み順序の最終番号J(本例ではJ=71)が選択されるまで繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは、本実施形態の第1例と同じである。
まず、第8番目乃至第11番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL2が選択され、下位ページのデータがそれぞれ書き込まれる。そして、第12番目乃至第15番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL0が選択され、上位ページのデータがそれぞれ書き込まれる。
以降、同様のパターンを繰り返し、第16番目乃至第71番目の書き込みが行われる。但し、ワード線WL(N−1)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
10.1.3 第3例
第3例は、第6及び第7実施形態の第3例と同様に、ワード線WL0、WL1、WL(N−2)、及びWL(N−1)に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応している場合について説明する。図34は、本例に係る書き込み順序を模式的に示している。図34の例は、ワード線WLの総数N=12、総ページ数(J+1)=80、及び書き込み順序の最終番号J=79となる。すなわち図34の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、並びに2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)合わせて80個のページがある場合を示している。以下では、本実施形態の第1例及び第2例と異なる点についてのみ説明する。
(a)始端処理パターン
図34の左側の表に示すように、第0番目乃至第7番目の書き込みに対応して、ストリングユニットSU0〜SU3において、ワード線WL0が選択され、ページのデータが書き込まれた後、ワード線WL1が選択され、ページのデータが書き込まれる。
次に、第8番目乃至第11番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL2が選択され、下位ページのデータがそれぞれ書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0〜SU3のワード線WL(N−2)(本例ではWL10)が選択され、ページのデータがそれぞれ書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。書き込み順序の基本的なパターンは、本実施形態の第1例及び第2例と同じである。本例では、第12番目乃至第75番目の書き込みが対応する。
まず、第12番目乃至第15番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL3が選択され、下位ページのデータがそれぞれ書き込まれる。そして、第16番目乃至第19番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL0が選択され、上位ページのデータがそれぞれ書き込まれる。
以降、同様のパターンを繰り返し、第20番目乃至第75番目の書き込みが行われる。但し、ワード線WL(N−2)に対応するメモリセルグループMCGは、1ページの書き込みに対応するため、下位ページのデータとしてではなく、ページのデータとして書き込む。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第76番目乃至第79番目の書き込みを、第(J−3)番目乃至第J番目の書き込みとして説明する。
図34の右側の表に示すように、第(J−3)番目乃至第J番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−1)が選択され、ページのデータがそれぞれ書き込まれる。
10.2 本実施形態における効果について
本実施形態に係る構成であれば、メモリセルトランジスタMT(メモリセルグループMCG)にページ・バイ・ページで2ビット(2ページ)データの書き込む場合に、WLリークによりデータが消失するページ数を低減することができる。以下、具体的に説明する。
本実施形態に係る構成では、あるワード線WLを選択して、上位ページのデータを書き込む前に、1層上のワード線WLを選択して、下位ページのデータを書き込む。これにより、例えば、下位ページのデータを書き込んでいるワード線WLと、1層下のワード線WLとの間でWLリークが発生した場合、1層下のワード線WLに対応するメモリセルグループMCGにおいては、下位ページのデータだけが書き込まれている。このため、消失するデータ量を下位ページだけに抑えることができる。よって、データが消失するページ数を低減することができる。従って、メモリシステム及び半導体記憶装置の信頼性を向上することができる。
更に、データが消失するページ数を低減できるため、コントローラ200においてバックアップのため保持するデータ量を低減することができる。
更に、本実施形態に係る構成であれば、NANDストリング114内において、隣接するメモリセルトランジスタMT間の干渉による閾値電圧の変更を小さくできる。例えば、メモリセルトランジスタMT1に上位ビットのデータを書き込んだ後、隣接するメモリセルトランジスタMT2に下位ビットのデータを書き込む。すると、その書き込みの影響により、メモリセルトランジスタMT1の閾値電圧が上昇することがある。この結果、メモリセルトランジスタMT1は、正しいデータを読み出せなくなることがある。これに対し、本実施形態に係る構成では、メモリセルトランジスタMT1に下位ページのデータだけを書き込んだ状態で、メモリセルトランジスタMT2に下位ページのデータを書き込む。この結果、メモリセルトランジスタMT1の閾値電圧が上昇しても、メモリセルトランジスタMT1に上位ビットのデータを書き込む際に、閾値電圧が上昇した影響を小さくできる。更には、その後に、メモリセルトランジスタMT2に上位ビットのデータが書き込まれても、メモリセルトランジスタMT2に下位ページと上位ページを続けて書き込む場合よりも、メモリセルトランジスタMT1が受ける影響は小さくなる。よって、メモリセルトランジスタMT1における閾値変動を小さくすることができ、データの誤読み出しを抑制することができる。従って、メモリシステム及び半導体記憶装置の信頼性を向上することができる。
11.第11実施形態
次に、第11実施形態に係る半導体記憶装置及びメモリシステムについて説明する。第11実施形態は、メモリセルトランジスタMTが3ビットのデータに対応し、メモリセルグループMCGにページ・バイ・ページで3ページのデータを書き込む順序が、第10実施形態で説明した書き込み順序を適用している点である。以下、第1乃至第10実施形態と異なる点についてのみ説明する。
11.1 ブロックBLK内における書き込み順序について
本実施形態における書き込み順序について、ストリングユニットSUにおけるメモリセルグループMCGのページの構成に応じて3つの例を説明する。
11.1.1 第1例
第1例は、第8及び第9実施形態の第1例と同様に、最上層のワード線WL(N−1)及び最下層のワード線WL0に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる3ページの書き込みに対応している場合について説明する。図35は、本例に係る書き込み順序を模式的に示している。図35の例は、ワード線WLの総数N=9であり、3ビットの書き込みに対応するワード線WLが7本の場合を示す。この場合、総ページ数(J+1)は、J+1=12N−16=92となる。また、書き込み順序の最終番号Jは、J=91となる。すなわち、図35の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、並びに3ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)、中位ページ(M)、及び上位ページ(U)を合わせて92個のページがある場合を示している。
(a)始端処理パターン
図35の左側の表に示すように、第0番目乃至第3番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL0が選択され、ページのデータがそれぞれ書き込まれる。
次に、第4番目乃至第7番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL1が選択され、下位ページのデータがそれぞれ書き込まれる。
次に、第8番目乃至第11番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL2が選択され、下位ページのデータがそれぞれ書き込まれる。
次に、第12番目乃至第15番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL1が選択され、中位ページのデータがそれぞれ書き込まれる。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0〜SU3のワード線WL(N−4)(本例ではWL5)が選択され、上位ページのデータがそれぞれ書き込まれるまで、ワード線WLの総数Nに応じて繰り返される主となる書き込みパターンである。本例では、第16番目乃至第75番目の書き込みが対応する。
まず、第16番目乃至第19番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL3が選択され、下位ページのデータがそれぞれ書き込まれる。そして、第20番目乃至第23番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL2が選択され、中位ページのデータがそれぞれ書き込まれる。そして、第24番目乃至第27番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL1が選択され、上位ページのデータがそれぞれ書き込まれる。すなわち、各ストリングユニットSUのあるワード線WL(例えばワード線WL3)が選択され、下位ページのデータが書き込まれた後に、各ストリングユニットSUの1層下のワード線WL(例えばワード線WL2)が選択され、中位ページのデータが書き込まれる。その後、各ストリングユニットSUの2層下のワード線WL(例えばワード線WL1)が選択され、上位ページのデータが書き込まれる。
以降、同様のパターンを繰り返し、第28番目乃至第75番目の書き込みが行われる。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第76番目乃至第91番目の書き込みを、第(J−5)番目乃至第J番目の書き込みとして説明する。
図35の右側の表に示すように、まず第(J−15)番目乃至第(J−12)番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−2)が選択され、中位ページのデータがそれぞれ書き込まれる。
次に、第(J−11)番目乃至第(J−8)番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−3)が選択され、上位ページのデータがそれぞれ書き込まれる。
次に、第(J−7)番目乃至第(J−4)番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−1)が選択され、ページのデータがそれぞれ書き込まれる。
次に、第(J−3)番目乃至第J番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−2)が選択され、上位ページのデータがそれぞれ書き込まれる。
11.1.2 第2例
第2例は、第8及び第9実施形態の第2例と同様に、ワード線WL(N−1)及びワード線WL0に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、ワード線WL(N−2)に対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる3ページの書き込みに対応している場合について説明する。図36は、第2例に係る書き込み順序を模式的に示している。図36の例は、ワード線WLの総数N=10であり、3ビットの書き込みに対応するワード線WLが7本の場合を示す。この場合、総ページ数(J+1)は、J+1=12N−20=100となる。また、書き込み順序の最終番号Jは、J=99となる。すなわち、図36の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)、並びに3ビット(ページ)の書き込みに対応したメモリセルグループMCGの下位ページ(L)、中位ページ(M)、及び上位ページ(U)を合わせて100個のページがある場合を示している。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第15番目の書き込みが対応する。始端処理パターンは、本実施形態の第1例と同じである。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0〜SU3のワード線WL(N−4)(本例ではWL6)が選択され、上位ページのデータが書き込まれるまで、ワード線WLの総数に応じて繰り返される主となる書き込みパターンである。基本的な書き込みパターンは、本実施形態の第1例と同じである。本例では、第16番目乃至第87番目の書き込みが対応する。
まず、本実施形態の第1例と同じく、第16番目乃至第27番目の書き込みが行われる。
以降、同様のパターンを繰り返し、第28番目乃至第87番目の書き込みが行われる。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第88番目乃至第99番目の書き込みを、第(J−11)番目乃至第J番目の書き込みとして説明する。
図36の右側の表に示すように、まず第(J−11)番目乃至第(J−8)番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−1)が選択され、ページのデータがそれぞれ書き込まれる。
次に、第(J−7)番目乃至第(J−4)番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−2)が選択され、上位ページのデータがそれぞれ書き込まれる。
次に、第(J−3)番目乃至第J番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−3)が選択され、上位ページのデータがそれぞれ書き込まれる。
11.1.3 第3例
第3例は、第8及び第9実施形態の第3例と同様に、ワード線WL(N−1)及びワード線WL0に対応するメモリセルグループMCGがページ・バイ・ページによる1ページの書き込みに対応し、ワード線WL(N−2)及びWL(N−3)に対応するメモリセルグループMCGがページ・バイ・ページによる2ページの書き込みに対応し、他のワード線WLに対応するメモリセルグループMCGがページ・バイ・ページによる3ページの書き込みに対応している場合について説明する。図37は、本例に係る書き込み順序を模式的に示している。図37の例は、ワード線WLの総数N=11であり、3ビットの書き込みに対応するワード線WLが7本の場合を示す。この場合、総ページ数(J+1)は、J+1=12N−24=108となる。また、書き込み順序の最終番号Jは、J=107となる。すなわち、図37の例は、1ページの書き込みに対応したメモリセルグループMCGのページ(SLC)、2ページの書き込みに対応したメモリセルグループMCGの下位ページ(L)及び上位ページ(U)、並びに3ビット(ページ)の書き込みに対応したメモリセルグループMCGの下位ページ(L)、中位ページ(M)、及び上位ページ(U)を合わせて、108個のページがある場合を示している。
(a)始端処理パターン
本例における始端処理パターンは、最下層のワード線WL0の選択を含み、第0番目乃至第15番目の書き込みが対応する。始端処理パターンは、本実施形態の第1例及び第2例と同じである。
(b)定常処理パターン
始端処理パターン終了後、ストリングユニットSU0〜SU3のワード線WL(N−5)(本例ではWL6)が選択され、上位ページのデータが書き込まれるまで、ワード線WLの総数に応じて繰り返される主となる書き込みパターンである。基本的な書き込みパターンは、本実施形態の第1例及び第2例と同じである。本例では、第16番目乃至第87番目の書き込みが対応する。
まず、本実施形態の第1例と同じく、第16番目乃至第27番目の書き込みが行われる。
以降、同様のパターンを繰り返し、第28番目乃至第87番目の書き込みが行われる。
(c)終端処理パターン
次に、本例における終端処理パターンについて説明する。本例では、終端処理パターンに対応する第88番目乃至第107番目の書き込みを、第(J−19)番目乃至第J番目の書き込みとして説明する。
図37の右側の表に示すように、まず第(J−19)番目乃至第(J−16)番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−1)が選択され、下位ページのデータがそれぞれ書き込まれる。
次に、第(J−15)番目乃至第(J−12)番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−3)が選択され、上位ページのデータがそれぞれ書き込まれる。
次に、第(J−11)番目乃至第(J−8)番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−4)が選択され、上位ページのデータがそれぞれ書き込まれる。
次に、第(J−7)番目乃至第(J−4)番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−1)が選択され、ページのデータがそれぞれ書き込まれる。
次に、第(J−3)番目乃至第J番目の書き込みに対応して、ストリングユニットSU0〜SU3のワード線WL(N−2)が選択され、上位ページのデータがそれぞれ書き込まれる。
11.2 本実施形態における効果について
本実施形態に係る構成であれば、メモリセルトランジスタMT(メモリセルグループMCG)にページ・バイ・ページで3ビット(3ページ)のデータの書き込む場合に、第10実施形態と同様の効果を得ることができる。
12.変形例等
上記実施形態に係る半導体記憶装置は、半導体基板の上方に順に積層された第1乃至第4メモリセル(SU0のMT1~MT4@図4、SU0の“9”, “1”, “17”, “8”ページ@図9)を含む第1メモリユニット(SU0@図9)と、半導体基板の上方に順に積層された第5乃至第8メモリセル(SU1のMT1~MT4@図4、SU1の“11”, “3”, “19”, “10”ページ@図9)を含む第2メモリユニット(SU1@図9)と、第1及び第5メモリセルのゲートに接続された第1ワード線(WL1@図4,9)と、第2及び第6メモリセルのゲートに接続された第2ワード線(WL2@図4,9)と、第3及び第7メモリセルのゲートに接続された第3ワード線(WL3@図4,9)と、第4及び第8メモリセルのゲートに接続された第4ワード線(WL4@図4,9)とを含む。書き込み動作において、第4メモリセル(“8”@図9)、第1メモリセル(“9”@図9)、第8メモリセル(“10”@図9)、第5メモリセル(“11”@図9)の順に書き込む。
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置及びメモリシステムを提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
12.1 第1変形例
例えば、第1、第3、第4及び第5実施形態において、メモリセルトランジスタMTが保持可能なデータのビット数は、対応するワード線WL毎に異なっていても良い。すなわち、フルシーケンスでデータを書き込む場合に、フルシーケンスユニットFSUに含まれるページ数が、対応するワード線WLにより異なっていても良い。一例を、図38を用いて説明する。
図38は、本変形例における1つのブロックBLKのフルシーケンスユニットFSUの構成を示すブロック図である。図38の1つの四角は、あるストリングユニットSUにおいて、1つのワード線WLに対応する1つのフルシーケンスユニットFSUを表している。四角の中のSLCは、対応するメモリセルトランジスタMTが1ビットのデータを保持可能な場合を示している。すなわち、フルシーケンスユニットFSUが1ページのデータを含む場合を示している。四角の中のMLCは、対応するメモリセルトランジスタMTが2ビットのデータを保持可能な場合を示している。すなわち、フルシーケンスユニットFSUが2ページのデータを含む場合を示している。四角の中のQLCは、対応するメモリセルトランジスタMTが4ビットのデータを保持可能な場合を示している。すなわち、フルシーケンスユニットFSUが4ページのデータを含む場合を示している。
図38に示すように、ワード線WLの総数Nは、N=13となる。ワード線WL0及びWL12(すなわちワード線WL(N−1))に対応するフルシーケンスユニットFSUは、1ページのデータを含む。ワード線WL1及びWL11(すなわちワード線WL(N−2))に対応するフルシーケンスユニットFSUは、2ページのデータを含む。その他のワード線WLに対応するフルシーケンスユニットFSUは、4ページのデータを含む。このような構成においても、第1、第3、第4、及び第5実施形態と同様の効果が得られる。
12.2 第2変形例
第2変形例は、第1変形例と異なるフルシーケンスユニットFSUの構成について説明する。図39は、本変形例における1つのブロックBLKのフルシーケンスユニットFSUの構成を示すブロック図である。図39の例は、ワード線WL0〜WL2に対応するフルシーケンスユニットFSUの構成を示している。以下では、第1変形例と異なる点についてのみ説明する。
図39に示すように、ワード線WL0及びWL1に対応するフルシーケンスユニットFSUは、1ページのデータを含み、ワード線WL2に対応するフルシーケンスユニットFSUは、4ページのデータを含んでいても良い。このような構成においても、第1、第3、第4、及び第5実施形態と同様の効果が得られる。
12.3 第3変形例
第3変形例は、第1及び第2変形例と異なるフルシーケンスユニットFSUの構成について説明する。図40は、本変形例における1つのブロックBLKのフルシーケンスユニットFSUの構成を示すブロック図である。図40の例は、ワード線WL0〜WL2に対応するフルシーケンスユニットFSUの構成を示している。また、図40の四角の中のTLCは、対応するメモリセルトランジスタMTが3ビットのデータを保持可能な場合を示している。すなわち、フルシーケンスユニットFSUが3ページのデータを含む場合を示している。以下では、第1及び第2変形例と異なる点についてのみ説明する。
図40に示すように、ワード線WL0に対応するフルシーケンスユニットFSUは、1ページのデータを含み、ワード線WL1に対応するフルシーケンスユニットFSUは、3ページのデータを含み、ワード線WL2に対応するフルシーケンスユニットFSUは、4ページのデータを含んでいても良い。このような構成においても、第1、第3、第4、及び第5実施形態と同様の効果が得られる。
12.4 第4変形例
第4変形例は、第1乃至第3変形例と異なるフルシーケンスユニットFSUの構成について説明する。図41は、本変形例における1つのブロックBLKのフルシーケンスユニットFSUの構成を示すブロック図である。図41の例は、ワード線WL0〜WL2に対応するフルシーケンスユニットFSUの構成を示している。以下では、第1乃至第3変形例と異なる点についてのみ説明する。
図41に示すように、ワード線WL0に対応するフルシーケンスユニットFSUは、2ページのデータを含み、ワード線WL1に対応するフルシーケンスユニットFSUは、3ページのデータを含み、ワード線WL2に対応するフルシーケンスユニットFSUは、4ページのデータを含んでいても良い。このような構成においても、第1、第3、第4、及び第5実施形態と同様の効果が得られる。
12.5 第5変形例
第5変形例は、第1乃至第4変形例と異なるフルシーケンスユニットFSUの構成について説明する。図42は、本変形例における1つのブロックBLKのフルシーケンスユニットFSUの構成を示すブロック図である。図42の例は、ワード線WL(N−1)〜WL(N−3)に対応するフルシーケンスユニットFSUの構成を示している。以下では、第1変形例と異なる点についてのみ説明する。
図42に示すように、ワード線WL(N−1)及びWL(N−2)に対応するフルシーケンスユニットFSUは、1ページのデータを含み、ワード線WL(N−3)に対応するフルシーケンスユニットFSUは、4ページのデータを含んでいても良い。このような構成においても、第1、第3、第4、及び第5実施形態と同様の効果が得られる。
12.6 第6変形例
第6変形例は、第1乃至第5変形例と異なるフルシーケンスユニットFSUの構成について説明する。図43は、本変形例における1つのブロックBLKのフルシーケンスユニットFSUの構成を示すブロック図である。図43の例は、ワード線WL(N−1)〜WL(N−3)に対応するフルシーケンスユニットFSUの構成を示している。以下では、第1及び第5変形例と異なる点についてのみ説明する。
図43に示すように、ワード線WL(N−1)に対応するフルシーケンスユニットFSUは、1ページのデータを含み、ワード線WL(N−2)に対応するフルシーケンスユニットFSUは、3ページのデータを含み、ワード線WL(N−3)に対応するフルシーケンスユニットFSUは、4ページのデータを含んでいても良い。このような構成においても、第1、第3、第4、及び第5実施形態と同様の効果が得られる。
12.7 第7変形例
第7変形例は、第1乃至第6変形例と異なるフルシーケンスユニットFSUの構成について説明する。図44は、本変形例における1つのブロックBLKのフルシーケンスユニットFSUの構成を示すブロック図である。図44の例は、ワード線WL(N−1)〜WL(N−3)に対応するフルシーケンスユニットFSUの構成を示している。以下では、第1、第5、及び第6変形例と異なる点についてのみ説明する。
図44に示すように、ワード線WL(N−1)に対応するフルシーケンスユニットFSUは、2ページのデータを含み、ワード線WL(N−2)に対応するフルシーケンスユニットFSUは、3ページのデータを含み、ワード線WL(N−3)に対応するフルシーケンスユニットFSUは、4ページのデータを含んでいても良い。このような構成においても、第1、第3、第4、及び第5実施形態と同様の効果が得られる。
12.8 その他の変形例
上記変形例において、第1乃至第7変形例は可能な限り組み合わせることができる。例えば、第1変形例と、第2及び第5変形例とを組み合わせても良い。より具体的には、ワード線WL0、WL1、WL11(すなわちワード線WL(N−2))、及びWL12(すなわちワード線WL(N−1))に対応するフルシーケンスユニットFSUは、1ページのデータを含む。そして、ワード線WL2、ワード線WL10(すなわちワード線(N−3))、及び他のワード線WLに対応するフルシーケンスユニットFSUは、4ページのデータを含む。このような構成であっても良い。
更に、第6乃至第11実施形態では、メモリセルトランジスタMTが2ビットあるいは3ビットのデータを保持可能な場合に、ページ・バイ・ページでデータを書き込む順序について説明したが、メモリセルトランジスタMTは、4ビット以上のデータを保持可能であっても良い。すなわち、メモリセルグループMCGに含まれるページ数は、4ページ以上であっても良い。更には、メモリセルトランジスタMTが保持可能なデータのビット数は、対応するワード線WL毎に異なっていても良い。
更に、上記実施形態と異なる三次元積層型NAND型フラッシュメモリ、あるいは平面型NAND型フラッシュメモリにも適用できる。更には、NAND型フラッシュメモリに限定されず、不揮発性の記憶素子を用いた半導体記憶装置においても適用できる。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタMTが2ビット(4値)のデータを保持可能であり、4値のいずれかを保持している際の閾値レベルを低い方からEレベル(消去レベル)、Aレベル、Bレベル、及びCレベルとしたとき、
(1)読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。
読み出し動作の時間(tR)としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。
(2)書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
書き込み動作の時間(tProg)としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。
(3)消去動作では、
半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。
消去動作の時間(tErase)としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。
(4)メモリセルの構造は、
半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、またはSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRuなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfOなどが挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はTaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御電極にはWなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。