JP2013254537A - 半導体記憶装置及びコントローラ - Google Patents

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Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置１は、メモリセルＭＴと、選択トランジスタＳＴ１、ＳＴ２と、メモリストリング１８と、第１、第２ブロックＢＬＫと、ワード線ＷＬと、セレクトゲート線ＳＧＤ、ＳＧＳとを具備する。メモリストリング１８では、複数のメモリセルＭＴの電流経路が直列接続される。第１ブロックにデータが書き込まれる場合（ＷＬインクリメントモード）、第１セレクトゲート線ＳＧＤが選択された状態で、該第１セレクトゲート線ＳＧＤに接続されたメモリストリング１８内のメモリセルＭＴに対して順次データが書き込まれる。第２ブロックにデータが書き込まれる場合（ストリングインクリメントモード）、第１ワード線ＷＬが選択された状態で、複数のメモリストリング１８内のメモリセルに対して順次データが書き込まれる。
【選択図】図２２

Description

本発明の実施形態は半導体記憶装置及びコントローラに関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１１−１８７１５２号公報
動作信頼性を向上出来る半導体記憶装置及びコントローラを提供する。
実施形態の半導体記憶装置は、メモリセルと、選択トランジスタと、メモリストリングと、第１、第２ブロックと、ワード線と、セレクトゲート線とを具備する。メモリセルは、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む。メモリストリングでは、複数のメモリセルの電流経路が直列接続されると共に、該メモリセルに選択トランジスタの電流経路が直列接続される。第１、第２ブロックは、複数のメモリストリングを含む。ワード線は、メモリセルの制御ゲートに接続される。セレクトゲート線は、選択トランジスタのゲートに接続される。第１ブロックにデータが書き込まれる場合、第１セレクトゲート線が選択された状態で、該第１セレクトゲート線に接続されたメモリストリング内のメモリセルに対して順次データが書き込まれる。第２ブロックにデータが書き込まれる場合、第１ワード線が選択された状態で、複数のメモリストリング内のメモリセルに対して順次データが書き込まれる。
第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリセルアレイの回路図。 第１実施形態に係るメモリセルアレイの斜視図。 第１実施形態に係るメモリセルアレイの断面図。 第１実施形態に係るＮＡＮＤストリングの回路図。 第１実施形態に係るロウデコーダ及びドライバ回路のブロック図。 第１実施形態に係る各種信号のタイミングチャート。 第１実施形態に係る各種電圧のタイミングチャート。 第１実施形態に係る書き込み動作のフローチャート。 第１実施形態に係るメモリセルアレイの回路図。 第１実施形態に係る書き込み動作のフローチャート。 第１実施形態に係るメモリセルアレイの回路図。 第１実施形態に係るメモリセルアレイの回路図。 第１実施形態に係るメモリセルアレイの回路図。 第２実施形態に係るＮＡＮＤストリングの断面図。 第２実施形態に係るメモリセルアレイの断面図。 第２実施形態に係るメモリセルアレイの断面図。 第２実施形態に係るメモリセルアレイのブロック図。 第３実施形態に係るメモリシステムのブロック図。 第３実施形態に係る書き込み動作のフローチャート。 第３実施形態に係る選択テーブルの概念図。 第３実施形態に係る書き込み動作のフローチャート。 第３実施形態に係る選択テーブルの概念図。 第３実施形態に係る書き込み動作のフローチャート。 第３実施形態に係る選択テーブルの概念図。 第３実施形態に係る書き込み動作のフローチャート。 第３実施形態に係る選択テーブルの概念図。 第３実施形態に係る書き込み動作のフローチャート。 第３実施形態に係るメモリシステムのブロック図。 第４実施形態に係るメモリセルの閾値分布を示すグラフ。 第４実施形態に係るメモリセルの閾値分布を示すグラフ。 第４実施形態に係る書き込み動作のフローチャート。 第４実施形態に係るＮＡＮＤストリングの回路図。 第４実施形態に係るＮＡＮＤストリングの回路図。 第４実施形態に係るＮＡＮＤストリングの回路図。 第５実施形態に係るＮＡＮＤストリングの回路図。 第５実施形態に係るメモリセルアレイの断面図。 第１乃至第５実施形態の変形例に係るメモリセルアレイの回路図。 第１乃至第５実施形態の変形例に係るメモリシステムの動作を示すダイアグラム。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 半導体記憶装置の構成について
まず、本実施形態に係る半導体記憶装置の構成について説明する。
１．１．１ 半導体記憶装置の全体構成について
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１（１１−０〜１１−３）、ドライバ回路１２、センスアンプ１３、ビット線／ソース線ドライバ（ＢＬ／ＳＬドライバ）１４、電圧発生回路１５、コマンドレジスタ１６、及び制御部１７を備えている。
メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（本例では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１８の集合である複数（本例では４個）のメモリグループＧＰ（ＧＰ０〜ＧＰ３）を備えている。もちろん、メモリセルアレイ１０内のブロック数及びブロックＢＬＫ内のメモリグループ数は任意である。
ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に対応付けて設けられる。そして対応するブロックＢＬＫのロウ方向を選択する。
ドライバ回路１２は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１に供給する。この電圧が、ロウデコーダ１１によってメモリセルに印加される。
センスアンプ１３は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。
ＢＬ／ＳＬドライバ１４は、データの書き込み、読み出し、及び消去に必要な電圧を、後述するビット線及びソース線に印加する。
電圧発生回路１５は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをドライバ回路１２及びＢＬ／ＳＬドライバ１４に供給する。
コマンドレジスタ１６は、外部から入力されたコマンドを保持する。
制御部１７は、コマンドレジスタ１６内に保持されたコマンドに基づいて、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。
１．１．２ メモリセルアレイ１０について
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、ブロックＢＬＫ０の回路図である。ブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有している。
図示するように、ブロックＢＬＫ０は４つのメモリグループＧＰを含む。また各々のメモリグループＧＰは、ｎ個（ｎは自然数）のＮＡＮＤストリング１８を含む。
ＮＡＮＤストリング１８の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び読み出し時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
また、本実施形態に係る構成では、各ＮＡＮＤストリング１８において、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間にその電流経路が直列接続されるようにして、ダミートランジスタＤＴＤが設けられている。更に、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、その電流経路が直列接続されるようにして、ダミートランジスタＤＴＳが設けられている。ダミートランジスタＤＴＤ、ＤＴＳは、メモリセルトランジスタＭＴと同様の構成を有しているが、データの記憶用には用いられず、データの書き込み時及び読み出し時にはオン状態とされる。
メモリグループＧＰ０〜ＧＰ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ３では、それぞれＢＧ０〜ＢＧ３）に共通接続され、ダミートランジスタＤＴＤ、ＤＴＳの制御ゲートはそれぞれダミーワード線ＷＬＤＤ、ＷＬＤＳに共通接続されている。
すなわち、ワード線ＷＬ０〜ＷＬ７、バックゲート線ＢＧ、及びダミーワード線ＷＬＤＤ、ＷＬＤＳは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ０〜ＧＰ３毎に独立している。
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１８のうち、同一列にあるＮＡＮＤストリング１８の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１８を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬ（ＳＬ０、ＳＬ１）に接続されている。本実施形態では、メモリグループＧＰ０、ＧＰ１の選択トランジスタＳＴ２はソース線ＳＬ０に共通に接続され、メモリグループＧＰ２、ＧＰ３の選択トランジスタＳＴ２はソース線ＳＬ１に共通に接続される。ソース線ＳＬ０とＳＬ１は互いに電気的に分離され、ＢＬ／ＳＬドライバ１４によってそれぞれ独立して制御される。また、ソース線ＳＬ０、ＳＬ１はそれぞれ、異なるブロック間で共通に接続される。
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去されることが出来る。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
次に、メモリセルアレイ１０の三次元積層構造につき、図３及び図４を用いて説明する。図３及び図４は、メモリセルアレイ１０の斜視図及び断面図である。
図示するようにメモリセルアレイ１０は、半導体基板２０上に設けられている。そしてメモリセルアレイ１０は、半導体基板２０上に順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７及びダミートランジスタＤＴＤ、ＤＴＳとして機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１、ＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
バックゲートトランジスタ層Ｌ１は、バックゲート導電層２１を有する。バックゲート導電層２１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、ブロックＢＬＫ毎に分断されている。バックゲート導電層２１は、例えば多結晶シリコンによって形成される。バックゲート導電層２１は、バックゲート線ＢＧとして機能する。
またバックゲート導電層２１は、図４に示すようにバックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。
メモリセルトランジスタ層Ｌ２は、バックゲート導電層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層２３ａ〜２３ｄ及びダミーワード線導電層２３ｅを有する。導電層２３ａ〜２３ｅは、層間絶縁層（図示せず）を挟んで積層されている。導電層２３ａ〜２３ｅは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。導電層２３ａ〜２３ｅは、例えば多結晶シリコンで形成される。導電層２３ａはメモリセルトランジスタＭＴ３、ＭＴ４の制御ゲート（ワード線ＷＬ３、ＷＬ４）として機能し、導電層２３ｂはメモリセルトランジスタＭＴ２、ＭＴ５の制御ゲート（ワード線ＷＬ２、ＷＬ５）として機能し、導電層２３ｃはメモリセルトランジスタＭＴ１、ＭＴ６の制御ゲート（ワード線ＷＬ１、ＷＬ６）として機能し、導電層２３ｄはメモリセルトランジスタＭＴ０、ＭＴ７の制御ゲート（ワード線ＷＬ０、ＷＬ７）として機能する。また、導電層２３ｅはダミートランジスタＤＴＤ、ＤＴＳの制御ゲート（ダミーワード線ＷＬＤＤ、ＷＬＤＳ）として機能する。
またメモリセルトランジスタ層Ｌ２は、図４に示すように、メモリホール２４を有する。メモリホール２４は、導電層２３ａ〜２３ｅを貫通するように形成されている。メモリホール２４は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。
更にバックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図４に示すように、ブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６を有する。半導体層２６は、ＮＡＮＤストリング１８のボディ（各トランジスタのバックゲート）として機能する。
ブロック絶縁層２５ａは、図４に示すように、バックゲートホール２２及びメモリホール２５に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層２５ｂは、ブロック絶縁層２５ａの側面に、所定の厚みをもって形成されている。トンネル絶縁層２５ｃは、電荷蓄積層２５ｂの側面に、所定の厚みをもって形成されている。半導体層２６は、トンネル絶縁層２５ｃの側面に接するように形成されている。半導体層２６は、バックゲートホール２２及びメモリホール２４を埋めるように形成されている。
半導体層２６は、ロウ方向からみてＵ字状に形成されている。すなわち半導体層２６は、半導体基板２０の表面に対して垂直方向に延びる一対の柱状部２６ａと、一対の柱状部２６ａの下端を連結する連結部２６ｂとを有する。
ブロック絶縁層２５ａ及びトンネル絶縁層２５ｃは、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層２５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層２６は、多結晶シリコンで形成される。これらのブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６は、メモリトランジスタＭＴ及びダミートランジスタＤＴＤ、ＤＴＳとして機能するＭＯＮＯＳ型トランジスタを形成する。
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層２５ｃは、連結部２６ｂを取り囲むように形成されている。バックゲート導電層２１は、連結部２６ｂを取り囲むように形成されている。
また上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層２５ｃは、柱状部２６ａを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。ワード線導電層２３ａ〜２３ｄは、ブロック絶縁層２５ａ〜２５ｃ及び柱状部２６ａを取り囲むように形成されている。
選択トランジスタ層Ｌ３は、図３及び図４に示すように、導電層２７ａ及び２７ｂを有する。導電層２７ａ及び２７ｂは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層２７ａと、一対の導電層２７ｂは、カラム方向に交互に配置されている。導電層２７ａは一方の柱状部２６ａの上層に形成され、導電層２７ｂは他方の柱状部２６ａの上層に形成されている。
導電層２７ａ及び２７ｂは、多結晶シリコンで形成される。導電層２７ａは、選択トランジスタＳＴ２のゲート（セレクトゲート線ＳＧＳ）として機能し、導電層２７ｂは、選択トランジスタＳＴ１のゲート（セレクトゲート線ＳＧＤ）として機能する。
選択トランジスタ層Ｌ３は、図４に示すように、ホール２８ａ及び２８ｂを有する。ホール２８ａ及び２８ｂは、それぞれ導電層２７ａ及び２７ｂを貫通する。またホール２８ａ及び２８ｂは、それぞれメモリホール２４と整合する。
選択トランジスタ層Ｌ３は、図４に示すように、ゲート絶縁層２９ａ及び２９ｂ、並びに半導体層３０ａ及び３０ｂを備えている。ゲート絶縁層２９ａ及び２９ｂは、それぞれホール２８ａ及び２８ｂに面する側壁に形成されている。半導体層３０ａ及び３０ｂは、それぞれゲート絶縁層２９ａ及び２９ｂに接するように、半導体基板２０の表面に対して垂直方向に延びる柱状に形成されている。
ゲート絶縁層２９ａ及び２９ｂは、例えば酸化シリコン（ＳｉＯ２）で形成される。半導体層３０ａ及び３０ｂは、例えば多結晶シリコンで形成される。
上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層２９ａは、柱状の半導体層３０ａを取り囲むように形成されている。導電層２７ａは、ゲート絶縁層２９ａ及び半導体層３０ａを取り囲むように形成されている。また、ゲート絶縁層２９ｂは、柱状の半導体層３０ｂを取り囲むように形成されている。導電層２７ｂは、ゲート絶縁層２９ｂ及び半導体層３０ｂを取り囲むように形成されている。
配線層Ｌ４は、図３及び図４に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層３１、プラグ層３２、及びビット線層３３を有する。
ソース線層３１は、ロウ方向に延びる板状に形成されている。ソース線層３１は、カラム方向に隣接する一対の半導体層２７ａの上面に接するように形成されている。プラグ層３２は、半導体層２７ｂの上面に接し、半導体基板２０の表面に対して垂直方向に延びるように形成されている。ビット線層３３は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層３３は、プラグ層３２の上面に接するように形成されている。ソース線層３１、プラグ層３２、及びビット線層３３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層３１は、図１及び図２で説明したソース線ＳＬとして機能し、ビット線層３３は、ビット線ＢＬとして機能する。
図３及び図４に示すＮＡＮＤストリング１８の等価回路を図５に示す。図示するようにＮＡＮＤストリング１８は、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、ダミートランジスタＤＴＤ、ＤＴＳ、及びバックゲートトランジスタＢＴを備えている。前述の通り、メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に直列に接続されている。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に直列接続されている。ダミートランジスタＤＴＤは、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間に直列接続されている。ダミートランジスタＤＴＳは、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間に直列接続されている。データの読み出し時において、ダミートランジスタＤＴＤ、ＤＴＳ及びバックゲートトランジスタＢＴは常にオン状態とされる。書き込み時においては、必要に応じてオン状態とされる。
メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、ダミートランジスタＤＴＤ、ＤＴＳの制御ゲートはダミーワード線ＷＬＤＤ、ＷＬＤＳに接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧに接続されている。そして、図３においてロウ方向に沿って配列された複数のＮＡＮＤストリング１８の集合が、図２で説明したメモリグループＧＰに相当する。
１．１．３ ロウデコーダ１１について
次に、ロウデコーダ１１の構成について説明する。ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に関連づけて設けられ、ブロックＢＬＫ０〜ＢＬＫ３を選択または非選択とするために設けられる。図６は、ロウデコーダ１１−０及びドライバ回路１２の構成を示している。なお、ロウデコーダ１１−１〜１１−３の構成もロウデコーダ１１−０と同様である。
図示するようにロウデコーダ１１は、ブロックデコーダ４０及び高耐圧ｎチャネルＭＯＳトランジスタ５０〜５４（５０−０〜５０−７、５１−０〜５１−３、５２−０〜５２−３、５３−０〜５３−３、５４−０〜５４−３）、５５〜５７を備えている。
＜ブロックデコーダ４０について＞
ブロックデコーダ４０は、データの書き込み、読み出し、及び消去時において、例えば制御部１７から与えられるブロックアドレスをデコードする。そして、デコード結果に応じて、信号ＴＧ及びＲＤＥＣＡＤｎを生成する。より具体的には、ブロックアドレスが、当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を指す場合、信号ＴＧをアサート（本例では“Ｈ”レベル）し、信号ＲＤＥＣＡＤｎをネゲート（本例では“Ｌ”レベル、例えば負電位ＶＢＢ）する。アサートされた信号ＴＧの電圧は、書き込み時にはＶＰＧＭＨ、読み出し時にはＶＲＥＡＤＨ、及び消去時にはＶddaである。これらの電圧については後述する。
また、ブロックアドレスが、当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を指さない場合、信号ＴＧをネゲート（本例では“Ｌ”レベル、例えばＶＳＳ（０Ｖ））し、信号ＲＤＥＣＡＤｎをアサート（本例では“Ｈ”レベル）する。
＜トランジスタ５０について＞
次に、トランジスタ５０について説明する。トランジスタ５０は、選択ブロックＢＬＫのワード線ＷＬに電圧を転送するためのものである。トランジスタ５０−０〜５０−７はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ７にそれぞれ接続され、ゲートに、対応するブロックデコーダ４０の信号ＴＧが与えられる。
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５０−０〜５０−７はオン状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７に接続される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５０−０〜５０−７はオフ状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７から分離される。
＜トランジスタ５１、５２について＞
次に、トランジスタ５１、５２について説明する。トランジスタ５１、５２は、セレクトゲート線ＳＧＤに電圧を転送するためのものである。トランジスタ５１−０〜５１−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端が信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、ゲートに信号ＴＧが与えられる。
またトランジスタ５２−０〜５２−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端がノードＳＧＤ＿ＣＯＭに接続され、ゲートに信号ＲＤＥＣＡＤｎが与えられる。ノードＳＧＤ＿ＣＯＭは、例えば負電圧ＶＢＢ等、選択トランジスタＳＴ１をオフ状態にする電圧である。
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５１−０〜５１−３はオン状態とされ、トランジスタ５２−０〜５２−３はオフ状態とされる。よって、選択ブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３は信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。
他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。よって、非選択ブロックＢＬＫ１〜ＢＬＫ３のセレクトゲート線ＳＧＤ０〜ＳＧＤ３はノードＳＧＤ＿ＣＯＭに接続される。
＜トランジスタ５３、５４について＞
トランジスタ５３、５４は、セレクトゲート線ＳＧＳに電圧を転送するためのものであり、その接続及び動作は、トランジスタ５１、５２においてセレクトゲート線ＳＧＤをセレクトゲート線ＳＧＳに入れ替えたものと等価である。
すなわち、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５３−０〜５３−３はオン状態とされ、トランジスタ５４−０〜５２−４はオフ状態とされる。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。
＜トランジスタ５５について＞
次に、トランジスタ５５について説明する。トランジスタ５５は、バックゲート線ＢＧに電圧を転送するためのものである。トランジスタ５５は、電流経路の一端が、対応するブロックＢＬＫ０のバックゲート線ＢＧ０に接続され、他端は信号線ＢＧＤに接続され、ゲートに信号ＴＧが与えられる。
従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５５はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５５はオフ状態とされる。
＜トランジスタ５６、５７について＞
次に、トランジスタ５６、５７について説明する。トランジスタ５６、５７は、ダミーワード線ＷＬＤＤ、ＷＬＤＳに電圧を転送するためのものである。トランジスタ５６は、電流経路の一端が、対応するブロックＢＬＫ０のダミーワード線ＷＬＤＤに接続され、他端は信号線ＣＧＤＤに接続され、ゲートに信号ＴＧが与えられる。またトランジスタ５７は、電流経路の一端が、対応するブロックＢＬＫ０のダミーワード線ＷＬＤＳに接続され、他端は信号線ＣＧＤＳに接続され、ゲートに信号ＴＧが与えられる。
従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５６、５７はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５６、５７はオフ状態とされる。
１．１．４ ドライバ回路１２について
次に、ドライバ回路１２の構成について説明する。ドライバ回路１２は、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ０〜ＳＧＳＤ３、ＣＧＤＤ、ＣＧＤＳ、及びＢＧＤの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
図６に示すようにドライバ回路１２は、ＣＧドライバ６０（６０−０〜６０−７）、ＳＧＤドライバ６１（６１−０〜６１−３）、ＳＧＳドライバ６２（６２−０〜６２−３）、電圧ドライバ６３、ＢＧドライバ６４、ＣＧＤＤドライバ６５、及びＣＧＤＳドライバ６６を備えている。
＜電圧ドライバ６３について＞
まず電圧ドライバ６３について説明する。電圧ドライバ６３は、ブロックデコーダ４０及びＣＧドライバ６０で使用する電圧ＶＲＤＥＣ及びＶＣＧＳＥＬを生成する。
電圧ＶＲＤＥＣはブロックデコーダ４０に供給される。そして、選択ブロックに対応するブロックデコーダ４０は、信号ＴＧとして電圧ＶＲＤＥＣを出力する。電圧ＶＣＧＳＥＬはＣＧドライバ６０に供給される。ＶＣＧＳＥＬは、データの書き込み時及び読み出し時において選択ワード線に印加すべき電圧ＶＰＧＭ、ＶＣＧＲＶ等である。
＜ＣＧドライバ６０について＞
次に、ＣＧドライバ６０について説明する。ＣＧドライバ６０−０〜６０−７はそれぞれ、信号線ＣＧ０〜ＣＧ７（ワード線ＷＬ０〜ＷＬ７）に、必要な電圧を転送する。
選択ワード線ＷＬに対応するＣＧドライバ６０は、プログラム時には電圧ＶＣＧＳＥＬ＝ＶＰＧＭを、対応する信号線ＣＧに転送する。また読み出し時には、電圧ＶＣＧＳＥＬ＝ＶＣＧＲＶを、対応する信号線ＣＧに転送する。そして、これらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、選択ワード線ＷＬに転送される。
また非選択ワード線に対応するＣＧドライバ６０は、プログラム時には電圧ＶＰＡＳＳまたは電圧ＶＩＳＯ（例えば０Ｖ）を、対応する信号線ＣＧに転送する。読み出し時には、電圧ＶＲＥＡＤを、対応する信号線ＣＧに転送する。そしてこれらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、非選択ワード線ＷＬに転送される。
また消去時においては、全ＣＧドライバ６０は、電圧Ｖera_wl（例えば０．５Ｖ）を、対応する信号線ＣＧに転送する。
なお、電圧ＶＰＡＳＳ及びＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、電圧ＶＩＳＯは、保持データに関わらずメモリセルトランジスタＭＴをオフさせる電圧である。信号ＴＧとして与えられる電圧ＶＰＧＭＨ、ＶＲＥＡＤＨ、及びＶddaはそれぞれ、電圧ＶＰＧＭ、ＶＲＥＡＤ、及びＶera_wlよりも大きい電圧であり、トランジスタ５０による電圧ＶＰＧＭ、ＶＲＥＡＤ、及びＶera_wlの転送を可能とする電圧である。
また、信号線ＣＧ０〜ＣＧ７は、各ブロックＢＬＫ間で共通とされても良い。すなわち、４つのブロックＢＬＫ０〜ＢＬＫ３のそれぞれに属する４本のワード線ＷＬ０が、対応するロウデコーダ１１−０〜１１−３のトランジスタ５０−０を介して、同一のＣＧドライバ６０−０で駆動されても良い。その他の信号線ＣＧ１〜ＣＧ７も同様である。このことは、その他の配線ＳＧＤＤ、ＳＧＳＤ、ＢＧＤ、ＣＧＤＤ、ＣＧＤＳに関しても同様である。以下では、そのような場合を例に説明する。
＜ＳＧＤドライバ６１について＞
次に、ＳＧＤドライバ６１について説明する。ＳＧＤドライバ６１−０〜６１−３はそれぞれ、信号線ＳＧＤＤ０〜ＳＧＤＤ３（セレクトゲート線ＳＧＤ０〜ＳＧＤ３）に、必要な電圧を転送する。
ＳＧＤドライバ６１が、選択セルを含むＮＡＮＤストリング１８に対応する場合、当該ＳＧＤドライバ６１は、電圧ＶＳＧを出力する。この電圧は、対応するトランジスタ５１の電流経路を介して、対応するセレクトゲート線ＳＧＤに転送される。電圧ＶＳＧは、読み出し時において選択トランジスタＳＴ１をオンさせ、書き込み時には、書き込みデータに応じて選択トランジスタＳＴ１をオンさせる電圧である。
消去時には、ＳＧＤドライバ６１は、ＧＩＤＬ（gate induced drain leakage）を発生させるために必要な、比較的高い電圧を出力する。消去時の動作については、第２実施形態以降で詳細に説明する。
＜ＳＧＳドライバ６２について＞
次に、ＳＧＳドライバ６２について説明する。ＳＧＳドライバ６２−０〜６２−３はそれぞれ、信号線ＳＧＳＤ０〜ＳＧＳＤ３（セレクトゲート線ＳＧＳ０〜ＳＧＳ３）に、必要な電圧を転送する。
ＳＧＳドライバ６２が、選択セルを含むＮＡＮＤストリング１８に対応する場合、データの読み出し時には電圧ＶＳＧを出力する。この電圧は、対応するトランジスタ５３の電流経路を介して、対応するセレクトゲート線ＳＧＳに転送される。電圧ＶＳＧは、読み出し時において選択トランジスタＳＴ２をオンさせる。また書き込み時にはトランジスタ５４がオン状態とされ、負電圧ＶＢＢが、対応するセレクトゲート線ＳＧＳに転送される。
消去時には、ＳＧＳドライバ６２は、ＧＩＤＬを発生させるために必要な、比較的高い電圧を出力する。消去時の動作については、第２実施形態で詳細に説明する。
＜ＣＧＤＤドライバ６５、ＣＧＤＳドライバ６６、及びＢＧドライバ６４について＞
次に、ＣＧＤＤドライバ６５、ＣＧＤＳドライバ６６、及びＢＧドライバ６４について説明する。ドライバ６４、６５、６６は、データの書き込み時には電圧ＶＰＡＳＳを出力し、読み出し時には電圧ＶＲＥＡＤを出力する。これらの電圧は、トランジスタ５５、５６、５７の電流経路を介してバックゲート線ＢＧ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに転送される。
これらのドライバ６４〜６５の消去時における動作も、第２実施形態以降で詳細に説明する。
１．１．５ 電圧発生回路１５について
電圧発生回路１５は複数のチャージポンプ回路を備えている。そして電圧発生回路１５は、書き込み時には電圧ＶＰＧＭＨ、ＶＰＧＭ、ＶＰＡＳＳを発生し、読み出し時には電圧ＶＲＥＡＨ、ＶＲＥＡＤ、ＶＣＧＲＶを発生し、消去時には電圧Ｖeraを発生する。
１．２ 半導体記憶装置１の動作について
次に、上記構成のＮＡＮＤ型フラッシュメモリ１の動作について簡単に説明する。
１．２．１ 読み出し動作について
まず、データの読み出し動作につき、図７を用いて説明する。図７は、読み出し動作時における各配線の電位を示すタイミングチャートである。
図７に示すように、まずＣＧドライバ６０が電圧ＶＣＧＲＶ、ＶＲＥＡＤを発生する。電圧ＶＣＧＲＶは選択ワード線に印加すべき電圧であり、読み出したいデータ（閾値レベル）に応じた電圧である（ＶＲＥＡＤ＞ＶＣＧＲＶ）。
選択ブロックに対応するロウデコーダ１１ではトランジスタ５０がオン状態とされるので、これらの電圧ＶＣＧＲＶ及びＶＲＥＡＤがワード線ＷＬに転送される。他方、非選択ブロックでは、対応するトランジスタ５０はオフ状態であるので、ワード線ＷＬは電気的にフローティングとされる。
次に、セレクトゲート線ＳＧＤ、ＳＧＳに電圧が転送される。選択ブロックの選択メモリグループでは、トランジスタ５１、５３によって、電圧ＶＳＧ（例えば４Ｖ）がセレクトゲート線ＳＧＤ、ＳＧＳに転送される。これにより選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。選択ブロックの非選択メモリグループでは、トランジスタ５１、５３によって、電圧ＶＢＢがセレクトゲート線ＳＧＤ、ＳＧＳに転送される。これにより選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる。更に非選択ブロックでは、トランジスタ５２、５４によって、電圧ＶＢＢがセレクトゲート線ＳＧＤ、ＳＧＳに転送される。これにより選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる。
またソース線ＳＬはＶＳＳ（０Ｖ）とされ、ビット線ＢＬには例えばＶＢＬ（０．５Ｖ）が印加される。
以上により、選択メモリセルの制御ゲートには電圧ＶＣＧＲＶが印加され、その電流経路はビット線ＢＬ及びソース線ＳＬに電気的に接続される。もし選択メモリセルがオン状態となれば、電流がビット線ＢＬからソース線ＳＬに流れる。この電流をセンスアンプ１３が検知することで、読み出し動作が行われる。
１．２．２ 書き込み動作について
次に、書き込み動作につき図８を用いて説明する。図８は、書き込み動作時における各配線の電位を示すタイミングチャートである。
図８に示すように、まずセンスアンプ１３が、各ビット線ＢＬに書き込みデータを転送する。電荷蓄積層に電荷を注入して閾値を上昇させる場合には“Ｌ”レベル（例えばＶＳＳ＝０Ｖ）がビット線ＢＬに印加され、そうでない場合には“Ｈ”レベル（例えばＶＤＤ＝２．５Ｖ）が印加される。またソース線ＳＬには、ドライバ１４によって例えば２．５Ｖが印加される。
またロウデコーダ１１では、ブロックデコーダ４０によりブロックアドレスＢＡがデコードされて、選択ブロックではＴＧ＝“Ｈ”レベルとされ、ロウデコーダ１１のトランジスタ５０、５１、５３がオン状態とされる。また、非選択ブロックに対応するロウデコーダ１１においては、ＴＧ＝“Ｌ”レベル（例えばＶＢＢ）とされ、トランジスタ５０、５１、５３がオフ状態、トランジスタ５２、５４がオン状態とされる。
従って、非選択ブロックでは、トランジスタ５２、５４により、セレクトゲート線ＳＧＤ、ＳＧＳには負電圧ＶＢＢが転送され、選択トランジスタＳＴ１、ＳＴ２は共にカットオフされる。
他方、選択ブロックでは、ＳＧＤドライバ６１及びＳＧＳドライバ６２により、選択ページを含むメモリグループに対応するセレクトゲート線ＳＧＤには電圧ＶＳＧ（例えば４Ｖ）が転送され、セレクトゲート線ＳＧＳには負電圧ＶＢＢが転送される。よって、当該メモリグループでは、選択トランジスタＳＴ１がオン状態、ＳＴ２がオフ状態となる。その他のメモリグループに対応するセレクトゲート線ＳＧＤ及びＳＧＳには、負電圧ＶＢＢが転送される。よって、これらのメモリグループでは、選択トランジスタＳＴ１、ＳＴ２は共にオフ状態となる。
その後、電圧ＶＳＧが４Ｖから２．５Ｖ程度に低下される。この電圧は、ビット線ＢＬに“Ｌ”データが転送されている場合には選択トランジスタＳＴ１をオンさせ、“Ｈ”データが転送されている場合にはカットオフさせる電圧である。
そして、ＣＧドライバ６０が各信号線ＣＧに電圧を転送する。すなわち、選択ワード線に対応するＣＧドライバ６０はＶＰＧＭを転送し、非選択ワード線に対応するＣＧドライバ６０はＶＰＡＳＳ（またはＶＩＳＯ）を転送する。ＶＰＧＭは、電荷蓄積層に電荷を注入するための高電圧である。またＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタをオンさせる電圧である（但しＶＰＡＳＳ＜ＶＰＧＭ）。ＶＩＳＯは、保持データに関わらずメモリセルトランジスタをオフさせる電圧である（ＶＩＳＯ＜ＶＰＡＳＳ）。すると、選択ブロックではトランジスタ５０がオン状態とされているので、これらの電圧がワード線ＷＬ０〜ＷＬ７に転送される。他方、非選択ブロックではトランジスタ５０がオフ状態とされているので、これらの電圧はワード線ＷＬには転送されない。すなわち、非選択ブロックのワード線ＷＬ０〜ＷＬ７は電気的にフローティングの状態となる。
以上により、選択メモリセルでは、制御ゲートに電圧ＶＰＧＭが印加され、チャネルが０Ｖとされる。これにより、電荷蓄積層に電荷が注入されて、選択メモリセルの閾値レベルが上昇する。非選択メモリセルでは、チャネルが電気的にフローティングとされて、その電位は周囲とのカップリングにより上昇する。これにより選択メモリセルの閾値レベルは変化しない。以下では、電荷蓄積層に電荷を注入する動作を“プログラム”と呼ぶことがある。
以上のようにして、いずれかのメモリグループにおいて同一のワード線ＷＬに接続された複数のメモリセルトランジスタ（ページ）に対して、データが一括して書き込まれる。
１．２．３ 書き込み動作モードについて
上記１．２．２で説明した書き込み動作は、書き込むべきデータのサイズに応じて、複数のページに対して連続して実行される。その際、どのような順序で複数のページにデータを書き込むかにつき、本実施形態に係るＮＡＮＤ型フラッシュメモリ１は、２つの動作モードを有している。以下、本動作モードにつき説明する。
１．２．３．１ 第１書き込みモード
まず、第１書き込みモードについて説明する。本明細書では、第１書き込みモードを「ＷＬインクリメントモード」と呼ぶことがある。第１書き込みモードは、まずいずれかのメモリグループＧＰ内でワード線を順次選択し、当該メモリグループＧＰにおいて全てのワード線が選択されると、別のメモリグループＧＰを選択する方式である。
図９は、第１書き込みモードによる書き込み動作の流れを示すフローチャートである。図示するように、ＮＡＮＤ型フラッシュメモリ１では、外部のコントローラから受信したロウアドレスに対応するいずれかのセレクトゲート線ＳＧＤｉ（ｉは自然数であり、本例では０〜３のいずれか）及びワード線ＷＬｊ（ｊは自然数であり、本例では０〜７のいずれか）が選択される（ステップＳ１０、Ｓ１１）。そして、図８を用いて説明したようにして、ページ単位でデータがプログラムされる（ステップＳ１２）。
データの書き込み時においてワード線ＷＬは、ＮＡＮＤストリング１８においてセレクトゲート線ＳＧＳに近いものから順に選択される。従って、次にデータを書き込む際には、ワード線ＷＬ（ｊ＋１）が選択されて（ステップＳ１４、Ｓ１１）、プログラムが実行される（ステップＳ１２）。
但し、ＮＡＮＤストリング１８においてセレクトゲート線ＳＧＤに最も近いワード線までデータが書き込まれた場合、つまり本例ではワード線ＷＬ７にデータが書き込まれた際には（ステップＳ１３、ＹＥＳ）、別のメモリグループＧＰが選択される（ステップＳ１６）。すなわち、セレクトゲート線ＳＧＤ（ｉ＋１）が選択されて（ステップＳ１６、Ｓ１０）、ステップＳ１１以降の動作が繰り返される。
メモリグループＧＰ０〜ＧＰ３の全てにデータが書き込まれた後は、必要に応じて別のブロックにデータが書き込まれる（ステップＳ１７）。
図１０はブロックＢＬＫ０の回路図であり、図中の矢印は、第１書き込みモードによるデータの書き込み順序を示している。図示するように、まずセレクトゲート線ＳＧＤ０が選択された状態で、ワード線ＷＬ０が選択されて、当該ページにデータが書き込まれる。引き続き、ワード線アドレス（ページアドレス）がインクリメントされることにより、ワード線ＷＬ１〜ＷＬ７が順次選択されて、これらのページにデータが書き込まれる。
メモリグループＧＰ０のワード線ＷＬ７に接続されたメモリセルへデータが書き込まれた後は、次にメモリグループＧＰ１が選択される。すなわち、セレクトゲート線ＳＧＤ１が選択される。そして、セレクトゲート線ＳＧＤ１が選択された状態で、ワード線ＷＬ０〜ＷＬ７が順次選択されて、これらのページにデータが書き込まれる。
その後、同様にしてメモリグループＧＰ２、ＧＰ３が順次選択されて、ページ単位でデータが書き込まれる。他のブロックＢＬＫ１〜ＢＬＫ３についても同様である。
１．２．３．２ 第２書き込みモード
次に、第２書き込みモードについて説明する。本明細書では、第２書き込みモードを「ストリングインクリメント（string increment）モード」と呼ぶことがある。第２書き込みモードは、あるブロック内において、あるワード線を、全メモリグループＧＰにつき順次選択し、全てのメモリグループにつき当該ワード線が選択されると、次のワード線を選択する方式である。
図１１は、第２書き込みモードによる書き込み動作の流れを示すフローチャートである。図示するように、ＮＡＮＤ型フラッシュメモリ１では、外部のコントローラから受信したロウアドレスに対応するいずれかのセレクトゲート線ＳＧＤｉ及びワード線ＷＬｊが選択される（ステップＳ１０、Ｓ１１）。そして、図８を用いて説明したようにして、ページ単位でデータがプログラムされる（ステップＳ１２）。
第２書き込みモードでは、次にメモリグループＧＰ（ｉ＋１）のワード線ＷＬｊが選択されて（ステップＳ１６、Ｓ１０）、プログラムが実行される（ステップＳ１２）。
但し、当該ワード線ＷＬｊにつき全てのメモリグループにデータが書き込まれた場合、つまり本例ではメモリグループＧＰ０〜ＧＰ４における全ワード線ＷＬｊにデータが書き込まれた際には（ステップＳ１５、ＹＥＳ）、次のワード線が選択される（ステップＳ１４）。すなわち、ワード線ＷＬ（ｊ＋１）が選択されて（ステップＳ１４、Ｓ１１）、ステップＳ１０以降の動作が繰り返される。
メモリグループＧＰ０〜ＧＰ３の全てにデータが書き込まれた後は、必要に応じて別のブロックにデータが書き込まれる（ステップＳ１７）。
図１２はブロックＢＬＫ０の回路図であり、図中の矢印は、第２書き込みモードによるデータの書き込み順序を示している。図示するように、まずセレクトゲート線ＳＧＤ０が選択された状態で、ワード線ＷＬ０が選択されて、当該ページにデータが書き込まれる。その後、ワード線ＷＬ０が選択された状態で、ストリングアドレス（メモリグループＧＰを指定するアドレス、すなわちセレクトゲート線ＳＧＤを選択するアドレス）がインクリメントされることにより、メモリグループＧＰ１〜ＧＰ３が順次選択されて、これらのページにデータが書き込まれる。つまり、次にメモリグループＧＰ１のワード線ＷＬ０が選択されて、当該ページにデータがプログラムされ、次にメモリグループＧＰ２のワード線ＷＬ０が選択されて、当該ページにデータがプログラムされ、最後にメモリグループＧＰ３のワード線ＷＬ０が選択されて、当該ページにデータがプログラムされる。
メモリグループＧＰ３のワード線ＷＬ０にデータがプログラムされると、次にワード線ＷＬ１が選択される。そして、ワード線ＷＬ１が選択された状態でセレクトゲート線ＳＧＤ０〜ＳＧＤ３が順次選択される。
その後も同様にして、ワード線ＷＬ２〜ＷＬ７が順次選択されて、ページ単位でデータが書き込まれる。他のブロックＢＬＫ１〜ＢＬＫ３についても同様である。
１．３ 本実施形態に係る効果
本実施形態に係る構成であると、半導体記憶装置の動作信頼性を向上出来る。本効果につき、以下説明する。
三次元積層型ＮＡＮＤ型フラッシュメモリでは、１つのブロック内に複数のＮＡＮＤストリング１８が設けられ、また１本のビット線に複数のＮＡＮＤストリング１８が接続される。
本実施形態では、このような構成のＮＡＮＤ型フラッシュメモリのページアドレスのインクリメント方法として、２つの方法を用いている。すなわち、ＷＬインクリメントモード（第１書き込みモード）及びストリングインクリメントモード（第２書き込みモード）である。
ＷＬインクリメントモードでは、まずセレクトゲート線を共通にする複数のＮＡＮＤストリング１８内のワード線アドレスをインクリメントする。そしてワード線アドレスが最終アドレスに達すると、同一ブロック内のストリングアドレスをインクリメントする。先述の通り、ストリングアドレスはセレクトゲート線を選択するアドレスであり、同一のビット線に接続された複数のＮＡＮＤストリング１８のいずれかを選択するためのアドレスである。
他方、ストリングインクリメントモードでは、まず同一ブロック内のストリングアドレスをインクリメントする。そしてストリングアドレスが最終アドレスに達すると、ワード線アドレスをインクリメントする。
この２つの方法はそれぞれユニークな利点を有する。図１３及び図１４は共にあるブロックの回路図であり、１本のビット線ＢＬに接続される複数のＮＡＮＤセルを示している。また図１３及び図１４では、１ブロック内にメモリグループが１２個含まれ、ワード線の本数が４８本である場合を示しており、それぞれＷＬインクリメントモード及びストリングインクリメントモードで書き込みを行っている様子を示している。また図中の斜線で囲った領域は、既にデータが書き込まれたメモリセルトランジスタを示し、また図中の矢印はデータが書き込まれる順番を示す。図示するように、同一ブロック内においては、ＮＡＮＤストリング間でワード線ＷＬは共通に接続されている。しかし、セレクトゲート線ＳＧＤ、ＳＧＳは互いに独立して選択される。
まず図１３に示すように、ＷＬインクリメントモードでは、ＮＡＮＤストリング毎にデータが書き込まれる。従って、ＮＡＮＤストリング単位（メモリグループ単位）での消去が可能である。言い換えれば、データの消去単位をブロックと定義すれば、ブロックサイズを様々なサイズに変更することが出来、その際、従来に比べて小さなブロックサイズで消去が可能となる。
これに対してストリングインクリメントモードでは、図１４に示すようにワード線毎にデータが書き込まれる。つまり、あるメモリセルトランジスタＭＴに対してデータを書き込む際、選択ワード線よりもドレイン側の非選択ワード線（図１４の例ではＷＬ２〜ＷＬ４７）に接続されたメモリセルトランジスタＭＴにはデータは書き込まれていない。従って、プログラムディスターブ（program disturb）を抑制して、データの書き込み信頼性を向上出来る。
このような利点を有する２つの書き込みモードを適切に適用することで、ＮＡＮＤ型フラッシュメモリ１の動作信頼性を、より向上出来る。
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態におけるデータの消去方法に関するものである。
２．１ 消去方法の原理について
まず、本実施形態に係る三次元積層型のＮＡＮＤ型フラッシュメモリ１における、データの消去原理について図１５を用いて説明する。図１５はＮＡＮＤストリングの一部領域の断面図であり、ソース線ＳＬまたはビット線ＢＬと、ＮＡＮＤストリング１８のピラー部分（メモリセルのチャネルが形成される領域）とを示している。図中の「ＳＧ」は、セレクトゲート線ＳＧＤまたはＳＧＳである。
三次元積層型のＮＡＮＤ型フラッシュメモリでは、半導体基板上に二次元的にメモリセルが形成された平面ＮＡＮＤ型フラッシュメモリと異なり、消去電圧Ｖeraを印加可能なウェルが存在しない。また、ピラーはintrinsic型のシリコンで形成される。従って、データを消去する際には、セレクトゲート端でＧＩＤＬを起こすことによりホールを発生させる。ＧＩＤＬにより発生されたホール−電子対のうち、ホールは、電圧の低いピラー内に入っていく。そのため、ピラーの電位は消去電圧Ｖeraまで上昇する。そして、ワード線ＷＬの電位を低電位に設定することで、データが消去される。
２．２ 本実施形態に係る消去方法について
本実施形態に係るＮＡＮＤ型フラッシュメモリ１は、２つの消去方式を適用することが出来る。これらの方式は、第１実施形態で説明した通り、ブロック単位での消去（第１消去方法）と、ブロックサイズ未満の単位（サブブロック単位）での消去（第２消去方法）である。以下、この２つの方式について説明する。
２．２．１ 第１消去方式について
まず、第１消去方式について説明する。本方式は、データをブロック単位で消去するものである。図１６は、２つのブロックの断面図であり、１本のビット線ＢＬに接続される複数のＮＡＮＤセルを示している。
まず選択ブロックについて説明する。選択ブロックでは、ＣＧドライバ６０によって、電圧Ｖera_wl（例えば０．５Ｖ）が全ワード線ＷＬ０〜ＷＬ７に転送される。また、ＳＧＤドライバ６１及びＳＧＳドライバ６２によって、電圧ＶＳＧera（例えば１２Ｖであり、ＶＳＧera＜Ｖera）が全セレクトゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ０〜ＳＧＳ３に転送される。更にＣＧＤＤドライバ６５及びＣＧＤＳドライバ６６によって、電圧Ｖmid（例えば７Ｖであり、Ｖera_wl＜Ｖmid＜ＶＳＧera）が、全ダミーワード線ＷＬＤＤ、ＷＬＤＳに転送される。更に、ＢＬ／ＳＬドライバ１４が、ビット線ＢＬ及びソース線ＳＬ０、ＳＬ１に電圧Ｖera（例えば２０Ｖ）を印加する。これにより、セレクトゲート線ＳＧＤ、ＳＧＳ近傍でＧＩＤＬを発生させる。
次に、非選択ブロックについて説明する。非選択ブロックにおいても、ビット線ＢＬ及びソース線ＳＬ０、ＳＬ１は選択ブロックと共通であるから、これらにはＶeraが印加される。しかし非選択ブロックでは、ロウデコーダ１１において信号線ＴＧが“Ｌ”レベルとされる。従って、全ワード線ＷＬ０〜ＷＬ７、全セレクトゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ０〜ＳＧＳ３、全ダミーワード線ＷＬＤＤ、ＷＬＤＳは電気的にフローティングの状態とされる。これにより、ＧＩＤＬは発生しない。
上記により、同一ブロック内のデータは一括して消去される。
２．２．２ 第２消去方式について
次に第２消去方式について説明する。本方式は、データをサブブロック単位で、より具体的にはメモリグループＧＰ単位で消去するものである。図１７は、２つのブロックの断面図であり、１本のビット線ＢＬに接続される複数のＮＡＮＤセルを示している。図１７では特に、２つのメモリグループＧＰ単位で消去する場合を示している。
まず選択ブロックについて説明する。選択ブロックでは、ＣＧドライバ６０によって、電圧Ｖera_wl（例えば０．５Ｖ）が全ワード線ＷＬ０〜ＷＬ７に転送される。また、ＣＧＤＳドライバ６６によって、電圧Ｖmidがダミーワード線ＷＬＤＳに転送される。更にＣＧＤＤドライバ６５によって、電圧Ｖhigh（例えばＶeraと同じ２０Ｖ）がダミーワード線ＷＬＤＤに転送される。更に、選択ストリングに接続されたセレクトゲート線ＳＧＳには、ＳＧＳドライバ６２により電圧ＶＳＧeraが転送され、その他のセレクトゲート線ＳＧＤ、ＳＧＳには、ＳＧＤドライバ６１及びＳＧＳドライバ６２により電圧ＶＳＧinhibit1（例えば４Ｖ）が転送される。電圧ＶＳＧinhibit1は、ＧＩＤＬを生じさせない程度の大きさの電圧である。また、ＢＬ／ＳＬドライバ１４が、ビット線ＢＬに電圧Ｖeraを印加し、選択ストリングに接続されるソース線ＳＬに電圧Ｖeraを印加し、非選択ストリングに接続されるソース線ＳＬに電圧Ｖera_usl（＜Ｖera）を印加する。
以上の結果、電圧ＶＳＧeraが印加されたセレクトゲート線ＳＧＳ近傍においてＧＩＤＬが発生し、当該ＮＡＮＤストリングにおいてデータが消去される。これに対して、同一ブロック内のＮＡＮＤストリングであっても、セレクトゲート線ＳＧＳ、ＳＧＤの両方に電圧ＶＳＧinhibit1が印加されたＮＡＮＤストリングではＧＩＤＬが発生せず、データは消去されない。
次に、非選択ブロックについて説明する。第１消去方式と同様に、全ワード線ＷＬ０〜ＷＬ７はフローティングの状態とされる。また、ダミーワード線ＷＬＤＳには、ＣＧＤＳドライバ６６によって電圧Ｖmidが転送され、ダミーワード線ＷＬＤＤには、ＣＧＤＤドライバ６５によって電圧Ｖhighが転送される。更に、消去電圧Ｖeraが印加されるソース線に接続されたＮＡＮＤストリングでは、セレクトゲート線ＳＧＤに、ＳＧＤドライバ６１により電圧ＶＳＧinhibit2（＞ＶＳＧinhibit1、例えばＶeraと等しい２０Ｖ）が転送され、その他のセレクトゲート線ＳＧＤ、ＳＧＳには、ＳＧＤドライバ６１及びＳＧＳドライバ６２により電圧ＶＳＧinhibit1が転送される。電圧ＶＳＧinhibit2はＶＳＧinhibit1と同様、ＧＩＤＬを生じさせない程度の大きさの電圧である。
以上の結果、いずれのＮＡＮＤストリングにおいてもＧＩＤＬは発生せず、データは消去されない。
２．２．３ 書き込みモードとの関係について
次に、上記説明した第１、第２消去方式と、第１実施形態で説明した書き込みモードとの関係について、図１８を用いて説明する。図１８は、ＮＡＮＤ型フラッシュメモリ１のメモリセルアレイ１０のブロック図である。
図示するように、メモリセルアレイ１０はＮ個（Ｎは２以上の自然数）のブロックＢＬＫ０〜ＢＬＫＮを備えている。このうち、ブロックＢＬＫ０〜ＢＬＫ（ｍ−１）に対しては第１書き込みモード（ＷＬインクリメント）でデータが書き込まれ、ブロックＢＬＫｍ〜ＢＬＫＮに対しては第２書き込みモード（ストリングインクリメント）でデータが書き込まれる。
この際、第１書き込みモードでデータ書き込まれるブロックＢＬＫ０〜ＢＬＫＮ内のデータを消去する際には、サブブロック単位でデータを消去する第２消去方式（及び第１消去方式）が適用される。他方、第２書き込みモードでデータが書き込まれるブロックＢＬＫｍ〜ＢＬＫＮ内のデータを消去する際には、ブロック単位でデータを消去する第１消去方式が適用され、第２消去方式は適用されない。
２．３ 本実施形態に係る効果
上記のように、第１実施形態で説明した第１書き込みモードでデータを書き込んだ場合には、ブロック単位での消去だけでなく、サブブロック単位でのデータ消去が可能である。
他方、第２書き込みモードでデータを書き込んだ場合には、ブロック単位で消去することが望ましい。これは、複数のメモリグループＧＰにまたがってページアドレスが連続しているからである。そして、もしメモリグループＧＰ単位でデータを消去し、消去した領域にデータを書き込もうとした場合、ページアドレスによって当該領域を指定することが困難となるからである。
３．第３実施形態
次に、第３実施形態に係る半導体記憶装置及びコントローラについて説明する。本実施形態は、上記第１、第２実施形態で説明したＮＡＮＤ型フラッシュメモリ１を制御するコントローラに関するものである。
３．１ メモリシステムの構成について
３．１．１ メモリシステムの全体構成について
まず、本実施形態に係るメモリコントローラを含むメモリシステムの構成について説明する。
図示するようにメモリシステム１００は、ホスト機器１００、メモリコントローラ１２０、及びＮＡＮＤ型フラッシュメモリ１３０を備えている。
ホスト機器１１０は、メモリコントローラ１２０に対して命令を与えることでＮＡＮＤ型フラッシュメモリ１３０にアクセスする。そして、メモリコントローラ１２０を介して、ＮＡＮＤ型フラッシュメモリ１３０にデータを書き込み、ＮＡＮＤ型フラッシュメモリ１３０からデータを読み出し、またはＮＡＮＤ型フラッシュメモリ１３０のデータを消去する。ホスト機器１１０は、例えばパーソナルコンピュータ、デジタルカメラ、または携帯電話等である。
メモリコントローラ１２０は、ホスト機器１１０からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１３０に対して読み出し、書き込み、消去を命令する。また、ＮＡＮＤ型フラッシュメモリ１３０のメモリ空間を管理する。
ＮＡＮＤ型フラッシュメモリ１３０は、第１、第２実施形態で説明したメモリ１である。
メモリコントローラ２０とＮＡＮＤ型フラッシュメモリ３０は、例えば同一の半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。あるいは、ホスト機器１１０とメモリコントローラ１２０とが同一の電子機器を構成しても良く、その例は前述のパーソナルコンピュータ、デジタルカメラ、または携帯電話等である。
３．１．２ メモリコントローラ１２０の構成について
次に、上記メモリコントローラ１２０の構成について、引き続き図１９を用いて説明する。図示するようにメモリコントローラ１２０は、ホストインターフェイス回路１２１、内蔵メモリ１２２、プロセッサ（ＣＰＵ）１２３、バッファメモリ１２４、及びＮＡＮＤインターフェイス回路１２５を備えている。
ホストインターフェイス回路１２１は、ホストインターフェイスを介してホスト機器１１０と接続され、ホスト機器１１０との通信を司る。そして、ホスト機器１１０から受信した命令及びデータを、それぞれＣＰＵ１２３及びバッファメモリ１２４に転送する。またＣＰＵ１２３の命令に応答して、バッファメモリ１２４内のデータをホスト機器１１０へ転送する。
ＮＡＮＤインターフェイス回路１２５は、ＮＡＮＤインターフェイスを介してＮＡＮＤ型フラッシュメモリ１３０と接続され、ＮＡＮＤ型フラッシュメモリ１３０との通信を司る。そして、ＣＰＵ１２３から受信した命令をＮＡＮＤ型フラッシュメモリ１３０に転送し、また書き込み時にはバッファメモリ１２４内の書き込みデータをＮＡＮＤ型フラッシュメモリ１３０へ転送する。更に読み出し時には、ＮＡＮＤ型フラッシュメモリ１３０から読み出されたデータをバッファメモリ１２４へ転送する。
ＣＰＵ１２３は、メモリコントローラ１２０全体の動作を制御する。例えばホスト機器１１０から読み出し命令を受信した際には、それに従ってＮＡＮＤインターフェイスに基づく読み出し命令を発行する。書き込み及び消去の際も同様である。またＣＰＵ１２３は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１３０を管理するための様々な処理を実行する。
内蔵メモリ１２２は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ１２３の作業領域として使用される。そして内蔵メモリ１２２は、ＮＡＮＤ型フラッシュメモリを管理するためのファームウェアや、各種の管理テーブル等を保持する。
３．２ メモリコントローラ１２０の動作について
次に、メモリコントローラ１２０の動作について説明する。図２０は、データの書き込み時におけるメモリコントローラ１２０の動作を示すフローチャートである。なお、データの消去も同様の流れで行われる。
図示するように、メモリコントローラ２０は、ホストインターフェイス回路１２１において、ホスト機器１１０からの書き込み命令、アドレス、及び書き込みデータを受信する（ステップＳ３０）。するとＣＰＵ１２３は、当該データをＷＬインクリメントモードで書き込むべきか否かを判断する（ステップＳ３１）。
ＷＬインクリメントモードで書き込むと判断すると（ステップＳ３１、ＹＥＳ）、ＣＰＵ２３は第１書き込み命令を発行して、これをＮＡＮＤ型フラッシュメモリ１３０へ転送する（ステップＳ３２）。更に、アドレスとデータをＮＡＮＤ型フラッシュメモリ１３０へ転送する。受信された第１書き込み命令は、ＮＡＮＤ型フラッシュメモリ１３０においてコマンドレジスタ１６に保持される。これに応答して制御部１７は、ＷＬインクリメントモードに従ってデータを書き込む。
ストリングインクリメントモードで書き込むと判断すると（ステップＳ３１、ＮＯ）、ＣＰＵ２３は、第２書き込み命令を発行して、これをＮＡＮＤ型フラッシュメモリ１３０へ転送する（ステップＳ３３）。更に、アドレスとデータをＮＡＮＤ型フラッシュメモリ１３０へ転送する。受信された第２書き込み命令は、ＮＡＮＤ型フラッシュメモリ１３０においてコマンドレジスタ１６に保持される。これに応答して制御部１７は、ストリングインクリメントモードに従ってデータを書き込む。
３．３ 書き込みモードの選択方法について
次に、図２０のステップＳ３１で説明した判断方法の例の幾つかを説明する。
３．３．１ 第１の例について
まず、第１の例について説明する。図２１は、例えば内蔵メモリ１２２に保持される選択テーブルの概念図である。
図示するように選択テーブルは、ホスト機器１１０から受信される論理アドレスと、適用すべき書き込み方式及び消去方式との関係を保持している。図２１の例であると、論理アドレスが０ｘ００００〜０ｘ０ＦＦＦのメモリ空間は第１領域と定義され、ＷＬインクリメントモードとブロック消去方式またはサブブロック消去方式が適用される。論理アドレスが０ｘ１０００〜０ｘＦＦＦＦのメモリ空間は第２領域と定義され、ストリングインクリメントモードとブロック消去方式が適用される。
図２２は、ステップＳ２１の具体例である。図示するように、ＣＰＵ１２３は選択テーブルを参照する（ステップＳ４０）。そして、ホスト機器１１０から受信した論理アドレスが第１領域に対応するか否かを判断する（ステップＳ４１）。対応すれば、ＣＰＵ２３はＷＬインクリメントモードを選択し（ステップＳ４２）、対応しなければ、すなわち第２領域に対応していればストリングインクリメントモードを選択する（ステップＳ４３）。
３．３．２ 第２の例について
次に、第２の例について説明する。図２３は、例えば内蔵メモリ１２２に保持される選択テーブルの概念図である。
ホスト機器１１０からメモリコントローラ１２０に対して与えられるアドレスは論理アドレスである。メモリコントローラ１２０は、この論理アドレスを物理アドレスに変換し、この物理アドレスをステップＳ３２、Ｓ３３でＮＡＮＤ型フラッシュメモリ１３０に出力する。物理アドレスは、メモリセルアレイ１０において実際のカラムやページを指定するアドレスである。
本例の選択テーブルは、この物理アドレスと、適用すべき書き込み方式及び消去方式との関係を保持している。図２３の例であると、物理アドレスが０ｘ００００〜０ｘ０ＦＦＦのメモリ空間は第１領域と定義され、ＷＬインクリメントモードとブロック消去方式またはサブブロック消去方式が適用される。物理アドレスが０ｘ１０００〜０ｘＦＦＦＦのメモリ空間は第２領域と定義され、ストリングインクリメントモードとブロック消去方式が適用される。
図２４は、ステップＳ２１の具体例である。図示するようにＣＰＵ１２３は、受信した論理アドレスを物理アドレスに変換する（ステップＳ４４）。そしてＣＰＵ２３は、選択テーブルを参照する（ステップＳ４５）。そしてＣＰＵ１２３は、物理アドレスが第１領域に対応するか否かを判断する（ステップＳ４１）。対応すれば、ＣＰＵ２３はＷＬインクリメントモードを選択し（ステップＳ４２）、対応しなければ、すなわち第２領域に対応していればストリングインクリメントモードを選択する（ステップＳ４３）。
３．３．３ 第３の例について
次に、第３の例について説明する。図２５は、例えば内蔵メモリ１２２に保持される選択テーブルの概念図である。
本例の選択テーブルは、書き込みデータサイズと、適用すべき書き込み方式及び消去方式との関係を保持している。図２５の例であると、書き込みデータサイズＳdata[byte]が所定の閾値Ｓth[byte]未満の場合には、ＷＬインクリメントモードとブロック消去方式またはサブブロック消去方式が適用される。Ｓth[byte]以上の場合には、ストリングインクリメントモードとブロック消去方式が適用される。
図２６は、ステップＳ２１の具体例である。図示するようにＣＰＵ１２３は、選択テーブルを参照して、受信した書き込みデータサイズを確認する（ステップＳ４８）。そしてＣＰＵ２３は、書き込みデータサイズＳdataが閾値Ｓth未満であるか否かを判断する（ステップＳ４７）。閾値未満であれば、ＣＰＵ２３はＷＬインクリメントモードを選択し（ステップＳ４２）、対応しなければ、すなわち第２領域に対応していればストリングインクリメントモードを選択する（ステップＳ４３）。
３．３．４ 第４の例について
次に、第４の例について説明する。第４の例は、ステップＳ２１の判断をＮＡＮＤ型フラッシュメモリ１３０が行う例である。図２７は、例えばＮＡＮＤ型フラッシュメモリ１３０の制御部１７の保持する選択テーブルの概念図である。
本例の選択テーブルは、ブロックアドレスと、適用すべき書き込み方式及び消去方式との関係を保持している。図２７の例であると、ブロックＢＬＫ０〜ＢＬＫ５１１は第１領域と定義され、第１領域に対してはＷＬインクリメントモードとブロック消去方式またはサブブロック消去方式が適用される。ブロックＢＬＫ５１２〜ＢＬＫ２０４２は第２領域と定義され、第２領域に対してはストリングインクリメントモードとブロック消去方式が適用される。
図２８は、ＮＡＮＤ型フラッシュメモリ１３０の制御部１７の動作を示すフローチャートである。図示するように制御部１７は、メモリコントローラ１２０から書き込み命令、物理アドレス、及び書き込みデータを受信する（ステップＳ４８）。すると制御部１７は選択テーブルを参照して、受信した物理アドレスが第１領域に対応するか否かを判断する（ステップＳ４９）。対応していれば、制御部１７はＷＬインクリメントモードに従った書き込みシーケンスを実行し（ステップＳ４２）、対応しなければストリングインクリメントモードに従った書き込みシーケンスを実行する（ステップＳ４３）。
３．４ 本実施形態に係る効果
上記のように、メモリコントローラ１２０を用いて第１、第２実施形態を実現することが可能である。
しかしながら、メモリコントローラ１２０による制御方法は上記の例に限らず、適宜適切な方法を採用出来る。例えば、図２１、図２３、図２５、及び図２７で説明した選択テーブルは、ＣＰＵ１２３またはホスト機器１１０によって更新される場合があっても良い。すなわち、例えばブロックの閾値を予め設定しておき、第１領域に属する空きブロックが閾値未満にまで減少した際には、第２領域に属する空きブロックを、第１領域に割り当てるようにしても良い。逆の場合も可能である。また、アドレスで管理するのでは無く、ブロック毎にフラグを設けても良い。そして、第１領域に属するブロックにはフラグ＝“１”とし、第２領域に属するブロックにはフラグ＝“０”としても良い。その他、種々の管理方法が適用出来る。また、第３実施形態では書き込み時の動作についてのみ説明したが、消去時も同様である。
更に、ＮＡＮＤ型フラッシュメモリ１３０は複数のチップを備える場合であっても良い。本例を図２９に示す。図２９はメモリシステムのブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１３０は、複数の半導体チップ１３０−１〜１３０−３を備えており、それぞれが図１の構成を有している。図中において、斜線を付した領域が第１領域であり、付していない領域が第２領域である。このように、チップ毎に異なる管理を行っても良く、この場合、チップ毎に選択テーブルが設けられる。
４．第４実施形態
次に、第４実施形態に係る半導体記憶装置及びコントローラについて説明する。本実施形態は、上記第３実施形態で説明したメモリコントローラ１２０によるＮＡＮＤ型フラッシュメモリ１３０の制御方法に関する。
４．１ ＳＬＣ／ＭＬＣ制御について
本実施形態に係るＮＡＮＤ型フラッシュメモリ１３０のメモリセルトランジスタＭＴの各々は、１ビットデータまたは２ビット以上のデータを保持可能である。図３０は、１ビットデータ（２値）を保持する場合のメモリセルトランジスタＭＴの閾値分布を示し、図３１は、２ビットデータ（４値）を保持する場合のメモリセルトランジスタＭＴの閾値分布を示す。以下では、メモリセルトランジスタＭＴへの１ビットデータの書き込みを“ＳＬＣ（Single Level Cell）方式”と呼び、２ビット以上のデータの書き込みを“ＭＬＣ（Multi-Level Cell）方式”と呼ぶ。
図３２は、データの書き込み時におけるメモリコントローラ１２０の動作を示すフローチャートである。ステップＳ３１の判断の結果、ＷＬインクリメントモードを適用すると判断した場合、ＣＰＵ１２３は、ＳＬＣ方式でデータを書き込む。他方、ストリングインクリメントモードを適用すると判断した場合、ＣＰＵ１２３は、ＭＬＣ方式でデータを書き込む。
例えば、図２０のステップＳ３２で第１書き込み命令が発行されると、ＮＡＮＤ型フラッシュメモリ１３０はＳＬＣ方式での書き込みを実行する。他方、ステップＳ３３で第２書き込み命令が発行されると、ＮＡＮＤ型フラッシュメモリ１３０はＭＬＣ方式での書き込みを実行する。もちろん、ＷＬインクリメントモードとストリングインクリメントモードの選択方法は、図２１〜図２８で説明した方法を適用出来る。
４．２ セルフブースト方式の制御について
データの書き込みにはセルフブースト方式を適用することが出来る。データはページ単位で一括して書き込まれるが、この際、プログラムすべきカラムとすべきで無いカラムが存在する。このとき、プログラムすべきでは無いカラムについては、選択トランジスタＳＴ１をカットオフさせて、当該ＮＡＮＤストリングのチャネル電位を電圧ＶＰＡＳＳとのカップリングにより上昇させることで、プログラムを禁止する手法がセルフブーストである。以下、セルフブースト方式の幾つかの例について図３３〜図３５を用いて説明する。図３３〜図３５はＮＡＮＤストリング１８の回路図であり、ワード線ＷＬ３が選択された例を示している。なお、ダミートランジスタ及びバックゲートトランジスタの図示は省略している。
４．２．１ 第１の例について
第１の例について図３３を用いて説明する。第１の例では、ＮＡＮＤストリング１８内の全てのメモリセルトランジスタＭＴを用いてチャネル電位がブーストされる（通常セルフブースト方式）。
図示するように、選択ワード線ＷＬ３にはプログラム電圧ＶＰＧＭが印加され、その他の非選択ワード線ＷＬ０〜ＷＬ２及びＷＬ４〜ＷＬ７の全てにＶＰＡＳＳが印加される。その結果、メモリセルトランジスタＭＴ０〜ＭＴ７にチャネルが形成される。そして、その電位Ｖchは、ワード線ＷＬ０〜ＷＬ７の電位とのカップリングにより、書き込み禁止電圧Ｖinhibitまで上昇する。これにより、メモリセルトランジスタＭＴ３においては、チャネルと制御ゲートとの間の電位差が小さくされ、プログラムが行われない。
４．２．２ 第２の例について
第２の例について図３４を用いて説明する。第２の例では、ＮＡＮＤストリング１８内の一部のメモリセルトランジスタＭＴのみを用いてチャネル電位がブーストされる（ローカルエリアセルフブースト（Local area self-boost）方式）。
図示するように、第１の例で説明した図３３と異なる点は、ワード線ＷＬ１及びＷＬ６に電圧ＶＩＳＯが印加されている点である。電圧ＶＩＳＯが印加されることで、メモリセルトランジスタＭＴ１及びＭＴ６はオフ状態とされる。その結果、メモリセルトランジスタＭＴ３のチャネルは、メモリセルトランジスタＭＴ０、ＭＴ７のチャネルとは切り離され、その電位Ｖchはワード線ＷＬ２〜ＷＬ５とのカップリングにより上昇する。
４．２．３ 第３の例について
第３の例について図３５を用いて説明する。第３の例では、ＮＡＮＤストリング１８内において消去状態のメモリセルトランジスタＭＴのみを用いてチャネル電位がブーストされる（消去エリアセルフブースト（Erased area self-boost）方式）。
図示するように第３の例では、ワード線ＷＬ２に電圧ＶＩＳＯが印加される。ワード線ＷＬ３が選択されるということは、ワード線ＷＬ０〜ＷＬ２に対してはデータが既にプログラムされている、ということである。従って第３の例では、メモリセルトランジスタＭＴ２をカットオフさせて、消去状態のメモリセルトランジスタＭＴ４〜ＭＴ７のみを用いてチャネル電位をブーストする。
４．２．４ 書き込みモードとの関係について
ＮＡＮＤ型フラッシュメモリ１３０において制御部１７は、書き込みモードに応じて上記セルフブースト方式を選択する。
例えば、ＷＬインクリメントモードを用いる際には、制御部１７は第１または第２の例に従ってプログラムシーケンスを実行し、ストリングインクリメントモードを用いる際には、制御部１７は第３の例に従ってプログラムシーケンスを実行する。あるいは、ＷＬインクリメントモードを用いる際には、制御部１７は第１の例に従ってプログラムシーケンスを実行し、ストリングインクリメントモードを用いる際には、制御部１７は第２または第３の例に従ってプログラムシーケンスを実行する。
４．３ 本実施形態に係る効果
本実施形態に係る構成によれば、ＮＡＮＤ型フラッシュメモリの動作信頼性を更に向上出来る。
すなわち、図１３及び図１４を用いて説明したように、ＷＬインクリメントモードでは、あるワード線ＷＬを選択した際、別のＮＡＮＤストリングでは、選択ワード線よりもＳＧＤ側のワード線に接続されたメモリセルトランジスタＭＴに既にデータがプログラムされている場合があり得る。ストリングインクリメントモードであると、このような場合は起こらない。従ってＷＬインクリメントモードは、ストリングインクリメントモードに比べてプログラムディスターブの影響を受けやすい、と言うことが出来る。
従って、ＷＬインクリメントモードでは、ストリングインクリメントモードに比べてディスターブに対して耐性のある書き込み方法を適用することが望ましい。そこで本実施形態では、ＷＬインクリメントモードではＳＬＣ方式でデータをプログラムし、あるいはディスターブに強いセルフブースト方式を採用する。これにより、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
５．第５実施形態
次に、第５実施形態に係る半導体記憶装置及びコントローラについて説明する。本実施形態は、上記第２実施形態で説明した第２消去方式の別の例（第３消去方式）に関する。
５．１ ＮＡＮＤストリングの構成について
図３６は、本実施形態に係るＮＡＮＤストリング１８の回路図である。図示するように、本例に係るＮＡＮＤストリング１８は、第１実施形態で説明した構成において、ドレイン側及びソース側のダミーセルの数をそれぞれ４個にしたものである。もちろんこの数は一例に過ぎず、２個や３個等であっても良く、限定されるものでは無い。これらのダミーセルの制御ゲートには、それぞれダミーワード線ＤＷＬ０〜ＤＷＬ７が接続されている。
また、本例では、メモリグループＧＰ０〜ＧＰ４間でソース線ＳＬは共通に接続され、またブロック間でも共通に接続される。
５．２ 第３消去方式について
次に、本例に係る第３消去方式について説明する。本方式は、第２方式と同様にデータをサブブロック単位で、より具体的にはメモリグループＧＰ単位で消去する。図３７は、２つのブロックの断面図であり、１本のビット線ＢＬに接続される複数のＮＡＮＤセルを示している。図１７では特に、２つのメモリグループＧＰ単位で消去する場合を示している。
図示するように、ビット線ＢＬ及びソース線ＳＬには電圧Ｖera（＝２０Ｖ）が印加される。前述の通り、ソース線ＳＬはメモリグループ間及びブロック間で共通であるので、全ソース線ＳＬにＶeraが印加される。
まず選択ブロックについて説明する。選択ブロックでは、ＣＧドライバ６０によって、電圧Ｖera_wl（例えば０．５Ｖ）が全ワード線ＷＬ０〜ＷＬ７に転送される。また、選択ストリングのセレクトゲート線ＳＧＤ、ＳＧＳには、ＳＧＤドライバ６１及びＳＧＳドライバ６２によって、電圧ＶＳＧera（＝１２Ｖ）が転送され、非選択ストリングのセレクトゲート線ＳＧＤ、ＳＧＳには電圧ＶＳＧinhibit2（＝２０Ｖ）が転送される。更に、ダミーワード線ＤＷＬには、電圧ＣＧＤＤドライバ６５及びＣＧＤＳドライバ６６によって、電圧Ｖmid1〜Ｖmid4が転送される。この際、ダミーワード線ＤＷＬの電位は、セレクトゲート線ＳＧＤ、ＳＧＳに近いものから、ワード線ＷＬに近いものの順に低くなるように設定される。図３７の例では、ダミーワード線ＤＷＬ０、ＤＷＬ７にはＶmid1（＝１５Ｖ＜ＶＳＧinhibit2）が印加され、ダミーワード線ＤＷＬ１、ＤＷＬ６にはＶmid2（＝１１Ｖ＜Ｖmid1）が印加され、ダミーワード線ＤＷＬ２、ＤＷＬ５にはＶmid3（＝７Ｖ＜Ｖmid2）が印加され、ダミーワード線ＤＷＬ３、ＤＷＬ４にはＶmid4（＝４Ｖ＜Ｖmid3、Ｖmid4＞Ｖera_wl）が印加される。
非選択ブロックでは、第１消去方式と同様に全配線が電気的にフローティングとされる。
上記により、選択ブロックにおけるいずれかのストリング内のデータが一括して消去される。
５．３ 本実施形態に係る効果
本実施形態に係る方法によっても、サブブロック単位での消去が可能となる。本例では、選択ブロック内における非選択ストリングでの誤消去を防止するために、複数のダミーワード線を設けることが好ましい。従って、メモリセルアレイのレイヤ数が増加する。しかし、ソース線ＳＬを全ブロックで共通に出来る。
６．変形例等
以上のように、本実施形態に係る半導体記憶装置１は、メモリセルＭＴと、選択トランジスタＳＴ１、ＳＴ２と、メモリストリング１８と、第１、第２ブロックＢＬＫと、ワード線ＷＬと、セレクトゲート線ＳＧＤ、ＳＧＳとを具備する。メモリセルＭＴは、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む。メモリストリング１８では、複数のメモリセルＭＴの電流経路が直列接続されると共に、該メモリセルＭＴに選択トランジスタＳＴ１、ＳＴ２の電流経路が直列接続される。第１、第２ブロックＢＬＫは、複数のメモリストリング１８を含む。ワード線ＷＬは、メモリセルＭＴの制御ゲートに接続される。セレクトゲート線ＳＧＤ、ＳＧＳは、選択トランジスタＳＴ１、ＳＴ２のゲートに接続される。第１ブロックにデータが書き込まれる場合（ＷＬインクリメントモード）、第１セレクトゲート線ＳＧＤが選択された状態で、該第１セレクトゲート線ＳＧＤに接続されたメモリストリング１８内のメモリセルＭＴに対して順次データが書き込まれる。第２ブロックにデータが書き込まれる場合（ストリングインクリメントモード）、第１ワード線ＷＬが選択された状態で、複数のメモリストリング１８内のメモリセルに対して順次データが書き込まれる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、図２に示したメモリセルアレイは、図３８のような構成としても良い。図３８は、ブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有し得る。図示するように、ワード線ＷＬ０〜ＷＬ３、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ１１を２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、及びワード線ＷＬ４〜ＷＬ７を選択するようにしても良い。本構成によれば、ドライバ回路１２とメモリセルアレイ１０との間の領域（ロウデコーダ１１を含む）のセレクトゲート線やワード線等の配線の混雑を緩和出来る。
また、上記実施形態は適宜、適切な組み合わせで実施することが出来る。図３９は、書き込み方式に基づいて区別した第１、第２領域についての消去方式、ＳＬＣ／ＭＬＣ方式、及びセルフブースト方式を示す表である。
図示するように、ＷＬインクリメント方式でデータが書き込まれる第１領域では、データはブロック単位またはサブブロック単位で消去され、データはＳＬＣ方式で書き込まれ、通常のセルフブースト方式またはローカルエリアセルフブースト方式が適用され得る。ストリングインクリメント方式でデータが書き込まれる第２領域では、データはブロック単位で消去され、データはＭＬＣ方式で書き込まれ、ローカルエリアセルフブースト方式または消去エリアセルフブースト方式が適用され得る。なお、上記実施形態では説明を省略したが、複数のページにまたがるデータを読み出す際の読み出し順序も書き込み時と同様である。つまり、第１領域内のデータは、図９及び図１０で説明した順序でデータが読み出される。第２領域内のデータは、図１１及び図１２で説明した順序でデータが読み出される。
また図３９に示した項目以外の事項についても、第１、第２領域間で異ならせても良い。例えば、第１、第２領域では、適用されるＥＣＣ方式が異なっていても良い。すなわち、第２領域では比較的プログラムディスターブが発生し難いので、第１領域に適用するＥＣＣ方式よりもエラー訂正能力は低いが演算が容易なＥＣＣ方式を適用しても良い。
更に、第１、第２領域は、図３９に示した事項の全ての関係を満たしている必要は無く、少なくともいずれかの事項を満たしていれば十分である。そして満たすべき項目には、必ずしも書き込み方式は含まれない。例えば、第１、第２領域を、セルフブースト方式及び／または消去方式によって区別しても良い（この場合、第１、第２領域の書き込み方式は同一である）。このような場合も、実施形態として含まれる。
また、サブブロック単位での消去の例として、上記実施形態では２つのメモリグループＧＰ単位でデータが消去される例を説明した。しかし、１つのメモリグループ単位で消去されても良いし、３個以上のメモリグループ単位で消去されても良い。
また、ＷＬインクリメント方式を適用する第１領域は、前述の通りサイズの小さいデータを格納する領域であることが望ましい。従って、例えばＦＡＴ（File Allocation Table）ファイルシステムにおいては、ブートセクタ、ＦＡＴ領域、及びルートディレクトリエントリ領域等を第１領域とし、例えば画像データや動画データ等の正味のユーザデータを保持する領域を第２領域とすることが望ましい。
更に、三次元積層型のＮＡＮＤ型フラッシュメモリとしは、図３乃至図５の構成に限られるものでは無い。例えば、半導体層２６はＵ字型の形状ではなく、１本の柱状であっても良い。この場合、トランジスタＢＴは不要である。また、上記実施形態において電圧等、具体的に挙げられた数値は一例に過ぎず、実装によって適宜設定することが出来る。更に、上記説明したフローチャートにおける処理は、適宜、その順序を入れ替えることが出来、あるいは複数の処理を同時に実行することが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１、１３０…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ回路、１３…センスアンプ、１４…ＢＬ／ＳＬドライバ、１５…電圧発生回路、１６…コマンドレジスタ、１７…制御部、１８…ＮＡＮＤストリング、２０…半導体基板、２１、２３ａ〜２３ｅ、２６、２７ａ、２７ｂ、３０ａ、３０ｂ…半導体層、２５ａ…ブロック層、２５ｂ…電荷蓄積層、２５ｃ、２９ａ、２９ｂ…ゲート絶縁膜、３１〜３３…金属層、４０…ブロックデコーダ、６０…ＣＧドライバ、６１…ＳＧＤドライバ、６２…ＳＧＳドライバ、６３…電圧ドライバ、６４…ＢＧドライバ、６５…ＣＧＤＤドライバ、６６…ＣＧＤＳドライバ、１００…メモリシステム、１１０…ホスト機器、１２０…メモリコントローラ、１２１…ホストインターフェイス回路、１２２…内蔵メモリ、１２３…ＣＰＵ、１２４…バッファメモリ、１２５…ＮＡＮＤインターフェイス

Claims (7)

  1. 半導体基板上に積層され、電荷蓄積層と制御ゲートとを含むメモリセルと、
    選択トランジスタと、
    複数の前記メモリセルの電流経路が直列接続されると共に、該メモリセルに前記選択トランジスタの電流経路が直列接続されたメモリストリングと、
    複数の前記メモリストリングを含む第１、第２ブロックと、
    前記メモリセルの前記制御ゲートに接続されたワード線と、
    前記選択トランジスタのゲートに接続されたセレクトゲート線と、
    前記メモリセルと前記選択トランジスタとの間に直列接続された複数のダミートランジスタと、
    前記ダミートランジスタのゲートに接続されたダミーワード線と
    を具備し、前記第１ブロックにデータが書き込まれる場合、第１セレクトゲート線が選択された状態で、該第１セレクトゲート線に接続されたメモリストリング内のメモリセルに対して順次データが書き込まれ、
    前記第２ブロックにデータが書き込まれる場合、第１ワード線が選択された状態で、複数の前記メモリストリング内のメモリセルに対して順次データが書き込まれ、
    前記第２ブロックに対する消去動作はブロック単位で行われ、前記第１ブロックに対する消去動作は前記ブロック単位よりも小さい単位で行われ、
    前記第１、第２ブロックに対するデータの書き込み動作には、互いに異なるセルフブースト方式が用いられ、
    前記第１ブロック内の前記メモリセルの各々は１ビットのデータを保持可能であり、前記第２ブロック内の前記メモリセルの各々は２ビット以上のデータを保持可能であり、
    データの消去時における前記ダミーワード線の電位は、前記セレクトゲート線に近いものから前記ワード線に近いものの順に低い
    ことを特徴とする半導体記憶装置。
  2. 半導体基板上に積層され、電荷蓄積層と制御ゲートとを含むメモリセルと、
    選択トランジスタと、
    複数の前記メモリセルの電流経路が直列接続されると共に、該メモリセルに前記選択トランジスタの電流経路が直列接続されたメモリストリングと、
    複数の前記メモリストリングを含む第１、第２ブロックと、
    前記メモリセルの前記制御ゲートに接続されたワード線と、
    前記選択トランジスタのゲートに接続されたセレクトゲート線と
    を具備し、前記第１ブロックにデータが書き込まれる場合、第１セレクトゲート線が選択された状態で、該第１セレクトゲート線に接続されたメモリストリング内のメモリセルに対して順次データが書き込まれ、
    前記第２ブロックにデータが書き込まれる場合、第１ワード線が選択された状態で、複数の前記メモリストリング内のメモリセルに対して順次データが書き込まれる
    ことを特徴とする半導体記憶装置。
  3. 前記第２ブロックに対する消去動作はブロック単位で行われ、
    前記第１ブロックに対する消去動作は、前記ブロック単位よりも小さい単位で行われる
    ことを特徴とする請求項２記載の半導体記憶装置。
  4. 前記第１、第２ブロックに対するデータの書き込み動作には、互いに異なるセルフブースト方式が用いられる
    ことを特徴とする請求項２または３記載の半導体記憶装置。
  5. 前記第１ブロック内の前記メモリセルの各々は１ビットのデータを保持可能であり、
    前記第２ブロック内の前記メモリセルの各々は２ビット以上のデータを保持可能である
    ことを特徴とする請求項２乃至４いずれか１項記載の半導体記憶装置。
  6. 前記メモリセルと前記選択トランジスタとの間に直列接続された複数のダミートランジスタと、
    前記ダミートランジスタのゲートに接続されたダミーワード線と
    を更に備え、データの消去時における前記ダミーワード線の電位は、前記セレクトゲート線に近いものから前記ワード線に近いものの順に低い
    ことを特徴とする請求項２乃至５いずれか１項記載の半導体記憶装置。
  7. 半導体基板上に積層され、電荷蓄積層と制御ゲートとを含むメモリセルと、
    選択トランジスタと、
    複数の前記メモリセルの電流経路が直列接続されると共に、該メモリセルに前記選択トランジスタの電流経路が直列接続されたメモリストリングと、
    複数の前記メモリストリングを含む第１、第２ブロックと、
    前記メモリセルの前記制御ゲートに接続されたワード線と、
    前記選択トランジスタのゲートに接続されたセレクトゲート線と
    を具備する半導体記憶装置のコントローラであって、該コントローラは、
    ホストから書き込み命令を受信するインターフェイスと、
    前記書き込み命令に応答して第１書き込みモードまたは第２書き込みモードで前記半導体記憶装置にデータを書き込む制御部と
    を具備し、前記制御部は、前記第１書き込みモードにおいては、第１セレクトゲート線が選択された状態で、該第１セレクトゲート線に接続されたメモリストリング内のメモリセルに対して順次データを書き込み、
    前記第２書き込みモードにおいては、第１ワード線が選択された状態で、複数の前記メモリストリング内のメモリセルに対して順次データを書き込む
    ことを特徴とするコントローラ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576665B2 (en) 2015-03-12 2017-02-21 Kabushiki Kaisha Toshiba Semiconductor memory device and memory system
JP2017139036A (ja) * 2016-02-01 2017-08-10 東芝メモリ株式会社 メモリデバイス
JP2017157260A (ja) * 2016-03-02 2017-09-07 東芝メモリ株式会社 半導体記憶装置
US10409499B2 (en) 2017-03-16 2019-09-10 Toshiba Memory Corporation NAND flash memory device and system including SLC and MLC write modes

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5814867B2 (ja) 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
JP2014186761A (ja) * 2013-03-21 2014-10-02 Toshiba Corp 半導体記憶装置、コントローラ、及びメモリシステム
KR102083506B1 (ko) * 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
CN105321568B (zh) * 2014-07-18 2019-04-02 旺宏电子股份有限公司 三维存储器装置及其数据擦除方法
JP6230512B2 (ja) * 2014-09-10 2017-11-15 東芝メモリ株式会社 半導体メモリ
US9349458B2 (en) * 2014-10-16 2016-05-24 Sandisk Technologies Inc. Biasing of unselected blocks of non-volatile memory to reduce loading
KR102345597B1 (ko) 2015-06-30 2022-01-03 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치
JP6495852B2 (ja) 2016-03-15 2019-04-03 東芝メモリ株式会社 記憶装置
US9620201B1 (en) * 2016-04-26 2017-04-11 Sandisk Technologies Llc Storage system and method for using hybrid blocks with sub-block erase operations
US10593398B2 (en) 2016-09-13 2020-03-17 Toshiba Memory Corporation Semiconductor storage device including a controller configured to execute a first write and a second write
JP2018045750A (ja) * 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置
US10276250B1 (en) * 2017-11-20 2019-04-30 Macronix International Co., Ltd. Programming NAND flash with improved robustness against dummy WL disturbance
JP2019109952A (ja) * 2017-12-19 2019-07-04 東芝メモリ株式会社 半導体記憶装置
JP2019139824A (ja) * 2018-02-09 2019-08-22 東芝メモリ株式会社 メモリシステム
JP2019164865A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 メモリシステム
JP7163217B2 (ja) * 2019-02-26 2022-10-31 キオクシア株式会社 半導体記憶装置
US11367493B2 (en) 2019-07-18 2022-06-21 Samsung Electronics Co., Ltd. Non-volatile memory devices and program methods thereof
KR20210010726A (ko) * 2019-07-18 2021-01-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR102674182B1 (ko) 2019-11-13 2024-06-12 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로그래밍 동작을 수행하는 방법 및 관련 메모리 디바이스
JP2021182457A (ja) * 2020-05-18 2021-11-25 キオクシア株式会社 半導体記憶装置
US11901007B2 (en) * 2021-10-21 2024-02-13 Sandisk Technologies Llc Positive TCO voltage to dummy select transistors in 3D memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090287879A1 (en) * 2008-05-19 2009-11-19 Dong-Yean Oh Nand flash memory device and method of making same
JP2010509701A (ja) * 2006-11-02 2010-03-25 サンディスク コーポレイション 複数のブーストモードを使用した不揮発性メモリ内のプログラム妨害の低減
JP2010262696A (ja) * 2009-04-30 2010-11-18 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
JP2012069224A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
US6314026B1 (en) * 1999-02-08 2001-11-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor device using local self boost technique
US6925008B2 (en) * 2001-09-29 2005-08-02 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors
JP2004192694A (ja) * 2002-12-10 2004-07-08 Renesas Technology Corp 半導体記憶装置
US6917542B2 (en) * 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
US7230851B2 (en) * 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
JP4801986B2 (ja) * 2005-02-03 2011-10-26 株式会社東芝 半導体記憶装置
KR100666185B1 (ko) * 2005-07-29 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
JP3862092B2 (ja) 2005-10-26 2006-12-27 株式会社ルネサステクノロジ 不揮発性記憶装置
US7655536B2 (en) * 2005-12-21 2010-02-02 Sandisk Corporation Methods of forming flash devices with shared word lines
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5010192B2 (ja) * 2006-06-22 2012-08-29 株式会社東芝 不揮発性半導体記憶装置
JP5019198B2 (ja) * 2006-06-29 2012-09-05 株式会社東芝 半導体記憶装置
JP4945183B2 (ja) * 2006-07-14 2012-06-06 株式会社東芝 メモリコントローラ
US7457144B2 (en) * 2006-07-19 2008-11-25 Qimonda Flash Gmbh & Co. Kg Memory device and method for verifying information stored in memory cells
JP2008135100A (ja) * 2006-11-28 2008-06-12 Toshiba Corp 半導体記憶装置及びそのデータ消去方法
US7489547B2 (en) * 2006-12-29 2009-02-10 Sandisk Corporation Method of NAND flash memory cell array with adaptive memory state partitioning
JP4498370B2 (ja) * 2007-02-14 2010-07-07 株式会社東芝 データ書き込み方法
US7452776B1 (en) * 2007-04-24 2008-11-18 Promos Technoloies Pte. Ltd. Integrated circuits with substrate protrusions, including (but not limited to) floating gate memories
KR100890016B1 (ko) * 2007-05-10 2009-03-25 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
US7508723B2 (en) * 2007-05-24 2009-03-24 Entorian Technologies, Lp Buffered memory device
JP2009026369A (ja) * 2007-07-18 2009-02-05 Toshiba Corp 半導体記憶装置
US7853841B2 (en) * 2007-10-29 2010-12-14 Micron Technology, Inc. Memory cell programming
US7782673B2 (en) * 2007-12-13 2010-08-24 Kabushiki Kaisha Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
US20090237379A1 (en) 2008-03-22 2009-09-24 Lawrenz Steven D Automatically conforming the orientation of a display signal to the rotational position of a display device receiving the display signal
JP2009252278A (ja) * 2008-04-04 2009-10-29 Toshiba Corp 不揮発性半導体記憶装置及びメモリシステム
JP5259242B2 (ja) * 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
US7719902B2 (en) * 2008-05-23 2010-05-18 Sandisk Corporation Enhanced bit-line pre-charge scheme for increasing channel boosting in non-volatile storage
JP5086933B2 (ja) * 2008-08-06 2012-11-28 株式会社東芝 不揮発性半導体記憶装置の駆動方法
US7876611B2 (en) * 2008-08-08 2011-01-25 Sandisk Corporation Compensating for coupling during read operations in non-volatile storage
KR101487524B1 (ko) * 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
JP5193796B2 (ja) * 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
JP5275052B2 (ja) * 2009-01-08 2013-08-28 株式会社東芝 不揮発性半導体記憶装置
US7920419B2 (en) * 2009-01-30 2011-04-05 Intel Corporation Isolated P-well architecture for a memory device
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
KR101635504B1 (ko) * 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
JP2011040706A (ja) * 2009-07-15 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
US8036044B2 (en) * 2009-07-16 2011-10-11 Sandisk Technologies Inc. Dynamically adjustable erase and program levels for non-volatile memory
JP2011060377A (ja) * 2009-09-10 2011-03-24 Toshiba Corp 半導体記憶装置及びその書き込み制御方法
JP2011086364A (ja) * 2009-09-17 2011-04-28 Toshiba Corp 不揮発性半導体記憶装置
JP4913188B2 (ja) * 2009-09-18 2012-04-11 株式会社東芝 不揮発性半導体記憶装置
JP5297342B2 (ja) * 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
JP2011100946A (ja) * 2009-11-09 2011-05-19 Toshiba Corp 半導体記憶装置
JP2011138579A (ja) * 2009-12-28 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
US9318178B2 (en) * 2010-02-02 2016-04-19 Hitachi, Ltd. Semiconductor storage device and data processing method
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
JP2011170956A (ja) * 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8553466B2 (en) * 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
KR20120002760A (ko) * 2010-07-01 2012-01-09 삼성전자주식회사 낸드 플래쉬 메모리의 동작 신뢰성을 향상시키는 데이터 기록 방법 및 데이터 기록 장치
KR101082756B1 (ko) * 2010-07-09 2011-11-10 주식회사 하이닉스반도체 반도체 메모리 소자의 동작 방법
JP2012059830A (ja) * 2010-09-07 2012-03-22 Toshiba Corp 半導体記憶装置
JP2012069606A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012069199A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101774496B1 (ko) * 2010-12-08 2017-09-05 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 장치들, 및 이의 동작 방법
JP5524134B2 (ja) * 2011-06-14 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
JP2013058276A (ja) * 2011-09-07 2013-03-28 Toshiba Corp 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010509701A (ja) * 2006-11-02 2010-03-25 サンディスク コーポレイション 複数のブーストモードを使用した不揮発性メモリ内のプログラム妨害の低減
US20090287879A1 (en) * 2008-05-19 2009-11-19 Dong-Yean Oh Nand flash memory device and method of making same
JP2010262696A (ja) * 2009-04-30 2010-11-18 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
JP2012069224A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576665B2 (en) 2015-03-12 2017-02-21 Kabushiki Kaisha Toshiba Semiconductor memory device and memory system
JP2017139036A (ja) * 2016-02-01 2017-08-10 東芝メモリ株式会社 メモリデバイス
JP2017157260A (ja) * 2016-03-02 2017-09-07 東芝メモリ株式会社 半導体記憶装置
US10409499B2 (en) 2017-03-16 2019-09-10 Toshiba Memory Corporation NAND flash memory device and system including SLC and MLC write modes

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US10564860B2 (en) 2020-02-18
TW201643881A (zh) 2016-12-16
TWI724327B (zh) 2021-04-11
US10126957B2 (en) 2018-11-13
US9153325B2 (en) 2015-10-06
US9811270B2 (en) 2017-11-07
US20180039428A1 (en) 2018-02-08
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US20170046078A1 (en) 2017-02-16
US20190146685A1 (en) 2019-05-16

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