JP2017139036A - メモリデバイス - Google Patents

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Abstract

【課題】メモリデバイスの信頼性の向上を図る。【解決手段】本実施形態のメモリデバイスは、基板の表面に対して垂直方向に延在する半導体ピラーと、第１のワード線と半導体ピラーの側面との間に設けられた第１のメモリ膜を含む第１のメモリセルと、第２のワード線と半導体ピラーの側面との間に設けられた第２のメモリ膜を含む第２のメモリセルと、第１及び第２のメモリセルに対する動作を制御するコントローラと、を含む。第１のメモリセルに対する読み出し動作において、第１のワード線に読み出し電圧ＶＣＧＲが印加され、第２のワード線に非選択電圧Ｖ２ａが印加される第１の動作の後、第２のワード線の電位Ｖ２ｂが半導体ピラーの電位Ｖ１ｂより低くなるように、第２のワード線に第１の電圧が印加される第２の動作が実行される。【選択図】図７

Description

本実施形態は、メモリデバイスに関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが、知られている。
特開２００７−２６６１４３号公報
メモリデバイスの動作の信頼性を向上する。
本実施形態のメモリデバイスは、基板の表面に対して垂直方向に延在する半導体ピラーと、第１のワード線と前記半導体ピラーの側面との間に設けられた第１のメモリ膜を含む第１のメモリセルと、第２のワード線と前記半導体ピラーの側面との間に設けられた第２のメモリ膜を含む第２のメモリセルと、前記第１及び第２のメモリセルに対する動作を制御するコントローラと、を含み、前記第１のメモリセルに対する読み出し動作において、前記第１のワード線に読み出し電圧が印加され、前記第２のワード線に非選択電圧が印加される第１の動作の後、前記第２のワード線の電位が前記半導体ピラーの電位より低くなるように、前記第２のワード線に、第１の電圧が印加される第２の動作が実行される。
実施形態のメモリデバイスを含むメモリシステムを示すブロック図。 実施形態のメモリデバイスの内部構成の一例を示すブロック図。 実施形態のメモリデバイスの内部構成の一例を示すブロック図。 実施形態のメモリデバイスのメモリセルアレイの内部構成の一例を示す図。 実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。 実施形態のメモリデバイスのメモリセルの構造の一例を示す断面図。 実施形態のメモリデバイスの基本構成を説明するための図。 第１の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第２の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第３の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第４の実施形態のメモリデバイスの動作例を示すタイミングチャート。 実施形態のメモリデバイスの適用例を説明するための図。 実施形態のメモリデバイスの適用例を示すフローチャート。 実施形態のメモリデバイスの変形例を示すタイミングチャート。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
［実施形態］
図１乃至図１４を参照して、実施形態に係るメモリデバイスを、説明する。
（１） 第１の実施形態
（ａ） 構成
図１乃至図７を用いて、実施形態のメモリデバイスの構成例を説明する。
図１に示されるように、本実施形態のメモリデバイスを含むメモリシステム９は、ストレージデバイス６０１、及び、ホストデバイス６００を含む。
ホストデバイス６００は、例えば、コネクタ、ケーブル、無線通信、イントラネット又はインターネットなどによって、ストレージデバイス６０１に結合される。
ホストデバイス６００は、データの書き込み／消去、データの読み出しを、ストレージデバイス６０１に要求する。ストレージデバイス６０１は、ホストデバイス６００からの要求に応じて動作する。
ストレージデバイス６０１は、メモリコントローラ５と、メモリデバイス（半導体メモリ）１と、を含む。メモリコントローラ５は、ホストデバイス６００の要求に応じた動作を、メモリデバイス１に実行させる。
メモリコントローラ５は、例えば、プロセッサ（ＣＰＵ）５００、ＤＲＡＭ５０１、ＳＲＡＭ５０２及びＥＣＣ回路５０９などを含む。ＣＰＵ５００は、メモリコントローラ５全体の動作を制御する。ＤＲＡＭ５０１は、プログラム（ソフトウェア又はファームウェア）及び管理情報（管理テーブル）を、一時的に保持する。ＳＲＡＭ５０２は、データを一時的に保持する。ＥＣＣ回路５０９は、メモリデバイス１に対するデータの書き込み時において、書き込むべきデータにパリティを付加する。ＥＣＣ回路５０９は、メモリデバイス１からのデータの読み出し時において、パリティ又はパリティから生成されるシンドロームに基づいて、メモリデバイス１から読み出されたデータ内の誤りを検出し、検出された誤りを訂正する。
メモリデバイス１は、データを記憶する。メモリデバイス１は、メモリコントローラ５からの指示（ホストデバイス６００の要求）に基づいて、データの書き込み及びデータの読み出しを実行する。
メモリデバイス１は、例えば、ＮＡＮＤ型フラッシュメモリである。例えば、フラッシュメモリ１を含むストレージデバイス６０１（又は、メモリシステム９）は、メモリカード（例えば、ＳＤＴＭカード、ｅＭＭＣＴＭ）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などである。
図２に示されるように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウ制御回路２０、センスアンプ回路３０、データラッチ回路３５、電圧生成回路４０、ソース線・ウェル制御回路５０、アドレスバッファ６０、データ入出力バッファ６５及びシーケンサ１９などを含む。
メモリセルアレイ１０は、複数のメモリセルＭＣを含む。１つのメモリセルＭＣは、１ビット以上のデータを保持できる。
ロウ制御回路２０は、メモリセルアレイ１０のロウ（例えば、ワード線）を制御する。
センスアンプ回路３０は、データの読み出し時に、メモリセルアレイ１０内のビット線に出力された信号を、センス及び増幅する。例えば、センスアンプ回路３０は、ビット線における電流の発生、又は、ビット線の電位の変動を、メモリセルＭＣからの信号として、センスする。これによって、センスアンプ回路３０は、メモリセルＭＣに保持されたデータを読み出す。また、センスアンプ回路３０は、データの書き込み時に、書き込みデータに応じて、ビット線の電位を制御する。
データラッチ回路（ページバッファ回路）３５は、メモリセルアレイ１０から出力されたデータ、メモリセルアレイ１０に入力されるデータを一時的に保持する。
電圧生成回路４０は、メモリセルアレイ１０の動作に用いられる各種の電圧を生成する。電圧生成回路４０は、生成した各種の電圧を、各回路に出力する。
ソース線・ウェル制御回路５０は、メモリセルアレイ１０内のソース線の電位を、制御する。ソース線・ウェル制御回路５０は、メモリセルアレイ１０内のウェル領域の電位を制御する。
アドレスバッファ６０は、メモリコントローラ５からのアドレスＡＤＲを一時的に保持する。アドレスバッファ６０は、アドレスＡＤＲを、ロウ制御回路２０及びデータラッチ回路３５に供給する。
データ入出力バッファ６５は、メモリコントローラ５からのデータ及びデータラッチ回路３５からのデータを、一時的に保持する。
シーケンサ１９は、フラッシュメモリ１全体の動作を制御する。シーケンサ１９は、フラッシュメモリ１とメモリコントローラ５との間で送受信される制御信号及びコマンドに基づいて、フラッシュメモリ１内部の動作を、制御する。
＜３次元構造メモリセルアレイの構成＞
図３乃至図６を参照して、本実施形態のフラッシュメモリにおけるメモリセルアレイの内部構成の一例について、説明する。
本実施形態のフラッシュメモリ１は、３次元構造のメモリセルアレイ１０を含む。
図３に示されるように、メモリセルアレイ１０は、１以上のブロックＢＬＫ（ＢＬＫ＜ｈ−１＞，ＢＬＫ＜ｈ＞）を含む。ｈは、１以上の自然数である。
フラッシュメモリにおいて、ブロックＢＬＫはデータの消去単位である。但し、メモリセルアレイ１０に対する消去動作は、ブロックより小さい単位（記憶領域）に対して、実行されてもよい。フラッシュメモリの消去動作に関して、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、本実施形態に援用される。
ロウ制御回路２０は、複数のアドレスデコーダ２１０、複数のスイッチ回路２２０及びワード線／セレクトゲート線ドライバ２９０を含む。
アドレスデコーダ２１０は、ブロックＢＬＫに１対１で対応する。
アドレスデコーダ２１０は、メモリコントローラ５からのアドレスＡＤＲをデコードする。アドレスデコーダ２１０は、デコード結果を、スイッチ回路２２０に供給する。
スイッチ回路２２０は、アドレスデコーダ２１０に１対１で対応する。スイッチ回路２２０は、ブロックＢＬＫに１対１で対応する。複数のスイッチ回路２２０は、共通の配線群９９に接続されている。
スイッチ回路２２０は、アドレスＡＤＲのデコード結果に基づいて、アドレスＡＤＲに示されるブロックＢＬＫを選択する。スイッチ回路２２０は、選択されたブロックＢＬＫ内のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳの選択及び非選択を制御する。
スイッチ回路２２０は、選択されたブロック内のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳを、配線群９９に含まれる複数の制御線のうち選択されたブロックＢＬＫ内の配線ＷＬ，ＳＧＤ，ＳＧＳに対応する制御線に接続する。
ワード線／セレクトゲート線ドライバ２９０は、複数の制御線を含む配線群９９に接続されている。ワード線／セレクトゲート線ドライバ２９０は、ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳに印加されるべき電圧を、電圧生成回路４０から配線群９９に転送する。これによって、各種の電圧が、選択されたスイッチ回路２２０を介して、選択ブロックＢＬＫ内のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳに、印加される。
電圧生成回路４０は、正電圧回路４１０及び負電圧回路４２０を含む。
電圧生成回路４０に、フラッシュメモリの電源端子（パッド又はピン）を介して、電源電圧が供給される。正電圧回路４１０は、電源電圧から、メモリセルアレイ１０の動作に用いられる各種の正の電圧を、生成する。負電圧回路４２０は、電源電圧から、メモリセルアレイ１０の動作に用いられる各種の負の電圧（０Ｖより低い電圧）を、生成する。
図４に示される例のように、３次元構造のメモリセルアレイ１０において、１つのブロックＢＬＫは、複数（例えば、４つ）のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３）を含む。
複数のストリングユニットＳＵは、複数のＮＡＮＤストリング（メモリストリング）ＮＳを含む。ＮＡＮＤストリングＮＳは、複数のメモリセル（メモリ部又はメモリ素子ともよばれる）ＭＣと、複数のセレクトトランジスタＳＴＤ，ＳＴＳを含む。
メモリセルアレイ１０内のブロックＢＬＫの数、１つのブロックＢＬＫ内のストリングユニットＳＵの数、ＮＡＮＤストリングＮＳ内のメモリセルＭＣの数は、任意である。
メモリセルＭＣは、制御ゲートと電荷蓄積層（メモリ膜）とを含む。ＮＡＮＤストリングＮＳ内において、複数のメモリセルＭＣは、セレクトトランジスタＳＴＤ，ＳＴＳ間に、直列接続される。直列接続された複数のメモリセルＭＣのうち、ドレイン側のメモリセルＭＣの一端（ソース／ドレイン）は、ドレイン側セレクトトランジスタＳＴＤの一端に接続されている。直列接続された複数のメモリセルＭＣのうち、ソース側のメモリセルＭＣの一端は、ソース側セレクトトランジスタＳＴＳの一端に接続されている。
複数のワード線ＷＬ（ＷＬ０，ＷＬ１，・・・，ＷＬｎ−２，ＷＬｎ−１）は、対応するメモリセルＭＣのゲートにそれぞれ接続されている。“ｎ”は、２以上の自然数である。例えば、１つのワード線ＷＬは、複数のストリングユニットＳＵ内の複数のメモリセルＭＣに共通に接続される。データの書き込み及びデータの読み出しは、いずれか１つのストリングユニットＳＵにおけるいずれかの１つのワード線ＷＬに接続された複数のメモリセルＭＣに対して、一括して行われる。このデータの読み出し／書き込みの単位ＰＧは、“ページ”とよばれる。
複数のドレイン側セレクトゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）は、対応するストリングユニットＳＵの複数のドレイン側セレクトトランジスタＳＴＤのゲートに、それぞれ接続されている。
複数のソース側セレクトゲート線ＳＧＳ（ＳＧＳ０〜ＳＧＳ３）は、対応するストリングユニットＳＵの複数のソース側セレクトトランジスタＳＴＳのゲートに、それぞれ接続されている。
１つのドレイン側セレクトトランジスタＳＴＤの他端は、複数のビット線のうちいずれか１つのビット線ＢＬ（ＢＬ０，ＢＬ１，・・・，ＢＬｍ−１）に接続される。尚、“ｍ”は、２以上の自然数である。
複数のソース側セレクトトランジスタＳＴＳの他端は、ソース線ＳＬに共通に接続されている。
図５に示されるメモリセルアレイの模式的な断面構造図のように、メモリセルアレイ１０内において、ＮＡＮＤストリングＮＳは、半導体基板（例えば、Ｓｉ基板又は絶縁層上の半導体領域）７００内のｐ型ウェル領域７０２上に、設けられている。
ｐ型ウェル領域７０２は、ウェルコンタクトＣＰＷＥＬＬを介して、ソース線・ウェル制御回路５０に接続される。ｐ型ウェル領域７０２は、ブロックＢＬＫを規定する。例えば、ブロックＢＬＫ内のＮＡＮＤストリングＮＳは、ウェルコンタクトＣＰＷＥＬＬに囲まれた領域内に、設けられている。ウェルコンタクトＣＰＷＥＬＬは、ｐ型ウェル領域７０２内のｐ＋型拡散層７０３上に設けられている。
ソース線コンタクトＣＥＬＳＲＣは、ストリングユニットＳＵ間において、ｐ型ウェル領域７０２内のｎ＋型拡散層７０４上に設けられている。ソース線コンタクトＣＥＬＳＲＣは、ソース線ＳＬ（ＳＲＣ）に接続される。
ＮＡＮＤストリングＮＳは、半導体ピラー７５を含む。半導体ピラー７５は、ｐ型ウェル領域７０２に接続されている。半導体ピラー７５は、ｐ型ウェル領域７０２（基板）の表面に対してほぼ垂直方向（Ｄ３方向）に延在している。半導体ピラー７５は、Ｄ１方向及びＤ２方向に沿って、基板７００上にアレイ状に配列されている。
半導体ピラー７５の上端の上方に、ビット線（図示せず）が、設けられている。
複数の導電層７０，７１，７２が、ｐ型ウェル領域７０２上に、積層されている。各導電層７０，７１，７２は、メモリ膜（図示せず）を介して、半導体ピラー７５の側面に対向する。
ドレイン側セレクトトランジスタＳＴＤは、半導体ピラー７５と導電層７１とを含む領域に配置されている。積層された複数（本例では、４つ）の導電層７１は、セレクトトランジスタＳＴＤのゲート電極となる。積層された複数の導電層７１は、ドレイン側セレクトゲート線ＳＧＤとして機能する。
ソース側セレクトトランジスタＳＴＳは、半導体ピラー７５と導電層７２とを含む領域に配置されている。積層された複数（本例では、４つ）の導電層７２は、ソース側セレクトトランジスタＳＴＳのゲート電極となる。積層された複数の導電層７２は、ソース側セレクトゲート線ＳＧＳとして機能する。
メモリセルＭＣは、半導体ピラー７５と導電層７０とを含む領域に配置されている。導電層７０は、メモリセルＭＣの制御ゲート電極となる。１つの導電層７０は、１つのワード線ＷＬとして機能する。
図６に示されるように、メモリセルＭＣは、半導体ピラー７５と導電層（ワード線）７０との間において、メモリ膜７９を含む。メモリ膜７９は、半導体ピラー７５の側面を覆っている。メモリ膜７９は、半導体ピラー７５の上端から下端までの間において連続している。
メモリ膜７９は、積層構造を有する。メモリ膜７９は、ゲート絶縁膜７９１と、電荷蓄積層７９２と、ブロック絶縁膜７９３とを含む。
ゲート絶縁膜（トンネル絶縁膜）７９１は、半導体ピラー７５の側面上に、設けられている。ゲート絶縁膜７９１は、例えば、シリコン酸窒化膜（ＳｉＯＮ膜）が２つのシリコン酸化膜間に挟まれた積層構造を有する。但し、ゲート絶縁膜７９１は、シリコン酸化膜の単層構造でもよい。
電荷蓄積層７９２は、ゲート絶縁膜７９１とブロック絶縁膜７９３との間に設けられている。電荷蓄積層７９２は、トラップ準位を含む絶縁膜（例えば、ＳｉＮ膜）を含む。尚、電荷蓄積層７９２は、半導体膜（例えば、シリコン膜）を含んでもよい。電荷蓄積層７９２が半導体膜を含む場合、半導体膜は、メモリセルＭＣごとに互いに分離されている。
ブロック絶縁膜７９３は、電荷蓄積層７９２と導電層７０，７１，７２との間に設けられている。ブロック絶縁膜７９３は、例えば、シリコン酸化膜とアルミニウム酸化膜との積層構造を含む。
Ｄ３方向（半導体基板表面に対して垂直方向）において、層間絶縁膜８９が、導電層７０，７１，７２間に設けられている。層間絶縁膜８９は、例えば、２つの絶縁膜８０１と、絶縁膜８０３とを含む。絶縁膜８０３は、２つの絶縁膜８０１間に挟まれている。
例えば、半導体ピラー７５は、コア部７５９と、半導体領域７５１とを含む。コア部７５９は、柱状の絶縁体（例えば、酸化シリコン）を含む。半導体領域７５１は、コア部７５９の側面を覆う。半導体領域７５１は、メモリセルＭＣのチャネル領域となる。半導体領域７５１は、アモルファスシリコンまたはポリシリコンを含む。
メモリセルアレイの製造工程に起因して、半導体ピラー７５の下端側（ＮＡＮＤストリングＮＳのソース側）の直径は、半導体ピラー７５の上端側（ＮＡＮＤストリングのドレイン側）の直径より小さくなる場合がある。
尚、本実施形態において、３次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、援用される。
フラッシュメモリの読み出し動作時、読み出し電圧ＶＣＧＲが、選択ワード線に印加され、非選択電圧（読み出しパス電圧）ＶＲＥＡＤが、非選択ワード線に印加される。読み出しパス電圧ＶＲＥＡＤの電圧値は、読み出し電圧ＶＣＧＲの電圧値に比較して大きい。
図７の（ａ）に示されるように、読み出しパス電圧ＶＲＥＡＤが非選択ワード線に印加された場合のように、制御ゲート電極７０の電位（電圧）Ｖ２ａが、半導体ピラー７５の電位Ｖ１ａより高い場合、制御ゲート電極７０側のエネルギーバンドのレベルは、半導体ピラー７５側のエネルギーバンドのレベルより低下する。
この場合、メモリ膜７９に印加される電界Ｅ１の向きは、制御ゲート電極７０から半導体ピラー７５へ向かう向きになる。電界Ｅ１によって、電子（負の電荷）が、メモリ膜７９内に移動する。このとき、電子９００がメモリ膜７９のゲート絶縁膜７９１のトラップ準位９９９にトラップされる可能性がある。
さらに、ワード線に対する複数回の電圧の印加によって、ゲート絶縁膜７９１内にトラップされた電子９００は、ゲート絶縁膜７９１内の欠陥（トラップ準位）９９９を介して徐々に移動し、電荷蓄積層７９２内に注入される可能性がある。
ゲート絶縁膜７９１内における電子のトラップ、又は、ゲート絶縁膜７９１から電荷蓄積層７９２への電子の移動の結果として、メモリセルＭＣのしきい値電圧の変動が生じる可能性がある。
読み出し動作時に非選択ワード線に印加される電圧による電子の移動によって、メモリセルのしきい値電圧が記憶すべきデータに対応する電圧分布からシフトすると、フラッシュメモリの動作が不良になる可能性がある。このような読み出し動作に起因したメモリの不良は、読み出しディスターブとよばれる。
図７の（ｂ）に示されるように、本実施形態のフラッシュメモリは、読み出し動作時において、各ワード線ＷＬに対するデータの読み出しのための電圧ＶＣＧＲ，ＶＲＥＡＤの印加（図７の（ａ）の状態）後に、電界Ｅ１の向きとは逆方向の電界Ｅ２がメモリ膜７９に印加されるように、ある大きさの電圧（電位）Ｖ１ｂ，Ｖ２ｂを、非選択ワード線ＷＬ及び半導体ピラー７５にそれぞれ印加する。これによって、半導体ピラー７５の電位が、制御ゲート電極７０の電位より高くされる。
半導体ピラー７５の電位Ｖ１ｂが、制御ゲート電極７０の電位Ｖ２ｂより高い場合、半導体ピラー７５側のエネルギーバンドのレベルは、制御ゲート電極７０側のバンドエネルギーのレベルより低下する。
この場合、メモリ膜７９に印加される電界Ｅ２の向きは、半導体ピラー７５から制御ゲート電極７０へ向かう向きになる。負に帯電している電荷（電子）は、電界の向きと反対の方向に、移動する。
それゆえ、この電界Ｅ２（電圧Ｖ１ｂ，Ｖ２ｂ）の印加によって、ゲート絶縁膜７９１内にトラップされた電子９００が、メモリ膜７９に対して高電位側の半導体ピラー７５に向かって移動する。
この結果として、本実施形態のフラッシュメモリは、ゲート絶縁膜７９１内の電子が、電荷蓄積層７９２内に移動するのを抑制できる。
それゆえ、本実施形態のフラッシュメモリは、読み出しディスターブの発生を、抑制できる。
したがって、本実施形態のメモリデバイスは、メモリの信頼性を向上できる。
（ｂ） 動作例
図８を参照して、第１の実施形態のメモリデバイスの動作例（制御方法）を、説明する。ここでは、図８に加えて、図１乃至図７も適宜用いて、本実施形態のメモリデバイスの動作について、説明する。
以下では、本実施形態のメモリデバイスとしてのフラッシュメモリの読み出し動作について説明する。
＜時刻Ｔ０＞
例えば、メモリコントローラ５は、時刻Ｔ０において、ホストデバイス６００からの要求に応じて、読み出しコマンドＣＭＤ１（００ｈ，ｘｘｈ）、データを読み出すべきアドレス（選択アドレス）ＡＤＲを、フラッシュメモリ１に送信する。
本実施形態において、読み出しコマンドＣＭＤ１は、第１の信号００ｈと第２の信号ｘｘｈとを含む。第１の信号００ｈは、フラッシュメモリ１が実行すべき動作が、読み出し動作であることを示す。第２の信号ｘｘｈは、読み出し動作の開始の指示を示す。また、第２の信号ｘｘｈは、リカバリ動作を実行することを示す。
本実施形態において、リカバリ動作は、図７の（ｂ）のように、メモリセルＭＣのメモリ膜７９に、半導体ピラー７５から制御ゲート電極７０に向かう方向の電界Ｅ２が印加されるように、ワード線ＷＬの電位及び半導体ピラー７５の電位を制御する動作である。
また、以下では、動作の説明の区別化のために、選択ワード線に対する読み出し電圧の印加によってメモリセルのしきい値電圧を判定する動作を、センス動作とよぶ。
フラッシュメモリ１は、読み出しコマンドＣＭＤ１及び選択アドレスＡＤＲを受信する。シーケンサ１９は、読み出しコマンドＣＭＤ１に基づいて、読み出し動作を開始する。
シーケンサ１９は、以下のように、センス動作及びリカバリ動作を含む読み出し動作を実行するように、フラッシュメモリ１内の各回路を制御する。
＜時刻Ｔ１＞
時刻Ｔ１において、シーケンサ１９は、レディ／ビジー信号Ｒ／Ｂの信号レベルを、Ｈ（high）レベルからＬ（low）レベルに遷移させる。これによって、フラッシュメモリ１における読み出し動作の開始が、メモリコントローラ５に通知される。
電圧生成回路４０は、シーケンサ１９の制御によって、読み出し動作に用いられる各種の電圧を、生成する。例えば、正電圧回路（電源回路）４１０は、電源電圧を用いて、データの読み出しに用いられる各種の正の電圧を、生成する。
センスアンプ回路３０は、シーケンサ１９の制御によって、ビット線ＢＬを充電する。これによって、ビット線ＢＬの電位は、ある大きさの電圧ＶＢＬ程度に設定される。
＜時刻Ｔ２〜時刻Ｔ３＞
時刻Ｔ２から時刻Ｔ３までの期間において、センス動作が実行される。
時刻Ｔ２において、ソース線・ウェル制御回路５０は、ソース線ＳＲＣ（ＳＬ）に、電圧ＶＳＲＣを印加する。
ロウ制御回路２０は、選択されたブロックＢＬＫ内の選択されたストリングユニットＳＵに関して、選択されたドレイン側セレクトゲート線ＳＧＤ及び選択されたソース側セレクトゲート線ＳＧＳに、セレクトゲート電圧ＶＳＧを印加する。セレクトトランジスタＳＴＤ，ＳＴＳはオンする。
ビット線ＢＬは、オン状態のセレクトトランジスタＳＴＤを介して、半導体ピラー７５に電気的に接続される。ソース線ＳＲＣは、オン状態のセレクトトランジスタＳＴＳ及びウェル領域７０２を介して、半導体ピラー７５に電気的に接続される。
ロウ制御回路２０は、非選択ワード線ｏｔｈｅｒＷＬｓに、非選択電圧（読み出しパス電圧）ＶＲＥＡＤ（＞ＶＣＧＲ）を印加する。読み出しパス電圧ＶＲＥＡＤが印加された非選択セルは、オンする。
ロウ制御回路２０は、選択ワード線ＷＬｋに、読み出し電圧ＶＣＧＲを、印加する。
選択ワード線ＷＬｋに接続されたメモリセルＭＣに関して、読み出し電圧ＶＣＧＲ以下のしきい値電圧を有するメモリセルＭＣは、オンし、読み出し電圧ＶＣＧＲより大きいしきい値電圧を有するメモリセルＭＣは、オフする。
読み出し電圧ＶＣＧＲの印加によって、選択セルＭＣがオンした場合、電流（セル電流）がビット線ＢＬとソース線ＳＲＣとの間を流れる。この時、センスアンプ回路３０内におけるビット線ＢＬに接続されたノードの電位が、変動する。一方、読み出し電圧ＶＣＧＲの印加時に、選択セルがオフしている場合、電流は、オフ状態の選択セルに接続されたビット線ＢＬとソース線ＳＬとの間に、流れない。この時、ビット線ＢＬに接続されたノードの電位は、変動しない。
センスアンプ回路３０が、各ビット線における電流の発生（又は、ノードの電位の変動）の有無をセンスする。センスアンプ回路３０は、このセンス結果に対応する信号を、各ビット線に対応したラッチに取り込む。
このように、１ビットのデータに関して、読み出し電圧ＶＣＧＲを基準（判定レベル）に用いて、メモリセルＭＣが記憶しているデータが、“１”データであるか、“０”データであるか、判定される。
非選択ワード線ｏｔｈｅｒＷＬｓに対する読み出しパス電圧ＶＲＥＡＤの印加によって、非選択ワード線ｏｔｈｅｒＷＬｓに接続されたメモリセルＭＣのゲート絶縁膜内に、電子が、トラップされる可能性がある。
尚、図８において、１ビットのデータを読み出すために、読み出し電圧ＶＣＧＲの電圧値は、一定の値に設定されている。但し、１つのメモリセルが２ビット以上のデータを記憶する場合、メモリセルＭＣ内のデータを１ビットずつ連続して読み出すために、読み出し電圧ＶＣＧＲは、複数の電圧値を含む場合がある。
ビット線ＢＬの電流の発生の有無がセンスされた後、シーケンサ１９は、時刻Ｔ３以降において、メモリセルアレイ１０内の各配線ＢＬ，ＷＬｋ，ｏｔｈｅｒＷＬｓ，ＳＧＤ，ＳＧＳの電位を、電圧Ｖｓｓに順次設定する。
このように、時刻Ｔ２から時刻Ｔ３までの期間において、選択セル内のデータが、センス動作によって、読み出される。
＜時刻Ｔ４〜時刻Ｔ５＞
時刻Ｔ４から時刻Ｔ５までの期間において、リカバリ動作が実行される。
電圧生成回路４０は、電源電圧を用いて、リカバリ動作のための電圧（以下では、リカバリ電圧とよばれる）Ｖｒｃｖ（ＶｒｃｖＡ）を、生成する。本実施形態において、リカバリ電圧ＶｒｃｖＡは、負の電圧値Ｖｎ（＜０）を有する。負電圧回路４２０が、負の電圧値を有するリカバリ電圧ＶｒｃｖＡを、出力する。
時刻Ｔ４において、ロウ制御回路２０は、シーケンサ１９の制御によって、リカバリ電圧ＶｒｃｖＡを、非選択ワード線ｏｔｈｅｒＷＬｓに印加する。
負の電圧値Ｖｎを有するリカバリ電圧ＶｒｃｖＡの印加時において、ロウ制御回路２０は、選択ワード線ＷＬｋ及びセレクトゲート線ＳＧＤ，ＳＧＳに、グランド電圧Ｖｓｓを印加する。センスアンプ回路３０は、ビット線ＢＬに、グランド電圧Ｖｓｓを印加する。ソース線・ウェル制御回路５０は、ソース線ＳＲＣに、グランド電圧Ｖｓｓを印加する。
リカバリ電圧ＶｒｃｖＡが印加されている期間において、半導体ピラー７５の電位が、非選択ワード線ｏｔｈｅｒＷＬｓの電位より高くなる。図７の（ｂ）に示されるように、ワード線ＷＬと半導体ピラー７５との電位差に応じて、制御ゲート電極（ワード線）７０と半導体ピラー７５との間に、電界Ｅ２が発生する。
本実施形態のように、制御ゲート電極７０に印加された負の電圧値Ｖｎのリカバリ電圧Ｖｒｃｖｎにおいて、メモリ膜７９に印加される電界Ｅ２の向きは、半導体ピラー７５から制御ゲート電極７０への向きになる。
この電界Ｅ２によって、読み出しパス電圧ＶＲＥＡＤの印加に起因してゲート絶縁膜７９１内にトラップされた電子は、ゲート絶縁膜７９１から半導体ピラー７５に向かって移動する。例えば、ゲート絶縁膜７９１内の電子は、半導体ピラー７５内に、放出される。
時刻Ｔ５において、ロウ制御回路２０は、リカバリ電圧ＶｒｃｖＡの印加を停止する。非選択ワード線ｏｔｈｅｒＷＬｓの電位は、グランド電位（グランド電圧）Ｖｓｓに設定される。
このように、時刻Ｔ４から時刻Ｔ５の期間において、ゲート絶縁膜７９１内にトラップされた電子を半導体ピラー７５側に移動させるように、リカバリ動作が実行される。
例えば、リカバリ電圧Ｖｒｃｖの電圧値の絶対値（電界Ｅ２の強度の絶対値）は、非選択電圧ＶＲＥＡＤと半導体ピラー７５との電位差（電界Ｅ１の強度の絶対値）以下である。
リカバリ電圧ＶｒｃｖＡがワード線ｏｔｈｅｒＷＬｓに印加される期間（時刻Ｔ４から時刻Ｔ５までの期間）は、フラッシュメモリに対する実験結果及びテスト工程の結果に基づいて、適宜設定される。但し、フラッシュメモリの使用状況に応じて、時刻Ｔ４から時刻Ｔ５までの期間は、変更可能である。フラッシュメモリの読み出し速度の劣化を抑制する場合、時刻Ｔ４から時刻Ｔ５までの期間（リカバリ動作の期間）は、時刻Ｔ２から時刻Ｔ３までの期間（センス動作の期間）以下であることが好ましい。
尚、リカバリ動作において、電圧値及び期間の許容範囲内で、リカバリ電圧の絶対値を大きくすることで、リカバリ動作のための期間は、短くできる。これとは反対に、リカバリ動作のための期間を長くすることで、リカバリ電圧の絶対値は、小さくできる。
時刻Ｔ６において、シーケンサ１９は、レディ／ビジー信号Ｒ／Ｂの信号レベルを、Ｈレベルに変える。これによって、フラッシュメモリ内部における読み出し動作の終了が、メモリコントローラ５に通知される。
尚、メモリセルから読み出されたデータは、リカバリ動作の実行と並行して、又は、リカバリ動作の後に、フラッシュメモリ１からメモリコントローラ５に転送できる。
以上のように、フラッシュメモリ１の読み出し動作が、終了する。
本実施形態のフラッシュメモリにおいて、書き込み動作及び消去動作は、周知の技術を適用できる。それゆえ、本実施形態のフラッシュメモリの書き込み動作及び消去動作の説明は、省略する。
（ｃ）まとめ
本実施形態のメモリデバイスとしてのフラッシュメモリにおいて、フラッシュメモリの読み出し動作時に、読み出し電圧が、選択ワード線に印加され、読み出し電圧より高い非選択電圧（読み出しパス電圧）が、非選択ワード線に印加される。
非選択電圧の印加によって、非選択ワード線に接続されたメモリセルのゲート絶縁膜内に、電子がトラップされる可能性がある。
本実施形態のフラッシュメモリは、読み出し電圧及び非選択電圧の印加後において、半導体ピラーからワード線へ向かう方向の電界Ｅ２がメモリセル内のメモリ膜に印加されるように、非選択ワード線と半導体ピラーとの間の電位差を、制御する。
これによって、ゲート絶縁膜内にトラップされた電子は、半導体ピラー側に向かって、移動する。それゆえ、本実施形態のフラッシュメモリは、読み出しディスターブを抑制できる。
本実施形態のように読み出しディスターブを抑制できる結果として、本実施形態のフラッシュメモリは、訂正能力の高いＥＣＣ回路を用いずに、信頼性の高いデータの読み出しを実現できる。これに伴って、本実施形態のフラッシュメモリは、訂正能力の高いＥＣＣ回路の搭載によってチップコストが増大するのを、抑制できる。
以上のように、本実施形態のメモリデバイスは、メモリの信頼性を向上できる。
（２） 第２の実施形態
図９を参照して、第２の実施形態のメモリデバイス及びその制御方法について、説明する。
本実施形態において、ＮＡＮＤストリングＮＳ内において、論理的に分割された２以上の領域が設定される。本実施形態において、読み出し動作におけるリカバリ動作時において、２以上の領域ごとに異なる大きさのリカバリ電圧が、用いられる。
ここでは、１つのＮＡＮＤストリングＮＳ内に、２つの領域Ｒ１，Ｒ２が設定された場合について、説明する。２つの領域Ｒ１，Ｒ２のうち、ＮＡＮＤストリングＮＳのソース側における一方の領域Ｒ１は、下部領域Ｒ１とよばれ、ＮＡＮＤストリングＮＳのドレイン側における他方の領域Ｒ２は、上部領域Ｒ２とよばれる。半導体ピラー７５の延在方向において、下部領域Ｒ１は、上部領域Ｒ２とウェル領域７０２との間に位置している。
例えば、下部領域Ｒ１に対して、ウェル領域（基板）側から数えて１番目のワード線ＷＬ０からｉ番目のワード線ＷＬｉ−１が、割り付けられている。上部領域Ｒ２に対して、ウェル領域側から数えてｉ＋１番目のワード線ＷＬｉからｎ番目のワード線ＷＬｎ−１が割り付けられている。ここで、ｉは、ｎ／２で示される自然数である。
図９のタイミングチャートに示されるように、第１の実施形態と同様のセンス動作の後、時刻Ｔ４において、リカバリ電圧ＶｒｃｖＡ１，ＶｒｃｖＡ２が、複数の非選択ワード線ｏｔｈｅｒＷＬ−Ｄ，ｏｔｈｅｒＷＬ−Ｓに印加される。
シーケンサ１９の制御によって、下部領域Ｒ１内の非選択ワード線ｏｔｈｅｒＷＬ−Ｓに、リカバリ電圧ＶｒｃｖＡ１が印加され、上部領域Ｒ２内の非選択ワード線ｏｔｈｅｒＷＬ−Ｄに、第２のリカバリ電圧ＶｒｃｖＡ２が印加される。第１及び第２のリカバリ電圧ＶｒｃｖＡ１，ＶｒｃｖＡ２は、負の電圧値Ｖｎ１，Ｖｎ２をそれぞれ有する。
本実施形態において、リカバリ電圧ＶｒｃｖＡ１の電圧値Ｖｎ１の絶対値は、リカバリ電圧ＶｒｃｖＡ２の電圧値Ｖｎ２の絶対値より大きい。
時刻Ｔ５において、ロウ制御回路２０は、非選択ワード線ｏｔｈｅｒＷＬ−Ｄ，ｏｔｈｅｒＷＬ−Ｓの電位を、グランド電圧Ｖｓｓに設定する。
このように、本実施形態において、リカバリ動作は、異なる領域Ｒ１，Ｒ２内の非選択ワード線に対して、異なる電圧値のリカバリ電圧ＶｒｃｖＡ１，ＶｒｃｖＡ２をそれぞれ印加することによって実行される。
例えば、３次元構造のメモリセルアレイを形成するための製造工程に起因して、半導体ピラー７５の基板側（下部領域側）の部分の直径は、半導体ピラー７５のビット線側（上部領域側）の部分の直径より小さくなる傾向がある。
このような半導体ピラーの構造において、下部領域Ｒ１内のワード線ＷＬに印加される読み出しパス電圧ＶＲＥＡＤが、上部領域Ｒ２内のワード線ＷＬに印加される読み出しパス電圧ＶＲＥＡＤの大きさと同じであったとしても、半導体ピラーの直径が小さいメモリセルＭＣのメモリ膜７９に印加される電界は、半導体ピラーの直径が大きいメモリセルＭＣのメモリ膜７９に印加される電界より強い。そのため、読み出しディスターブは、上部領域Ｒ２内のメモリセルに比較して、下部領域Ｒ１内のメモリセルＭＣに発生しやすい。
本実施形態のように、ＮＡＮＤストリングＮＳ内に設定された複数の領域ごとに異なるリカバリ電圧が印加されることによって、半導体ピラー７５の構造（形状）に応じて、読み出しディスターブを抑制するために適した強さの電界を、ゲート絶縁膜に印加できる。
尚、１つのＮＡＮＤストリングが、積層された複数の半導体ピラーを含む場合がある。例えば、２つの半導体ピラーが積層されている場合、基板表面に対して垂直方向に関して、下段側の半導体ピラーの上部が、上段側の半導体ピラーの下部に隣り合う。下段側及び上段側の半導体ピラーのそれぞれにおいて、半導体ピラーの下部の直径が、半導体ピラーの上部の直径より小さい。それゆえ、リカバリ動作時において、上段側の半導体ピラーの下部領域内の非選択ワード線に対するリカバリ電圧の絶対値は、下段側の半導体ピラーの上部領域内の非選択ワード線に対するリカバリ電圧の絶対値より大きくすることが好ましい。
このように、ＮＡＮＤストリング内の１以上の半導体ピラーの構造に応じて、ある領域内の非選択ワード線に印加されるリカバリ電圧の絶対値が、ある領域より上方に位置する領域内の選択ワード線に印加されるリカバリ電圧の絶対値より小さい場合がある。
以上のように、本実施形態のメモリデバイスは、第１の実施形態と同様の効果が得られる。
（３） 第３の実施形態
図１０を参照して、第３の実施形態のメモリデバイス及びその制御方法について、説明する。
本実施形態のフラッシュメモリにおいて、リカバリ動作時に、半導体ピラーの電位が制御される。これによって、本実施形態において、他の実施形態と同様に、半導体ピラーから制御ゲート電極へ向かう方向の電界が、ゲート絶縁膜に印加される。
図１０のタイミングチャートに示されるように、上述の実施形態と同様に、センス動作の後、時刻Ｔ３において、各回路２０，３０，４０は、シーケンサ１９の制御によって、選択及び非選択ワード線ＷＬｋ，ｏｔｈｅｒＷＬｓの電位、セレクトゲート線ＳＧＤ，ＳＧＳの電位、及び、ソース線ＳＲＣの電位を、グランド電圧Ｖｓｓに設定する。
本実施形態のフラッシュメモリにおけるリカバリ動作において、時刻Ｔ４において、選択及び非選択ワード線ＷＬの電位がグランド電圧Ｖｓｓに維持された状態で、各種の電圧ＶＳＧ，ＶｒｃｖＣ，ＶｒｃｖＤが、シーケンサ１９の制御によって、ドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳ、ビット線ＢＬ及びソース線ＳＲＣに、それぞれ印加される。
ロウ制御回路２０は、電圧ＶＳＧを、ドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳに、印加する。これによって、セレクトトランジスタＳＴＤ，ＳＴＳがオンする。ロウ制御回路２０は、ワード線ＷＬｋ，ＷＬｏｔｈｅｒｓに、グランド電圧Ｖｓｓを印加する。
センスアンプ回路３０は、リカバリ電圧ＶｒｃｖＣを、ビット線ＢＬに印加する。ソース線・ウェル制御回路５０は、リカバリ電圧ＶｒｃｖＤを、ソース線ＳＲＣに印加する。
リカバリ電圧ＶｒｃｖＣ，ＶｒｃｖＤは、正の電圧値Ｖｐ１，Ｖｐ２をそれぞれ有する。リカバリ電圧ＶｒｃｖＣの電圧値Ｖｐ１は、リカバリ電圧ＶｒｃｖＤの電圧値Ｖｐ２と実質的に同じ大きさである。但し、電圧値Ｖｐ１は、電圧値Ｖｐ２と異なる大きさを有していてもよい。
ビット線ＢＬに印加された電圧ＶｒｃｖＣが、オン状態のセレクトトランジスタＳＴＤを介して、半導体ピラー７５に印加される。また、ソース線ＳＬに印加された電圧ＶｒｅｃｖＤが、ウェル領域７０２及びオン状態のセレクトトランジスタＳＴＳを介して、半導体ピラー７５に印加される。
これによって、半導体ピラー７５の内部電位が、グランド電圧Ｖｓｓが印加されている制御ゲート電極（ワード線）７０の電位より高くなる。
それゆえ、ゲート絶縁膜７９１に、半導体ピラー７５から制御ゲート電極７０へ向かう方向の電界Ｅ２が、印加される。
この結果として、ゲート絶縁膜７９１内にトラップされた電子は、半導体ピラー側に移動する。例えば、ゲート絶縁膜７９１内の電子は、半導体ピラ−７５に放出される。
この後、時刻Ｔ５において、各回路２０，３０，４０は、シーケンサ１９の制御によって、セレクトゲート線ＳＧＤ，ＳＧＳ、ビット線ＢＬ及びソース線ＳＲＣの電位を、グランド電位Ｖｓｓに設定する。
尚、時刻Ｔ４から時刻Ｔ５までの期間において非選択ワード線に印加される電圧は、半導体ピラーに印加されるリカバリ電圧ＶｒｃｖＣ，ＶｒｃｖＤより低い電圧であれば、グランド電圧（０Ｖ）より大きい電圧（例えば、０．５Ｖから０．７Ｖ程度の電圧）でもよい。
以上のように、本実施形態のフラッシュメモリは、リカバリ動作時において、半導体ピラー７５に正の電圧を印加することによって、半導体ピラー７５の電位を非選択ワード線の電位より高くする。これによって、本実施形態のフラッシュメモリは、ゲート絶縁膜内にトラップされた電子に起因した読み出しディスターブを、抑制できる。
また、本実施形態のフラッシュメモリは、負電圧を用いずに、リカバリ動作を実行できる。それゆえ、本実施形態のフラッシュメモリは、負電圧回路を削減できる。
したがって、本実施形態のメモリデバイスは、動作の信頼性を向上できる。
（４） 第４の実施形態
図１１を参照して、第４の実施形態のメモリデバイス及びその制御方法について、説明する。
メモリセルアレイの内部構成に応じて、ＮＡＮＤストリング内に、１以上のダミーワード線が設けられる場合がある。
例えば、図４のワード線ＷＬ０及びワード線ＷＬｎ−１が、ダミーワード線ＤＷＬ（ＤＷＬＤ，ＤＷＬＳ）として用いられる。ソース側のダミーワード線ＤＷＬＳ（ワード線ＷＬ０）は、ソース側セレクトゲート線ＳＧＳに隣り合うように、ＮＡＮＤストリングＮＳ内に設けられている。ドレイン側のダミーワード線ＤＷＬＤ（ワード線ＷＬｎ−１）は、ドレイン側セレクトゲート線ＳＧＤに隣り合うように、ＮＡＮＤストリングＮＳ内に設けられている。
ダミーワード線ＤＷＬに接続されたメモリセル（以下では、ダミーセルとよばれる）ＤＣは、メモリセルＭＣと同じ構造を有する。ダミーセルＤＣは、データの記憶に用いられない。
フラッシュメモリの書き込み動作時及び読み出し動作時において、非選択ワード線に対する電圧の印加と同様に、ある大きさの電圧が、ダミーワード線ＤＷＬに印加される。
そのため、ダミーワード線ＤＷＬＤ，ＤＷＬＳに対する複数回の電圧の印加によって、電子が、ダミーセルＤＣのゲート絶縁膜内にトラップされる可能性がある。
ダミーセルＤＣの電荷蓄積層内に、ゲート絶縁膜内にトラップされた電子が注入された場合、ダミーセルＤＣのしきい値電圧が高くなる。この結果として、仕様又は規格に基づいて設定されたダミーセルのオン電圧がダミーワード線ＤＷＬに印加されたとしても、ダミーセルＤＣがオンしない可能性がある。それゆえ、メモリセルと同様に、ダミーワード線に電圧が印加された後に、ダミーセルに対するリカバリ動作を実行することが好ましい。
図１１のタイミングチャートに示されるように、時刻Ｔ２において、上述の読み出し動作と同様に、ロウ制御回路２０は、各電圧ＶＣＧＲ，ＶＲＥＡＤ，ＶＳＧを、各配線ＷＬｋ，ｏｔｈｅｒＷＬｓ，ＳＧＤ，ＳＧＳに印加する。
本実施形態において、ロウ制御回路２０は、読み出しパス電圧ＶＲＥＡＤを、ダミーワード線ＤＷＬ及び非選択ワード線ｏｔｈｅｒＷＬｓに印加する。
時刻Ｔ３において、ロウ制御回路２０は、選択ワード線ＷＬｋ、非選択ワード線ｏｔｈｅｒＷＬｓ及びセレクトゲート線ＳＧＤ，ＳＧＳの電位を、グランド電位Ｖｓｓに設定する。
ロウ制御回路２０は、ダミーワード線ＤＷＬの電位を、グランド電位Ｖｓｓに設定する。
このように、センス動作によって、選択セル内のデータが、読み出される。この後、シーケンサ１９は、リカバリ動作を実行する。
時刻Ｔ４において、ロウ制御回路２０は、非選択ワード線ｏｔｈｅｒＷＬｓに、負の電圧値Ｖｎのリカバリ電圧ＶｒｃｖＡを、印加する。これと共に、ロウ制御回路２０は、リカバリ電圧ＶｒｃｖＥを、シーケンサ１９の制御によって、ダミーワード線ＤＷＬＤ，ＤＷＬＳにそれぞれ印加する。
これによって、非選択セルＭＣと同様に、ダミーセルＤＣのゲート絶縁膜７９１に、半導体ピラー７５から制御ゲート電極７０へ向かう方向の電界Ｅ２が、印加される。それゆえ、ダミーセルＤＣのゲート絶縁膜７９１内にトラップされた電子が、半導体ピラー７５側へ移動する。
したがって、本実施形態のフラッシュメモリは、ダミーセルＤＣにおけるしきい値電圧の変動を抑制できる。
尚、第３の実施形態のように、半導体ピラー７５に正の電圧値のリカバリ電圧が印加され、ダミーワード線ＤＷＬＤ，ＤＷＬＳにグランド電圧が印加されることによって、ダミーセルＤＣのゲート絶縁膜７９１に、半導体ピラー７５からゲート電極７０へ向かう方向の電界Ｅ２が、印加されてもよい。
尚、セレクトトランジスタＳＴＤ，ＳＴＳも、メモリ膜を含む。それゆえ、電圧の印加に起因したセレクトトランジスタＳＴＤ，ＳＴＳのしきい値電圧の変動を抑制するために、セレクトゲート線ＳＧＤ，ＳＧＳに対して、ダミーワード線ＤＷＬＤ，ＤＷＬＳと同様に、リカバリ電圧が印加されてもよい。
以上のように、本実施形態のメモリデバイスは、動作の信頼性を向上できる。
（５） 適用例
図１２及び図１３を参照して、実施形態のメモリデバイスの適用例について説明する。
例えば、本実施形態のメモリデバイスを含むメモリシステム（又はストレージデバイス）において、メモリコントローラ５からのコマンドに基づいて、データの読み出し時におけるリカバリ動作の有無が制御される。
図１２の（ａ）に示されるように、フラッシュメモリ１が、上述の第２の信号ｘｘｈを含む第１の読み出しコマンドＣＭＤ１を受信した場合、フラッシュメモリ１の設定情報に基づいて、シーケンサ１９は、上述の実施形態のうち１つのリカバリ動作を含む読み出し動作を実行する。
リカバリ動作の実行有りのデータの読み出しにおいて、レディ／ビジー信号Ｒ／Ｂは、期間（例えば、図８の時刻Ｔ１から時刻Ｔ６までの期間）ｔａにおいてＬレベルに設定されている。
図１２の（ｂ）に示されるように、フラッシュメモリ１が、第１の信号００ｈ及び第３の信号３０ｈを含む第２の読み出しコマンドＣＭＤ２を受信した場合、シーケンサ１９は、リカバリ動作の実行無しに、データの読み出し（例えば、センス動作のみ）を、実行する。
例えば、第２の読み出しコマンドＣＭＤ２に基づく読み出し動作は、図８の時刻Ｔ３と時刻Ｔ６との間の時刻Ｔ９で、終了する。リカバリ動作の実行無しのデータの読み出しにおいて、レディ／ビジー信号Ｒ／Ｂは、期間（時刻Ｔ１から時刻Ｔ９までの期間）ｔｚにおいて、Ｌレベルに設定されている。期間ｔｚの長さは、期間ｔａの長さより短い。尚、時刻Ｔ９は、時刻Ｔ３と時刻Ｔ４との間（センス動作とリカバリ動作の移行期間内）の時刻であることがより好ましい。
例えば、メモリコントローラ５は、フラッシュメモリ１の使用状況（例えば、アクセス頻度）に応じて、第２及び第３の信号ｘｘｈ，３０ｈのうちいずれか一方を含む読み出しコマンドＣＭＤ１，ＣＭＤ２を、フラッシュメモリ１に送信する。
例えば、ＣＰＵ５００は、各アドレス（ページアドレス）に対する読み出し回数をカウントしている。ＣＰＵ５００は、アドレス（ワード線）と読み出し回数との関係を、管理テーブルＴＢＬとして、ＤＲＡＭ５０１内に格納する。
メモリコントローラ５は、あるデータの読み出しがホストデバイス６００から要求された場合、あるデータが格納されたアドレスに対する読み出し回数とある判定値とを比較する。
例えば、本実施形態のフラッシュメモリ１、及び、フラッシュメモリ１を含むメモリシステム９（ストレージデバイス６０１）は、以下のように、動作する。
図１３のフローチャートに示されるように、メモリコントローラ５は、ホストデバイス６００からの読み出し要求を受信する（ステップＳＴ０）。
メモリコントローラ５は、読み出し要求に応じて、管理テーブルＴＢＬを参照する（ステップＳＴ１）。ＣＰＵ５００は、管理テーブルＴＢＬ内における読み出し要求の対象のアドレスに対する読み出し回数を、取得する。
ＣＰＵ５００は、そのアドレスに対する読み出し回数とある判定値とを比較する（ステップＳＴ２）。
例えば、読み出し回数が判定値以上である場合、メモリコントローラ５は、リカバリ動作が実行されるように、第１の読み出しコマンドＣＭＤ１（第１の信号００ｈと第２の信号ｘｘｈ）を、選択アドレスＡＤＲと共に、フラッシュメモリ１に送信する（ステップＳＴ３Ａ）。
これに対して、読み出し回数が判定値より小さい場合、メモリコントローラ５は、リカバリ動作が実行されないように、第２の読み出しコマンドＣＭＤ２（第１の信号００ｈと第３の信号３０ｈ）を、選択アドレスＡＤＲと共に、フラッシュメモリ１に送信する（ステップＳＴ３Ｂ）。
フラッシュメモリ１は、コマンド及び選択アドレスを受信する（ステップＳＴ１０）。
シーケンサ１９は、コマンドを解釈する（ステップＳＴ１１）。シーケンサ１９は、レディ／ビジー信号Ｒ／Ｂの信号レベルをＬレベルに設定する。
シーケンサ１９は、受信したコマンドが、リカバリ動作を含む読み出し動作を示すコマンドであるか、リカバリ動作を含まない読み出し動作を示すコマンドであるか、判定する（ステップＳＴ１２）。
例えば、シーケンサ１９は、アドレスＡＤＲの受信の後に受信した信号が、第２の信号ｘｘｈであるか、第３の信号３０ｈであるか、判定する。
第２の信号ｘｘｈが受信された場合、シーケンサ１９は、センス動作の後に、第１乃至第４の実施形態のうちいずれか１つのリカバリ動作を実行するように、各回路の動作を制御する（ステップＳＴ１３Ａ）。
第３の信号３０ｈが受信された場合、シーケンサ１９は、リカバリ動作の実行無しに、センス動作のみを実行するように、各回路の動作を制御する（ステップＳＴ１３Ｂ）。
この後、シーケンサ１９は、読み出されたデータを、メモリコントローラ５に送信する（ステップＳＴ１４）。シーケンサ１９は、レディ／ビジー信号Ｒ／Ｂの信号レベルをＨレベルに設定することによって、読み出し動作の終了を、メモリコントローラ５に通知する。
メモリコントローラ５は、フラッシュメモリ１から読み出されたデータ及びＨレベルのレディ／ビジー信号Ｒ／Ｂを、受信する（ステップＳＴ４Ａ）。
これによって、本実施形態のメモリシステム及びフラッシュメモリの動作が、完了する。
このように、本実施形態のフラッシュメモリ及びメモリシステムは、メモリコントローラ２００からの読み出しコマンドに基づいて、リカバリ動作の実行の有無が選択されることによって、リカバリ動作に起因してメモリシステム全体の動作が、長期化するのを抑制できる。
以上のように、本実施形態のフラッシュメモリ及びメモリシステムは、動作特性を向上できる。
（６） 変形例
以下では、実施形態のメモリデバイスの変形例について、説明する。
図１４は、実施形態のメモリデバイスの変形例の一例を示している。
図１４のタイミングチャートに示されるように、時刻Ｔ４において、非選択ワード線ｏｔｈｅｒＷＬｓに、負の電圧値Ｖｎのリカバリ電圧ＶｒｃｖＡが印加される。
本変形例において、リカバリ電圧ＶｒｃｖＡの印加時に、電圧ＶＺが、ドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳに印加される。電圧ＶＺの電圧値は、電圧ＶＳＧの電圧値以下である。例えば、電圧ＶＺの印加によって、セレクトトランジスタＳＴＤ，ＳＴＳは、オンする。
図１４のフラッシュメモリのように、負の電圧値のリカバリ電圧を用いたリカバリ動作中に、正の電圧値を有する電圧ＶＺが、セレクトトランジスタＳＴＤ，ＳＴＳのゲート電極（セレクトゲート線ＳＧＤ，ＳＧＳ）に、印加されてもよい。
尚、リカバリ動作中に、２つのセレクトトランジスタＳＴＤ，ＳＴＳのうちいずれか一方のみが、オンされてもよい。
本実施形態において、フラッシュメモリの読み出し動作時に実行されるリカバリ動作は、フラッシュメモリの書き込み動作におけるベリファイ動作に適用されてもよい。これによって、本実施形態のメモリデバイスは、ベリファイ動作時における読み出しディスターブを、抑制できる。また、本実施形態で説明されたリカバリ動作は、書き込み動作におけるプログラム動作の非選択ワード線に接続されたメモリセルに対して、実行されてもよい。また、本実施形態のフラッシュメモリを含むストレージデバイス又はメモリシステムにおいて、リカバリ動作のみが、ある動作サイクルで実行されてもよい。
本実施形態の３次元構造のメモリセルアレイを含むメモリセルアレイにおいて、１つのＮＡＮＤストリングは、２つの半導体ピラーを含んでもよい。
この場合、ＮＡＮＤストリングは、２つの半導体ピラーと、２つの半導体ピラーを接続する半導体部とを含む。
半導体部は、一方の半導体ピラーの下端を、他方の半導体ピラーの下端に接続する。
一方の半導体ピラーの上端は、ビット線に接続される。他方の半導体ピラーの上端は、ソース線に接続される。ドレイン側セレクトトランジスタは、一方の半導体ピラーの上部側に、設けられている。ソース側セレクトトランジスタは、他方の半導体ピラーの上部側に設けられている。ソース側セレクトトランジスタは、基板上方において、ドレイン側セレクトトランジスタと同じ高さに、位置している。
各半導体ピラーにおいて、メモリセルは、セレクトトランジスタと半導体部との間の領域において、半導体ピラーの側面上に、それぞれ設けられている。
本実施形態のメモリシステムに用いられるフラッシュメモリは、多値フラッシュメモリでもよい。
多値フラッシュメモリの読み出し動作は、以下のような判定電圧を含む。
Ａレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、０Ｖ〜０．５５Ｖの間である。但し、Ａレベルの判定電圧は、この値に限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び、０．５Ｖ〜０．５５Ｖのうち、いずれの範囲でもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば１．５Ｖ〜２．３Ｖの間である。但し、Ｂレベルの判定電圧は、この値に限定されず、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び、２．１Ｖ〜２．３Ｖのうち、いずれの範囲でもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、３．０Ｖ〜４．０Ｖの間である。Ｂレベルの判定電圧は、、これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、及び、３．６Ｖ〜４．０Ｖのうち、いずれの範囲でもよい。
尚、読み出し動作の期間（ｔＲ）は、例えば、２５μｓ〜３８μｓ、 ３８μｓ〜７０μs、 ７０μｓ〜８０μｓのうち、いずれか１つの期間でよい。
多値フラッシュメモリの書き込み動作は、プログラム動作とベリファイ動作を含む。
多値フラッシュメモリの書き込み動作において、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば、１３．７Ｖ〜１４．３Ｖの間である。この電圧は、この値に限定されることなく、例えば、１３．７Ｖ〜１４．０Ｖ及び１４．０Ｖ〜１４．６Ｖのうち、いずれの範囲でもよい。
プログラム動作が、incremental step pulse Program（ＩＳＰＰ）方式である場合、ステップアップの電圧は、例えば、０．５Ｖ程度である。
非選択のワード線に印加される非選択電圧（パス電圧）は、例えば、６．０Ｖ〜７．３Ｖの範囲の値である。但し、非選択電圧は、この値に限定されることなく、例えば、７．３Ｖ〜８．４Ｖの範囲の値でもよく、６．０Ｖ以下でもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）は、例えば、１７００μｓ〜１８００μｓ、 １８００μｓ〜１９００μｓ、及び、１９００μｓ〜２０００μｓのうち、いずれかの１つの期間でよい。
多値フラッシュメモリの消去動作は、半導体基板の上部上に形成され、かつ、メモリセルが上方に配置されたウェル領域に最初に印加される電圧は、例えば、１２Ｖ〜１３．６Ｖの範囲の値である。この電圧は、この値に限定されることなく、例えば、１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、 １９．０〜１９．８Ｖ或いは１９．８Ｖ〜２１Ｖのうち、いずれかの範囲の値でよい。
消去動作の時間（tErase）は、例えば、３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び、４０００μｓ〜９０００μｓのうち、いずれか１つの期間でよい。
メモリセルは、４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して半導体ピラーの側面上に配置された電荷蓄積層を、有している。この電荷蓄積層は、２ｎｍ〜３ｎｍの膜厚を有する絶縁膜（例えば、ＳｉＮ又はＳｉＯＮなど）と３ｎｍ〜８ｎｍの膜厚のポリシリコンとの積層構造でもよい。また、ポリシリコンはＲｕのような金属を、含んでいてもよい。
電荷蓄積層上に、絶縁膜を有している。この絶縁膜は、例えば、３ｎｍ〜１０ｎｍの膜厚を有する下層Ｈｉｇｈ−ｋ膜と、３ｎｍ〜１０ｎｍの膜厚を有する上層Ｈｉｇｈ−ｋ膜と、下層及び上層Ｈｉｇｈ−ｋ膜に挟まれた４〜１０ｎｍの膜厚を有するシリコン酸化膜とを、含む。Ｈｉｇｈ−ｋ膜は、ＨｆＯなどの膜が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚より厚くともよい。
絶縁膜上に、３ｎｍ〜１０ｎｍの膜厚の仕事関数調整用の材料を介して、３０ｎｍ〜７０ｎｍの膜厚を有する制御ゲート電極が設けられている。仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御ゲート電極は、Ｗ（タングステン）などの金属でもよい。
メモリセル間に、エアギャップが設けられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：フラッシュメモリ、１０：メモリセルアレイ、７０：制御ゲート電極（ワード線）、７５：半導体ピラー、７９：メモリ膜、７９１：ゲート絶縁膜、ＭＣ：メモリセル。

Claims (5)

  1. 基板の表面に対して垂直方向に延在する半導体ピラーと、
    第１のワード線と前記半導体ピラーの側面との間に設けられた第１のメモリ膜を含む第１のメモリセルと、
    第２のワード線と前記半導体ピラーの側面との間に設けられた第２のメモリ膜を含む第２のメモリセルと、
    前記第１及び第２のメモリセルに対する動作を制御するコントローラと、
    を具備し、
    前記第１のメモリセルに対する読み出し動作において、
    前記第１のワード線に読み出し電圧が印加され、前記第２のワード線に非選択電圧が印加される第１の動作の後、
    前記第２のワード線の電位が前記半導体ピラーの電位より低くなるように、前記第２のワード線に、第１の電圧が印加される第２の動作が実行される、
    メモリデバイス。
  2. 前記読み出し電圧及び前記非選択電圧は、正の電圧値を有し、
    前記第１の電圧は、負の電圧値を有する、
    請求項１に記載のメモリデバイス。
  3. 前記半導体ピラーに接続された配線を、さらに具備し、
    前記第１の電圧としてのグランド電圧が、前記第２のワード線が印加され、
    前記配線を介して、前記半導体ピラーに、正の電圧値を有する第２の電圧が印加される、
    請求項１に記載のメモリデバイス。
  4. 第３のワード線と前記半導体ピラーの側面との間に設けられた第３のメモリ膜を含む第３のメモリセルを、さらに具備し、
    前記基板の表面に対して垂直方向において、前記第１のワード線は、前記第２のワード線と前記第３のワード線との間に位置し、
    前記第２のワード線は、前記第１のワード線よりも前記基板側に位置し、
    前記第３のワード線は、前記第１のワード線よりも前記基板側とは反対側に位置し、
    前記読み出し電圧が前記第１のワード線に印加されている期間において、前記非選択電圧が、前記第３のワード線に印加され、
    前記第１の電圧が、前記第２のワード線に印加されている期間において、第３の電圧が、前記第３のワード線に印加され、
    前記第１の電圧の電圧値の絶対値は、前記第３の電圧の電圧値の絶対値より大きい、
    請求項１乃至３のいずれか１項に記載のメモリデバイス。
  5. 前記コントローラが第１のコマンドを受信した場合に、前記第１及び第２の動作を含む第１の読み出し動作が実行され、
    前記コントローラが第２のコマンドを受信した場合に、前記第１の動作を含み且つ前記第２の動作を含まない第２の読み出し動作が実行され、
    前記第１の読み出し動作時の第１の期間において、レディ／ビジー信号は第１のレベルに設定され、
    前記第２の読み出し動作時の第２の期間において、前記レディ／ビジー信号が、前記第１のレベルに設定され、
    前記第２の期間は、前記第１の期間より短い、
    請求項１乃至４のいずれか１項に記載のメモリデバイス。
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