TW201729189A - 記憶體裝置 - Google Patents

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Abstract

本發明之實施形態謀求記憶體裝置之可靠性提高。實施形態之記憶體裝置包含：半導體柱，其於與基板表面垂直之方向上延伸；第1記憶胞，其包含設於第1字元線與半導體柱之側面之間之第1記憶體膜；第2記憶胞，其包含設置於第2字元線與半導體柱之側面之間之第2記憶體膜；及控制器，其控制對第1及第2記憶胞之動作。於對第1記憶胞之讀出動作中，於對第1字元線施加讀出電壓VCGR、且對第2字元線施加非選擇電壓V2a之第1動作之後，執行第2動作，上述第2動作係以使第2字元線之電位V2b低於半導體柱之電位V1b之方式，對第2字元線施加第1電壓。

Description

記憶體裝置 [相關申請]
本案享有以日本專利申請2016-17377號(申請日：2016年2月1日)為基礎申請案之優先權。本案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本實施形態係關於一種記憶體裝置。
已知有一種將記憶胞三維排列而成之NAND(Not AND，與非)型快閃記憶體。
本發明之實施形態提高記憶體裝置之動作可靠性。
本實施形態之記憶體裝置包含：半導體柱，其於與基板表面垂直之方向上延伸；第1記憶胞，其包含設置於第1字元線與上述半導體柱之側面之間之第1記憶體膜；第2記憶胞，其包含設置於第2字元線與上述半導體柱之側面之間之第2記憶體膜；及控制器，其控制對上述第1及第2記憶胞之動作；且於對上述第1記憶胞之讀出動作中，於對上述第1字元線施加讀出電壓、且對上述第2字元線施加非選擇電壓之第1動作之後，執行第2動作，上述第2動作係以使上述第2字元線之電位低於上述半導體柱之電位之方式，對上述第2字元線施加第1電壓。
1‧‧‧快閃記憶體
5‧‧‧記憶體控制器
9‧‧‧記憶體系統
10‧‧‧記憶胞陣列
19‧‧‧定序器
20‧‧‧列控制電路
30‧‧‧感測放大器電路
35‧‧‧資料鎖存電路
40‧‧‧電壓產生電路
50‧‧‧源極線、井控制電路
60‧‧‧位址緩衝器
65‧‧‧資料輸入輸出緩衝器
70‧‧‧控制閘極電極(字元線)
71‧‧‧導電層
72‧‧‧導電層
75‧‧‧半導體柱
79‧‧‧記憶體膜
89‧‧‧層間絕緣膜
99‧‧‧配線群
200‧‧‧記憶體控制器
210‧‧‧位址解碼器
220‧‧‧開關電路
290‧‧‧字元線/選擇閘極線驅動器
410‧‧‧正電壓電路
420‧‧‧負電壓電路
500‧‧‧處理器
501‧‧‧DRAM
502‧‧‧SRAM
509‧‧‧ECC
600‧‧‧主機裝置
601‧‧‧儲存裝置
700‧‧‧半導體基板
702‧‧‧p型井區域
703‧‧‧p+型擴散層
704‧‧‧n+型擴散層
751‧‧‧半導體區域
759‧‧‧芯部
791‧‧‧閘極絕緣膜
792‧‧‧電荷儲存層
793‧‧‧區塊絕緣膜
801‧‧‧絕緣膜
803‧‧‧絕緣膜
900‧‧‧電子
999‧‧‧俘獲能階
BL‧‧‧位元線
E1‧‧‧電場
E2‧‧‧電場
MC‧‧‧記憶胞
ST0~ST14‧‧‧步驟
V1a‧‧‧電位
V1b‧‧‧電位
V2a‧‧‧非選擇電壓
V2b‧‧‧電位
WL‧‧‧字元線
圖1係表示包含實施形態之記憶體裝置之記憶體系統之方塊圖。
圖2係表示實施形態之記憶體裝置之內部構成之一例之方塊圖。
圖3係表示實施形態之記憶體裝置之內部構成之一例之方塊圖。
圖4係表示實施形態之記憶體裝置之記憶胞陣列之內部構成之一例之圖。
圖5係表示實施形態之記憶體裝置之記憶胞陣列之構造例之剖視圖。
圖6係表示實施形態之記憶體裝置之記憶胞之構造之一例之剖視圖。
圖7(a)及(b)係用以說明實施形態之記憶體裝置之基本構成之圖。
圖8係表示第1實施形態之記憶體裝置之動作例之時序圖。
圖9係表示第2實施形態之記憶體裝置之動作例之時序圖。
圖10係表示第3實施形態之記憶體裝置之動作例之時序圖。
圖11係表示第4實施形態之記憶體裝置之動作例之時序圖。
圖12(a)及(b)係用以說明實施形態之記憶體裝置之應用例之圖。
圖13係表示實施形態之記憶體裝置之應用例之流程圖。
圖14係表示實施形態之記憶體裝置之變化例之時序圖。
以下，一面參照圖式一面對本實施形態詳細地進行說明。於以下之說明中，對具有相同功能及構成之要素標註相同符號。
又，於以下之各實施形態中，當無需將末尾帶有區別用數字/英文之參照符號(例如，字元線WL或位元線BL，各種電壓及信號等)相互區別之情形時，使用省略末尾之數字/英文之記載(參照符號)。
[實施形態]
參照圖1至圖14，對實施形態之記憶體裝置進行說明。
(1)第1實施形態
(a)構成
使用圖1至圖7對實施形態之記憶體裝置之構成例進行說明。
如圖1所示，包含本實施形態之記憶體裝置之記憶體系統9包含儲存裝置601、及主機裝置600。
主機裝置600例如藉由連接器、電纜、無線通訊、內部網或網際網路等而與儲存裝置601結合。
主機裝置600對儲存裝置601請求資料之寫入/抹除、及資料之讀出。儲存裝置601根據來自主機裝置600之請求而動作。
儲存裝置601包含記憶體控制器5及記憶體裝置(半導體記憶體)1。記憶體控制器5使記憶體裝置1執行與主機裝置600之請求相應之動作。
記憶體控制器5例如包含處理器(CPU，Central Processing Unit，中央處理單元)500、DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)501、SRAM(Static Random Access Memory，靜態隨機存取記憶體)502及ECC(Error Correction Circuit，錯誤校正電路)電路509等。CPU500控制記憶體控制器5整體之動作。DRAM501臨時保存程式(軟體或韌體)及管理資訊(管理表)。SRAM502臨時保存資料。ECC電路509於對記憶體裝置1進行資料寫入時，對應寫入之資料附加奇偶性。ECC電路509於自記憶體裝置1讀出資料時，根據奇偶性或自奇偶性產生之校正子而檢測自記憶體裝置1讀出之資料內之錯誤，並校正檢測出之錯誤。
記憶體裝置1儲存資料。記憶體裝置1根據來自記憶體控制器5之指示(主機裝置600之請求)而執行資料之寫入及資料之讀出。
記憶體裝置1例如係NAND型快閃記憶體。例如，包含快閃記憶體1之儲存裝置601(或記憶體系統9)係記憶卡(例如SDTM卡、 eMMCTM)、USB(Universal Serial Bus，通用串列匯流排)記憶體、或Solid State Drive(SSD，固態驅動器)等。
如圖2所示，NAND型快閃記憶體1包含記憶胞陣列10、列控制電路20、感測放大器電路30、資料鎖存電路35、電壓產生電路40、源極線、井控制電路50、位址緩衝器60、資料輸入輸出緩衝器65及定序器19等。
記憶胞陣列10包含複數個記憶胞MC。一個記憶胞MC能夠保存1位元以上之資料。
列控制電路20控制記憶胞陣列10之列(例如字元線)。
感測放大器電路30於資料之讀出時，感測及放大輸出至記憶胞陣列10內之位元線之信號。例如，感測放大器電路30將位元線上之電流之產生、或位元線之電位之變動作為來自記憶胞MC之信號進行感測。藉此，感測放大器電路30讀出保存於記憶胞MC中之資料。又，感測放大器電路30於資料之寫入時，根據寫入資料而控制位元線之電位。
資料鎖存電路(頁面緩衝電路)35臨時保存自記憶胞陣列10輸出之資料、及輸入至記憶胞陣列10之資料。
電壓產生電路40產生用於記憶胞陣列10之動作之各種電壓。電壓產生電路40將所產生之各種電壓輸出至各電路。
源極線、井控制電路50控制記憶胞陣列10內之源極線之電位。源極線、井控制電路50控制記憶胞陣列10內之井區域之電位。
位址緩衝器60臨時保存來自記憶體控制器5之位址ADR。位址緩衝器60將位址ADR供給至列控制電路20及資料鎖存電路35。
資料輸入輸出緩衝器65臨時保存來自記憶體控制器5之資料及來自資料鎖存電路35之資料。
定序器19控制快閃記憶體1整體之動作。定序器19根據於快閃記 憶體1與記憶體控制器5之間收發之控制信號及指令而控制快閃記憶體1內部之動作。
<三維構造記憶胞陣列之構成>
參照圖3至圖6，對本實施形態之快閃記憶體中之記憶胞陣列之內部構成之一例進行說明。
本實施形態之快閃記憶體1包含三維構造之記憶胞陣列10。
如圖3所示，記憶胞陣列10包含1個以上之區塊BLK(BLK<h-1>，BLK<h>)。h係1以上之自然數。
快閃記憶體中，區塊BLK係資料之抹除單位。然而，對記憶胞陣列10之抹除動作亦可對小於區塊之單位(儲存區域)執行。關於快閃記憶體之抹除動作，參照“非揮發性半導體記憶裝置及其製造方法”這一2010年3月25日提出申請之美國專利申請12/679,991號、及“半導體記憶體及其製造方法”這一2009年3月23日提出申請之美國專利申請12/532,030號中記載之構成並引用於本實施形態中。
列控制電路20包含複數個位址解碼器210、複數個開關電路220及字元線/選擇閘極線驅動器290。
位址解碼器210與區塊BLK一一對應。
位址解碼器210對來自記憶體控制器5之位址ADR進行解碼。位址解碼器210將解碼結果供給至開關電路220。
開關電路220與位址解碼器210一一對應。開關電路220與區塊BLK一一對應。複數個開關電路220與共通之配線群99連接。
開關電路220根據位址ADR之解碼結果而選擇由位址ADR表示之區塊BLK。開關電路220控制所選擇之區塊BLK內之字元線WL及選擇閘極線SGD、SGS之選擇及非選擇。
開關電路220將所選擇之區域內之字元線WL及選擇閘極線SGD、SGS連接到配線群99所包含之複數個控制線中之與已選擇之區塊BLK 內之配線WL、SGD、SGS對應之控制線。
字元線/選擇閘極線驅動器290與包含複數個控制線之配線群99連接。字元線/選擇閘極線驅動器290將應施加至字元線WL及選擇閘極線SGD、SGS之電壓自電壓產生電路40輸送至配線群99。藉此，將各種電壓經由所選擇之開關電路220而施加至選擇區塊BLK內之字元線WL及選擇閘極線SGD、SGS。
電壓產生電路40包含正電壓電路410及負電壓電路420。
電壓產生電路40經由快閃記憶體之電源端子(墊或引腳)而被供給電源電壓。正電壓電路410由電源電壓產生用於記憶胞陣列10之動作之各種正之電壓。負電壓電路420由電源電壓產生用於記憶胞陣列10之動作之各種負之電壓(低於0V之電壓)。
如圖4所示之例般，於三維構造之記憶胞陣列10中，一個區塊BLK包含複數個(例如4個)串單元SU(SU0、SU1、SU2、SU3)。
複數個串單元SU包含複數個NAND串(記憶體串)NS。NAND串NS包含複數個記憶胞(亦稱為記憶體部或記憶體元件)MC及複數個選擇電晶體STD、STS。
記憶胞陣列10內之區塊BLK之數量、一個區塊BLK內之串單元SU之數量、及NAND串NS內之記憶胞MC之數量為任意。
記憶胞MC包含控制閘極與電荷儲存層(記憶體膜)。於NAND串NS內，複數個記憶胞MC於選擇電晶體STD、STS間串列連接。串列連接之複數個記憶胞MC中，汲極側之記憶胞MC之一端(源極/汲極)與汲極側選擇電晶體STD之一端連接。串列連接之複數個記憶胞MC中，源極側之記憶胞MC之一端與源極側選擇電晶體STS之一端連接。
複數個字元線WL(WL0、WL1、...、WLn-2、WLn-1)分別與對應之記憶胞MC之閘極連接。“n”係2以上之自然數。例如，一個字 元線WL與複數個串單元SU內之複數個記憶胞MC共通連接。資料之寫入及資料之讀出係對與任一個串單元SU之任一個字元線WL連接之複數個記憶胞MC統括地進行。該資料之讀出/寫入之單位PG稱為“頁面”。
複數個汲極側選擇閘極線SGD(SGD0~SGD3)分別與對應之串單元SU之複數個汲極側選擇電晶體STD之閘極連接。
複數個源極側選擇閘極線SGS(SGS0~SGS3)分別與對應之串單元SU之複數個源極側選擇電晶體STS之閘極連接。
一個汲極側選擇電晶體STD之另一端與複數個位元線中之任一個位元線BL(BL0、BL1、...、BLm-1)連接。再者，“m”係2以上之自然數。
複數個源極側選擇電晶體STS之另一端與源極線SL共通連接。
如圖5所示之記憶胞陣列之模式性剖視構造圖般，於記憶胞陣列10內，NAND串NS設置於半導體基板(例如，Si基板或絕緣層上之半導體區域)700內之p型井區域702上。
p型井區域702經由井接點CPWELL而與源極線、井控制電路50連接。p型井區域702規定區塊BLK。例如，區塊BLK內之NAND串NS設置於被井接點CPWELL所包圍之區域內。井接點CPWELL設置於p型井區域702內之p+型擴散層703上。
源極線接點CELSRC於串單元SU間，設置於p型井區域702內之n+型擴散層704上。源極線接點CELSRC與源極線SL(SRC)連接。
NAND串NS包含半導體柱75。半導體柱75與p型井區域702連接。半導體柱75於與p型井區域702(基板)之表面大致垂直之方向(D3方向)延伸。半導體柱75沿D1方向及D2方向以陣列狀排列於基板700上。
於半導體柱75之上端之上方，設置有位元線(未圖示)。
複數個導電層70、71、72於p型井區域702上積層。各導電層70、71、72隔著記憶體膜(未圖示)而與半導體柱75之側面相對向。
汲極側選擇電晶體STD配置於包含半導體柱75與導電層71之區域。積層之複數個(本例中為4個)導電層71成為選擇電晶體STD之閘極電極。積層之複數個導電層71係作為汲極側選擇閘極線SGD而發揮功能。
源極側選擇電晶體STS配置於包含半導體柱75與導電層72之區域。積層之複數個(本例中為4個)導電層72成為源極側選擇電晶體STS之閘極電極。積層之複數個導電層72係作為源極側選擇閘極線SGS而發揮功能。
記憶胞MC配置於包含半導體柱75與導電層70之區域。導電層70成為記憶胞MC之控制閘極電極。一個導電層70係作為一個字元線WL而發揮功能。
如圖6所示，記憶胞MC於半導體柱75與導電層(字元線)70之間包含記憶體膜79。記憶體膜79覆蓋半導體柱75之側面。記憶體膜79於半導體柱75之自上端至下端之間連續。
記憶體膜79具有積層構造。記憶體膜79包含閘極絕緣膜791、電荷儲存層792、及區塊絕緣膜793。
閘極絕緣膜(隧道絕緣膜)791設置於半導體柱75之側面上。閘極絕緣膜791例如具有將氮氧化矽膜(SiON膜)夾於2個氧化矽膜間之積層構造。然而，閘極絕緣膜791亦可為氧化矽膜之單層構造。
電荷儲存層792設置於閘極絕緣膜791與區塊絕緣膜793之間。電荷儲存層792包含具有俘獲能階之絕緣膜(例如SiN膜)。再者，電荷儲存層792亦可包含半導體膜(例如矽膜)。於電荷儲存層792包含半導體膜之情形時，半導體膜針對每一記憶胞MC相互分離。
區塊絕緣膜793設置於電荷儲存層792與導電層70、71、72之 間。區塊絕緣膜793例如包含氧化矽膜與氧化鋁膜之積層構造。
於D3方向(與半導體基板表面垂直之方向)上，將層間絕緣膜89設置於導電層70、71、72間。層間絕緣膜89例如包含2個絕緣膜801及絕緣膜803。絕緣膜803夾於2個絕緣膜801之間。
例如，半導體柱75包含芯部759與半導體區域751。芯部759包含柱狀之絕緣體(例如氧化矽)。半導體區域751覆蓋芯部759之側面。半導體區域751成為記憶胞MC之通道區域。半導體區域751包含非晶矽或多晶矽。
由於記憶胞陣列之製造步驟而有半導體柱75之下端側(NAND串NS之源極側)之直徑小於半導體柱75之上端側(NAND串之汲極側)之直徑之情形。
再者，本實施形態中，三維構造之記憶胞陣列之構造、動作及製造方法參照並引用例如“三維積層非揮發性半導體記憶體”這一2009年3月19日提出申請之美國專利申請12/407,403號、“三維積層非揮發性半導體記憶體”這一2009年3月18日提出申請之美國專利申請12/406,524號、“非揮發性半導體記憶裝置及其製造方法”這一2010年3月25日提出申請之美國專利申請12/679,991號、及“半導體記憶體及其製造方法”這一2009年3月23日提出申請之美國專利申請12/532,030號中記載之構成。
於快閃記憶體之讀出動作時，將讀出電壓VCGR施加至選擇字元線，將非選擇電壓(讀出通過電壓)VREAD施加至非選擇字元線。讀出通過電壓VREAD之電壓值大於讀出電壓VCGR之電壓值。
如圖7(a)所示，如將讀出通過電壓VREAD施加至非選擇字元線之情形般，於控制閘極電極70之電位(電壓)V2a高於半導體柱75之電位V1a之情形時，控制閘極電極70側之能帶之帶階相較半導體柱75側之能帶之帶階有所降低。
該情形時，施加至記憶體膜79之電場E1之方向成為自控制閘極電極70朝半導體柱75之方向。電子(負電荷)借助電場E1而向記憶體膜79內移動。此時，電子900有可能被記憶體膜79之閘極絕緣膜791之俘獲能階999俘獲。
進而，藉由對字元線之複數次電壓施加，閘極絕緣膜791內俘獲之電子900有可能經由閘極絕緣膜791內之缺陷(俘獲能階)999而緩慢移動，並注入至電荷儲存層792內。
作為閘極絕緣膜791內之電子之俘獲、或電子自閘極絕緣膜791向電荷儲存層792之移動之結果，有可能產生記憶胞MC之閾值電壓之變動。
若由讀出動作時施加至非選擇字元線上之電壓引起之電子之移動，導致記憶胞之閾值電壓自與應儲存之資料對應之電壓分佈偏移，則有可能快閃記憶體之動作成為不良。將由於此種讀出動作而導致之記憶體不良稱為讀出干擾。
如圖7(b)所示，本實施形態之快閃記憶體於讀出動作時，於用以對各字元線WL進行資料讀出而施加電壓VCGR、VREAD(圖7(a)之狀態)之後，以使與電場E1之方向相反方向之電場E2施加至記憶體膜79之方式，將一定大小之電壓(電位)V1b、V2b分別施加至非選擇字元線WL及半導體柱75。藉此，半導體柱75之電位高於控制閘極電極70之電位。
於半導體柱75之電位V1b高於控制閘極電極70之電位V2b之情形時，半導體柱75側之能帶之帶階相較控制閘極電極70側之能帶之帶階有所降低。
該情形時，施加至記憶體膜79之電場E2之方向成為自半導體柱75朝控制閘極電極70之方向。帶負電之電荷(電子)朝與電場之方向相反之方向移動。
所以，藉由該電場E2(電壓V1b、V2b)之施加，使得被俘獲到閘極絕緣膜791內之電子900相對於記憶體膜79朝高電位側之半導體柱75移動。
其結果，本實施形態之快閃記憶體能夠抑制閘極絕緣膜791內之電子向電荷儲存層792內移動。
所以，本實施形態之快閃記憶體能夠抑制讀出干擾之發生。
因此，本實施形態之記憶體裝置能夠提高記憶體之可靠性。
(b)動作例
參照圖8，對第1實施形態之記憶體裝置之動作例(控制方法)進行說明。此處，除圖8之外，亦適當使用圖1至圖7，對本實施形態之記憶體裝置之動作進行說明。
以下，對作為本實施形態之記憶體裝置之快閃記憶體之讀出動作進行說明。
<時刻T0>
例如，記憶體控制器5於時刻T0，根據來自主機裝置600之請求，將讀出指令CMD1(00h，xxh)、及應讀出資料之位址(選擇位址)ADR發送至快閃記憶體1。
本實施形態中，讀出指令CMD1包含第1信號00h與第2信號xxh。第1信號00h表示快閃記憶體1所應執行之動作為讀出動作。第2信號xxh表示讀出動作之開始之指示。又，第2信號xxh表示執行恢復動作。
本實施形態中，如圖7(b)所示，恢復動作係以對記憶胞MC之記憶體膜79施加自半導體柱75朝向控制閘極電極70之方向之電場E2之方式控制字元線WL之電位及半導體柱75之電位之動作。
又，以下，為將動作之說明加以區別，將藉由對選擇字元線施加讀出電壓而判定記憶胞之閾值電壓之動作稱為感測動作。
快閃記憶體1接收讀出指令CMD1及選擇位址ADR。定序器19根據讀出指令CMD1，開始讀出動作。
如以下般，定序器19以執行包含感測動作及恢復動作之讀出動作之方式控制快閃記憶體1內之各電路。
<時刻T1>
於時刻T1，定序器19使就緒/忙碌信號R/B之信號位準自H(high)位準轉變至L(low)位準。藉此，將快閃記憶體1之讀出動作開始向記憶體控制器5通知。
電壓產生電路40藉由定序器19之控制而產生用於讀出動作之各種電壓。例如，正電壓電路(電源電路)410使用電源電壓而產生用於資料之讀出之各種正之電壓。
感測放大器電路30根據定序器19之控制而對位元線BL進行充電。藉此，位元線BL之電位設定為一定大小之電壓VBL左右。
<時刻T2~時刻T3>
自時刻T2至時刻T3之期間，執行感測動作。
於時刻T2，源極線、井控制電路50對源極線SRC(SL)施加電壓VSRC。
關於所選擇之區塊BLK內之所選擇之串單元SU，列控制電路20對所選擇之汲極側選擇閘極線SGD及所選擇之源極側選擇閘極線SGS施加選擇閘極電壓VSG。選擇電晶體STD、STS導通。
位元線BL經由導通狀態之選擇電晶體STD而與半導體柱75電性連接。源極線SRC經由導通狀態之選擇電晶體STS及井區域702而與半導體柱75電性連接。
列控制電路20對非選擇字元線otherWLs施加非選擇電壓(讀出通過電壓)VREAD(>VCGR)。施加有讀出通過電壓VREAD之非選擇單元導通。
列控制電路20對選擇字元線WLk施加讀出電壓VCGR。
關於與選擇字元線WLk連接之記憶胞MC，具有讀出電壓VCGR以下之閾值電壓之記憶胞MC導通，且具有大於讀出電壓VCGR之閾值電壓之記憶胞MC導通。
於選擇單元MC藉由讀出電壓VCGR之施加而導通之情形時，電流(單元電流)於位元線BL與源極線SRC之間流動。此時，與感測放大器電路30內之位元線BL連接之節點之電位產生變動。另一方面，當施加讀出電壓VCGR時，於選擇單元導通之情形時，電流並未於與導通狀態之選擇單元連接之位元線BL與源極線SL之間流動。此時，與位元線BL連接之節點之電位未產生變動。
感測放大器電路30感測各位元線上有無電流產生(或節點之電位之變動)。感測放大器電路30將與該感測結果對應之信號獲取至與各位元線對應之鎖存器中。
如此，關於1位元之資料，將讀出電壓VCGR用作基準(判定位準)，判定記憶胞MC中儲存之資料係資料“1”還是資料“0”。
藉由對非選擇字元線otherWLs施加讀出通過電壓VREAD，有可能將電子俘獲至與非選擇字元線otherWLs連接之記憶胞MC之閘極絕緣膜內。
再者，於圖8中，為讀出1位元之資料，將讀出電壓VCGR之電壓值設定為固定之值。然而，於一個記憶胞儲存有2位元以上之資料之情形時，為將記憶胞MC內之資料逐個位元地連續讀出，有讀出電壓VCGR包含複數個電壓值之情形。
於感測位元線BL有無電流產生之後，定序器19於時刻T3以後將記憶胞陣列10內之各配線BL、WLk、otherWLs、SGD、SGS之電位依序設定為電壓Vss。
如此，於時刻T2至時刻T3之期間，選擇單元內之資料藉由感測 動作而讀出。
<時刻T4~時刻T5>
於時刻T4至時刻T5之期間，執行恢復動作。
電壓產生電路40使用電源電壓而產生用於恢復動作之電壓(以下，稱為恢復電壓)Vrcv(VrcvA)。本實施形態中，恢復電壓VrcvA具有負之電壓值Vn(<0)。負電壓電路420輸出具有負之電壓值之恢復電壓VrcvA。
於時刻T4，列控制電路20藉由定序器19之控制將恢復電壓VrcvA施加至非選擇字元線otherWLs。
於施加具有負之電壓值Vn之恢復電壓VrcvA時，列控制電路20對選擇字元線WLk及選擇閘極線SGD、SGS施加接地電壓Vss。感測放大器電路30對位元線BL施加接地電壓Vss。源極線、井控制電路50對源極線SRC施加接地電壓Vss。
於施加恢復電壓VrcvA之期間，半導體柱75之電位高於非選擇字元線otherWLs之電位。如圖7(b)所示，對應於字元線WL與半導體柱75之電位差，於控制閘極電極(字元線)70與半導體柱75之間產生電場E2。
如本實施形態，關於施加至控制閘極電極70之負之電壓值Vn之恢復電壓Vrcvn，施加至記憶體膜79之電場E2之方向成為自半導體柱75朝控制閘極電極70之方向。
由於讀出通過電壓VREAD之施加而被俘獲至閘極絕緣膜791內之電子借助該電場E2而自閘極絕緣膜791向半導體柱75移動。例如，閘極絕緣膜791內之電子向半導體柱75內釋放。
於時刻T5，列控制電路20停止恢復電壓VrcvA之施加。非選擇字元線otherWLs之電位設定為接地電位(接地電壓)Vss。
如此，於自時刻T4至時刻T5之期間，以使俘獲至閘極絕緣膜791 內之電子向半導體柱75側移動之方式執行恢復動作。
例如，恢復電壓Vrcv之電壓值之絕對值(電場E2之強度之絕對值)為非選擇電壓VREAD與半導體柱75之電位差(電場E1之強度之絕對值)以下。
將恢復電壓VrcvA施加至字元線otherWLs之期間(自時刻T4至時刻T5之期間)，能夠根據對快閃記憶體之實驗結果及測試步驟之結果而適當設定。然而，自時刻T4至時刻T5之期間能夠根據快閃記憶體之使用狀況而變更。於抑制快閃記憶體之讀出速度劣化之情形時，較佳使時刻T4至時刻T5之期間(恢復動作之期間)為時刻T2至時刻T3之期間(感測動作之期間)以下。
再者，於恢復動作中，於電壓值及期間之容許範圍內，藉由加大恢復電壓之絕對值而能夠縮短用於恢復動作之期間。與此相反，藉由延長用於恢復動作之期間而能夠縮小恢復電壓之絕對值。
於時刻T6，定序器19將就緒/忙碌信號R/B之信號位準改變為H位準。藉此，將快閃記憶體內部之讀出動作之結束通知給記憶體控制器5。
再者，自記憶胞讀出之資料可與恢復動作之執行平行地、或於恢復動作之後自快閃記憶體1輸送至記憶體控制器5。
如以上般，快閃記憶體1之讀出動作結束。
於本實施形態之快閃記憶體中，寫入動作及抹除動作能夠應用眾所周知之技術。所以，省略本實施形態之快閃記憶體之寫入動作及抹除動作之說明。
(C)總結
於作為本實施形態之記憶體裝置之快閃記憶體中，於快閃記憶體之讀出動作時，將讀出電壓施加至選擇字元線，且將高於讀出電壓之非選擇電壓(讀出通過電壓)施加至非選擇字元線。
藉由非選擇電壓之施加，有可能將電子俘獲至與非選擇字元線連接之記憶胞之閘極絕緣膜內。
本實施形態之快閃記憶體於讀出電壓及非選擇電壓之施加後，以使自半導體柱朝字元線之方向之電場E2施加至記憶胞內之記憶體膜之方式，控制非選擇字元線與半導體柱之間之電位差。
藉此，俘獲至閘極絕緣膜內之電子朝半導體柱側移動。所以，本實施形態之快閃記憶體能夠抑制讀出干擾。
作為如本實施形態般能夠抑制讀出干擾之結果，本實施形態之快閃記憶體不使用校正能力較高之ECC電路便能夠實現可靠性較高之資料讀出。伴隨於此，本實施形態之快閃記憶體能夠抑制因搭載校正能力較高之ECC電路引起之芯片成本增大。
如以上般，本實施形態之記憶體裝置能夠提高記憶體之可靠性。
(2)第2實施形態
參照圖9，對第2實施形態之記憶體裝置及其控制方法進行說明。
本實施形態中，於NAND串NS內，設定被邏輯分割之2個以上之區域。本實施形態中，於讀出動作之恢復動作時，使用針對每2個以上之區域大小不同之恢復電壓。
此處，對於一個NAND串NS內設定有2個區域R1、R2之情形進行說明。將2個區域R1、R2中之NAND串NS之源極側之一個區域R1稱為下部區域R1，將NAND串NS之汲極側之另一個區域R2稱為上部區域R2。於半導體柱75之延伸方向上，下部區域R1位於上部區域R2與井區域702之間。
例如，對下部區域R1分配自井區域(基板)側數起之第1條字元線WL0至第i條字元線WLi-1。對上部區域R2分配自井區域側數起之第i +1條字元線WLi至第n條字元線WLn-1。此處，i係以n/2表示之自然數。
如圖9之時序圖所示，於與第1實施形態相同之感測動作之後，於時刻T4，將恢復電壓VrcvA1、VrcvA2施加至複數個非選擇字元線otherWL-D、otherWL-S。
藉由定序器19之控制，對下部區域R1內之非選擇字元線otherWL-S施加恢復電壓VrcvA1，且對上部區域R2內之非選擇字元線otherWL-D施加第2恢復電壓VrcvA2。第1及第2恢復電壓VrcvA1、VrcvA2分別具有負之電壓值Vn1、Vn2。
本實施形態中，恢復電壓VrcvA1之電壓值Vn1之絕對值大於恢復電壓VrcvA2之電壓值Vn2之絕對值。
於時刻T5，列控制電路20將非選擇字元線otherWL-D、otherWL-S之電位設定為接地電壓Vss。
如此，於本實施形態中，恢復動作係藉由對不同之區域R1、R2內之非選擇字元線分別施加不同電壓值之恢復電壓VrcvA1、VrcvA2而執行。
例如，由於用以形成三維構造之記憶胞陣列之製造步驟，而有如下傾向：半導體柱75之基板側(下部區域側)之部分之直徑小於半導體柱75之位元線側(上部區域側)之部分之直徑。
於此種半導體柱之構造中，即便施加至下部區域R1內之字元線WL之讀出通過電壓VREAD、與施加至上部區域R2內之字元線WL之讀出通過電壓VREAD之大小相同，施加至半導體柱之直徑較小之記憶胞MC之記憶體膜79之電場，亦較施加至半導體柱之直徑較大之記憶胞MC之記憶體膜79上之電場為強。因此，與上部區域R2內之記憶胞相比，讀出干擾易於下部區域R1內之記憶胞MC中發生。
如本實施形態般，藉由施加依設定於NAND串NS內之每複數個 區域而不同之恢復電壓，可根據半導體柱75之構造(形狀)而將適於抑制讀出干擾之強度之電場施加至閘極絕緣膜。
再者，一個NAND串有時包含積層之複數個半導體柱。例如，於積層有2個半導體柱之情形時，就與基板表面垂直之方向，下段側之半導體柱之上部與上段側之半導體柱之下部相鄰。於下段側及上段側之半導體柱之各者中，半導體柱之下部之直徑小於半導體柱之上部之直徑。所以，於恢復動作時，對上段側之半導體柱之下部區域內之非選擇字元線施加之恢復電壓之絕對值，較佳大於對下段側之半導體柱之上部區域內之非選擇字元線施加之恢復電壓之絕對值。
如此，根據NAND串內之1個以上之半導體柱之構造，有如下情形：施加至某區域內之非選擇字元線之恢復電壓之絕對值，小於施加至位於較某區域更上方之區域內之選擇字元線之恢復電壓之絕對值。
如以上般，本實施形態之記憶體裝置能夠獲得與第1實施形態相同之效果。
(3)第3實施形態
參照圖10，對第3實施形態之記憶體裝置及其控制方法進行說明。
於本實施形態之快閃記憶體中，於恢復動作時，控制半導體柱之電位。藉此，於本實施形態中，與其他實施形態同樣地，將自半導體柱朝向控制閘極電極之方向之電場施加至閘極絕緣膜。
如圖10之時序圖所示，與上述實施形態同樣地，於感測動作之後，於時刻T3，各電路20、30、40根據定序器19之控制，將選擇及非選擇字元線WLk、otherWLs之電位、選擇閘極線SGD、SGS之電位、及源極線SRC之電位設定為接地電壓Vss。
於本實施形態之快閃記憶體之恢復動作中，於時刻T4，在將選擇及非選擇字元線WL之電位維持為接地電壓Vss之狀態下，將各種電 壓VSG、VrcvC、VrcvD根據定序器19之控制，分別施加至汲極側及源極側選擇閘極線SGD、SGS、位元線BL及源極線SRC。
列控制電路20係將電壓VSG施加至汲極側及源極側選擇閘極線SGD、SGS。藉此，選擇電晶體STD、STS導通。列控制電路20對字元線WLk、otherWLs施加接地電壓Vss。
感測放大器電路30係將恢復電壓VrcvC施加至位元線BL。源極線、井控制電路50將恢復電壓VrcvD施加至源極線SRC。
恢復電壓VrcvC、VrcvD分別具有正之電壓值Vp1、Vp2。恢復電壓VrcvC之電壓值Vp1係與恢復電壓VrcvD之電壓值Vp2實質上相同之大小。然而，電壓值Vp1亦可具有與電壓值Vp2不同之大小。
將施加至位元線BL之電壓VrcvC經由導通狀態之選擇電晶體STD而施加至半導體柱75。又，將施加至源極線SL之電壓VrecvD經由井區域702及導通狀態之選擇電晶體STS而施加至半導體柱75。
藉此，半導體柱75之內部電位高於施加有接地電壓Vss之控制閘極電極(字元線)70之電位。
所以，對閘極絕緣膜791施加自半導體柱75朝控制閘極電極70之方向之電場E2。
其結果，被俘獲至閘極絕緣膜791內之電子向半導體柱側移動。例如，閘極絕緣膜791內之電子向半導體柱75釋放。
此後，於時刻T5，各電路20、30、40藉由定序器19之控制而將選擇閘極線SGD、SGS、位元線BL及源極線SRC之電位設定為接地電位Vss。
再者，關於在自時刻T4至時刻T5之期間施加至非選擇字元線上之電壓，只要係低於施加至半導體柱之恢復電壓VrcvC、VrcvD之電壓，則亦可為大於接地電壓(0V)之電壓(例如，0.5V至0.7V左右之電壓)。
如以上般，本實施形態之快閃記憶體於恢復動作時，藉由對半導體柱75施加正之電壓而使半導體柱75之電位高於非選擇字元線之電位。藉此，本實施形態之快閃記憶體能夠抑制因俘獲至閘極絕緣膜內之電子而導致之讀出干擾。
又，本實施形態之快閃記憶體不使用負電壓便可執行恢復動作。所以，本實施形態之快閃記憶體能夠削減負電壓電路。
因此，本實施形態之記憶體裝置能夠提高動作之可靠性。
(4)第4實施形態
參照圖11，對第4實施形態之記憶體裝置及其控制方法進行說明。
根據記憶胞陣列之內部構成，有於NAND串內設置有1條以上之虛設字元線之情形。
例如，將圖4之字元線WL0及字元線WLn-1用作虛設字元線DWL(DWLD、DWLS)。源極側之虛設字元線DWLS(字元線WL0)以與源極側選擇閘極線SGS相鄰之方式設置於NAND串NS內。汲極側之虛設字元線DWLD(字元線WLn-1)以與汲極側選擇閘極線SGD相鄰之方式設置於NAND串NS內。
與虛設字元線DWL連接之記憶胞(以下，稱為虛設單元)DC具有與記憶胞MC相同之構造。虛設單元DC並不用於資料之記憶。
於快閃記憶體之寫入動作時及讀出動作時，與對非選擇字元線之電壓施加同樣地，將一定大小之電壓施加至虛設字元線DWL。
因此，藉由對虛設字元線DWLD、DWLS之複數次之電壓施加，有可能將電子俘獲至虛設單元DC之閘極絕緣膜內。
於虛設單元DC之電荷儲存層內注入有被俘獲至閘極絕緣膜內之電子之情形時，虛設單元DC之閾值電壓變高。其結果，即便將根據形式或規格而設定之虛設單元之導通電壓施加至虛設字元線DWL， 亦有可能虛設單元DC並不導通。所以，與記憶胞同樣地，於對虛設字元線施加電壓之後，較佳執行對虛設單元之恢復動作。
如圖11之時序圖所示，於時刻T2，與上述讀出動作同樣地，列控制電路20將各電壓VCGR、VREAD、VSG施加至各配線WLk、otherWLs、SGD、及SGS。
本實施形態中，列控制電路20將讀出通過電壓VREAD施加至虛設字元線DWL及非選擇字元線otherWLs。
於時刻T3，列控制電路20將選擇字元線WLk、非選擇字元線otherWLs及選擇閘極線SGD、SGS之電位設定為接地電位Vss。
列控制電路20將虛設字元線DWL之電位設定為接地電位Vss。
如此，藉由感測動作而讀出選擇單元內之資料。此後，定序器19執行恢復動作。
於時刻T4，列控制電路20對非選擇字元線otherWLs施加負之電壓值Vn之恢復電壓VrcvA。與此同時，列控制電路20藉由定序器19之控制將恢復電壓VrcvE分別施加至虛設字元線DWLD、DWLS。
藉此，與非選擇單元MC同樣地，對虛設單元DC之閘極絕緣膜791施加自半導體柱75朝控制閘極電極70之方向之電場E2。所以，被俘獲至虛設單元DC之閘極絕緣膜791內之電子向半導體柱75側移動。
因此，本實施形態之快閃記憶體能夠抑制虛設單元DC之閾值電壓之變動。
再者，亦可如第3實施形態般，藉由對半導體柱75施加正之電壓值之恢復電壓，且對虛設字元線DWLD、DWLS施加接地電壓，而對虛設單元DC之閘極絕緣膜791施加自半導體柱75朝閘極電極70之方向之電場E2。
再者，選擇電晶體STD、STS亦包含記憶體膜。所以，為抑制因電壓之施加而導致之選擇電晶體STD、STS之閾值電壓之變動，亦可 對選擇閘極SGD、SGS以與虛設字元線DWLD、DWLS相同之方式施加恢復電壓。
如以上般，本實施形態之記憶體裝置能夠提高動作之可靠性。
(5)應用例
參照圖12及圖13，對實施形態之記憶體裝置之應用例進行說明。
例如，於包含本實施形態之記憶體裝置之記憶體系統(或儲存裝置)中，根據來自記憶體控制器5之指令而控制資料讀出時之恢復動作之有無。
如圖12(a)所示，於快閃記憶體1接收包含上述第2信號xxh之第1讀出指令CMD1之情形時，定序器19根據快閃記憶體1之設定資訊而執行上述實施形態中之包含一個恢復動作之讀出動作。
於包含恢復動作之執行之資料之讀出中，就緒/忙碌信號R/B於期間(例如，圖8之自時刻T1至時刻T6之期間)ta設定為L位準。
如圖12(b)所示，快閃記憶體1於接收包含第1信號00h及第3信號30h之第2讀出指令CMD2之情形時，定序器19不執行恢復動作地執行資料之讀出(例如僅感測動作)。
例如，基於第2讀出指令CMD2之讀出動作於圖8之時刻T3與時刻T6之間之時刻T9結束。於不執行恢復動作之資料之讀出中，就緒/忙碌信號R/B於期間(自時刻T1至時刻T9之期間)tz設定為L位準。期間tz之長度較期間ta之長度短。再者，時刻T9更佳為時刻T3與時刻T4之間(感測動作與恢復動作之轉移期間內)之時刻。
例如，記憶體控制器5根據快閃記憶體1之使用狀況(例如存取頻率)，將包含第2及第3信號xxh、30h中之任一個之讀出指令CMD1、CMD2發送至快閃記憶體1。
例如，CPU500計數對各位址(頁面位址)之讀出次數。CPU500將 位址(字元線)與讀出次數之關係儲存於DRAM501內作為管理表TBL。
記憶體控制器5於由主機裝置600請求某資料之讀出之情形時，將對儲存有某資料之位址之讀出次數與某判定值加以比較。
例如，本實施形態之快閃記憶體1及包含快閃記憶體1之記憶體系統9(儲存裝置601)如以下般動作。
如圖13之流程圖所示，記憶體控制器5接收來自主機裝置600之讀出請求(步驟ST0)。
記憶體控制器5根據讀出請求，參照管理表TBL(步驟ST1)。CPU500取得對管理表TBL內之讀出請求之對象之位址之讀出次數。
CPU500將對該位址之讀出次數與某判定值加以比較(步驟ST2)。
例如，當讀出次數為判定值以上之情形時，記憶體控制器5為使恢復動作執行而將第1讀出指令CMD1(第1信號00h與第2信號xxh)與選擇位址ADR一併發送至快閃記憶體1(步驟ST3A)。
相對於此，當讀出次數小於判定值之情形時，記憶體控制器5為使恢復動作不執行而將第2讀出指令CMD2(第1信號00h與第3信號30h)與選擇位址ADR一併發送至快閃記憶體1(步驟ST3B)。
快閃記憶體1接收指令及選擇位址(步驟ST10)。
定序器19解釋指令(步驟ST11)。定序器19將就緒/忙碌信號R/B之信號位準設定為L位準。
定序器19判定所接收之指令係表示包含恢復動作之讀出動作之指令，還是表示不包含恢復動作之讀出動作之指令(步驟ST12)。
例如，定序器19判定於接收位址ADR之後所接收之信號係第2信號xxh還是第3信號30h。
於接收第2信號xxh之情形時，定序器19以於感測動作之後執行第1至第4實施形態中之任一個恢復動作之方式而控制各電路之動作(步驟ST13A)。
於接收第3信號30h之情形時，定序器19以僅執行感測動作不執行恢復動作之方式控制各電路之動作(步驟ST13B)。
此後，定序器19將所讀出之資料發送至記憶體控制器5(步驟ST14)。定序器19藉由將就緒/忙碌信號R/B之信號位準設定為H位準而將讀出動作之結束通知給記憶體控制器5。
記憶體控制器5接收自快閃記憶體1讀出之資料及H位準之就緒/忙碌信號R/B(步驟ST4A)。
藉此，本實施形態之記憶體系統及快閃記憶體之動作完成。
如此，本實施形態之快閃記憶體及記憶體系統根據來自記憶體控制器200之讀出指令而選擇有無恢復動作之執行，以此能夠抑制因恢復動作而導致記憶體系統整體之動作長時程化。
如以上般，本實施形態之快閃記憶體及記憶體系統能夠提高動作特性。
(6)變化例
以下，對實施形態之記憶體裝置之變化例進行說明。
圖14表示實施形態之記憶體裝置之變化例之一例。
如圖14之時序圖所示，於時刻T4，對非選擇字元線otherWLs施加負之電壓值Vn之恢復電壓VrcvA。
本變化例中，於恢復電壓VrcvA之施加時，將電壓VZ施加至汲極側及源極側選擇閘極線SGD、SGS。電壓VZ之電壓值為電壓VSG之電壓值以下。例如通過電壓VZ之施加而使選擇電晶體STD、STS導通。
如圖14之快閃記憶體，於使用有負之電壓值之恢復電壓之恢復動作中，亦可將具有正之電壓值之電壓VZ施加至選擇電晶體STD、STS之閘極電極(選擇閘極線SGD、SGS)。
再者，於恢復動作中，亦可僅使2個選擇電晶體STD、STS中之任一個導通。
本實施形態中，於快閃記憶體之讀出動作時執行之恢復動作亦可應用於快閃記憶體之寫入動作中之驗證動作。藉此，本實施形態之記憶體裝置能夠抑制驗證動作時之讀出干擾。又，本實施形態中所說明之恢復動作亦可對寫入動作中之編程動作之與非選擇字元線連接之記憶胞執行。又，於包含本實施形態之快閃記憶體之儲存裝置或記憶體系統中，亦可僅有恢復動作以某動作週期執行。
於包含本實施形態之三維構造之記憶胞陣列之記憶胞陣列中，一個NAND串亦可包含2個半導體柱。
該情形時，NAND串包含2個半導體柱、及連接2個半導體柱之半導體部。
半導體部將一個半導體柱之下端與另一個半導體柱之下端連接。
一個半導體柱之上端與位元線連接。另一個半導體柱之上端與源極線連接。汲極側選擇電晶體設置於一個半導體柱之上部側。源極側選擇電晶體設置於另一個半導體柱之上部側。源極側選擇電晶體於基板上方，位於與汲極側選擇電晶體相同之高度。
於各半導體柱上，記憶胞於選擇電晶體與半導體部之間之區域上分別設置於半導體柱之側面上。
本實施形態之用於記憶體系統之快閃記憶體亦可為多值快閃記憶體。
多值快閃記憶體之讀出動作包含如下之判定電壓。
於A位準之讀出動作中施加至所選擇之字元線上之判定電壓例如於0V~0.55V之間。然而，A位準之判定電壓並不限定於該值，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、及0.5V~0.55V中之任一範圍。
於B位準之讀出動作中施加至所選擇之字元線上之判定電壓例如 於1.5V~2.3V之間。然而，B位準之判定電壓並不限定於該值，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、及2.1V~2.3V中之任一範圍。
於C位準之讀出動作中施加至所選擇之字元線上之判定電壓例如於3.0V~4.0V之間。B位準之判定電壓並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、及3.6V~4.0V中之任一範圍。
再者，讀出動作之期間(tR)例如亦可為25μs~38μs、38μs~70μs、70μs~80μs中之任一期間。
多值快閃記憶體之寫入動作包含編程動作與驗證動作。
於多值快閃記憶體之寫入動作中，於編程動作時最初施加至所選擇之字元線上之電壓例如為13.7V~14.3V之間。該電壓並不限定於該值，例如亦可為13.7V~14.0V及14.0V~14.6V中之任一範圍。
於編程動作為incremental step pulse Program(ISPP，增量步進脈衝編程)方式之情形時，升壓之電壓例如為0.5V左右。
施加至非選擇之字元線上之非選擇電壓(通過電壓)例如為6.0V~7.3V之範圍之值。然而，非選擇電壓並不限定於該值，例如亦可為7.3V~8.4V之範圍之值，還可為6.0V以下。
亦可根據非選擇之字元線為第奇數個字元線或為第偶數個字元線而改變所施加之通過電壓。
寫入動作之時間(tProg)例如亦可為1700μs~1800μs、1800μs~1900μs、及1900μs~2000μs中之任一期間。
多值快閃記憶體之抹除動作中，最初施加至形成於半導體基板之上部上、且於上方配置有記憶胞之井區域之電壓例如為12V~13.6V之範圍之值。該電壓並不限定於該值，例如亦可為13.6V~14.8V、14.8V~19.0V、19.0~19.8V或19.8V~21V中之任一範圍之 值。
抹除動作之時間(tErase)例如亦可為3000μs~4000μs，4000μs~5000μs、及4000μs~9000μs中之任一期間。
記憶胞具有隔著4nm~10nm之隧道絕緣膜而配置於半導體柱之側面上之電荷儲存層。該電荷儲存層亦可為具有2nm~3nm之膜厚之絕緣膜(例如，SiN或SiON等)與3nm~8nm之膜厚之多晶矽之積層構造。又，多晶矽亦可包含如Ru之類之金屬。
於電荷儲存層上具有絕緣膜。該絕緣膜包含例如具有3nm~10nm之膜厚之下層High-k膜、具有3nm~10nm之膜厚之上層High-k膜、及夾於下層及上層High-k膜間之具有4~10nm之膜厚之氧化矽膜。High-k膜可列舉HfO等膜。又，氧化矽膜之膜厚亦可厚於High-k膜之膜厚。
於絕緣膜上，隔著3nm~10nm膜厚之功函數調整用之材料而設置有具有30nm~70nm膜厚之控制閘極電極。功函數調整用之材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制閘極電極亦可為W(鎢)等金屬。
於記憶胞間亦可設置氣隙。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、及變更。該等實施形態或其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
70‧‧‧控制閘極電極(字元線)
75‧‧‧半導體柱
79‧‧‧記憶體膜
751‧‧‧半導體區域
791‧‧‧閘極絕緣膜
792‧‧‧電荷儲存層
793‧‧‧區塊絕緣膜
900‧‧‧電子
999‧‧‧俘獲能階
E1‧‧‧電場
E2‧‧‧電場
V1a‧‧‧電位
V1b‧‧‧電位
V2a‧‧‧非選擇電壓
V2b‧‧‧電位
WL‧‧‧字元線

Claims (5)

  1. 一種記憶體裝置，其具備：半導體柱，其於與基板表面垂直之方向上延伸；第1記憶胞，其包含設置於第1字元線與上述半導體柱之側面之間之第1記憶體膜；第2記憶胞，其包含設置於第2字元線與上述半導體柱之側面之間之第2記憶體膜；及控制器，其控制對上述第1及第2記憶胞之動作；且於對上述第1記憶胞之讀出動作中，於對上述第1字元線施加讀出電壓、且對上述第2字元線施加非選擇電壓之第1動作之後，執行第2動作，上述第2動作係以使上述第2字元線之電位低於上述半導體柱之電位之方式，對上述第2字元線施加第1電壓。
  2. 如請求項1之記憶體裝置，其中上述讀出電壓及上述非選擇電壓具有正之電壓值，上述第1電壓具有負之電壓值。
  3. 如請求項1之記憶體裝置，其進而具備連接於上述半導體柱之配線，將作為上述第1電壓之接地電壓施加至上述第2字元線，經由上述配線對上述半導體柱施加具有正之電壓值之第2電壓。
  4. 如請求項1至3中任一項之記憶體裝置，其進而具備第3記憶胞，該第3記憶胞包含設置於第3字元線與上述半導體柱之側面之間之第3記憶體膜，於與上述基板表面垂直之方向上，上述第1字元線位於上述第 2字元線與上述第3字元線之間，上述第2字元線位於較上述第1字元線更靠上述基板側，上述第3字元線位於較上述第1字元線更靠上述基板側之相反側，於將上述讀出電壓施加至上述第1字元線之期間，將上述非選擇電壓施加至上述第3字元線，於將上述第1電壓施加至上述第2字元線之期間，將第3電壓施加至上述第3字元線，上述第1電壓之電壓值之絕對值大於上述第3電壓之電壓值之絕對值。
  5. 如請求項1至3中任一項之記憶體裝置，其中於上述控制器接收到第1指令之情形時，執行包含上述第1及第2動作之第1讀出動作，於上述控制器接收到第2指令之情形時，執行包含上述第1動作且不包含上述第2動作之第2讀出動作，於上述第1讀出動作時之第1期間，將就緒/忙碌信號設定為第1位準，於上述第2讀出動作時之第2期間，將上述就緒/忙碌信號設定為上述第1位準；上述第2期間較上述第1期間短。
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