JP2013004123A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】 制御回路は、メモリトランジスタの読み出し動作を実行する際、選択メモリトランジスタに接続される選択ワード線には、第1の電圧を印加する。選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、メモリトランジスタの保持データに拘わらずメモリトランジスタを導通させる第2の電圧を印加する。ビット線には、第3の電圧を印加する。ソース線のうち、選択メモリブロック中の前記選択メモリトランジスタが含まれるメモリストリングに接続される選択ソース線には第3の電圧より小さい第4の電圧を印加する。ソース線のうち、選択メモリブロック中の非選択のメモリストリングが接続される非選択ソース線には第3の電圧と略同一の第5の電圧を印加する。
【選択図】図7
Description
先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置の回路図である。
この実施の形態では、カラム方向に隣接する2つのサブブロックSBが1本のソース線SLを共有している。図1では一例として、1つのメモリブロックMB(i)中の12個のサブブロックSB1〜12のうち、隣接する2つのサブブロックSB同士が1つのソース線SLを共有している(例えば、サブブロックSB1及びSB2が1つのソース線SL1を共有している)。これに限らず、ソース線SLを1つのサブブロックSB毎に設けてもよい(1つのメモリブロックMB(i)中の12個のサブブロックSB1〜12に対し、ソース線SLを1本ずつ、計12本設けても良い)。
また、この実施の形態では、複数のメモリブロックMB(1)〜MB(m)がソース線SL1〜6を共有する例を示しているが、各メモリブロックMB毎に独立したソース線SL(図1の例では6本)を有するようにしてもよい(すなわち、m個のメモリブロックMBが、合計でm×6本のソース線SLを有していても良い)。
ソース線SL1〜6は、ソース線ドライバ5によりそれぞれ独立に電圧制御され得る。ただし、1本のソース線SLk(k=1〜6)は、複数のメモリブロックMB(i)により共有されるように配線されている。また、それぞれのソース線SLkは、ロウ方向に隣接するサブブロックSB間で共有されている。ソース線ドライバ5は、この1つのメモリブロックMB(i)中に含まれる複数のソース線SL1〜6の電圧に対し、そのソース線SLが選択メモリストリングに接続されるか否かにより、異なる電圧を与える制御を実行する。
バックゲートトランジスタ層20は、バックゲートトランジスタBTrとして機能する。メモリセル層30は、メモリセルMTr1〜8(メモリストリングMS)として機能する。選択トランジスタ層40は、ソース側選択トランジスタSSTr、ドレイン側選択トランジスタSDTrとして機能する。配線層50は、ソース線SL、及びビット線BLとして機能する。
読み出し動作を実行する場合には、まず、外部から供給されるブロックアドレスに従い、1つのメモリブロックMBが選択メモリブロックMBsとして選択される。そして、その選択メモリブロックMBs内の1つのサブブロックSBに含まれるメモリストリングMSが選択メモリストリングMSsとして選択される。
選択メモリブロックMBsのメモリストリングMSは、1つのワード線WLを共有している。従って、選択メモリブロックMBs内の非選択メモリストリングMSnsに接続されるワード線WLは、図7(b)に示すように、選択メモリストリングMSsのワード線WLと同一の電圧(VCGRV、VREAD)を供給される。ビット線BLも同様である。また、ドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSには0V(接地電圧VSS)が印加される。
図7(c)に示すように、非選択メモリブロックMBnsでは、ワード線WLは全て接地電位VSS(0V)を与えられる。また、全てのドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSには0V(接地電圧VSS)が印加される。ビット線BLには、電圧VBLが印加され、非選択ソース線SLnsには電圧VBLが印加される(選択ワード線SLsには電圧VSLが印加される)。このため、非選択メモリブロックMBnsでも、リーク電流は抑制されている。
また、図7(d)に示すように、ソース線SLは、選択メモリセルストリングMSsと、これに隣接する非選択メモリストリングMSnsに共通接続されているので、非選択メモリストリングMSnsに接続されるソース線SLにも電圧VSLが印加される場合がある。この場合を、図7(b)を参照して説明する。すなわち、選択メモリブロックMBns内に存在し且つ選択ソース線SLsに接続される非選択メモリストリングMSnsに印加される電圧を説明する。
選択メモリブロックMBns内にあり且つ選択ソース線SLsに接続される非選択メモリストリングMSnsは、そのワード線WLに、選択メモリストリングMSsや他の非選択メモリストリングMSnsのワード線WLに印加される電圧と同一の電圧(VCGRV、VREAD)を印加される。
また、選択メモリブロックMBns内にあり且つ選択ソース線SLsに接続される非選択メモリストリングMSnsは、ビット線BLに印加される電圧も選択メモリストリングMSsと同一である。
また、選択メモリブロックMBns内にあり且つ選択ソース線SLsに接続される非選択メモリストリングMSnsは、ドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSには0V(接地電圧VSS)が印加される。この点は、選択メモリブロックMBs内の他の非選択メモリストリングMSnsと同じである。
ただし、選択メモリブロックMBns内にあり且つ選択ソース線SLsに接続される非選択メモリストリングMSnsは、ソース線SLから電圧VSLが印加される。
しかし、選択メモリブロックMBns内の残りのソース線SL2乃至SL6は非選択ソース線SLnsとされ、電圧VBLが印加されている。その結果、従来よりもリーク電流の低減が達成できる。さらに、2個以上のサブブロックSBにおいてソース線SLを共有することにより、回路動作の容易化、記憶容量の大容量化を可能とすることが出来る。
ソース線SLを1個のサブブロックSB毎に分割した場合、サブブロックSB毎に独立してソース線SLの電圧を制御することが必要になるが、これは回路動作を複雑化する。メモリセルアレイの記憶容量が小さければさほど複雑化することはないが、記憶容量が大容量化すると回路動作が複雑化し、この回路動作を実現化するために素子面積が増えてしまう。そこで、本実施の形態では、複数(例えば2つ)のサブブロックSBにおいてソース線SLを共有している。これにより、リーク電流の低減を達成すると共に、回路動作の容易化、記憶容量の大容量化を可能とすることが出来る。
差動増幅器51は、NMOSトランジスタ53または54から供給される参照電圧VREF_SRC_SEL又はVREF_SRC_USELと、ソース線SLの電圧を差動増幅する。高耐圧のNMOSトランジスタ52は、この差動増幅器51の出力信号をゲートに供給されると共に、ドレイン及びソースはそれぞれソース線SL及び接地端子に接続されている。
次に、第2の実施の形態に係る不揮発性半導体記憶装置を、図9を参照して説明する。この第2の実施の形態は、ソース線ドライバ5の構成が第1の実施の形態とは異なっている。その他の点は第1の実施の形態と同様であるので、重複する説明は省略する。
高耐圧のNMOSトランジスタ52は、この差動増幅器51A又は51Bの出力信号をゲートに供給されると共に、ドレイン及びソースはそれぞれソース線SL及び接地端子に接続されている。
この第2の実施の形態のソース線ドライバ5では、上述のようなNMOSトランジスタ55及び56が設けられ、このトランジスタ55及び56が差増増幅器51A又は51Bへの帰還経路を形成する。差増増幅器51Bが非選択メモリストリングMSnsに接続される5本のソース線SLnsにより共有されるため、差動増幅器の数を少なくすることができる。その結果、回路面積を縮小化できる。
図10の回路は、あるソース線SLが選択される場合においてソース線SLの電圧を例えば0Vから所定の電位(例えば、VSL)まで上昇させるための構成として、差動増幅器51A’、高耐圧のPMOSトランジスタ58A、及び高耐圧のNMOSトランジスタ59Aを備えている。差動増幅器51A’は、NMOSトランジスタ55を介して供給されるソース線SLの電圧と、参照電圧VREF_SRCL_SELとを差動増幅し、その出力信号をPMOSトランジスタ58Aのゲートに供給する。PMOSトランジスタ58Aは、そのソースに電源電圧Vddを与えられ、ドレインはNMOSトランジスタ59Aのドレインに接続されている。NMOSトランジスタ59Aは、制御信号Sel_Sw(i)が”H”となることにより導通状態に切り替えられる。
差動増幅器51A’、及びPMOSトランジスタ58Aによりソース線SLが所定の電位(例えば、VSL)まで上昇する。その後、例えばビット線BLとの容量カップリング等により、ソース線SLの電位が所望の電位以上に上昇する場合がある。この所望値より大きくなった電圧を所望値に引き戻す(pull down)ための構成として、差動増幅器51Aが設けられている。差動増幅器51Bも同様である。
次に、第3の実施の形態に係る不揮発性半導体記憶装置を、図11
を参照して説明する。この第3の実施の形態は、ソース線ドライバ5の構成が前述の実施の形態とは異なっている。その他の点は第1の実施の形態と同様であるので、重複する説明は省略する。
一方、非選択のメモリストリングに接続される他のソース線SL2〜6では、NMOSトランジスタ53A、53B及び55は非導通状態とされ、NMOSトランジスタ54A、54B及び56が導通状態とされる。従って、ソース線SL2〜6は、ゲート幅が1/6WであるNMOSトランジスタ52Aのみにより電圧を制御される。従って、この実施の形態によれば、前述の実施の形態に比べ、非選択のメモリストリングに接続されるソース線SL2〜6における消費電流を低減することができ、全体として消費電力を削減することが可能になる。
図12のソース線ドライバ5は、あるソース線SLが選択される場合においてソース線SLの電圧を例えば0Vから所定の電位まで上昇させるための構成として、差動増幅器51A’、及び高耐圧のPMOSトランジスタ58Aを備えている。差動増幅器51A’は、NMOSトランジスタ55を介して供給されるソース線SLの電圧と、参照電圧VREF_SRCL_SELとを差動増幅し、その出力信号をPMOSトランジスタ58Aのゲートに供給する。PMOSトランジスタ58Aは、そのソースに所定の電圧を与えられ、ドレインはNMOSトランジスタ55のドレインに接続されている。
次に、図13〜図16を参照して、第4の実施の形態に係る不揮発性半導体記憶装置について説明する。図13〜図15は、第4の実施の形態に係る不揮発性半導体記憶装置の構成を回路図、斜視図、及び断面図である。第1の実施の形態と同一の構成要素については図13において図1と同一の符号を付し、以下ではその詳細な説明は省略する。また、メモリストリングMS、及びワード線WLの形状も、図5、図6に示したのと同様で良い。
また、非選択メモリブロックMBnsと非選択ソース線SLnsをリンクして動作させることが出来る。その結果、回路動作を容易にすることができる。
次に、図17を参照して、第5の実施の形態に係る不揮発性半導体記憶装置について説明する。図17は、第5の実施の形態に係る不揮発性半導体記憶装置の構成を回路図である。第1の実施の形態と同一の構成要素については図17において図1と同一の符号を付し、以下ではその詳細な説明は省略する。また、メモリストリングMS、及びワード線WLの形状も、図5、図6に示したのと同様で良い。
図18(d)に示すように、3個以上のサブブロックSBにおいてソース線SLを共有することにより、独立して制御するソースSLの数を減らすことが出来る。その結果、リーク電流の低減を達成すると共に、回路動作の容易化、さらなる記憶容量の大容量化を可能とすることが出来る。
Claims (6)
- 複数のメモリブロックを有するメモリセルアレイと、
前記複数のメモリブロックの各々に半導体基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第1の端部に一端が接続されるドレイン側選択トランジスタと、
前記メモリストリングの第2の端部に一端が接続されるソース側選択トランジスタと、
それぞれ前記複数のメモリブロックの1つに配置される複数の前記メモリストリングに共通に接続される複数のワード線と、
第1方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
前記ソース側選択トランジスタの他端に接続され前記メモリブロック毎に複数本設けられるソース線と、
前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるソース側選択ゲート線と、
複数の前記メモリブロックに対して印加する電圧を制御する制御回路と
を備え、
前記制御回路は、前記メモリトランジスタの読み出し動作を実行する際、
選択メモリトランジスタに接続される選択ワード線には、第1の電圧を印加し、
前記選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、前記メモリトランジスタの保持データに拘わらず前記メモリトランジスタを導通させる第2の電圧を印加し、
前記ビット線には、第3の電圧を印加し、
前記ソース線のうち、選択メモリブロック中の前記選択メモリトランジスタが含まれる前記メモリストリングに接続される選択ソース線には前記第3の電圧より小さい第4の電圧を印加し、
前記ソース線のうち、前記選択メモリブロック中の非選択のメモリストリングが接続される非選択ソース線には前記第3の電圧と略同一の第5の電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記選択メモリブロック以外の非選択メモリブロック中の前記ソース線に前記第5電圧を印加することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記制御回路は、
第1の基準電位と前記ソース線の電位とを差動増幅して第1の出力信号を出力する第1の差動増幅器と、
第2の基準電位と前記ソース線の電位とを差動増幅して第2の出力信号を出力する第2の差動増幅器と、
一端を前記ソース線に接続されると共に前記第1の出力信号又は前記第2の出力信号をゲートに与えられて導通する第1トランジスタと
を備えたことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 - 前記制御回路は、
第1の基準電位と、前記ソース線の電位とを差動増幅して第1の出力信号を出力する第1の差動増幅器と、
第2の基準電位と、前記ソース線の電位とを差動増幅する第2の出力信号を出力する第2の差動増幅器と、
一端を前記ソース線に接続されると共に前記第1の出力信号又は前記第2の出力信号をゲートに与えられて導通する第1トランジスタと、
一端を前記ソース線に接続されると共に前記第1の出力信号又は固定の基準電圧をゲートに与えられる第2トランジスタと
を備えたことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 - 前記制御回路は、
前記ソース線と前記第1の差増増幅器の入力端子との間に接続され第1制御信号に従って導通状態と非導通状態との間で切り替えられる第2トランジスタと、
前記ソース線と前記第2の差増増幅器の入力端子との間に接続され第2制御信号に従って導通状態と非導通状態との間で切り替えられる第3トランジスタと
を備えたことを特徴とする請求項3又は4に記載の不揮発性半導体記憶装置。 - 複数のメモリブロックを有するメモリセルアレイと、
前記複数のメモリブロックの各々に半導体基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第1の端部に一端が接続されるドレイン側選択トランジスタと、
前記メモリストリングの第2の端部に一端が接続されるソース側選択トランジスタと、
それぞれ前記複数のメモリブロックの1つに配置される複数の前記メモリストリングに共通に接続される複数のワード線と、
第1方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
前記ソース側選択トランジスタの他端に接続され1つの前記メモリブロック毎に1本設けられる複数のソース線と、
前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるソース側選択ゲート線と、
複数の前記メモリブロックに対して印加する電圧を制御する制御回路と
を備え、
前記制御回路は、前記メモリトランジスタの読み出し動作を実行する際、
選択メモリトランジスタに接続される選択ワード線には、第1の電圧を印加し、
前記選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、前記メモリトランジスタの保持データに拘わらず前記メモリトランジスタを導通させる第2の電圧を印加し、
前記ビット線には、第3の電圧を印加し、
前記複数のソース線のうち、前記選択メモリトランジスタが含まれる選択メモリブロックに接続されるソース線には前記第3の電圧より小さい第4の電圧を印加し、
前記複数のソース線のうち、前記選択メモリブロック以外の非選択メモリブロックに接続されるソース線には前記第3の電圧と略同一の第5の電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
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