JP2005339692A

JP2005339692A - 半導体記憶装置

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Publication number: JP2005339692A
Application number: JP2004157893A
Authority: JP
Inventors: Riichiro Shirata; 理一郎白田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-05-27
Filing date: 2004-05-27
Publication date: 2005-12-08
Anticipated expiration: 2024-05-27
Also published as: US20050265079A1; US7259992B2; JP4331053B2

Abstract

【課題】短チャネル効果の影響を低減することができる読み出し方式を採用した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板のウェル領域に形成されて、複数のワード線とこれと交差する複数のビット線、これらのワード線とビット線の交差部に配置されて、制御ゲートがワード線に、ドレイン及びソースがそれぞれビット線及びソース線に接続される複数の電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、前記ビット線に接続されて、選択メモリセルのデータを読み出すセンスアンプ回路とを備え、前記ウェル領域を基準電位として、選択ワード線にデータに応じて選択メモリセルがオン又はオフする読み出し電圧を、ソース線には第１の正電圧を、選択ビット線に第１の正電圧より高い第２の正電圧をそれぞれ印加して、前記選択メモリセルのデータに応じて前記選択ビット線からソース線に流れる読み出し電流を検出してそのデータを判定するデータ読み出しモードを有する。
【選択図】図１

Description

この発明は、半導体記憶装置に係り、特に電気的書き換え可能な不揮発性メモリセルを配列して構成されるＥＥＰＲＯＭのデータ読み出し方式に関する。

ＥＥＰＲＯＭは、電荷蓄積層（通常浮遊ゲート）と制御ゲートが積層されたトランジスタ構造のメモリセルを用いて構成される。このメモリセルは、浮遊ゲートの電荷蓄積状態により決まるしきい値電圧をデータとして不揮発に記憶する。例えば、浮遊ゲートに電子が注入されたしきい値電圧の高い状態を論理“０”データ、浮遊ゲートの電子が放出されたしきい値の低い状態を論理“１”データとして、二値記憶を行う。

メモリセルのしきい値電圧を更に細かく制御すれば、多値記憶も可能である。例えば、一つのメモリセルで２ビットを記憶する４値記憶ができる。

ＥＥＰＲＯＭのうち、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列接続されてＮＡＮＤセルニットを構成するため、高集積化が可能である。ＮＡＮＤセルユニットの両端はそれぞれ選択ゲートトランジスタを介してビット線と共通ソース線に接続される。ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線に接続される。

ＮＡＮＤ型フラッシュメモリは、１ワード線に沿って配列されるメモリセルの集合が１ページ（又は２ページ）を構成する。データ読み出し及び書き込みは、ページ単位で行われるので、実質的に高速のデータ読み出し及び書き込みが可能である。

ＮＡＮＤ型フラッシュメモリの読み出しモードでは、選択ワード線にメモリセルがデータに応じてオン又はオフとなる読み出し電圧を、非選択ワード線にはデータによらずメモリセルがオンするパス電圧を与え、選択ゲートトランジスタをオンにして、選択メモリセルのデータに応じてＮＡＮＤセルユニットを貫通する読み出し電流を検出する。

データ読み出しに用いられるセンスアンプは、電流検知型、電圧検知型いずれでもよい。例えば電圧検知型センスアンプの場合、ビット線を一定電圧にプリチャージした後、フローティング状態にする。そして、ＮＡＮＤセルユニットによりビット線を放電させて、選択メモリセルのデータに応じて異なるビット線電圧を検出してデータ判定を行う。データ読み出し時、セルアレイの共通ソース線は通常接地電位に保たれる。

データ読み出し時の選択メモリセルの読み出し電流（セル電流）Ｉｃｅｌｌと制御ゲート電圧（即ち選択ワード線電圧）との関係は、二値記憶の場合について示せば、図１７のようになる。センスアンプは原理的に、読み出し電圧Ｖｒでのデータ“１”のセル電流Ｉｃｅｌｌ（１）とデータ“０”のセル電流Ｉｃｅｌｌ（１）との相違を検出することになる。データの誤読み出しを防止するためには、図１７に示すように、セル電流Ｉｃｅｌｌ（１）の下限値とセル電流Ｉｃｅｌｌ（０）の上限値を設定し、その間を禁止帯とすることが必要である。

このことは言い換えれば、図１８に示すように、メモリセルのデータを規定するしきい値電圧Ｖｔについても、一定の禁止帯ＩＮＨＶが必要となることを意味している。

一方、ＮＡＮＤ型フラッシュメモリでは、メモリセルの微細化が進むにつれて短チャネル効果が無視できなくなりつつある。図１９は、短チャネル効果が小さいメモリセルＡと短チャネル効果が大きいメモリセルＢについて、読み出し電流と制御ゲート電圧の関係を示している。図示のように、短チャネル効果が大きくなると、読み出し電流の制御ゲート電圧依存性が弱くなる。

従って、両メモリセルＡ，Ｂについて、読み出し電流Ｉｃｅｌｌとしきい値電圧の関係を示すと、図２０のようになる。即ち、短チャネル効果の小さいメモリセルＡでのしきい値電圧の禁止帯ＩＮＨＶ（Ａ）に比べて、短チャネル効果の大きいメモリセルＢではしきい値電圧の禁止帯ＩＮＨＶ（Ｂ）が大きくなる。このことは、メモリセルの微細化が進むにつれて、データ読み出しマージンが低下することを意味している。

ここまでは、共通ソース線を接地電位とする一般的なデータ読み出し条件を説明したが、特定のデータ読み出し条件下で、共通ソース線に接地電位ではなく、他の電圧を与えることは提案されている。例えば、上位ビット“ｘ”と下位ビット“ｙ”の組み合わせで“ｘｙ”なる４値記憶を行うＥＥＰＲＯＭのデータ読み出しにおいては、通常、３回の読み出し動作が必要である。１回目は、上位ビット“ｘ”のデータ判定を行う。そして、上位ビット“ｘ”が“０”，“１”のメモリセルについてそれぞれ下位ビット“ｙ”の判定を行うために、２回目と３回目の読み出しが必要になる。

これに対して、２回の読み出し動作で４値データ判定を行うために、ソース線電圧を制御する方式が提案されている（特許文献１参照）。例えば、１回目に上位ビットデータ読み出しを行い、２回目の下位ビットデータ読み出しでは、上位ビットが“０”（高しきい値）のメモリセルについては、ソース線電圧を０Ｖとする。上位ビットが“１”（低しきい値）のメモリセルについては、ソース線に正電圧を与えて、そのしきい値を見かけ上、上昇させる。この状態で一定の読み出し電圧を与えれば、上位ビットデータの如何にかかわらず、２回の読み出し動作で、下位ビットデータを判定することができる。

また、ＮＡＮＤ型ＥＥＰＲＯＭでは、書き込みベリファイ読み出し時と消去ベリファイ読み出し時とでは、ＮＡＮＤセルユニットのバイアス条件が異なり、従って読み出し電流（判定電流）が異なる。そこで、消去ベリファイ動作において共通ソース線に正電圧を与えて、書き込みベリファイ動作と消去ベリファイ動作の判定電流を一定にする、という提案がなされている（特許文献２参照）。
特開２０００−２２８０９２号公報特開２０００−２６８５８５号公報

以上のように従来のＥＥＰＲＯＭでは、メモリセルの微細化により短チャネル効果が効いてくると、データしきい値電圧の間に設けなければならない禁止帯が大きくなり、データ読み出しマージンが低下するという問題がある。

この発明は、短チャネル効果の影響を低減することができる読み出し方式を採用した半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、半導体基板のウェル領域に形成されて、複数のワード線とこれと交差する複数のビット線、これらのワード線とビット線の交差部に配置されて、制御ゲートがワード線に、ドレイン及びソースがそれぞれビット線及びソース線に接続される複数の電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記ビット線に接続されて、選択メモリセルのデータを読み出すセンスアンプ回路とを備え、
前記ウェル領域を基準電位として、選択ワード線にデータに応じて選択メモリセルがオン又はオフする読み出し電圧を、ソース線には第１の正電圧を、選択ビット線に第１の正電圧より高い第２の正電圧をそれぞれ印加して、前記選択メモリセルのデータに応じて前記選択ビット線からソース線に流れる読み出し電流を検出してそのデータを判定するデータ読み出しモードを有する。

この発明によると、短チャネル効果の影響を低減することができる読み出し方式を採用した半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの構成を示し、図２及び図３はメモリセルアレイ１の構成を示している。セルアレイ１は、図２に示すように、直列接続された複数のメモリセルを含むメモリセルユニット（即ちＮＡＮＤセルユニット）ＮＵをマトリクス配列して構成される。ＮＡＮＤセルユニットＮＵは、図３に示すように、電気的書き換え可能な不揮発性メモリセルＭ０〜Ｍ３１が直列に接続され、その一端が選択トランジスタＳＧ１を介してビット線ＢＬｉａ，ＢＬｉｂに接続され、他端が選択トランジスタＳＧ２を介してセルアレイ１内で共通のソース線ＳＬに接続される。

メモリセルＭ０〜Ｍ３１の制御ゲートは、ワード線ＷＬ０〜ＷＬ３１に接続されている。選択トランジスタＳＧ１，ＳＧ２のゲートはそれぞれワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続されている。

図２に示すように、ＮＡＮＤセルユニットＮＵ内のワード線ＷＬ０〜ＷＬ３１はそれぞれ、ロウ方向に並ぶＮＡＮＤセルユニットで共有されている。ＮＡＮＤセルユニットＮＵをビット線ＢＬｉａ，ＢＬｉｂ及びソース線ＳＬに接続するための選択ゲート線ＳＧＤ，ＳＧＳも同様に、ロウ方向に並ぶ全ＮＡＮＤセルユニットで共有されている。

１ワード線に沿って配列されるＮＡＮＤセルユニットの集合は、データ一括消去の単位となるブロックＢＬＫとして定義される。また、１ワード線に沿って配列されるメモリセルの集合は、データ読み出し及び書き込みの単位となる１ページ（又は２ページ、２ビット／セルの場合には１〜４ページ）として定義される。図２では、カラム方向（ビット線方向）に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される様子を示している。

ビット線ＢＬｉａ，ＢＬｉｂ（例えば、ｉ＝０，１，…，５２８）は、カラム方向に並ぶ複数のＮＡＮＤセルユニットＮＵで共有されるように、ワード線ＷＬと交差して配設される。共通ソース線ＳＬは、セルアレイ１のロウ方向に、複数のＮＡＮＤセルユニットＮＵに共通に配設されている。

図４及び図５は、メモリセルアレイ１のビット線ＢＬ方向及びワード線ＷＬ方向の断面図を示している。メモリセルアレイ１は、ｐ型シリコン基板２０のｎ型ウェル２１により分離されたｐ型ウェル２２内に形成される。ｐ型ウェル２２には、素子分離絶縁膜２３によりストライプ状の素子形成領域が区画されている。この素子形成領域に第１のゲート絶縁膜（トンネル絶縁膜）２４を介して浮遊ゲート２５が形成され、浮遊ゲート２５上に第２のゲート絶縁膜２６を介して、ワード線ＷＬとなる制御ゲート２７が形成されている。図５の断面に並ぶ複数のメモリセルＭ０−Ｍ３１はソース，ドレイン拡散層２８を共有して直列接続され、その両端に選択ゲートトランジスタＳＧ１，ＳＧ２が配置されてＮＡＮＤセルユニットを構成する。

この実施の形態では、メモリセルは、ゲート長（チャネル長）が例えば、１００ｎｍ以下、好ましくは７０ｎｍ以下と小さい積層ゲート型トランジスタ構造を有する。この様な短チャネル効果が顕著になる微細メモリセルを用いた場合に、特にこの発明が有効になる。またこの様な微細メモリセルを持つこの実施の形態のセルアレイ構造上の特徴は、一つは浮遊ゲート２５が従来よりも薄いことである。もう一つは、浮遊ゲート２５と制御ゲート２７との間の第２のゲート絶縁膜２６に比誘電率がシリコン窒化膜よりも大きい誘電体膜、いわゆる高誘電体膜（Ｈｉ−ｋ膜）を用いかつ、制御ゲート２７が浮遊ゲート２５のほぼ上面のみに対向するようにしていることである。Ｈｉ−ｋ膜としては例えば、Ａｌ_２Ｏ_３膜が用いられる。

従来のメモリセルアレイ構造では一般に、浮遊ゲートを十分に厚く形成し、この浮遊ゲートに対して制御ゲートが上面のならず、両側面にも容量結合するようにしている。これは、制御ゲートと浮遊ゲート間の容量結合を十分大きなものとするための配慮である。これに対して、この実施の形態では、小さいメモリセルを歩留まりよく製造しかつ、小さいメモリセルでも浮遊ゲートと制御ゲート間の容量結合を十分に確保するために、上述のような特徴ある構成を採用している。

ＮＡＮＤセルユニットの一端側拡散層２８ｓは、コンタクトプラグ３０ａを介して、層間絶縁膜２９内に埋設された共通ソース線（ＳＬ）３０に接続され、他端側拡散層２８ｄは、コンタクトプラグ３１ａ，３１ｂを介して、層間絶縁膜２９上に配置されるビット線（ＢＬ）３１に接続される。

図１に示すように、メモリセルアレイ１のビット線のデータをセンスし、あるいは書き込みデータを保持するためにデータレジスタを兼ねたセンスアンプ回路２が設けられている。センスアンプ回路２は、データバス１１を介してデータ入出力バッファ５に接続されている。センスアンプ回路２とデータバス１１の間の接続は、アドレスレジスタ６を介して転送されるアドレス信号をデコードするカラムデコーダ４の出力によって制御される。これにより、データ入出力ポートＩ／Ｏに与えられた書き込みデータをメモリセルアレイ１に書き込み、またメモリセルアレイ１のデータを入出力ポートＩ／Ｏへ読み出し可能となる。

ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを選択して駆動するために、ワード線駆動回路を含むロウデコーダ３が設けられている。

内部電圧発生回路８は、制御回路７により制御されて、データ書き込み或いは読み出し時に、メモリセルアレイ１の選択されたメモリセルに必要な電圧を与えるための種々の内部電圧を発生するように構成されている。具体的に内部電圧発生回路８は、書き込み時に選択ワード線に与えられる書き込み電圧（Ｖｐｇｍ）を発生するＶｐｇｍ発生回路８ａ、書き込み時に非選択ワード線に与えられるパス電圧（Ｖｐａｓｓ）を発生するＶｐａｓｓ発生回路８ｂ、読み出し時に非選択ワード線に与えられるパス電圧（Ｖｒｅａｄ）を発生するＶｒｅａｄ発生回路８ｃ、読み出し或いは書き込み時に選択ゲート線に与えられる電圧（ＶＳＧ）を発生するＶＳＧ発生回路８ｄ等を有する。但し、選択ゲート線ＳＧＤ，ＳＧＳに与える電圧として非選択ワード線と同じパス電圧Ｖｐａｓｓ，Ｖｒｅａｄを用いる場合には、ＶＳＧ発生回路８ｄは要らない。

ウェル電圧制御回路９は、セルアレイ１が形成される基板領域（通常ｐ型ウェル）の電圧を制御するために設けられている。具体的にウェル電圧制御回路９は、制御回路７により制御されて、データ書き込み時及びデータ読み出し時は、基準電位である接地電位ＧＮＤを発生し、データ消去時に１０Ｖ以上の消去電圧Ｖｅｒａを発生するように構成される。ソース線電圧制御回路１０は、制御回路７の制御によって、メモリセルアレイ１の共通ソース線ＳＬの電圧を書き込み、消去および読み出しに応じて制御する。

制御回路７は、入出力ポートＩ／Ｏから供給されるコマンド“Ｃｏｍ”をデコードして、読み出し、書き込み及び消去の動作制御を行う。また制御回路７は、外部から供給されるアドレス“Ａｄｄ”とデータ“Ｄａｔａ”を判別して、それぞれ必要な回路への転送制御を行う。

図２に示すように、セルアレイ１の偶数番目のビット線ＢＬｉａと奇数番目のビット線ＢＬｉｂは、ビット線選択トランジスタＱｉａ，Ｑｉｂによりいずれか一方が選択されて、センスアンブ回路２の各センスアンプＳＡｉに接続される。センスアンプ回路２においては、メモリセルよりも大きなトランジスタを必要とするため、１つのセンスアンプＳＡｉを２本のビット線ＢＬｉａ，ＢＬｉｂで共有することにより、センスアンプ回路２の占有面積を縮小している。但し、面積が許せば、各ビット線にそれぞれセンスアンプを配置することもできる。

センスアンプ回路２の全センスアンプは、制御回路７から与えられる活性化信号により同時に活性化され、この実施の形態では、セルアレイ１の読み出し及び書き込みが１ページ単位で行われる。一方、センスアンプ回路２とデータ入出力ポートＩ／Ｏの間は例えば１バイト乃至数バイトずつシリアルにデータ転送される。

センスアンプＳＡｉは、電圧検知型、電流検知型いずれでもよいが、図６は、電圧検知型のセンスアンプＳＡｉの主要部構成を示している。センスノードＮｓｅｎとビット線との間には、クランプ用ＮＭＯＳトランジスタＱ１が配置される。クランプ用トランジスタＱ１は、ビット線電圧クランプの働きとビット線電圧検知時のプリセンスアンプとしての働きを有する。

センスノードＮｓｅｎにはまた、ビット線ＢＬ及びセンスノードＮｓｅｎをプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介してデータラッチ４１に接続されている。

メモリセルは、浮遊ゲートの電荷蓄積状態により決まるしきい値電圧をデータとして記憶する。例えば図７は、セルアレイ１が二値記憶を行う場合のデータしきい値分布を示している。しきい値電圧が負の状態を論理“１”データ（消去状態）、しきい値電圧が正の状態を論理“０”データ（書き込み状態）として、二値記憶を行う。

一つのメモリセルが２ビット以上のデータ状態を記憶する多値記憶も可能である。例えば、４値記憶の場合であれば、図８に示すようなしきい値電圧分布により、データ“１１”，“１０”，“０１”，“００”の記憶を行う。以下では、主として２値記憶の場合を説明する。

この実施の形態のデータ読み出し動作を次に説明する。この実施の形態では、メモリセルが微細化されて、短チャネル効果が大きく、従ってメモリセルのしきい値依存性が弱くなる、という条件下で、読み出しマージンを低下させないような読み出し動作条件を用いる。具体的には、ビット線から共通ソース線に読み出し電流（セル電流）を流してデータ検出を行う際に、セルアレイ１が形成されるｐ型ウェルの端子ＣＰＷＥＬＬを基準電位として、共通ソース線に基準電位より第１の正電圧を与え、ビット線にはこれより高い第２の正電圧を与えることが特徴である。言い換えれば、ＮＡＮＤセルユニットＮＵの共通ソース線ＳＬが接続されるｎ型拡散層とｐ型ウェルとの間に逆バイアスが印加された状態でデータ読み出しを行う。

以下、データ読み出し動作を詳細に説明する。データ読み出し動作は、ページ単位で行われる。図９は、選択ブロックに着目したデータ読み出し動作のタイミング図であり、ここではワード線ＷＬ１が選択された場合を示している。非選択ブロックでは、全ワード線及び選択ゲート線が０Ｖに保持される。

タイミングｔ０で、選択ワード線ＷＬ１に読み出し電圧Ｖｒ（例えば、０Ｖ）を、非選択ワード線ＷＬ０，ＷＬ２−ＷＬ３１には読み出しパス電圧Ｖｒｅａｄを与える。パス電圧Ｖｒｅａｄは、図５に示すように、“０”データしきい値分布の上限値より高い値、即ちデータによらずメモリセルをオンさせるに必要な電圧であり、例えば４〜６Ｖである。同時にビット線側選択ゲート線ＳＧＤにも、選択トランジスタをオンさせるパス電圧Ｖｒｅａｄ（又は他の電圧ＶＳＧ）を与える。

タイミングｔ１でセンスアンプＳＡｉのクランプ用トランジスタＱ１及びプリチャージ用トランジスタＱ２をオンにして、選択されたビット線ＢＬｉａをプリチャージする。クランプ用トランジスタＱ１のゲートＢＬＣＬＡＭＰに与える電圧をＶＢＬ＋Ｖｔｈ（Ｖｔｈはトランジスタのしきい値）として、ビット線のプリチャージ電圧は、ＶＢＬ（例えば、０．４〜１．２Ｖ）となる。このとき同時に、共通ソース線ＳＬには、ビット線プリチャージ電圧ＶＢＬより低い正電圧ＶＳＬ（例えば、０．２〜０．６Ｖ）を与える。

非選択ビット線ＢＬｉｂには、共通ソース線ＳＬと同じ電圧ＶＳＬを与える。これにより、共通ソース線ＳＬから非選択ビット線ＢＬｉｂに無用なセル電流が流れる事態が防止されかつ、非選択ビット線ＢＬｉｂは、選択ビット線ＢＬｉａ間の容量結合ノイズを抑えるシールド線として働く。

タイミングｔ２でビット線プリチャージ動作を停止し、ソース線側選択ゲート線ＳＧＳにパス電圧Ｖｒｅａｄを与える。これにより、選択ワード線ＷＬ１に沿った選択メモリセルのデータが“１”であれば、ＮＡＮＤセルユニットを貫通する読み出し電流（セル電流）が流れ、ビット線ＢＬｉａが放電される。データ“０”の選択セルはオンせず、ビット線は放電されない。

一定のビット線放電動作の後、タイミングｔ３でビット線電圧を検出して、データを判定する。即ちクランプ用トランジスタＱ１をそのゲートにセンス用電圧Ｖｓｅｎ＋Ｖｔｈを与えてオンさせ、ビット線電圧の低レベル状態（“１”データ）と高レベル状態（“０”データ）との差を増幅して、センスノードＮｓｅｎに伝える。このセンス結果は、転送トランジスタＱ３を介してデータラッチ４１に転送保持される。

なお、ビット線側選択ゲート線ＳＧＤとソース線側選択ゲート線ＳＧＳの立ち上がりタイミングを上の例とは逆にすることもできる。

また４値記憶の場合には、図８に示すように、各データしきい値分布の間に設定した読み出し電圧Ｖｒ１（例えば０Ｖ）、Ｖｒ２（例えば、０．８〜１．４Ｖ）、Ｖｒ３（例えば、１．８〜２．２Ｖ）を選択ワード線に与えた３回の読み出し動作を必要とする。また、２値記憶の場合に比べて、データしきい値の上限値が高くなるとすれば、非選択ワード線に与える読み出しパス電圧Ｖｒｅａｄは、２値記憶の場合より高くなる。

図１０は、選択ビット線ＢＬｉａにつながる一つのＮＡＮＤセルユニットに着目して、データ読み出し時の電圧関係を示している。通常は基準電位である接地電位とされる共通ソース線ＳＬに正電圧ＶＳＬが与えられている。従って、ビット線放電動作の開始初期、ＶＢＬ−ＶＳＬなる電圧がＮＡＮＤセルユニットに与えられて、ＮＡＮＤセルユニットを貫通する読み出し電流の有無又は大小が検出されることになる。ｐ型ウェル端子ＣＰＷＥＬＬには、従来と同じように接地電位０Ｖが与えられる。

図１１は、この実施の形態での選択メモリセルの読み出し電流Ｉｃｅｌｌとしきい値電圧の関係を、従来例と比較して示している。前述のように、“０”データの読み出し電流Ｉｃｅｌｌ（０）の上限値と、“１”データの読み出し電流Ｉｃｅｌｌ（１）の下限値の間は、禁止帯であり、これに対応して選択メモリセルのしきい値電圧にも禁止帯ができる。

共通ソース線ＳＬに正電圧ＶＳＬを与えるこの実施の形態の読み出し方式では、共通ソース線ＳＬを接地する従来方式に比べて、選択メモリセルの基板バイアス効果が大きくなり、短チャネル効果が抑圧される結果、読み出し電流Ｉｃｅｌｌのしきい値電圧依存性が強くなる。従って、図１１に示すように、この実施の形態でのしきい値電圧の禁止帯ＩＮＨＶ（Ｅ）は従来方式でのそれＩＮＨＶ（Ｃ）に比べて小さくなる。

従って、短チャネル効果が無視できなくなる程メモリセルが微細化されたときにも、誤読み出し防止に必要な選択メモリセルのしきい値電圧の禁止帯を実質的に小さくすることができる。言い換えれば、この実施の形態によると従来より大きな読み出しマージンを確保することができる。

具体的に、読み出し電流（Ｉｃｅｌｌ）のソース線電圧（ＶＳＬ）依存性を測定した結果を、図１２に示す。但し実験に用いたＮＡＮＤ型フラッシュメモリは、ゲート長１３０ｎｍのメモリセルを１６個直列接続したＮＡＮＤセルユニットを構成している。図１２の横軸は、選択ワード線の読み出し電圧Ｖｒであり、ここでの選択ワード線は最もビット線に近いＷＬ０である。非選択ワード線ＷＬ１〜ＷＬ１５にはパス電圧Ｖｅａｄ＝４．５Ｖを与えた。

図１２には、ソース線電圧をＶＳＬ＝０Ｖ、ビット線電圧をＶＢＬ＝０．７Ｖとした通常の読み出し条件での読み出し電流特性と、ソース線電圧をＶＳＬ＝０．２Ｖ、ビット線電圧をＶＢＬ＝０．９Ｖとしたこの実施の形態対応の読み出し電流特性を示している。

読み出し時、４Ｅ−０８［Ａ］以上の読み出し電流が流れるか否かによりデータ判定するものとしかつ、データの誤読み出しを防止するために、オン状態セル（“１”データセル）の読み出し電流下限値を、８Ｅ−０８［Ａ］、オフ状態セル（“０”データセル）の読み出し電流上限値を、１Ｅ−０８［Ａ］に設定するものとする。そうすると、図１２の結果では、ソース線電圧が０Ｖの場合、上述の読み出し電流上限値と下限値に対応する読み出し電圧Ｖｒはそれぞれ、０．２７Ｖと０．７３Ｖであり、その差はΔＶｒ＝０．４６Ｖである。一方、ソース線電圧がＶＳＬ＝０．２Ｖの場合は、上述の読み出し電流上限値と下限値に対応する読み出し電圧Ｖｒはそれぞれ、０．６７Ｖと１．０３Ｖであり、その差はΔＶｒ＝０．３６Ｖである。

メモリセルのしきい値電圧をあるセル電流が流れるときのゲート電圧（ワード線電圧）で定義するものとした場合、上述の読み出し電圧差ΔＶｒが、図１１で説明した二つのデータしきい値状態の間の禁止帯（不感帯）となる。即ち、ソース線に正電圧を与えることにより、しきい値電圧の禁止帯幅は小さくなり、それだけ読み出しマージンが大きくなることが分かる。

４値記憶の場合についても同様に、図８に示す各データしきい値電圧間の禁止帯は、ソース線に正電圧を与えることにより、小さくなる。

多値記憶を行う場合、図８から理解されるように、あまり高い電圧を用いないようにするためには、データしきい値分布間の分離電圧幅を２値記憶の場合より狭くすることが求められる。この実施の形態によると、データしきい値電圧の分離幅（禁止帯）を狭くして、十分な読み出しマージンを確保することが可能になるから、特に多値記憶に適用して有効である。

ところで、メモリセルの基板バイアス効果は、ＮＡＮＤセルユニット内の選択メモリセルの位置に応じて異なり、選択メモリセルがビット線に近いほど、基板バイアス効果が大きい。この点を考慮して、共通ソース線ＳＬに与える電圧ＶＳＬを、選択メモリセルのＮＡＮＤセルユニット内の位置（選択ページ）に応じて切り換えることは有効である。

例えば図１３は、３２ワード線を４グループに分けて、選択ワード線位置に応じてソース線ＳＬに与える電圧を４段階に切り換えるようにした例である。即ち、ワード線ＷＬ０−ＷＬ７のグループ内でワード線が選択されたとき（即ち、ＮＡＮＤセルユニット内でビット線に近いメモリセルＭ０−Ｍ７の範囲のメモリセルが選択されたとき）、ソース線ＳＬは０Ｖとする。次のワード線グループＷＬ８−ＷＬ１５の範囲でワード線が選択されたとき、ソース線ＳＬには電圧ＶＳＬ１（＞０Ｖ）を与える。以下同様に、ワード線グループＷＬ１６−ＷＬ２３，ＷＬ２４−ＷＬ３１内でワード線が選択されたときそれぞれ、ＶＳＬ２（＞ＶＳＬ１），ＶＳＬ３（＞ＶＳＬ２）なるソース線電圧を与える。

この様なソース線電圧の切り換えは、例えば入力されるページアドレスをソース線電圧制御回路１０に入力して、ページアドレスに応じてソース線電圧ＶＳＬを切り換え出力するようにすればよい。また、このように共通ソース線電圧を切り換えたとき、常にほぼ一定のオンセル電流が流れるように、ビット線プリチャージ電圧ＶＢＬを同時に切り換えることが好ましい。

以上のように選択ページに応じて、ソース線電圧ＶＳＬを切り換えると、読み出しマージンのＮＡＮＤセルユニット内の位置依存性が低減され、読み出しマージンを均一化することができる。上述のワード線グループ化は一例に過ぎず、任意数ずつグループ化することができる。

この実施の形態のデータ読み出し方式は、通常のデータ読み出しのみならず、書き込みベリファイ時の読み出しにも適用できる。この点を以下に説明する。

データ書き込みは、ページ単位で行われる。書き込み時、センスアンプ回路２に保持された１ページ分の書き込みデータ“０”，“１”に応じて、ＮＡＮＤセルチャネルには、０Ｖ，Ｖｃｃ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値）が転送される。“１”データが与えられたＮＡＮＤセルチャネルは、Ｖｃｃ−Ｖｔｈのフローティング状態になる。

この状態で、選択ワード線に書き込み電圧Ｖｐｇｍを印加すると、“０”データが与えられたセルでは、ＦＮトンネリングにより浮遊ゲートに電子注入が生じ、そのしきい値が正方向に変化する。即ち“０”データが書かれる。“１”データが与えられたセルでは、チャネルが容量結合により電位上昇して、電子注入が生じない。即ち、“１”データ状態（消去状態）を維持する。

実際のデータ書き込みでは、図１４に示すように、書き込み電圧印加動作とその書き込み状態を確認するためのベリファイ読み出し動作とを繰り返す。選択ワード線に与えられる書き込み電圧Ｖｐｇｍは、通常書き込みサイクル毎にステップアップする。

ベリファイ読み出し動作は、基本的に通常の読み出し動作と同様である。ベリファイ読み出し時のＮＡＮＤセルユニットの電圧関係を示すと、図１５のようになる。通常読み出し時の図１０と異なる点は、選択ワード線ＷＬ１に与える読み出し電圧が、図７のデータしきい値分布に示す“０”データしきい値下限値Ｖｔｗとされていることである。これにより“０”データがＶｔｗ以上であることを保証するベリファイ書き込みができる。共通ソース線ＳＬには、通常読み出し時と同様に正電圧ＶＳＬを印加することによって、読み出しマージンが大きいものとなる。

書き込みベリファイにおいても、図１３で説明したと同様に、ワード線をグループ化して、ＮＡＮＤセルユニット内の選択メモリセル位置（選択ワード線位置）に応じて共通ソース線電圧ＶＳＬを切り換えることは有効である。

ここまで、ＮＡＮＤ型フラッシュメモリの実施の形態を説明したが、この発明はＮＯＲ型フラッシュメモリにも適用できる。図１６は、この発明をＮＯＲ型フラッシュメモリに適用したときのデータ読み出し時のメモリセルアレイ内の電圧関係を示している。

この場合も、選択セルアレイが形成されたｐ型ウェルの端子ＣＰＷＥＬＬは基準電位である０Ｖとし、選択ワード線ＷＬｊには読み出し電圧Ｖｒを、選択ソース線ＳＬｊには正電圧ＶＳＬを、選択ビット線ＢＬｉには、ＶＳＬより高い正電圧ＶＢＬを印加して、選択メモリセルのオン又はオフを検出して、データ判定する。非選択ワード線ＷＬｊ＋１、非選択ソース線ＳＬｊ＋１には０Ｖ、非選択ビット線ＢＬｉ＋１にはＶＳＬを印加する。

これにより、ＮＡＮＤ型フラッシュメモリにおけると同様に、メモリセルのデータしきい値電圧間の禁止帯幅を狭くして、大きな読み出しマージンを確保することができる。同様の読み出し方式は、更にＡＮＤ型やＤＩＮＯＲ型フラッシュメモリにも適用可能である。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロックを示す図である。同フラッシュメモリのメモリセルアレイの構成を示す図である。同フラッシュメモリのＮＡＮＤセルユニットの構成を示す図である。同フラッシュメモリのセルアレイのビット線に沿った断面図である。同フラッシュメモリのセルアレイのワード線に沿った断面図である。同フラッシュメモリのセンスアンプの主要部構成例を示す図である。同フラッシュメモリの２値データしきい値分布を示す図である。同フラッシュメモリの４値データしきい値分布を示す図である。同フラッシュメモリのデータ読み出し動作を説明するためのタイミング図である。同データ読み出し動作時のＮＡＮＤセルユニットの電圧関係を示す図である。同フラッシュメモリの読み出し電流−しきい値電圧特性を従来例と比較して示す図である。テストメモリについて測定した読み出し電流−読み出し電圧特性を示す図である。ソース線電圧を選択ワード線位置に応じて切り換える実施の形態を説明するための図である。同フラッシュメモリのデータ書き込み動作を説明するための図である。データ書き込みモードでのベリファイ読み出し時のＮＡＮＤセルユニットの電圧関係を示す図である。ＮＯＲ型フラッシュメモリに適用した実施の形態の読み出し電圧関係を示す図である。２値記憶を行うフラッシュメモリの読み出し電流−制御ゲート電圧特性を示す図である。同フラッシュメモリの読み出し電流−しきい値電圧特性を示す図である。フラッシュメモリの短チャネル効果による読み出し電流特性変化を示す図である。同じく短チャネル効果による読み出し電流−しきい値電圧特性の変化を示す図である。

符号の説明

１…メモリセルアレイ、２…センスアンプ回路、３…ロウデコーダ（ワード線駆動回路）、４…カラムデコーダ、５…Ｉ／Ｏバッフア、６…アドレスレジスタ、７…コントローラ、８…内部電圧発生回路、９…ウェル電圧制御回路、１０…ソース線電圧制御回路、１１…データバス、ＮＵ…ＮＡＮＤセルユニット、ＷＬ０−ＷＬ３１…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬｉａ，ＢＬｉｂ…ビット線、ＳＬ…ソース線、Ｍ０−Ｍ３１…メモリセル、ＳＧ１，ＳＧ２…選択ゲートトランジスタ。

Claims

半導体基板のウェル領域に形成されて、複数のワード線とこれと交差する複数のビット線、これらのワード線とビット線の交差部に配置されて、制御ゲートがワード線に、ドレイン及びソースがそれぞれビット線及びソース線に接続される複数の電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記ビット線に接続されて、選択メモリセルのデータを読み出すセンスアンプ回路とを備え、
前記ウェル領域を基準電位として、選択ワード線にデータに応じて選択メモリセルがオン又はオフする読み出し電圧を、ソース線には第１の正電圧を、選択ビット線に第１の正電圧より高い第２の正電圧をそれぞれ印加して、前記選択メモリセルのデータに応じて前記選択ビット線からソース線に流れる読み出し電流を検出してそのデータを判定するデータ読み出しモードを有する
ことを特徴とする半導体記憶装置。
前記メモリセルアレイは、ソース線を共有する複数のＮＡＮＤセルユニットを配列して構成され、各ＮＡＮＤセルユニットは、ビット線方向に配列されて直列接続されてそれぞれの制御ゲートが異なるワード線に接続される複数のメモリセルとその一端を対応するビット線に接続する第１の選択ゲートトランジスタ及び他端を前記ソース線に接続する第２の選択ゲートトランジスタにより構成され、
前記データ読み出しモードにおいて、前記選択メモリセルを含むＮＡＮＤセルユニット内の非選択メモリセルに接続される非選択ワード線にはデータによらずメモリセルがオンするパス電圧が印加され、前記選択ビット線に隣接する非選択ビット線に前記第１の正電圧が印加される
ことを特徴とする請求項１記載の半導体記憶装置。
前記データ読み出しモードにおいて、前記ソース線は、前記選択メモリセルがＮＡＮＤセルユニット内で前記ビット線に近い所定範囲内に位置する場合は前記基準電位に設定され、前記選択メモリセルがその所定範囲外に位置する場合には前記ソース線に与えられる第１の正電圧は、その選択メモリセルの位置が前記ソース線に近くなるにつれて高くなるように切り換えられる
ことを特徴とする請求項２記載の半導体記憶装置。
前記メモリセルアレイは、ソース線を共有する複数のＮＡＮＤセルユニットを配列して構成され、各ＮＡＮＤセルユニットは、ビット線方向に配列されて直列接続されてそれぞれの制御ゲートが異なるワード線に接続される複数のメモリセルとその一端を対応するビット線に接続する第１の選択ゲートトランジスタ及び他端を前記ソース線に接続する第２の選択ゲートトランジスタにより構成され、
選択ワード線に書き込み電圧を印加してその選択ワード線に沿った選択メモリセルにデータ書き込みを行う書き込み電圧印加動作と、選択メモリセルの書き込み状態を確認するためのベリファイ読み出し動作とを繰り返すデータ書き込みモードを有し、
前記データ書き込みモードのベリファイ読み出し動作において、前記選択ワード線にデータに応じて選択メモリセルがオン又はオフする読み出し電圧が、前記選択メモリセルを含むＮＡＮＤセルユニット内の非選択メモリセルに接続される非選択ワード線にデータによらずメモリセルがオンするパス電圧が、ソース線には第１の正電圧が、選択ビット線に第１の正電圧より高い第２の正電圧がそれぞれ印加される
ことを特徴とする請求項１記載の半導体記憶装置。
前記メモリセルは、ゲート長１００ｎｍ以下の積層ゲート型トランジスタ構造を有する
ことを特徴とする請求項１記載の半導体記憶装置。