JP2008047219A - Nand型フラッシュメモリ - Google Patents
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Abstract
【解決手段】NAND型フラッシュメモリ100は、ロウデコーダ2により非選択とされたブロックのドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSおよびP型半導体基板Psubを接地電位にする。さらに、非選択とされたブロックのセルのソース線CELSRC、p型ウェルPWELL、n型ウェルNWELL、およびセンスアンプ3により非選択とされたビット線(シールドビット線)BLoをVsを印可している間に、センスアンプ3により選択されたビット線BLeをVbに充電する。
【選択図】図8
Description
また、セルのソース線やp型ウェルを充電する時間が増えるため、読み出し時間や書き込み時間(書き込み時間は書き込んだ後の読み出しと同様のベリファイ動作も含まれているため)が増加する問題がある。
選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するNAND型フラッシュメモリであって、
p型半導体基板に形成されたn型ウェルに囲まれたp型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、および前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびP型半導体基板を接地電位にするとともに、前記ソース線、前記n型ウェル、前記p型ウェルおよび前記センスアンプにより非選択とされた前記ビット線をフローティングにした状態で、前記センスアンプにより選択された前記ビット線を充電することを特徴とする。
選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するNAND型フラッシュメモリであって、
p型半導体基板に形成されたn型ウェルに囲まれたp型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびP型半導体基板を接地電位にするとともに、前記ソース線、前記n型ウェル、前記p型ウェルおよび前記センスアンプにより非選択とされた前記ビット線を第1の電位と前記接地電位との間の第2の電位に充電するのと同時に、前記センスアンプにより選択された前記ビット線を前記第1の電位に充電することを特徴とする。
選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するNAND型フラッシュメモリであって、
p型半導体基板に形成されたn型ウェルに囲まれたp型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびP型半導体基板を接地電位にするとともに、前記ソース線、前記n型ウェル、前記p型ウェルおよび前記センスアンプにより非選択とされた前記ビット線を第1の電位と前記接地電位との間の第2の電位に充電している間に、前記センスアンプにより選択された前記ビット線を前記第1の電位に充電することを特徴とする。
図6Aおよび既述の図4に示すように、ロウデコーダ2により非選択とされたブロックのドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSおよびP型半導体基板Psubを接地電位にする。さらに、非選択とされたブロックのセルのソース線CELSRC、p型ウェルPWELL、n型ウェルNWELL、およびセンスアンプ3により非選択とされたビット線(シールドビット線)BLoをフローティング状態にする。この状態で、センスアンプ3により選択されたビット線BLeをVb(2.3V)に充電する。なお、非選択ブロックのワード線WLはフローティング状態である。
そこで、セルのソース線、p型半導体基板、非選択のビット線(シールドビット線)BLoをフローティングにし、選択ビット線BLeを充電するのではなく、セルのソース線、p型半導体基板、シールドビット線の電源であるVsのプッシュプル回路400をオンさせるタイミングを、選択されたビット線を充電するタイミングより少し早くする(図12)。すなわち、ロウデコーダ2により非選択とされたブロックにおいて、ドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSおよびP型半導体基板Psubを接地電位VSSにする。さらに、ソース線CELSRC、n型ウェルNEWLL、p型ウェルPWELLおよびセンスアンプ3により非選択とされたビット線BLoを、センスアンプ3により選択されたビット線BLeが充電される第1の電位であるVbと接地電位VSSとの間の第2の電位であるVsに電圧発生器10により充電する間に、センスアンプ3により選択されたビット線BLeをVbに充電する。
1a ブロック
1b メモリセル
1c ドレイン側選択ゲートトランジスタ
1d ソース側選択ゲートトランジスタ
2 ロウデコーダ
3 センスアンプ
3a ラッチ回路
3b トランジスタ
3c 容量
3d トランジスタ
3e トランジスタ
4 カラムゲート
5 カラムデコーダ
6 昇圧回路
7 制御回路
7a、7b、7c、7d トランジスタ
8 I/Oバッファ
10 電圧発生回路
11 スイッチ回路
11a、11b、11c トランジスタ
100、200、300 NAND型フラッシュメモリ
201 選択ブロック
202 非選択ブロック
203 ロウデコーダ
204 電圧ドライバ
301 選択ブロック
302 非選択ブロック
303 ロウデコーダ
304 ロウデコーダ
305 左側ドライバ
306 右側ドライバ
307 非選択ブロック
400 プッシュプル回路
401 出力端子
402 第1のp型MOSトランジスタ
403 第1のn型MOSトランジスタ
404 分圧回路
405 第1のコンパレータ
406 第2のp型MOSトランジスタ
407 第2のn型MOSトランジスタ
408 第2のコンパレータ
Claims (5)
- 選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するNAND型フラッシュメモリであって、
p型半導体基板に形成されたn型ウェルに囲まれたp型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、および前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびP型半導体基板を接地電位にするとともに、前記ソース線、前記n型ウェル、前記p型ウェルおよび前記センスアンプにより非選択とされた前記ビット線をフローティングにした状態で、前記センスアンプにより選択された前記ビット線を充電する
ことを特徴とするNAND型フラッシュメモリ。 - 選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するNAND型フラッシュメモリであって、
p型半導体基板に形成されたn型ウェルに囲まれたp型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびP型半導体基板を接地電位にするとともに、前記ソース線、前記n型ウェル、前記p型ウェルおよび前記センスアンプにより非選択とされた前記ビット線を第1の電位と前記接地電位との間の第2の電位に充電するのと同時に、前記センスアンプにより選択された前記ビット線を前記第1の電位に充電する
ことを特徴とするNAND型フラッシュメモリ。 - 選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するNAND型フラッシュメモリであって、
p型半導体基板に形成されたn型ウェルに囲まれたp型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびP型半導体基板を接地電位にするとともに、前記ソース線、前記n型ウェル、前記p型ウェルおよび前記センスアンプにより非選択とされた前記ビット線を第1の電位と前記接地電位との間の第2の電位に充電している間に、前記センスアンプにより選択された前記ビット線を前記第1の電位に充電する
ことを特徴とするNAND型フラッシュメモリ。 - 前記ロウデコーダにより非選択とされた前記ブロックの前記ドレイン側選択ゲート、前記ソース側選択ゲートにトランジスタのしきい値以下の電位を与えることを特徴とする請求項1ないし3の何れかに記載のNAND型フラッシュメモリ。
- 前記ロウデコーダにより非選択とされた前記ブロックのワード線に電位を与えることを特徴とする請求項1ないし4の何れかに記載のNAND型フラッシュメモリ。
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