JP2010218604A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、負の閾値セルが存在するＮＡＮＤ型フラッシュメモリにおいて、負の閾値セルの読み出しおよび書き込みをより高速化できるようにする。
【解決手段】たとえば、負の閾値セルの読み出し時、セルウェルドライバおよびセルソースドライバにより、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬにはバイアス分の電圧ΔＶが加えられる。これに対し、ＮＡＮＤセル列内の選択ワード線ＷＬ以外の非選択ワード線ＷＬは、ＣＧドライバにより、電圧ＶＲＥＡＤにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧ＶＲＥＡＤ＋ΔＶが印加されるまでの間（ｔ２−ｔ３の期間）だけ、フローティング状態になるように制御される。
【選択図】 図８

Description

本発明は、不揮発性半導体記憶装置に関するもので、たとえば、負の閾値セルからのデータの読み出しが可能なＮＡＮＤ型フラッシュメモリに関する。

ＮＡＮＤ型フラッシュメモリは、電気的にデータの書き換え（書き込みおよび消去）が可能で、高密度化および大容量化に適した不揮発性の半導体記憶装置として、よく知られている。このＮＡＮＤ型フラッシュメモリにおいては、負の閾値セルの読み出し（負電位読み出し／Ｎｅｇａｔｉｖｅ Ｌｅｖｅｌ Ｓｅｎｓｅ）が試みられている。負の閾値セルの読み出しが可能なＮＡＮＤ型フラッシュメモリの場合、データの読み出し時に、ソース線およびウェル線を正の電圧（たとえば、１Ｖ）にバイアスさせるようにしている（たとえば、特許文献１参照）。すなわち、多値データ（たとえば、８値以上／３ビット以上）の書き込みなどにより、負の閾値セルが存在するＮＡＮＤ型フラッシュメモリにおいては、選択ワード線（ＷＬ）の電圧を、たとえば０Ｖ付近に設定する（非選択ワード線の電圧は６Ｖ程度に設定）。その状態で、ソース線およびウェル線を正の電圧にバイアスさせることで、負の閾値セルの読み出しおよびベリファイが行われる。

このように、ＮＡＮＤ型フラッシュメモリでは、読み出し時にソース線およびウェル線を正の電圧にバイアスさせることにより、負の閾値セルの安定した読み出しを行うことが検討されている。特に、近年は、負の閾値セルの読み出しおよび書き込みの高速化が望まれている。

米国特許出願公開第２００６／０１３３１５０ Ａ１号明細書

本発明は、ワード線の電位上昇に要する時間を短縮でき、負の閾値セルの読み出しおよび書き込みをより高速化することが可能な不揮発性半導体記憶装置を提供することを目的としている。

上記の課題を解決するために、本発明は、ソース線およびウェル線を正の電圧にバイアスさせることにより、負の閾値セルの読み出しが可能な不揮発性半導体記憶装置であって、前記負の閾値セルの読み出し時に、少なくとも非選択ワード線をフローティング状態にする第１の駆動回路を具備したことを特徴とする。

本発明は、ワード線の電位上昇に要する時間を短縮でき、負の閾値セルの読み出しおよび書き込みをより高速化することが可能な不揮発性半導体記憶装置を提供できる。

本発明の実施例１に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示すブロック図である。 ＮＡＮＤ型フラッシュメモリの、メモリセルアレイにおけるＮＡＮＤセル列の構成例を示す図である。 ＮＡＮＤ型フラッシュメモリの、ＣＧドライバの構成例を示す回路図である。 ＮＡＮＤ型フラッシュメモリの、ＳＧＤドライバの構成例を示す回路図である。 ＮＡＮＤ型フラッシュメモリの、ＳＧＳドライバの構成例を示す回路図である。 ＮＡＮＤ型フラッシュメモリの、ＶＢＳＴドライバ、ＶＣＧＳＥＬドライバ、および、ＶＲＤＥＣドライバの構成例を示す回路図である。 ＮＡＮＤ型フラッシュメモリの、ＶＳＧバイアス回路の構成例を示す回路図である。 非選択ワード線のみをフローティング状態とするようにした場合を例に、負の閾値セルのリード動作について説明するために示すタイミングチャートである。 ＣＧドライバをローカルポンプ回路Ｌ／Ｓ１−１を用いて構成した場合を例に示す回路図である。 負の閾値セルの読み出し時の、ＣＧドライバの動作を説明するために示すタイミングチャートである。 ローカルポンプ回路Ｌ／Ｓ１−１の構成例を示す回路図である。 ローカルポンプ回路Ｌ／Ｓ１−１の動作を説明するために示すタイミングチャートである。 本発明の実施例２にしたがった、ＣＧドライバをローカルポンプ回路Ｌ／Ｓ１−２を用いて構成した場合を例に示す回路図である。 負の閾値セルの読み出し時の、ＣＧドライバの動作を説明するために示すタイミングチャートである。 ローカルポンプ回路Ｌ／Ｓ１−２の構成例を示す回路図である。 ローカルポンプ回路Ｌ／Ｓ１−２の動作を説明するために示すタイミングチャートである。 全てのワード線をフローティング状態とするようにした場合を例に、負の閾値セルのリード動作について説明するために示すタイミングチャートである。 本発明の実施例３にしたがった、全てのワード線と一方の選択信号線とをフローティング状態とするようにした場合を例に、負の閾値セルのリード動作について説明するために示すタイミングチャートである。 ＳＧＳドライバをレベルシフタＬ／Ｓ２を用いて構成した場合を例に示す回路図である。 負の閾値セルの読み出し時の、ＳＧＳドライバの動作を説明するために示すタイミングチャートである。 レベルシフタＬ／Ｓ２の構成例を示す回路図である。 レベルシフタＬ／Ｓ２の動作を説明するために示すタイミングチャートである。 全てのワード線と選択信号線とをフローティング状態とするようにした場合を例に、負の閾値セルのリード動作について説明するために示すタイミングチャートである。 負の閾値セルの読み出し時に、非選択ワード線のみをフローティング状態とするようにした場合において、電圧立ち上げのタイミングを変更した場合を例に示すタイミングチャートである。 負の閾値セルの読み出し時に、全てのワード線をフローティング状態とするようにした場合において、電圧立ち上げのタイミングを変更した場合を例に示すタイミングチャートである。 負の閾値セルの読み出し時に、全てのワード線と一方の選択信号線とをフローティング状態とするようにした場合において、電圧立ち上げのタイミングを変更した場合を例に示すタイミングチャートである。 負の閾値セルの読み出し時に、全てのワード線と選択信号線とをフローティング状態とするようにした場合において、電圧立ち上げのタイミングを変更した場合を例に示すタイミングチャートである。

以下、本発明の実施例について、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施例は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

図１は、本発明の実施例１にしたがった不揮発性半導体記憶装置の基本構成を示すものである。本実施例では、二重（積層）ゲート構造を有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによってメモリセルが構成されてなる、ＮＡＮＤ型フラッシュメモリを例に説明する。また、全ビット線選択センス方式とした場合の例である。

図１に示すように、このメモリチップには、コア部と周辺回路部とが設けられている。コア部は、メモリセルアレイ１１、ロウデコーダ部２１、および、センスアンプ部２２などを有している。周辺回路部は、たとえば、ロウデコーダ部２１を制御するための、ＣＧドライバ２５、ＳＧＤドライバ２６、ＳＧＳドライバ２７、ＶＢＳＴドライバ２８、ＶＣＧＳＥＬドライバ２９、ＶＲＤＥＣドライバ３０、および、ＶＳＧバイアス回路３１などを有している。また、周辺回路部には、セルウェルドライバ３２およびセルソースドライバ３３が設けられている。

なお、本図においては、便宜上、カラムデコーダ部、アドレス回路、高電圧発生回路、入出力（Ｉ／Ｏ）回路、制御回路、および、コア制御駆動部の図示を省略している。

メモリセルアレイ１１は複数のＮＡＮＤセル（メモリセルトランジスタ）を有し、たとえば、セルトランジスタごとに８値以上または３ビット以上の多値データ（書き込みデータ）を不揮発に記憶するものである。セルトランジスタは、書き込みの状態（レベル）に応じて、正または負の閾値セルとなる。メモリセルアレイ１１の詳細については、後述する。

ロウデコーダ部２１は、アドレス回路からのブロック選択信号（ＡＤＤＲＥＳＳ）を受けて、そのブロック選択信号に対応するブロックＢＬＫｎをメモリセルアレイ１１より選択する。そして、その選択ブロックＢＬＫｎのワード線ＷＬ（ＷＬ＜３１：０＞）に、動作に応じた適切な電圧を供給するものである。また、ロウデコーダ部２１は、選択信号線ＳＧＤ，ＳＧＳを介して、その選択ブロックＢＬＫｎのセレクトゲート（選択トランジスタＳＧＴＤ，ＳＧＴＳ）に、動作に応じた適切な電圧を供給する。

センスアンプ部２２は複数のセンスアンプ（Ｓ／Ａ）を有し、選択状態のセルトランジスタ（以下、選択セル）の状態（保持データ）をセンスするものである。

セルウェルドライバ３２は、メモリセルアレイ１１におけるシャント領域１１ａを介して、セルウェル線（ＣＰＷＥＬＬ）の電圧を制御するものである。このセルウェルドライバ３２は、負の閾値セルの読み出し（負電位読み出し／Ｎｅｇａｔｉｖｅ ｌｅｖｅｌ ｒｅａｄ）時に、セルウェル線ＣＰＷＥＬＬを正の電圧（たとえば、１Ｖ）にバイアスさせる。

セルソースドライバ３３は、メモリセルアレイ１１におけるシャント領域１１ａを介して、セルソース線（ＳＲＣ）を駆動するものである。このセルソースドライバ３３は、負の閾値セルの読み出し時に、セルソース線ＳＲＣを正の電圧（たとえば、１Ｖ）にバイアスさせる。

コア制御駆動部は、このメモリチップのコア部を制御するもので、メモリセルアレイ１１、ロウデコーダ部２１およびセンスアンプ部２２に、動作に応じた制御信号（制御パルスＢＳＴＯＮ）および動作に応じた適切な電圧（ＳＧＤＳ）を供給するドライバ回路である。

カラムデコーダ部は、アドレス回路からのカラム選択信号に応じて、メモリセルアレイ１１より選択されたカラム（センスアンプＳ／Ａ）とデータ線（図示していない）との接続を制御するものであって、入出力回路とセンスアンプＳ／Ａとの間で読み出しデータおよび書き込みデータの転送を行うものである。

アドレス回路は、メモリチップの外部より入力されるアドレス情報と動作とに応じてブロック選択信号およびカラム選択信号を生成し、ブロック選択信号をロウデコーダ部２１に、カラム選択信号をカラムデコーダ部に、それぞれ供給するものである。

高電圧発生回路はチャージポンプ回路を含み、制御回路からの指示により、動作に応じた電圧を発生させてコア制御駆動部などに供給するものである。また、この高電圧発生回路は、たとえば、電圧ＶＰＧＭ、電圧ＶＰＧＭＨ、電圧ＶＵＳＥＬ、電圧ＶＣＧＲＶ、電圧ＶＲＥＡＤＨ、および、電圧ＶＳＧＤを生成する。因みに、電圧ＶＰＧＭは、プログラム電圧であって、プログラム（ライト）動作時に選択ワード線に印加される電圧である。電圧ＶＰＧＭＨは、電圧ＶＰＧＭをレベルシフタにより転送しうる電圧である。電圧ＶＵＳＥＬは、プログラム動作時には電圧ＶＰＡＳＳ、リード動作時およびベリファイ時には電圧ＶＲＥＡＤとなる（電圧ＶＰＡＳＳおよび電圧ＶＲＥＡＤは、ともに、各動作時に非選択ワード線に与えられる電圧である）。電圧ＶＣＧＲＶは、リード動作時およびベリファイ時に選択ワード線に与えられる電圧である。電圧ＶＲＥＡＤＨは、電圧ＶＲＥＡＤをレベルシフタにより転送しうる電圧である。電圧ＶＳＧＤは、たとえばＳＧＤドライバ２６の選択信号線ＳＧＤに与えられる２．５Ｖ程度の電圧である。

入出力回路は、制御回路からの指示により、プログラム動作時には、メモリチップのＩ／Ｏパッド（図示していない）から入力されたコマンド、アドレス情報、書き込みデータを取り込み、コマンドを制御回路に、アドレス情報をアドレス回路に、書き込みデータをデータ線上に、それぞれ出力するものである。また、リード動作時には、制御回路からの指示にしたがって、データ線上の読み出しデータをＩ／Ｏパッドに出力するものである。

制御回路は、メモリチップの外部より入力されるコントロール信号を受けて、コア制御駆動部、アドレス回路、高電圧発生回路、および、入出力回路を制御するものである。また、ＣＧドライバ２５、ＳＧＤドライバ２６、ＳＧＳドライバ２７、ＶＢＳＴドライバ２８、ＶＣＧＳＥＬドライバ２９、および、ＶＲＤＥＣドライバ３０における、ローカルポンプ（ＳＷＶＰＰまたはＳＷＶＰＡＳＳ）およびレベルシフタ（ＬＳＴＰまたはＬＳＨＶＸ）、および、ＶＳＧバイアス回路３１などを制御する。

ここで、書き込みデータはセルトランジスタに書き込まれて保持データとなり、その保持データがセルトランジスタより読み出されて読み出しデータとなる。

図２は、上記したメモリセルアレイ１１の構成例を示すものである。本実施例の場合、たとえば直列に接続された３２（ｍ）個のメモリセルトランジスタＣＴ（ＣＴ＜３１：０＞）と、その両端に接続された選択トランジスタＳＧＴＤ，ＳＧＴＳとによって、それぞれＮＡＮＤセル列（ＮＡＮＤ ｓｔｒｉｎｇ）ＮＣＳが構成されている。ＮＡＮＤセル列ＮＣＳは、メモリセルアレイ１１の構成単位である。メモリセルトランジスタＣＴのそれぞれは、制御ゲート電極と浮遊ゲート電極とからなる二重ゲート構造を有するＭＯＳトランジスタによって構成されている。メモリセルトランジスタＣＴの制御ゲート電極には、それぞれ、ワード線ＷＬ（ＷＬ＜３１：０＞）が接続されている。

各ＮＡＮＤセル列ＮＣＳの一端側の選択トランジスタＳＧＴＤは、ビット線ＢＬｉのいずれかに接続されている。選択トランジスタＳＧＴＤのゲート電極には、選択信号線ＳＧＤが共通に接続されている。各ＮＡＮＤセル列ＮＣＳの他端側の選択トランジスタＳＧＴＳは、セルソース線ＳＲＣに共通に接続されている。選択トランジスタＳＧＴＳのゲート電極には、選択信号線ＳＧＳが共通に接続されている。ワード線ＷＬおよび選択信号線ＳＧＤ，ＳＧＳは、ロウデコーダ部２１の各ロウデコーダにそれぞれ接続されている。ビット線ＢＬｉは、それぞれ、センスアンプＳ／Ａに接続されている。ワード線ＷＬおよび選択信号線ＳＧＤ，ＳＧＳを共有するｊ個のＮＡＮＤセル列ＮＣＳによって、ブロック（一単位）ＢＬＫｎが構成されている。

すなわち、メモリセルアレイ１１には、ｎ個のブロックＢＬＫが設けられている。各ブロックＢＬＫｎには、それぞれ、異なるビット線ＢＬｉにつながるｊ個のＮＡＮＤセル列ＮＣＳが設けられている。各ブロックＢＬＫｎのｊ個のＮＡＮＤセル列ＮＣＳは、ワード線ＷＬおよび選択信号線ＳＧＤ，ＳＧＳを共有している。

なお、データの書き込みおよび消去は、選択されたメモリセルトランジスタＣＴの浮遊ゲート電極に対して、ＦＮトンネル電流を用いて電子を出し入れすることによって行われる。通常は、浮遊ゲート電極に電子が注入された状態を“０”書き込み、電子が注入されない状態を“１”書き込み（消去）としている。

図３は、ＣＧドライバ２５の構成例を示すものである。このＣＧドライバ２５は、レベルシフタ（ＬＳＴＰ）２５ａ、ローカルポンプ回路（ＳＷＶＰＡＳＳ）２５ｂ、および、トランスファーゲートトランジスタ２５ｃ，２５ｄ，２５ｅを有して構成されている。ＣＧドライバ２５の出力信号ＣＧ＜３１：０＞は、各ブロックＢＬＫｎのロウデコーダへの共通の入力信号となる。選択ブロックにおいては、対応するロウデコーダのトランスファーゲートトランジスタがオンすることにより、出力信号ＣＧ＜３１：０＞がワード線ＷＬ（ＷＬ＜３１：０＞）に供給される。すなわち、ＣＧドライバ２５は、ＶＣＧＳＥＬドライバ２９からの電圧ＶＣＧＳＥＬを選択ワード線ＷＬに、高電圧発生回路からの電圧ＶＵＳＥＬ（電圧ＶＰＡＳＳまたは電圧ＶＲＥＡＤ）をそれ以外の非選択ワード線ＷＬに、それぞれ印加するものである。非選択ブロックにおいては、対応するロウデコーダのトランスファーゲートトランジスタがオフするので、出力信号ＣＧ＜３１：０＞はワード線ＷＬ（ＷＬ＜３１：０＞）には供給されない。なお、クロック信号ＣＬＫについては、図示を省略している。

図４は、ＳＧＤドライバ２６の構成例を示すものである。このＳＧＤドライバ２６は、レベルシフタ（ＬＳＨＶＸ）２６ａ，２６ｂ、トランスファーゲートトランジスタ２６ｃ，２６ｄ，２６ｅ、および、抵抗素子２６ｆを有して構成されている。ＳＧＤドライバ２６は、リード動作時および消去ベリファイ時に、ＶＳＧバイアス回路３１からのセレクトゲート電圧ＶＳＧを選択トランジスタＳＧＴＤに印加し、プログラム動作時および消去動作時に、高電圧発生回路からの電圧ＶＳＧＤを選択トランジスタＳＧＴＤに印加するものである。

図５は、ＳＧＳドライバ２７の構成例を示すものである。このＳＧＳドライバ２７は、レベルシフタ（ＬＳＨＶＸ）２７ａ，２７ｂ、トランスファーゲートトランジスタ２７ｃ，２７ｄ，２７ｅ、および、抵抗素子２７ｆを有して構成されている。ＳＧＳドライバ２７は、リード動作時および消去ベリファイ時に、ＶＳＧバイアス回路３１からのセレクトゲート電圧ＶＳＧを選択トランジスタＳＧＴＳに印加し、消去動作時に電圧ＶＤＤを選択トランジスタＳＧＴＳに印加するものである。

図６は、ＶＢＳＴドライバ２８、ＶＣＧＳＥＬドライバ２９、および、ＶＲＤＥＣドライバ３０の構成例を示すものである。

ＶＢＳＴドライバ２８は、ローカルポンプ回路（ＳＷＶＰＰ）２８ａ、ローカルポンプ回路（ＳＷＶＰＡＳＳ）２８ｂ、および、トランスファーゲートトランジスタ２８ｃ，２８ｄを有し、プログラム時には高電圧発生回路からの電圧ＶＰＧＭＨを、リード時には高電圧発生回路からの電圧ＶＲＥＡＤＨを、それぞれ電圧ＶＢＳＴとして出力するものである。この出力電圧ＶＢＳＴは、電圧ＶＣＧＳＥＬを転送するのに十分な電圧に設定されており、ＣＧドライバ２５およびＶＣＧＳＥＬドライバ２９の各レベルシフタ（ＬＳＴＰ）２５ａ，２９ａに供給される。

ＶＣＧＳＥＬドライバ２９は、レベルシフタ（ＬＳＴＰ）２９ａ、レベルシフタ（ＬＳＨＶＸ）２９ｂ、トランスファーゲートトランジスタ２９ｃ，２９ｄ，２９ｅ、および、抵抗素子２９ｆを有し、プログラム時には高電圧発生回路からのプログラム電圧ＶＰＧＭを、リード時には高電圧発生回路からの電圧ＶＣＧＲＶを、それぞれ電圧ＶＣＧＳＥＬとして出力するものである。この出力電圧ＶＣＧＳＥＬが選択ワード線ＷＬに印加される電圧となる。

ＶＲＤＥＣドライバ３０は、ローカルポンプ回路（ＳＷＶＰＰ）３０ａ、ローカルポンプ回路（ＳＷＶＰＡＳＳ）３０ｂ、および、トランスファーゲートトランジスタ３０ｃ，３０ｄを有し、プログラム時には高電圧発生回路からの電圧ＶＰＧＭＨを、リード時には高電圧発生回路からの電圧ＶＲＥＡＤＨを、それぞれ電圧ＶＲＤＥＣとして出力するものである。この出力電圧ＶＲＤＥＣはロウデコーダ部２１に供給される。

図７は、ＶＳＧバイアス回路３１の構成例を示すものである。ＶＳＧバイアス回路３１は、セレクトゲート電圧ＶＳＧを生成するものである。このＶＳＧバイアス回路３１で生成されたセレクトゲート電圧ＶＳＧが、ＳＧＤドライバ２６およびＳＧＳドライバ２７を介して、最終的にメモリセルアレイ１１の選択トランジスタＳＧＴＤ，ＳＧＴＳに供給される。

たとえば、制御回路からのＤＡＣ値に応じて可変抵抗器３１ａを制御することにより（ソースノードは電圧ＶＳＳ）、正の閾値セルの読み出し（正電位読み出し／Ｐｏｓｉｔｉｖｅ ｌｅｖｅｌ ｒｅａｄ）時には、セレクトゲート電圧ＶＳＧとして、選択トランジスタＳＧＴＤ，ＳＧＴＳに４Ｖ程度の電圧（セレクトゲート電圧Ｖｓｇ）が一挙に印加されるようにする。一方、負の閾値セルの読み出し時には、たとえば最終的に、セレクトゲート電圧ＶＳＧとして、選択トランジスタＳＧＴＤ，ＳＧＴＳに５Ｖ程度のセレクトゲート電圧（正の閾値セルの読み出し時のセレクトゲート電圧Ｖｓｇにセルソース線ＳＲＣのバイアス分の電圧ΔＶを加えた電圧Ｖｓｇ＋ΔＶ）が印加されるようにする。

なお、本実施例の場合、ＶＳＧバイアス回路３１には、たとえば制御回路によって制御されるスイッチングトランジスタ３１ｂ，３１ｃが設けられており、負の閾値セルの読み出し時に、ソースノードをセルソース線電圧ＣＥＬＳＲＣに切り替えることにより、実際のセルソース線電圧ＣＥＬＳＲＣをバイアス分の電圧（ΔＶ）として加算したセレクトゲート電圧ＶＳＧを生成することが可能な回路構成となっている。すなわち、負の閾値セルの読み出しにおいて、セルトランジスタＣＴの温度依存性をキャンセルするために、セルソース線電圧ＣＥＬＳＲＣに温度依存性をもたせることが考えられる。このＶＳＧバイアス回路３１によれば、セレクトゲート電圧ＶＳＧを、自動的に、温度依存性をもつセルソース線電圧ＣＥＬＳＲＣに追随させることが可能となる。

次に、上記した構成において、負の閾値セルの読み出し時の動作について説明する。

図８は、負の閾値セルの読み出し時に、非選択ワード線ＷＬをフローティング（浮遊）状態とするようにした場合の例である。すなわち、負の閾値セルのリード動作において、非選択ワード線ＷＬは、電圧ＶＲＥＡＤにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧ＶＲＥＡＤ＋ΔＶが印加されるまでの間（ｔ２−ｔ３の期間）だけ、フローティング状態になるようにする。選択ワード線ＷＬには、最初（ｔ１の時点）から、電圧ＶＣＧＳＥＬにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧ＶＣＧＳＥＬ＋ΔＶが印加される。こうして、負の閾値セルの読み出し時にメモリセルアレイ１１の内部ノードで一番高い電圧となる、ＮＡＮＤセル列ＮＣＳ内の選択ワード線ＷＬ以外の全ての非選択ワード線ＷＬを、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの充電の開始（ｔ１の時点）からワード線電圧が上昇するまでの間（たとえば、ｔ２−ｔ３の期間）だけ、フローティング状態にする。これにより、非選択ワード線ＷＬの電位を、セルウェル線ＣＰＷＥＬＬとの容量結合によって上昇させることが可能となるため、その後の非選択ワード線ＷＬの電位上昇に要する時間（ｔ３−ｔ４の期間）を短縮できるようになる。この結果、セルウェル線ＣＰＷＥＬＬとのカップリングノイズによる選択信号線ＳＧＤ，ＳＧＳの電圧ＶＳＧの変動（オーバーシュート）によらず、負の閾値セルのリード動作を高速化できる。

また、ワード線ＷＬとセルウェル線ＣＰＷＥＬＬとの間の電位差（ＷＬ−ＣＰＷＥＬＬ）も低減でき、メモリセルトランジスタＣＴのゲートストレスをも軽減することが可能となる。

なお、ＮＡＮＤセル列ＮＣＳ内のそれぞれの非選択ワード線ＷＬの電圧ＶＲＥＡＤおよびバイアス分の電圧ΔＶは同じであっても、異なるものであってもよい。

図９は、負の閾値セルのリード動作時に非選択ワード線をフローティング状態にするための、回路構成例を示すものである。本実施例では、ローカルポンプ回路Ｌ／Ｓ１−１を用いた場合について説明する。すなわち、ＣＧドライバ２５のローカルポンプ回路（ＳＷＶＰＡＳＳ）２５ｂを、ローカルポンプ回路Ｌ／Ｓ１−１を用いて構成するようにした場合の例である。なお、図示していないが、ＶＢＳＴドライバ２８のローカルポンプ回路（ＳＷＶＰＡＳＳ）２８ｂおよびＶＲＤＥＣドライバ３０のローカルポンプ回路（ＳＷＶＰＡＳＳ）３０ｂも、同様にローカルポンプ回路Ｌ／Ｓ１−１を用いて構成される。

この例の場合、たとえば図１０に示すように、負の閾値セルの読み出し時において、非選択ワード線ＷＬの読み出し電圧ＶＵＳＥＬを、電圧ＶＲＥＡＤから電圧ＶＲＥＡＤ＋ΔＶに切り換える最中（ｔ２〜ｔ３の間）に、トランスファーゲートトランジスタ２５ｄのゲート電圧ＶＰＰＨを０Ｖにすることで、非選択ワード線ＷＬをフローティング状態にする。

図１１は、ローカルポンプ回路Ｌ／Ｓ１−１の構成例を示すものである。このローカルポンプ回路Ｌ／Ｓ１−１は、ＮＡＮＤ回路２５１ａ，２５１ｂ、インバータ回路２５１ｃ〜２５１ｉ、キャパシタ２５１ｊ〜２５１ｌ、ｎＭＯＳＦＥＴ２５１ｍ〜２５１ｏ、および、ｐＭＯＳＦＥＴ２５１ｐ〜２５１ｔを有し、たとえば図１２に示すように、ロジック入力レベルＳＷＵＳ（ＥＮＢ １／０）を、読み出し電圧ＶＵＳＥＬを昇圧した電圧ＶＲＥＡＤ＋α／０Ｖにレベルシフトして電圧増幅し、電圧ＶＲＥＡＤＨ（ＶＰＰＨ）として出力する。

本実施例によれば、負の閾値セルの読み出し時に、ワード線電圧が上昇するまでの間（ｔ２−ｔ３）だけ、ローカルポンプ回路Ｌ／Ｓ１−１により非選択ワード線ＷＬをフローティング状態にすることによって、ワード線ＷＬの電位上昇に要する時間（ｔ３−ｔ４）を短縮することが可能となる。したがって、負の閾値セルのリード動作を高速化（リードタイムを短時間化）できる。また、リード動作の高速化により、ベリファイの高速化が可能となり、結果として、ベリファイが必要なプログラム動作をも高速化できるようになるものである。

図１３は、本発明の実施例２にしたがった、負の閾値セルの読み出し時に、非選択ワード線ＷＬをフローティング状態とするための回路構成例を示すものである。本実施例は、上記した実施例１に示した構成の不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）において、ＣＧドライバ２５のローカルポンプ回路（ＳＷＶＰＡＳＳ）２５ｂを、ローカルポンプ回路Ｌ／Ｓ１−２を用いて構成するようにした場合の例である。なお、図示していないが、ＶＢＳＴドライバ２８のローカルポンプ回路２８ｂおよびＶＲＤＥＣドライバ３０のローカルポンプ回路３０ｂも、同様にローカルポンプ回路Ｌ／Ｓ１−２を用いて構成される。

本例の場合、たとえば図１４に示すように、負の閾値セルの読み出し時において、非選択ワード線ＷＬの読み出し電圧ＶＵＳＥＬを、電圧ＶＲＥＡＤから電圧ＶＲＥＡＤ＋ΔＶに切り換える最中（ｔ２〜ｔ３の間）に、トランスファーゲートトランジスタ２５ｄのゲート電圧ＶＰＰＨをフローティング状態にすることで、非選択ワード線ＷＬをフローティング状態にする。このローカルポンプ回路Ｌ／Ｓ１−２の場合、タイミングｔ３において、トランスファーゲートトランジスタ２５ｄのゲート電圧ＶＰＰＨを昇圧させる際の電位差が小さくなるため、ワード線ＷＬの電位上昇に要する時間をより短縮することが可能となる（ｔ４＞ｔ４１）。

図１５は、ローカルポンプ回路Ｌ／Ｓ１−２の構成例を示すものである。ローカルポンプ回路Ｌ／Ｓ１−２は、ＮＡＮＤ回路２５１ａ，２５１ｂ，２５１ｕ、インバータ回路２５１ｃ〜２５１ｉ，２５１ｖ、キャパシタ２５１ｊ〜２５１ｌ、ｎＭＯＳＦＥＴ２５１ｍ〜２５１ｎ、および、ｐＭＯＳＦＥＴ２５１ｏ〜２５１ｔを有して構成されている。つまり、上記したローカルポンプ回路Ｌ／Ｓ１−１に、さらに、ＮＡＮＤ回路２５１ｕとインバータ回路２５１ｖとが追加された構成となっている。このローカルポンプ回路Ｌ／Ｓ１−２は、電圧ＶＲＥＡＤＨ（ＶＰＰＨ）を昇圧する際に、キャパシタ２５１ｊ〜２５１ｌに供給するクロック信号ＣＬＫのみを停止することにより、たとえば図１６に示すように、電圧ＶＲＥＡＤＨを昇圧電位としたまま、非選択ワード線ＷＬをフローティング状態にする（ただし、ロジック入力レベルＳＷＵＳ（ＥＮＢ）が“Ｌ（ロウレベル）”で、ロジック入力レベルＳＷＵＳ２（ＥＮＢ２）が“Ｈ（ハイレベル）”のとき）。

本実施例によれば、負の閾値セルの読み出し時に、ワード線電圧が上昇するまでの間（ｔ２−ｔ３）だけ、ローカルポンプ回路Ｌ／Ｓ１−２により非選択ワード線ＷＬをフローティング状態にすることによって、ワード線ＷＬの電位上昇に要する時間（ｔ３−ｔ４１）を短縮することが可能となる。したがって、負の閾値セルのリード動作を高速化できる。また、リード動作の高速化により、ベリファイの高速化が可能となり、結果として、ベリファイが必要なプログラム動作をも高速化できるようになるものである。

なお、上述した実施例１および実施例２においては、負の閾値セルの読み出し時に、非選択ワード線ＷＬのみをフローティング状態とするようにした場合を例に説明したが、これに限らず、たとえば図１７に示すように、メモリセルアレイ１１の内部ノードである、ＮＡＮＤセル列ＮＣＳ内の全てのワード線ＷＬをフローティング状態とするようにしてもよい。すなわち、負の閾値セルのリード動作において、非選択ワード線ＷＬは、電圧ＶＲＥＡＤにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧ＶＲＥＡＤ＋ΔＶが印加されるまでの間（ｔ２−ｔ３の期間）だけ、フローティング状態になるようにする。選択ワード線ＷＬは、電圧ＶＣＧＳＥＬにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧ＶＣＧＳＥＬ＋ΔＶが印加されるまでの間（ｔ２−ｔ３の期間）だけ、フローティング状態になるようにする。こうして、負の閾値セルの読み出し時に選択ワード線ＷＬと非選択ワード線ＷＬとを含む全てのワード線ＷＬを、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの充電の開始（ｔ１の時点）からワード線電圧が上昇するまでの間（たとえば、ｔ２−ｔ３の期間）、フローティング状態にする。これにより、全てのワード線ＷＬの電位を、セルウェル線ＣＰＷＥＬＬとの容量結合によって上昇させることが可能となるため、その後のワード線ＷＬの電位上昇に要する時間（ｔ３−ｔ４の期間）を短縮できるようになる。この結果、セルウェル線ＣＰＷＥＬＬとのカップリングノイズによる選択信号線ＳＧＤ，ＳＧＳの電圧ＶＳＧの変動（オーバーシュート）によらず、負の閾値セルのリード動作を高速化できる。

また、ワード線ＷＬとセルウェル線ＣＰＷＥＬＬとの間の電位差（ＷＬ−ＣＰＷＥＬＬ）も低減でき、メモリセルトランジスタＣＴのゲートストレスをも軽減することが可能となる。

図１８は、本発明の実施例３にしたがった、負の閾値セルの読み出し時に、全てのワード線ＷＬと選択信号線ＳＧＤ，ＳＧＳのいずれか一方（ここでは、選択信号線ＳＧＳ）をフローティング状態とするようにした場合を例に示すものである。すなわち、負の閾値セルのリード動作において、非選択ワード線ＷＬは、電圧ＶＲＥＡＤにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧ＶＲＥＡＤ＋ΔＶが印加されるまでの間（ｔ２−ｔ３の期間）だけ、フローティング状態になるようにする。選択ワード線ＷＬは、電圧ＶＣＧＳＥＬにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧ＶＣＧＳＥＬ＋ΔＶが印加されるまでの間（ｔ２−ｔ３の期間）だけ、フローティング状態になるようにする。また、選択信号線ＳＧＳは、電圧Ｖｓｇにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧Ｖｓｇ＋ΔＶが印加されるまでの間（ｔ２−ｔ３の期間）だけ、フローティング状態になるようにする。選択信号線ＳＧＤには、最初（ｔ１の時点）から、電圧Ｖｓｇにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧Ｖｓｇ＋ΔＶが印加される。こうして、負の閾値セルの読み出し時に全てのワード線ＷＬと選択信号線ＳＧＳとを、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの充電の開始（ｔ１の時点）からワード線電圧が上昇するまでの間（たとえば、ｔ２−ｔ３の期間）、フローティング状態にする。これにより、全てのワード線ＷＬの電位を、セルウェル線ＣＰＷＥＬＬとの容量結合によって上昇させることが可能となるため、その後のワード線ＷＬの電位上昇に要する時間（ｔ３−ｔ４の期間）を短縮できるようになる。この結果、セルウェル線ＣＰＷＥＬＬとのカップリングノイズによる選択信号線ＳＧＤ，ＳＧＳの電圧ＶＳＧの変動（オーバーシュート）によらず、負の閾値セルのリード動作を高速化できる。

また、ワード線ＷＬとセルウェル線ＣＰＷＥＬＬとの間の電位差（ＷＬ−ＣＰＷＥＬＬ）も低減でき、メモリセルトランジスタＣＴのゲートストレスをも軽減することが可能となる。

なお、ＮＡＮＤセル列ＮＣＳ内のそれぞれの非選択ワード線ＷＬの電圧ＶＲＥＡＤおよびバイアス分の電圧ΔＶは同じであっても、異なるものであってもよい。

図１９は、負の閾値セルのリード動作時に全てのワード線および一方の選択信号線ＳＧＳをフローティング状態にするための、回路構成例を示すものである。本実施例では、レベルシフタＬ／Ｓ２を用いた場合について説明する。すなわち、ＳＧＳドライバ２７のレベルシフタ（ＬＳＨＶＸ）２７ａを、レベルシフタＬ／Ｓ２を用いて構成するようにした場合の例である。なお、図示していないが、ＶＣＧＳＥＬドライバ２９のレベルシフタ２９ｂも、同様にレベルシフタＬ／Ｓ２を用いて構成される。また、ＣＧドライバ２５のローカルポンプ回路２５ｂ、ＶＢＳＴドライバ２８のローカルポンプ回路２８ｂ、および、ＶＲＤＥＣドライバ３０のローカルポンプ回路３０ｂは、ローカルポンプ回路Ｌ／Ｓ１−１またはＬ／Ｓ１−２を用いて構成される。

この例の場合、たとえば図２０に示すように、負の閾値セルの読み出し時において、選択トランジスタＳＧＴＤにつながる選択信号線ＳＧＤの電圧ＶＳＧを、電圧ＶＲＥＡＤから電圧ＶＲＥＡＤ＋ΔＶに切り換える最中（ｔ２〜ｔ３の間）に、トランスファーゲートトランジスタ２７ｃのゲート電圧ＶＰＰＨを０Ｖにすることで、選択信号線ＳＧＳをフローティング状態にする。

図２１は、レベルシフタＬ／Ｓ２の構成例を示すものである。このレベルシフタＬ／Ｓ２は、インバータ回路２５２ａ、ｎＭＯＳＦＥＴ２５２ｂ，２５２ｃ、および、ｐＭＯＳＦＥＴ２５２ｄ〜２５２ｇを有し、たとえば図２２に示すように、クロック信号ＣＬＫを必要とすることなしに、電圧ＶＳＧを昇圧した電圧ではなく、既に昇圧された、電圧ＶＳＧよりも高い電圧ＶＲＥＡＤＨを、ゲート電圧ＶＰＰＨとして出力する。

本実施例によれば、昇圧電位（電圧ＶＲＥＡＤＨ）によって、ローカルポンプ回路を用いる場合よりも、ゲート電圧ＶＰＰＨの高速な充放電が可能となる。そのため、負の閾値セルの読み出し時に、ワード線電圧が上昇するまでの間（ｔ２−ｔ３）だけ、全てのワード線ＷＬおよび一方の選択信号線ＳＧＳをフローティング状態にすることによって、ワード線ＷＬの電位上昇に要する時間（ｔ３−ｔ４２）をより短縮することが可能となる。したがって、負の閾値セルのリード動作を高速化できる。また、リード動作の高速化により、ベリファイの高速化が可能となり、結果として、ベリファイが必要なプログラム動作をも高速化できるようになるものである。

なお、上記した実施例３においては、選択トランジスタＳＧＴＤ，ＳＧＴＳのカットオフ特性を考慮して、選択信号線ＳＧＳのみをフローティング状態とするようにした場合について説明したが、これに限らず、たとえば全てのワード線ＷＬと選択信号線ＳＧＤとをフローティング状態にすることによっても同様の効果が得られる。

また、選択信号線ＳＧＤ，ＳＧＳのいずれか一方に限らず、たとえば図２３に示すように、ＮＡＮＤセル列ＮＣＳ内の全てのワード線ＷＬと両方の選択信号線ＳＧＤ，ＳＧＳとをフローティング状態とするようにしてもよい。すなわち、負の閾値セルのリード動作において、非選択ワード線ＷＬは、電圧ＶＲＥＡＤにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧ＶＲＥＡＤ＋ΔＶが印加されるまでの間（ｔ２−ｔ３の期間）だけ、フローティング状態になるようにする。選択ワード線ＷＬは、電圧ＶＣＧＳＥＬにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧ＶＣＧＳＥＬ＋ΔＶが印加されるまでの間（ｔ２−ｔ３の期間）だけ、フローティング状態になるようにする。また、選択信号線ＳＧＤ，ＳＧＳは、電圧Ｖｓｇにセルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬのバイアス分の電圧ΔＶを加えた読み出し電圧Ｖｓｇ＋ΔＶが印加されるまでの間（ｔ２−ｔ３の期間）だけ、フローティング状態になるようにする。こうして、負の閾値セルの読み出し時に全てのワード線ＷＬと両方の選択信号線ＳＧＤ，ＳＧＳとを、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの充電の開始（ｔ１の時点）からワード線電圧が上昇するまでの間（たとえば、ｔ２−ｔ３の期間）、フローティング状態にする。これにより、全てのワード線ＷＬの電位を、セルウェル線ＣＰＷＥＬＬとの容量結合によって上昇させることが可能となるため、その後のワード線ＷＬの電位上昇に要する時間（ｔ３−ｔ４の期間）を短縮できるようになる。この結果、セルウェル線ＣＰＷＥＬＬとのカップリングノイズによる選択信号線ＳＧＤ，ＳＧＳの電圧ＶＳＧの変動（オーバーシュート）によらず、負の閾値セルのリード動作を高速化できる。

また、ワード線ＷＬとセルウェル線ＣＰＷＥＬＬとの間の電位差（ＷＬ−ＣＰＷＥＬＬ）も低減でき、メモリセルトランジスタＣＴのゲートストレスをも軽減することが可能となる。

なお、上記した本実施例の場合、選択ワード線については、必ずしもフローティング状態にする必要はない。

上記したように、負の閾値セルの読み出し時における、ワード線ＷＬの電位上昇に要する時間を短縮できるようにしている。すなわち、ワード線電圧が上昇するまでの間だけ、少なくとも非選択ワード線ＷＬをフローティング状態にするようにしている。これにより、非選択ワード線ＷＬの電位を、セルウェル線ＣＰＷＥＬＬとの容量結合によって上昇させることが可能となる。したがって、ワード線ＷＬの電位上昇に要する時間を短縮でき、負の閾値セルのリード動作およびプログラム動作を高速化することが可能となるものである。

なお、上記した実施例においては、いずれも、ビット線ＢＬ、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの充電の開始を、ワード線ＷＬおよび選択信号線ＳＧＤ，ＳＧＳの電圧立ち上げと同じタイミング（ｔ１）とした場合について説明したが、これに限らず、たとえば図２４〜図２７に示すように、ビット線ＢＬ、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬを、ワード線ＷＬおよび選択信号線ＳＧＤ，ＳＧＳとは異なるタイミングで立ち上げるようにした場合にも同様の効果が期待できる。

図２４は、負の閾値セルの読み出し時に、非選択ワード線ＷＬのみをフローティング状態とするようにした場合（図８参照）において、ビット線ＢＬ、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの電圧立ち上げのタイミングを、ｔ１からｔ２に変更した場合の例である。この例の場合も、ＮＡＮＤセル列ＮＣＳ内の選択ワード線ＷＬ以外の全ての非選択ワード線ＷＬを、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの充電の開始（ｔ２の時点）からワード線電圧が上昇するまでの間（たとえば、ｔ２−ｔ３の期間）だけ、フローティング状態にすることにより、その後の非選択ワード線ＷＬの電位上昇に要する時間（ｔ３−ｔ４の期間）を短縮できるようになるため、負の閾値セルのリード動作およびプログラム動作の高速化が可能となる。

図２５は、負の閾値セルの読み出し時に、全てのワード線ＷＬをフローティング状態とするようにした場合（図１７参照）において、ビット線ＢＬ、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの電圧立ち上げのタイミングを、ｔ１からｔ２に変更した場合の例である。この例の場合も、ＮＡＮＤセル列ＮＣＳ内の全てのワード線ＷＬを、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの充電の開始（ｔ２の時点）からワード線電圧が上昇するまでの間（たとえば、ｔ２−ｔ３の期間）だけ、フローティング状態にすることにより、その後のワード線ＷＬの電位上昇に要する時間（ｔ３−ｔ４の期間）を短縮できるようになるため、負の閾値セルのリード動作およびプログラム動作の高速化が可能となる。

図２６は、負の閾値セルの読み出し時に、全てのワード線ＷＬと一方の選択信号線（たとえば、選択信号線ＳＧＳ）とをフローティング状態とするようにした場合（図１８参照）において、ビット線ＢＬ、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの電圧立ち上げのタイミングを、ｔ１からｔ２に変更した場合の例である。この例の場合も、ＮＡＮＤセル列ＮＣＳ内の全てのワード線ＷＬと一方の選択信号線ＳＧＳとを、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの充電の開始（ｔ２の時点）からワード線電圧が上昇するまでの間（たとえば、ｔ２−ｔ３の期間）だけ、フローティング状態にすることにより、その後のワード線ＷＬの電位上昇に要する時間（ｔ３−ｔ４の期間）を短縮できるようになるため、負の閾値セルのリード動作およびプログラム動作の高速化が可能となる。

図２７は、負の閾値セルの読み出し時に、全てのワード線ＷＬと両方の選択信号線ＳＧＤ，ＳＧＳとをフローティング状態とするようにした場合（図２３参照）において、ビット線ＢＬ、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの電圧立ち上げのタイミングを、ｔ１からｔ２に変更した場合の例である。この例の場合も、ＮＡＮＤセル列ＮＣＳ内の全てのワード線ＷＬと両方の選択信号線ＳＧＤ，ＳＧＳとを、セルソース線ＳＲＣおよびセルウェル線ＣＰＷＥＬＬの充電の開始（ｔ２の時点）からワード線電圧が上昇するまでの間（たとえば、ｔ２−ｔ３の期間）だけ、フローティング状態にすることにより、その後のワード線ＷＬの電位上昇に要する時間（ｔ３−ｔ４の期間）を短縮できるようになるため、負の閾値セルのリード動作およびプログラム動作の高速化が可能となる。

上記したいずれの例の場合においても、選択ワード線については、フローティング状態にする必要はない。

また、いずれの実施例においても、ＮＡＮＤ型フラッシュメモリに限らず、たとえばＮＯＲ型などの、負の閾値セルの読み出しが可能な各種の不揮発性半導体記憶装置に適用できる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

１１…メモリセルアレイ、２５…ＣＧドライバ、２５ｂ…ローカルポンプ回路（Ｌ／Ｓ１−１，Ｌ／Ｓ１−２）、２６…ＳＧＤドライバ、２７…ＳＧＳドライバ、２７ａ…レベルシフタ（Ｌ／Ｓ２）、３１…ＶＳＧバイアス回路、３２…セルウェルドライバ、３３…セルソースドライバ、ＷＬ０〜ＷＬ３１…ワード線、ＢＬｉ…ビット線、ＳＲＣ…セルソース線、ＣＰＷＥＬＬ…セルウェル線、ＳＧＤ，ＳＧＳ…選択信号線。

Claims (5)

1. ソース線およびウェル線を正の電圧にバイアスさせることにより、負の閾値セルの読み出しが可能な不揮発性半導体記憶装置であって、
   前記負の閾値セルの読み出し時に、少なくとも非選択ワード線をフローティング状態にする第１の駆動回路を具備したことを特徴とする不揮発性半導体記憶装置。
2. 前記第１の駆動回路は、前記少なくとも非選択ワード線を含む、セルストリング内のワード線の全てをフローティング状態にすることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. さらに、第２の駆動回路を具備し、
   前記第２の駆動回路は、セルストリング内の、少なくとも選択信号線のいずれかひとつをフローティング状態にすることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. さらに、第２の駆動回路を具備し、
   前記第２の駆動回路は、セルストリング内のすべての選択信号線をフローティング状態にすることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
5. 前記第１の駆動回路は、前記負の閾値セルの読み出し時の電圧に前記バイアスさせた分の正の電圧を加えた昇圧電位を、前記少なくとも非選択ワード線に印加する際に、前記少なくとも非選択ワード線につながるトランスファーゲートトランジスタのゲート電圧を０Ｖに設定するものであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。

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